KR101979758B1 - 기억 장치, 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 오랜 기간에 있어서 데이터의 유지가 가능한 기억 장치를 제공한다. 이 기억 장치는 기억 소자와, 상기 기억 소자에서 전하의 공급, 유지, 방출을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터를 갖는다. 상기 트랜지스터는, 통상의 게이트 전극 외에, 문턱 전압을 제어하기 위한 제 2 게이트 전극이 갖추어져 있고, 또한, 활성층에 산화물 반도체를 포함하기 때문에 오프 전류가 극히 낮다. 상기 기억 장치에서는, 절연막에 둘러싸인 플로팅 게이트에 고전압으로 전하를 주입하는 것이 아니라, 오프 전류가 극히 낮은 트랜지스터를 사이에 끼우고 기억 소자의 전하량을 제어하여, 데이터의 기억을 행한다.

Description

기억 장치, 반도체 장치{MEMORY DEVICE AND SEMICONDUCTOR DEVICE}
본 발명은, 비휘발성의 반도체 기억 장치 및 데이터를 유지하는 메모리 셀의 구성에 관한 것이다.
반도체 기억 장치(이하, 단순히 기억 장치라고 함)에는, 휘발성 메모리로 분류되는 DRAM, SRAM, 비휘발성 메모리로 분류되는 마스크 ROM, EPROM, EEPROM, 플래시 메모리, 강유전체 메모리 등이 있다. 단결정 반도체 기판을 이용하여 형성된 이들 메모리의 대부분은 이미 실용화되어 있다. 상기의 반도체 메모리 중에서도, 플래시 메모리는 주로 USB 메모리, 메모리 카드 등의 휴대형 기억매체에 이용되어, 시장에 널리 공급되고 있다. 그 이유는 데이터의 입력과 제거를 반복해서 행할 수 있고, 전원의 공급이 없어도 데이터 유지가 가능한 비휘발성 메모리이기 때문에, 편리성이 높고, 또한, 물리적인 충격에 강하기 때문이다.
플래시 메모리에는, 복수의 메모리 셀이 직렬로 접속된 구조를 갖는 NAND형과, 복수의 메모리 셀이 매트릭스 모양에 접속된 구조를 갖는 NOR형이 있다. 어느 플래시 메모리도, 기억 소자로서 기능하는 트랜지스터를 각 메모리 셀에 갖는다. 그리고, 이 기억 소자로서 기능하는 트랜지스터는, 플로팅 게이트로 불리는 전하를 축적하기 위한 전극을, 게이트 전극과, 활성층인 반도체막과의 사이에 가지고 있다. 플로팅 게이트에서 전하의 축적에 의해 데이터의 기억을 행할 수 있다.
하기의 특허문헌 1과 특허문헌 2에는 유리 기판 위에 형성된 플로팅 게이트를 갖는 박막 트랜지스터에 대해 기재되어 있다.
일본국 특개평 6-021478호 공보 일본국 특개 2005-322899호 공보
한편, 비휘발성 메모리는, 데이터의 입력 시에 기억 소자에 인가되는 전압의 절대값이 20V 전후로, 휘발성 메모리에 비해 일반적으로 큰 경향이 있다. 데이터의 다시 씀을 반복하여 행할 수 있는 플래시 메모리의 경우는, 데이터의 입력 시뿐만 아니라, 데이터의 제거 시에도, 기억 소자로서 이용하는 트랜지스터에 큰 전압을 인가할 필요가 있다. 따라서, 데이터의 입력, 제거 등의, 플래시 메모리의 동작 시에 소비되는 전력은 높고, 그것이, 플래시 메모리를 기억 장치로서 이용하는 전자 기기의 저소비 전력화를 막는 한 원인이 되고 있다. 특히, 카메라나 휴대 전화 등의 휴대형 전자 기기에 플래시 메모리를 이용하는 경우, 소비 전력의 높이는, 연속 사용 시간의 단축화라고 하는 단점으로 이어진다.
또한, 플래시 메모리는 비휘발성 메모리이지만, 미소한 전하의 누출에 의해 데이터가 소실된다. 그 때문에, 데이터의 유지 기간은 실제 5년에서 10년 정도라고 알려져 있고, 보다 긴 유지 기간의 확보가 가능한 플래시 메모리의 실현이 요구되고 있다.
또한, 플래시 메모리는, 데이터의 입력과 제거를 반복하여 행할 수 있지만, 플로팅 게이트에 전하를 축적할 때에, 터널 전류에 의해 게이트 절연막이 열화하기 쉽다. 그 때문에, 하나의 기억 소자에서 데이터의 다시 쓰기 횟수는 수 만에서 수 십만 회 정도가 한도이고, 보다 많은 다시 쓰기 횟수를 견딜 수 있는 플래시 메모리의 실현이 요망되고 있다.
위에서 설명한 과제에 비추어 보아서, 본 발명은, 소비 전력을 줄일 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다. 본 발명은, 더욱 긴 기간에서 데이터의 유지가 가능한 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다. 본 발명은, 데이터의 다시 쓰기 횟수를 늘릴 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치의 제공을 목적의 하나로 한다.
본 발명의 일 형태에 관한 기억 장치는, 기억 소자와, 상기 기억 소자에서 전하의 공급, 유지, 방출을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터를 갖는다. 상기 기억 장치에서는, 절연막에 의해 둘러싸인 플로팅 게이트에 고전압으로 전하를 주입하는 것이 아니라, 오프 전류가 매우 낮은 트랜지스터를 끼우고 기억 소자의 전하량을 제어함으로써, 데이터의 기억을 행한다.
구체적으로, 위에서 설명한 트랜지스터는, 실리콘 보다도 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를, 채널 형성 영역에 포함하는 것을 특징으로 하는 것이다. 위에서 설명한 것과 같은 특성을 갖는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류가 매우 낮은 트랜지스터를 실현할 수 있다. 이와 같은 반도체 재료로서는, 예를 들어, 실리콘의 약 3배 정도의 큰 밴드갭을 갖는, 산화물 반도체, 탄화 실리콘, 질화 갈륨 등을 들 수 있다. 상기 반도체 재료를 갖는 트랜지스터는, 통상의 실리콘이나 게르마늄 등의 반도체 재료로 형성된 트랜지스터에 비해, 오프 전류를 극히 낮게 할 수 있다.
또한, 스위칭 소자로서 기능하는 트랜지스터는, 통상의 게이트 전극 외에, 문턱 전압을 제어하기 위한 제 2 게이트 전극이 구비되어 있는 것을 특징으로 한다. 상기 트랜지스터는, 절연 게이트형 전계 효과 트랜지스터이면 좋다. 구체적으로는, 제 1 게이트 전극과, 제 2 게이트 전극과, 제 1 게이트 전극과 제 2 게이트 전극의 사이에 위치하는 반도체막과, 제 1 게이트 전극과 반도체막 사이에 위치하는 제 1 절연막과, 제 2 게이트 전극과 반도체막의 사이에 위치하는 제 2 절연막과, 반도체막에 접속된 소스 전극 및 드레인 전극을 갖는다. 상기 구성에 의해, 소스 전극과 제 2 게이트 전극의 전위 차를 제어함으로써, 상기 트랜지스터의 오프 전류가 내려가도록 문턱 전압을 조정할 수 있다.
스위칭 소자로서 기능하는 트랜지스터의 오프 전류를 극히 낮게 함으로써, 데이터를 유지하고 있는 기간(유지 기간)에서, 기억 소자에 축적되어 있는 전하가 상기 트랜지스터를 통하여 누출하는 것을 막을 수 있다.
또한, 전자 공여체(도너)가 되는 수분 또는 수소 등의 불순물이 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체(purified Oxide Semiconductor)는, i형(진성 반도체) 또는 i형에 매우 가깝다는 점을 주목하라. 그 때문에, 상기 산화물 반도체를 이용한 트랜지스터는, 오프 전류가 현저하게 낮다는 특성을 갖는다. 구체적으로, 고순도화된 산화물 반도체는, 이차 이온 질량분석법(SIMS : Secondary Ion Mass Spectrometry)에 의한 수소 농도의 측정값이, 5×1019/cm3 이하, 바람직하게는 5×1018/cm3 이하, 보다 바람직하게는 5×1017/cm3 이하, 더욱 바람직하게는 1×1016/cm3 이하로 한다. 또한, 홀 효과 측정에 의해 측정 가능한 산화물 반도체막의 캐리어 밀도는, 1×1014/cm3 미만, 바람직하게는 1×1012/cm3 미만, 더욱 바람직하게는 1×1011/cm3 미만으로 한다. 또한, 산화물 반도체의 밴드갭은, 2eV 이상, 바람직하게는 2.5eV 이상, 보다 바람직하게는 3eV 이상이다. 수분 또는 수소 등의 불순물 농도가 충분히 저감되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체막을 이용함으로써, 트랜지스터의 오프 전류를 낮출 수 있다.
여기서, 산화물 반도체막 중의, 수소 농도의 분석에 대해 언급해 둔다. 산화물 반도체막 중의 수소 농도 측정은, SIMS로 행한다. SIMS는, 그 원리상, 시료 표면 근방이나, 재질이 다른 막과의 적층 계면 근방의 데이터를 정확히 얻는 것이 어렵다는 것이 알려져 있다. 따라서, 막 중에서 수소 농도의 두께 방향의 분포를 SIMS로 분석하는 경우, 대상이 되는 막이 존재하는 범위에서, 값에 극단의 변동이 없고, 거의 일정의 값이 얻어지는 영역에서 평균값을, 수소 농도로서 채용한다. 또한, 측정의 대상이 되는 막의 두께가 작은 경우, 인접하는 막 내의 수소 농도의 영향을 받아, 거의 일정의 값이 얻어지는 영역을 알아낼 수 없는 경우가 있다. 이 경우, 이 막이 존재하는 영역에서, 수소 농도의 극대값 또는 극소값을, 이 막 중의 수소 농도로서 채용한다. 또, 이 막이 존재하는 영역에서, 극대값을 갖는 산형(mountain-shaped peak)의 피크, 극소값을 갖는 골짜기형(valley-shaped peak)의 피크가 존재하지 않는 경우, 변곡점의 값을 수소 농도로서 채용한다.
구체적으로, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터의 오프 전류가 낮은 것은, 여러가지 실험에 의해 증명할 수 있다. 예를 들어, 채널 폭이 1×1016μm이고 채널 길이가 10μm의 소자여도, 소스 전극과 드레인 전극 사이의 전압(드레인 전압)이 1V부터 10V의 범위에서, 오프 전류가 반도체 파라미터 애널라이저의 측정 한계 이하, 즉 1×10-13A 이하라는 특성을 얻을 수 있다. 이 경우, 오프 전류를 트랜지스터의 채널 폭으로 나눈 수치에 상당하는 오프 전류 밀도는, 100zA/μm 이하인 것을 알 수 있다. 또한, 용량 소자와 트랜지스터를 접속하여, 용량 소자에 유입 또는 용량 소자에서 유출되는 전하를 이 트랜지스터로 제어하는 회로를 이용해서, 오프 전류 밀도의 측정을 행했다. 이 측정에서는, 고순도화된 산화물 반도체를 상기 트랜지스터의 활성층에 이용하고, 용량 소자의 단위 시간 당의 전하량의 추이로부터 이 트랜지스터의 오프 전류 밀도를 측정했다. 그 결과, 트랜지스터의 소스 전극과 드레인 전극 간의 전압이 3V의 경우에, 수십 yA/μm라고 하는, 더욱 낮은 오프 전류 밀도가 얻어지는 것을 알 수 있었다. 따라서, 본 발명의 일 형태에 관련된 반도체 장치에서는, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터의 오프 전류 밀도를, 소스 전극과 드레인 전극 간의 전압에 따라서는, 100yA/μm 이하, 바람직하게는 10yA/μm 이하, 더욱 바람직하게는 1yA/μm 이하로 할 수 있다. 따라서, 고순도화된 산화물 반도체막을 활성층으로서 이용한 트랜지스터는, 오프 전류가 결정성을 갖는 실리콘을 이용한 트랜지스터에 비해 현저하게 낮다.
또한, 산화물 반도체로서는, 바람직하게는 In 또는 Zn을 함유하는 산화물 반도체를 이용하면 좋고, 더욱 바람직하게는, In 및 Ga을 함유하는 산화물 반도체, 또는 In 및 Zn을 함유하는 산화물 반도체를 이용하면 좋다는 점을 주목하라. 산화물 반도체막을 i형(진성)으로 하기 위해, 뒤에 설명하는 탈수화 또는 탈수산화는 효과적이다. 또한, 산화물 반도체를 이용한 트랜지스터의 전기 특성의 편차를 저감하기 위한 스태빌라이저(stabilizer)로서, 그것들에 더하여 갈륨(Ga)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 주석(Sn)을 포함하는 것이 바람직하다. 또한, 스태빌라이저로서 하프늄(Hf)를 포함하는 것이 바람직하다. 또한 스태빌라이저로서 알루미늄(Al)을 포함하는 것이 바람직하다.
또한, 다른 스태빌라이저로서, 란타노이드인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu)의 어느 일종 또는 복수종을 포함하고 있어도 좋다.
예를 들어, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO로도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다. 또한, 상기 산화물 반도체는, 규소를 포함하고 있어도 좋다.
또한, 예를 들어, In-Ga-Zn계 산화물은 In과 Ga과 Zn을 포함하는 산화물이라는 의미이고, In과 Ga과 Zn의 비율은 따지지 않는다는 점을 주목하라. 또한, In과 Ga과 Zn 이외의 금속 원소를 포함하고 있어도 좋다. In-Ga-Zn계 산화물은, 무전계시의 저항이 충분히 높고 오프 전류를 충분히 작게 할 수 있다. 또한, 이동도도 높기 때문에, 기억 장치, 또는 반도체 장치에 이용하는 반도체 재료로서는 적합하다.
또는, 산화물 반도체는, 화학식 InMO3(ZnO)m(m>0)으로 표기되는 재료를 이용해도 좋다. M은, Ga, Al, Mn 및 Co에서 선택된 하나 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 산화물 반도체로서, In3SnO5(ZnO)n(n>0, 또는, n은 정수)으로 표기되는 재료를 이용해도 좋다. 또한 위에서 설명한 조성은 결정 구조로부터 도출되는 것이고, 어디까지나 일례에 지나지 않는다는 점을 주목하라.
예를 들어, In:Ga:Zn=1:1:1(=1/3:1/3:1/3) 또는 In:Ga:Zn=2:2:1(=2/5:2/5:1/5)의 원자수 비(比)의 In-Ga-Zn계 산화물이나 그 조성의 근방의 산화물을 이용할 수 있다. 또는, In:Sn:Zn=1:1:1(=1/3:1/3:1/3), In:Sn:Zn=2:1:3(=1/3:1/6:1/2) 또는 In:Sn:Zn=2:1:5(=1/4:1/8:5/8)의 원자수 비의 In-Sn-Zn계 산화물이나 그 조성의 근방의 산화물을 이용하면 좋다.
그러나, 이것들에 한하지 않고, 필요로 하는 반도체 특성(이동도, 문턱값, 편차 등)에 따라 적절한 조성의 것을 이용하면 좋다. 또는, 필요로 하는 반도체 특성을 얻기 위해, 캐리어 밀도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수 비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
상기 오프 전류가 낮은 트랜지스터를, 기억 소자에 축적된 전하를 유지하기 위한 스위칭 소자로서 이용함으로써, 기억 소자에서의 전하의 누설을 막을 수 있다. 따라서, 장시간에 걸친 데이터의 유지가 가능한 기억 장치, 이 기억 장치를 이용한 반도체 장치를 제공할 수 있다.
또한, 기억 소자로의 데이터의 입력 및 판독에 필요한 전압은, 스위칭 소자로서 기능하는 트랜지스터의 동작 전압에 의해 거의 결정된다. 따라서, 종래의 플래시 메모리에 비해 동작 전압을 현격하게 낮게 할 수 있고, 소비 전력을 줄일 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치를 제공할 수 있다.
또한, 터널 전류에 의한 게이트 절연막의 열화를, 종래의 플래시 메모리에 비해 줄일 수 있기 때문에, 데이터의 고쳐 쓰는 횟수를 늘릴 수 있는 기억 장치, 이 기억 장치를 이용한 반도체 장치를 제공할 수 있다.
도 1(A)와 도 1(B)는 메모리 셀의 회로도이고, 도 1(C)는 트랜지스터의 단면도.
도 2(A)는 트랜지스터의 회로도이고, 도 2(B)는 게이트 전압 Vgs에 대한 드레인 전류 Id의 값을 나타내는 도면.
도 3은 셀 어레이의 회로도.
도 4는 셀 어레이의 타이밍 차트.
도 5는 셀 어레이의 타이밍 차트.
도 6은 셀 어레이의 회로도.
도 7은 제 2 워드선 구동 회로의 구성을 나타내는 도면.
도 8의 (A) 및 (B)는 메모리 셀의 회로도.
도 9의 (A) 내지 (D)는 기억 장치의 제작 방법을 나타내는 도면.
도 10의 (A) 내지 (D)는 기억 장치의 제작 방법을 나타내는 도면.
도 11의 (A) 내지 (C)는 기억 장치의 제작 방법을 나타내는 도면.
도 12의 (A) 내지 (C)는 기억 장치의 제작 방법을 나타내는 도면.
도 13은 메모리 셀의 단면도.
도 14는 기억 장치의 블록도.
도 15는 판독 회로의 회로도.
도 16은 RF 태그의 블록도.
도 17의 (A) 및 (B)는 기억 매체의 구성을 나타내는 도면.
도 18의 (A) 내지 (D)는 전자 기기의 도면.
이하에서는, 본 발명의 실시형태에 대해 도면을 이용해서 상세하게 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않는다는 점을 주목하라. 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은, 당업자라면 용이하게 이해된다. 따라서, 본 발명은, 이하에 도시한 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 마이크로프로세서, 화상 처리 회로 등의 집적 회로나, RF 태그, 기억 매체, 반도체 표시 장치 등, 기억 장치를 이용할 수 있는 모든 반도체 장치가, 본 발명의 범주에 포함된다는 점을 주목하라. 또한, 반도체 표시 장치에는, 액정 표시 장치, 유기 발광 소자(OLED)에 대표되는 발광 소자를 각 화소에 갖춘 발광 장치, 전자 페이퍼, DMD(Digital Micromirror Device), PDP(Plasma Display Panel), FED(Field Emission Display) 등, 반도체막을 이용한 회로 소자를 각 화소부 또는 구동 회로에 가지고 있는 반도체 표시 장치가, 그 범주에 포함된다.
(실시형태 1)
도 1(A)에, 본 발명의 일 형태에 관한 기억 장치의 메모리 셀의 구성을, 일례로서 회로도로 나타낸다. 도 1(A)에 도시한 회로도에서는, 메모리 셀(100)이, 스위칭 소자로서 기능하는 트랜지스터 (101)와, 기억 소자로서 기능하는 트랜지스터(103) 및 용량 소자(102)를 갖는다. 기억 소자로서 기능하는 트랜지스터(103)는, 게이트 전극과 활성층의 사이에 형성된 게이트 용량에, 전하를 축적시킴으로써, 데이터를 기억한다.
스위칭 소자로서 기능하는 트랜지스터(101)는, 제 1 게이트 전극 외에, 문턱 전압을 제어하기 위한 제 2 게이트 전극이 구비되어 있다. 구체적으로, 트랜지스터(101)는 제 1 게이트 전극과, 제 2 게이트 전극과, 제 1 게이트 전극과 제 2 게이트 전극의 사이에 위치하는 반도체막과, 제 1 게이트 전과 반도체막의 사이에 위치하는 제 1 절연막과, 제 2 게이트 전극과 반도체막의 사이에 위치하는 제 2 절연막과, 반도체막에 접속된 소스 전극 및 드레인 전극을 갖는다. 트랜지스터(101)의 제 1 게이트 전극, 제 2 게이트 전극, 소스 전극, 드레인 전극에 공급하는 전위에 의해, 기억 장치의 각종 동작을 제어할 수 있다.
메모리 셀(100)은, 필요에 따라, 트랜지스터, 다이오드, 저항 소자, 용량 소자, 인덕터 등의 그 외의 용량 소자를 더 가지고 있어도 좋다는 점을 주목하라.
또한, 트랜지스터가 갖는 소스 전극과 드레인 전극은, 트랜지스터의 극성 및 각 전극에 공급되는 전위의 고저차에 따라, 그 명칭이 바뀐다. 일반적으로, n채널형 트랜지스터에서는, 낮은 전위가 공급되는 전극이 소스 전극으로 불리고, 높은 전위가 공급되는 전극이 드레인 전극으로 불린다. 또한, ｐ채널형 트랜지스터에서는, 낮은 전위가 공급되는 전극이 드레인 전극으로 불리고, 높은 전위가 공급되는 전극이 소스 전극으로 불린다. 이하, 소스 전극과 드레인 전극의 어느 한쪽을 제 1 단자, 다른 한쪽을 제 2 단자로 하고, 메모리 셀(100)이 갖는 트랜지스터(101), 용량 소자(102), 트랜지스터(103)의 접속 관계를 설명한다.
도 1(A)에 도시한 메모리 셀(100)에서는, 트랜지스터(101)의 제 1 단자에 접속되어 있는 노드에, 데이터를 포함한 신호의 전위가 공급된다. 또한, 트랜지스터(101)의 제 2 단자는, 트랜지스터(103)의 게이트 전극에 접속되어 있다. 용량 소자(102)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(103)의 게이트 전극에 접속되고, 다른 한쪽이 소정의 전위가 공급되는 노드에 접속되어 있다.
트랜지스터(103)는 n채널형과 p채널형의 어느 것이어도 좋다.
또한, 도 1(A)에 도시한 메모리 셀(100)은, 반드시 용량 소자(102)를 그 구성 요소에 더할 필요는 없다는 점을 주목하라. 용량 소자(102)를 메모리 셀(100)에 형성함으로써, 보다 긴 유지 기간을 확보할 수 있다. 반대로 용량 소자(102)를 메모리 셀(100)에 형성하지 않음으로써, 단위 면적 당의 기억 용량을 높일 수 있다.
또한, 도 1(B)에, 도 1(A)와는 다른 메모리 셀의 구성을, 일례로서 회로도로 도시한다. 도 1(B)에 도시한 회로도에서는, 메모리 셀(100)이, 스위칭 소자로서 기능하는 트랜지스터(101)와, 기억 소자로서 기능하는 용량 소자(102)를 갖는다. 기억 소자로서 기능하는 용량 소자(102)에 전하를 축적시킴으로써, 데이터를 기억한다.
도 1(B)에 도시한 트랜지스터(101)는, 도 1(A)에 도시한 트랜지스터(101)와 같은 구성을 가지고 있고, 제 1 게이트 전극 외에, 문턱 전압을 제어하기 위한 제 2 게이트 전극이 갖추어져 있다.
또한, 도 1(B)에 도시한 메모리 셀(100)에서는, 트랜지스터(101)의 제 1 단자에 접속되어 있는 노드에, 데이터를 포함한 신호의 전위가 공급된다. 또한, 용량 소자(102)가 갖는 한쌍의 전극은, 한쪽이 트랜지스터(101)의 제 2 단자에 접속되고, 다른 한쪽이 소정의 전위가 공급되고 있는 노드에 접속되어 있다.
또한, 본 명세서에서 접속은 전기적인 접속을 의미하고 있고, 전류, 전압 및 전위가, 공급 가능, 또는 전송 가능한 상태에 상당한다는 점을 주목하라. 따라서, 접속하고 있는 상태는, 반드시 직접 접속하고 있는 상태를 가리키는 것이 아니라, 전류, 전압 또는 전위가, 공급 가능, 또는 전송 가능하도록, 배선, 도전막, 저항, 다이오드, 트랜지스터 등의 소자를 끼우고 간접적으로 접속하고 있는 상태도, 그 범주에 포함한다.
또한, 회로도 상은 독립해 있는 구성 요소들이 접속되어 있는 경우여도, 실제로는, 예를 들어 배선의 일부가 전극으로서 기능하는 경우 등 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도 있다. 본 명세서에서 "접속(connection)"이라는 용어는 이와 같은 하나의 도전막이 복수의 구성 요소의 기능을 겸비하고 있는 경우도, 그 범주에 포함한다.
본 발명의 일 형태에서는, 도 1(A) 또는 도 1(B)에 도시한 상기 스위칭 소자로서 기능하는 트랜지스터(101)의 채널 형성 영역에, 실리콘보다도 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘보다도 낮은 반도체 재료를 포함하는 것을 특징으로 한다. 위에서 설명한 특징을 갖는 반도체 재료를 채널 형성 영역에 포함함으로써, 오프 전류가 극히 낮은 트랜지스터(101)를 실현할 수 있다.
또한, 본 발명의 일 형태와 같이, 기억 소자에 축적되어 있는 전하량을 제어함으로써, 데이터의 기억을 행하는 기억 장치의 경우, 기억 소자로의 전하의 공급과, 이 기억 소자로부터의 전하의 방출과, 이 기억 소자에서 전하의 유지를, 스위칭 소자로서 기능하는 트랜지스터(101)에 의해 제어한다는 점을 주목하라. 따라서, 데이터의 유지 기간의 길이는, 기억 소자에 축적되어 있는 전하가 상기 트랜지스터(101)를 통하여 누설하는 양에 의존한다. 본 발명의 일 형태에서는, 위에서 설명한 것처럼 트랜지스터(101)의 오프 전류를 현저하게 낮출 수 있다. 따라서 상기 전하의 누설을 막을 수 있고, 데이터의 유지 기간을 길게 확보할 수 있다.
또한, 특별히 언급하지 않는 한, 본 명세서에서 오프 전류는, n채널형 트랜지스터에서는, 드레인 전극을 소스 전극과 게이트 전극보다도 높은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이하일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류에 대한 것을 의미하는 점을 주목하라. 또는, 본 명세서에서 오프 전류는, p채널형 트랜지스터에서는, 드레인 전극을 소스 전극과 게이트 전극보다도 낮은 전위로 한 상태에서, 소스 전극의 전위를 기준으로 했을 때의 게이트 전극의 전위가 0 이상일 때에, 소스 전극과 드레인 전극의 사이에 흐르는 전류에 대한 것을 의미한다.
실리콘보다 밴드갭이 넓고, 진성 캐리어 밀도가 실리콘 보다도 낮은 반도체 재료의 일례로서, 산화물 반도체의 외에, 탄화실리콘(SiC), 질화갈륨(GaN) 등의 화합물 반도체를 들 수 있다. 산화물 반도체는, 탄화 실리콘이나 질화갈륨 등의 화합물 반도체와는 다르고, 스퍼터링법이나 습식법에 의해 제작할 수 있고, 양산성이 뛰어나다는 이점이 있다. 또한, 탄화실리콘 또는 질화갈륨은 다르고, 산화물 반도체는 실온에서도 성막이 가능하기 때문에, 유리 기판 상으로의 성막, 또는 실리콘을 이용한 집적 회로 상으로의 성막이 가능하다. 또한, 기판의 대형화에도 대응할 수 있다. 따라서, 위에서 설명한 탄화실리콘이나 질화갈륨 등 보다도, 산화물 반도체는 특히 양산성이 높다고 하는 장점을 갖는다. 또한, 트랜지스터의 성능(예를 들어 전계 효과 이동도)을 향상시키기 위해 결정성의 산화물 반도체를 얻으려고 하는 경우라도, 250℃에서 800℃의 열처리에 의해 용이하게 결정성의 산화물 반도체를 얻을 수 있다.
이하의 설명에서는, 트랜지스터(101)의 반도체막으로서, 상기와 같은 이점을 가진 산화물 반도체를 이용하는 경우를 예로 들고 있다.
또한, 본 발명의 일 형태에서는, 적어도, 스위칭 소자로서 기능하는 트랜지스터(101)가, 위에서 설명한 산화물 반도체 등의 와이드 갭 반도체 재료를 활성층에 가지고 있으면 좋다는 점을 주목하라. 한편, 기억 소자로서 기능하는 트랜지스터(103)는, 그 활성층에, 산화물 반도체가 이용되고 있어도 좋고, 또는, 산화물 반도체 이외의, 비정질, 미결정, 다결정, 또는 단결정의, 실리콘, 또는 게르마늄 등의 반도체가 이용되어도 좋다. 메모리 셀(100)내의 모든 트랜지스터의 활성층에, 산화물 반도체막을 이용함으로써, 프로세스를 간략화할 수 있다. 또한, 기억 소자로서 기능하는 트랜지스터(103)의 활성층에, 예를 들어, 다결정 또는 단결정의 실리콘 등과 같이, 산화물 반도체보다도 높은 이동도가 얻어지는 반도체 재료를 이용함으로써, 메모리 셀(100)로부터의 데이터의 판독을 고속으로 행할 수 있다.
또한, 도 1(B)에서는, 메모리 셀(100)이 스위칭 소자로서 기능하는 트랜지스터(101)를 하나만 갖는 구성을 도시하고 있는데, 본 발명은 이 구성에 한정되지 않음을 주목하라. 본 발명의 일 형태에서는, 스위칭 소자로서 기능하는 트랜지스터가 각 메모리 셀에 최저한 1개 형성되어 있으면 좋고, 상기 트랜지스터의 수는 복수여도 좋다. 메모리 셀(100)이 스위칭 소자로서 기능하는 트랜지스터를 복수 가지고 있는 경우, 상기 복수의 트랜지스터는 병렬로 접속되어 있어도 좋고, 직렬로 접속되어 있어도 좋고, 직렬과 병렬이 조합되어 접속되어 있어도 좋다.
또한, 본 명세서에서, 트랜지스터가 직렬로 접속되어 있는 상태는, 예를 들어, 제 1 트랜지스터의 제 1 단자와 제 2 단자의 어느 한쪽만이, 제 2 트랜지스터의 제 1 단자와 제 2 단자의 어느 한쪽 만에 접속되어 있는 상태를 의미함을 주목하라. 또한, 트랜지스터가 병렬로 접속되어 있는 상태는, 제 1 트랜지스터의 제 1 단자가 제 2 트랜지스터의 제 1 단자에 접속되고, 제 1 트랜지스터의 제 2 단자가 제 2 트랜지스터의 제 2 단자에 접속되어 있는 상태를 의미한다.
또한, 기억 소자로서 기능하는 트랜지스터(103)는, 스위칭 소자로서 기능하는 트랜지스터(101)와는 다르고, 활성층의 한쪽에만 존재하는 게이트 전극을 적어도 가지고 있으면 좋다. 다만, 본 발명은 이 구성에 한정되지 않고, 기억 소자로서 기능하는 트랜지스터(103)도, 스위칭 소자로서 기능하는 트랜지스터(101)과 동일하게, 활성층을 사이에 끼우고 존재하는 한쌍의 게이트 전극을 가지고 있어도 좋다.
이어서, 도 1(C)에, 도 1(A) 및 도 1(B)에 도시한 트랜지스터(101)의 단면도의 일례를 나타낸다.
도 1(C)에서, 트랜지스터(101)는, 절연 표면을 갖는 기판(110) 위에, 제 1 게이트 전극(111)과, 제 1 게이트 전극(111) 위의 절연막(112)과, 절연막(112)을 사이에 끼우고 제 1 게이트 전극(111)과 중첩하는 활성층으로서 기능하는 산화물 반도체막(113)과, 산화물 반도체막(113) 위의 소스 전극(114), 드레인 전극(115)과, 산화물 반도체막(113), 소스 전극(114) 및 드레인 전극(115) 위의 절연막(116)과, 절연막(116) 위에서 산화물 반도체막(113)과 중첩하고 있는 제 2 게이트 전극(117)을 가지고 있다. 또한, 도 1(C)에서는, 제 2 게이트 전극(117) 위에 절연막(118)이 형성되어 있고, 트랜지스터(101)는 절연막(118)을 그 구성 요소에 포함하고 있어도 좋다.
또한, 도 1(C)에서는, 트랜지스터(101)가 싱글 게이트 구조인 경우를 예시하고 있는데, 트랜지스터(101)는, 전기적으로 접속된 복수의 게이트 전극을 가짐으로써, 채널 형성 영역을 여러 개 갖는, 멀티 게이트 구조여도 좋음을 주목하라.
이어서, 제 2 게이트 전극의 전위를 변화시키는 것에 의한, 트랜지스터(101)의 문턱 전압의 변화에 대해 설명한다. 우선, 도 2(A)에, 트랜지스터(101)의 회로도를 도시한다. 도 2(A)에서는, 제 1 게이트 전극의 전위를 Vcg, 제 2 게이트 전극의 전위를 Vbg, 소스 전극의 전위를 Vs, 드레인 전극의 전위를 Vd로서, 트랜지스터(101)가 갖는 각 전극의 전위를 표기하고 있다.
도 2(B)에, 트랜지스터(101)의, 게이트 전압(Vgs)에 대한 드레인 전류(Id)의 값을 나타낸다. 게이트 전압(Vgs)은, 소스 전극의 전위(Vs)를 기준으로 했을 때의, 제 1 게이트 전극의 전위(Vcg)와 소스 전극의 전위(Vs)의 차에 상당한다.
그리고, 실선으로 나타낸 선(120)은, 제 2 게이트 전극의 전위(Vbg)가 소스 전극의 전위(Vs)와 같은 높이인 경우의 게이트 전압(Vgs)에 대한 드레인 전류(Id)의 값을 나타낸다. 또한, 파선으로 나타낸 선(121)은, 제 2 게이트 전극의 전위(Vbg)가 소스 전극의 전위(Vs)보다도 낮은 경우의, 게이트 전압(Vgs)에 대한 드레인 전류(Id)의 값을 나타낸다. 또한, 선(120)과 선(121)은 소스 전극의 전위(Vs)가 서로 같고, 또한 드레인 전극의 전위(Vd)도 서로 같은 것으로 함을 주목하라.
도 2(B)에 도시한 것처럼, 트랜지스터(101)는 제 2 게이트 전극의 전위(Vbg)가 낮아질수록, 그 문턱 전압이 플러스 측으로 이동하고, 오프 전류가 저감된다. 반대로, 트랜지스터(101)는, 제 2 게이트 전극의 전위(Vbg)가 높아질수록, 그 문턱 전압이 마이너스 측으로 이동하여, 오프 전류가 증가, 즉 온(on) 저항이 내려간다.
본 발명의 일 형태의 기억 장치에서는, 위에서 설명한 것처럼, 데이터의 유지 기간의 길이가, 기억 소자에 축적되어 있는 전하가 상기 트랜지스터(101)를 통하여 누설하는 양에 의존한다. 본 발명의 일 형태에서는, 제 2 게이트 전극 전위(Vbg)를 제어함으로써, 트랜지스터(101)의 오프 전류를 현저하게 낮출 수 있다. 따라서 상기 전하의 누설을 막을 수 있고, 데이터의 유지 기간을 길게 확보할 수 있다.
이어서, 복수의 메모리 셀을 갖는 기억 장치의 구성과, 그 구동 방법의 일례에 대해 설명한다.
도 3은, 도 1(A)에 도시한 메모리 셀(100)을 복수 갖는 셀 어레이(200)의 회로도의 일례이다. 메모리 셀(100)의 구성에 대해서는, 실시형태 1에서 설명한 내용을 참작할 수 있다.
도 3에 도시한 셀 어레이(200)에서는, 복수의 제 1 워드선 WLCG, 복수의 제 2 워드선 WLBG, 복수의 비트선 BL, 복수의 용량선 CL, 복수의 소스선 SL 등의 각종 배선이 형성되어 있고, 구동 회로에서의 신호 또는 전위가, 이들 배선을 끼우고 각 메모리 셀(100)에 공급된다.
제 1 워드선 WLCG는, 트랜지스터(101)의 제 1 게이트 전극에 접속되어 있다. 제 2 워드선 WLBG는, 트랜지스터(101)의 제 2 게이트 전극에 접속되어 있다. 비트선 BL은, 트랜지스터(101)의 제 1 단자 및 트랜지스터(103)의 제 1 단자에 접속되어 있다. 소스선 SL은, 트랜지스터(103)의 제 2 단자에 접속되어 있다. 용량선 CL은, 용량 소자(102)가 갖는 한쌍의 전극 중, 트랜지스터(101)의 제 2 단자에 접속되어 있는 전극과는 다른 한쪽의 전극에 접속되어 있다.
또한, 상기 배선의 수는, 메모리 셀(100)의 수 및 배선에 따라 정할 수 있음을 주목하라. 구체적으로, 도 3에 도시한 셀 어레이(200)의 경우, y행×x열의 메모리 셀이 매트릭스 모양으로 접속되어 있고, 제 1 워드선 WLCG1∼WLCGy, 제 2 워드선 WLBG1∼WLBGy, 용량선 CL1∼CLy, 소스선 SL1∼SLy, 비트선 BL1∼BLx가, 셀 어레이(200) 내에 배치되어 있는 경우를 예시하고 있다.
이어서, 도 3에 도시한 셀 어레이(200)의 동작에 대해, 도 4의 타이밍 차트를 이용하여 설명한다. 또한, 도 4에서는, 1행 1열 째의 메모리 셀과, 1행 x열 째의 메모리 셀과, y행 1열 째의 메모리 셀과, y행 x열 째의 메모리 셀에서, 데이터의 입력, 유지, 판독을 행하는 경우를 예로 들고 있음을 주목하라. 또한, 도 4에서는, 트랜지스터(103)가 p채널형 트랜지스터인 경우를 예시하고 있다.
또한, 도 4의 타이밍 차트 내의 사선부는, 전위가 하이(high) 레벨과 로우(low) 레벨의 어느 쪽이어도 좋은 기간을 의미함을 주목하라.
우선, 데이터의 입력 기간 Ta에서 셀 어레이(200)의 동작에 대해 설명한다.
데이터의 입력은 행마다 행해진다. 도 4에서는, 1행 1열 째의 메모리 셀 및 1행 x열 째의 메모리 셀으로의 데이터의 입력을 먼저 행하고, 그 후에, y행 1열 째의 메모리 셀 및 y행 x행 째의 메모리 셀으로의 데이터의 입력을 행하는 경우를 예시하고 있다.
우선, 입력을 행하는 1행 째의 메모리 셀이 갖는, 제 1 워드선 WLCG1 및 용량선 CL1의 선택을 행한다. 구체적으로 도 4에서는, 제 1 워드선 WLCG1에 하이(high) 레벨의 전위(VH)가 공급되고, 그 이외의 제 1 워드선 WLCG2∼WLCGy에는 접지 전위(GND)가 공급된다. 따라서, 제 1 워드선 WLCG1에 제 1 게이트 전극이 접속되어 있는 트랜지스터(101)만이 선택적으로 온(on)이 된다. 또한, 용량선 CL1에는 접지 전위(GND)가 공급되고, 다른 용량선 CL2∼CLy에는 하이(high) 레벨의 전위(VDD)가 공급된다.
그리고, 제 1 워드선 WLCG1 및 용량선 CL1이 선택되어 있는 기간에서, 비트선 BL1, BLx에, 데이터를 포함하는 신호의 전위가 공급된다. 비트선 BL1, BLx에 공급되는 전위의 레벨은 데이터의 내용에 따라 당연히 다르다. 도 4에서는, 비트선 BL1에 하이(high) 레벨의 전위(VDD)가 공급되고, 비트선 BLx에 접지 전위(ＧND)가 공급되어 있는 경우를 예시한다. 비트선 BL1, BLx에 공급되는 전위는 온(on)의 트랜지스터(101)를 끼우고, 용량 소자(102)가 갖는 전극의 하나와, 트랜지스터(103)의 게이트 전극에 공급된다. 그리고, 용량 소자(102)가 갖는 전극의 하나와, 트랜지스터(103)의 게이트 전극이 접속되어 있는 노드를 노드 FG로 하면, 상기 신호의 전위에 따라, 노드 FG에 축적되는 전하량이 제어됨으로써, 1행 1열 째의 메모리 셀과, 1행 x열 째의 메모리 셀로의 데이터의 입력이 행해진다.
이어서, 제 1 워드선 WLCG1에 접지 전위(GND)가 공급되고, 제 1 워드선 WLCG1에 제 1 게이트 전극이 접속되어 있는 트랜지스터(101)가 오프(off)가 된다.
이어서, 입력을 행하는 y행 째의 메모리 셀이 갖는, 제 1 워드선 WLCGy 및 용량선 CLy의 선택을 행한다. 구체적으로 도 4에서는, 제 1 워드선 WLCGy에 하이(high) 레벨의 전위(VH)가 공급되고, 그 이외의 제 1 워드선 WLCG1∼WLCG(y-1)에는 접지 전위(GND)가 공급된다. 따라서, 제 1 워드선 WLCGy에 제 1 게이트 전극이 접속되어 있는 트랜지스터(101)만이, 선택적으로 온(on)이 된다. 또한, 용량선 CLy에는 접지 전위(GND)가 공급되고, 다른 용량선 CL1∼CL(y-1)에는 하이(high) 레벨의 전위(VDD)가 공급된다.
그리고, 제 1 워드선 WLCGy 및 용량선 CLy가 선택되어 있는 기간에서, 비트선 BL1, BLx에, 데이터를 포함하는 신호의 전위가 공급된다. 도 4에서는, 비트선 BL1에 접지 전위(GND)가 공급되고, 비트선 BLx에 하이(high) 레벨의 전위(VDD)가 공급되고 있는 경우를 예시한다. 비트선 BL1, BLx에 공급되는 전위는, 온(on)의 트랜지스터(101)를 끼우고, 용량 소자(102)가 갖는 전극의 하나와, 트랜지스터(103)의 게이트 전극에 공급된다. 그리고, 상기 신호의 전위에 따라서, 노드 FG에 축적되는 전하량이 제어됨으로써, y행 1열 째의 메모리 셀과, y행 x열 째의 메모리 셀으로의 데이터의 입력이 행해진다.
또한, 입력 기간 Ta에서는, 모든 소스선 SL에 접지 전위(GND)가 공급되고 있다. 상기 구성에 의해, 노드 FG에 접지 전위(GND)가 공급되는 경우에, 비트선 BL과 소스선 SL에 전류가 발생하는 것을 억제할 수 있다.
또한, 메모리 셀에 잘못된 데이터가 입력되는 것을 막기 위해, 제 1 워드선 WLCG 및 용량선 CL의 선택 기간이 종료된 후에, 비트선 BL에 데이터를 포함하는 신호의 전위를 입력하는 기간을 종료시키도록 하는 것이 바람직하다.
이어서, 데이터의 유지 기간 Ts에서 셀 어레이(200)의 동작에 대해 설명한다.
유지 기간 Ts에서, 모든 제 1 워드선 WLCG에는, 트랜지스터(101)가 오프(off)가 되는 레벨의 전위, 구체적으로는 접지 전위(GND)가 공급된다. 그리고, 본 발명의 일 형태에서는, 유지 기간 Ts에서, 제 2 워드선 WLBG의 모두에 접지 전위(GND)보다도 낮은 로우(low) 레벨의 전위(VSS)가 공급된다. 따라서, 트랜지스터(101)는, 그 문턱 전압이 플러스 측에 이동하기 때문에, 오프 전류가 저감된다. 트랜지스터(101)의 오프 전류가 낮으면, 노드 FG에 축적된 전하는 누설되기 어려워지기 때문에, 오랜 기간에 걸쳐 데이터의 유지를 행할 수 있다.
이어서, 데이터의 판독 기간 Tr에서 셀 어레이(200)의 동작에 대해 설명한다.
우선, 판독을 행하는 1행 째의 메모리 셀이 갖는, 용량선 CL1의 선택을 행한다. 구체적으로 도 4에서는, 용량선 CL1에 접지 전위(GND)가 공급되고, 다른 용량선 CL2∼CLy에 하이(high) 레벨의 전위(VDD)가 공급된다. 또한 판독 기간 Tr에서는, 모든 제 1 워드선 WLCG는, 접지 전위(GND)가 공급됨으로써 비선택의 상태로 되어 있다. 그리고, 용량선 CL1의 선택이 행해지고 있는 기간에서, 모든 소스선 SL에는 하이(high) 레벨의 전위(VR)가 공급된다. 또한, 전위(VR)는, 전위(VDD)와 같거나, 그렇지 않으면 전위(VDD) 보다 낮고 접지 전위(GND)보다도 높은 전위인 것으로 함을 주목하라.
트랜지스터(103)의 소스 전극과 드레인 전극 간의 저항은, 노드 FG에 축적된 전하량에 의존한다. 따라서, 비트선 BL1, BLx에는, 노드 FG에 축적된 전하량에 따른 전위가 공급된다. 그리고, 상기 전위로부터 전하량의 차이를 파악함으로써, 1행 1열 째의 메모리 셀과, 1행 x열 째의 메모리 셀로부터, 데이터를 읽어낼 수 있다.
이어서, 판독을 행하는 y행 째의 메모리 셀이 갖는, 용량선 CLy의 선택을 행한다. 구체적으로 도 4에서는, 용량선 CLy에 접지 전위(GND)가 공급되고, 다른 용량선 CL1∼CL(y-1)에 하이(high) 레벨의 전위(VDD)가 공급된다. 또한, 위에서 설명한 것처럼, 판독 기간 Tr에서는, 모든 제 1 워드선 WLCG는, 접지 전위(GND)가 공급됨으로써 비선택의 상태로 되어 있다. 또한, 용량선 CLy의 선택이 행해지고 있는 기간에서, 모든 소스선 SL에는 하이(high) 레벨의 전위(VR)가 공급된다.
트랜지스터(103)의 소스 전극과 드레인 전극 간의 저항은, 노드 FG에 축적된 전하량에 의존한다. 따라서, 비트선 BL1, BLx에는, 노드 FG에 축적된 전하량에 따른 전위가 공급된다. 그리고, 상기 전위로부터 전하량의 차이를 파악함으로써, y행 1열 째의 메모리 셀과, y행 x열 째의 메모리 셀로부터, 데이터를 읽어낼 수 있다.
또한, 각 비트선 BL의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호가, 셀 어레이로부터 실제로 읽어낸 데이터를 포함하고 있음을 주목하라.
또한, 도 4에서는, 입력 기간 Ta, 유지 기간 Ts, 판독 기간 Tr의 모든 기간을 통해, 제 2 워드선 WLBG의 모두에 로우(low) 레벨의 전위(VSS)가 공급되어 있는 경우를 예시하고 있다. 그러나, 본 발명의 일 형태에서는, 적어도 유지 기간 Ts에서 제 2 워드선 WLBG에 로우(low) 레벨의 전위(VSS)가 공급되어 있으면 좋다. 예를 들어, 메모리 셀로의 데이터의 입력을 고속화시키기 위해서, 데이터의 입력을 행하는 행에서, 제 2 워드선 WLBG의 전위를 전위(VSS)보다도 높게 해서, 트랜지스터(101)의 문턱 전압을 낮추도록 해도 좋다.
도 5에 도시한 타이밍 차트는, 입력 기간 Ta에서 제 2 워드선 WLBG의 전위만이 도 4와 다르다. 구체적으로 도 5에서는, 입력 기간 Ta에서, 제 1 워드선 WLCG1이 선택된 기간에, 입력을 행하는 행의 메모리 셀이 갖는 제 2 워드선 WLBG1에 접지 전위(GND)가 공급되어 있다. 또한, 제 1 워드선 WLCGy가 선택된 기간에, 입력을 행하는 y행 째의 메모리 셀이 갖는 제 2 워드선 WLBGy에 접지 전위(GND)가 공급되어 있다. 상기 구성에 의해, 데이터의 입력이 행해지는 기간에서 트랜지스터(101)의 문턱 전압을 낮출 수 있기 때문에, 유지 기간 Ts에서 전하의 누설을 억제하면서도, 입력 기간 Ta에서 메모리 셀로의 데이터의 입력을 고속화시킬 수 있다.
이어서, 복수의 메모리 셀을 갖는 기억 장치의 구성과, 그 구동 방법의 다른 일례에 대해 설명한다.
도 6은, 도 1(B)에 도시한 메모리 셀(100)을 복수 갖는 셀 어레이(300)의, 회로도의 일례이다. 메모리 셀 100의 구성에 대해서는, 실시형태 1에서 설명한 내용을 참작할 수 있다.
도 6에 도시한 셀 어레이(300)에서는, 복수의 제 1 워드선 WLCG, 복수의 제 2 워드선 WLBG, 복수의 비트선 BL, 복수의 용량선 CL 등의 각종 배선이 형성되어 있고, 구동 회로에서의 신호 또는 전위가, 이들 배선을 끼우고 각 메모리 셀(100)에 공급된다.
제 1 워드선 WLCG는, 트랜지스터(101)의 제 1 게이트 전극에 접속되어 있다. 제 2 워드선 WLBG는, 트랜지스터(101)의 제 2 게이트 전극에 접속되어 있다. 비트선 BL은, 트랜지스터(101)의 제 1 단자에 접속되어 있다. 용량선 CL은, 용량 소자(102)가 갖는 한쌍의 전극 중, 트랜지스터(101)의 제 2 단자에 접속되어 있는 전극과는 다른 한쪽의 전극에 접속되어 있다.
또한, 상기 배선의 수는, 메모리 셀(100)의 수 및 배선에 따라 정할 수 있음을 주목하라. 구체적으로, 도 6에 도시한 셀 어레이(300)의 경우, y행×x열의 메모리 셀이 매트릭스 모양으로 접속되어 있고, 제 1 워드선 WLCG1∼WLCGy, 제 2 워드선 WLBG1∼WLBGy, 용량선 CL1∼CLy, 비트선 BL1∼BLx가, 셀 어레이(300) 내에 배선되어 있는 경우를 예시하고 있다.
이어서, 도 6에 도시한 셀 어레이(300)의 동작에 대해 설명한다.
우선, 데이터의 입력 기간에서 셀 어레이(300)의 동작에 대해 설명한다. 입력 기간에서, 제 1 워드선 WLCG1에 펄스를 갖는 신호가 입력되면, 이 펄스의 전위, 구체적으로는 하이(high) 레벨의 전위가, 제 1 워드선 WLCG1에 접속되어 있는 트랜지스터(101)의 제 1 게이트 전극에 공급된다. 따라서, 제 1 워드선 WLCG1에 제 1 게이트 전극이 접속되있는 트랜지스터(101)는 모두 온(on)이 된다.
이어서, 비트선 BL1∼BLx에, 데이터를 포함하는 신호가 입력된다. 비트선 BL1∼BLx에 입력되는 신호의 전위의 레벨은, 데이터의 내용에 따라 당연히 다르다. 비트선 BL1∼BLx에 입력된 전위는, 온(on)의 트랜지스터(101)를 끼우고, 용량 소자(102)의 한쪽의 전극에 공급된다. 또한, 모든 용량선 CL에는, 고정의 전위가 공급되어 있다. 그리고, 상기 신호의 전위에 따라, 용량 소자(102)에 축적된 전하량이 제어됨으로써, 용량 소자(102)로의 데이터의 입력이 행해진다.
제 1 워드선 WLCG1으로의, 펄스를 갖는 신호의 입력이 종료되면, 제 1 워드선 WLCG1에 제 1 게이트 전극이 접속되어 있는 트랜지스터(101)가 모두 오프(off)가 된다. 그리고, 제 1 워드선 WLCG2∼WLCGy에 펄스를 갖는 신호가 차례로 입력되고, 제 1 워드선 WLCG2∼WLCGy를 갖는 메모리 셀(100)에서, 위에서 설명한 동작이 마찬가지로 반복된다.
이어서, 데이터의 유지 기간에서 셀 어레이(300)의 동작에 대해 설명한다. 유지 기간에서, 모든 제 1 워드선 WLCG1∼WLCGy에는, 트랜지스터(101)가 오프(off)가 되는 레벨의 전위, 구체적으로는 로우(low) 레벨의 전위가 공급된다. 그리고, 본 발명의 일 형태에서는, 유지 기간에서, 모든 제 2 워드선 WLBG에 로우(low) 레벨의 전위(VSS)가 공급된다. 따라서, 트랜지스터(101)는, 그 문턱 전압이 플러스 측으로 이동하기 때문에, 오프 전류가 저감된다. 트랜지스터(101)의 오프 전류가 낮으면, 용량 소자(102)에 축적된 전하는 누설하기 어려워지기 때문에, 오랜 기간에 걸쳐 데이터의 유지를 행할 수 있다.
이어서, 데이터의 판독 기간에서 셀 어레이(300)의 동작에 대해 설명한다. 데이터의 판독 기간에는, 입력 기간과 동일하게, 제 1 워드선 WLCG1∼WLCGy에 차례로 펄스를 갖는 신호가 입력된다. 이 펄스의 전위, 구체적으로는 하이(high) 레벨의 전위가, 제 1 워드선 WLCG1에 접속되어 있는 트랜지스터(101)의 제 1 게이트 전극에 공급되면, 이 트랜지스터(101)는 모두 온(on)이 된다.
트랜지스터(101)가 온(on)이 되면, 비트선 BL을 통하여 용량 소자(102)에 축적된 전하가 꺼내어진다. 그리고, 상기 전하량의 차이를 비트선 BL의 전위로부터 파악함으로써, 데이터를 읽어낼 수 있다.
또한, 각 비트선 BL의 끝에는 판독 회로가 접속되어 있고, 판독 회로의 출력 신호가, 기억부로부터 실제로 읽어낸 데이터를 포함하고 있음을 주목하라.
본 실시형태에서는, 입력, 유지, 판독의 각 동작을, 복수의 메모리 셀(100)에서 차례로 행하는 구동 방법에 대해 설명했는데, 본 발명은 이 구성에 한정되지 않는다. 지정된 어드레스의 메모리 셀(100)에서만, 상기 동작을 행하도록 해도 좋다.
또한, 도 5에 도시한 타이밍 차트의 경우와 마찬가지로, 메모리 셀로의 데이터의 입력을 고속화시키기 위해, 데이터의 입력을 행하는 행에서, 제 2 워드선 WLBG의 전위를 전위(VSS)보다도 높게 해서, 트랜지스터(101)의 문턱 전압을 낮추도록 해도 좋다.
또한, 본 발명의 일 형태에 관련된 기억 장치는, 도 3, 도 6에 도시한 메모리 셀(100)의 구성에 한정되지 않음을 주목하라.
도 8(A)에, 메모리 셀(100)의 다른 구성을, 일례로서 도시한다. 도 8(A)에 도시한 메모리 셀(100)은 트랜지스터(101), 용량 소자(102), 트랜지스터(103)을 가지고 있다. 그리고, 트랜지스터(101)의 제 1 게이트 전극은 제 1 워드선 WLCG에 접속되어 있다. 트랜지스터(101)의 제 2 게이트 전극은 제 2 워드선 WLBG에 접속되어 있다. 트랜지스터(101)의 제 1 단자는 비트선 BL에 접속되어 있다. 트랜지스터(101)의 제 2 단자는 트랜지스터(103)의 게이트 전극에 접속되어 있다. 트랜지스터(103)의 제 1 단자는 데이터선 DL에 접속되어 있다. 트랜지스터(103)의 제 2 단자는 소스선 SL에 접속되어 있다. 용량 소자(102)가 갖는 한 쌍의 전극은, 한쪽이 트랜지스터(103)의 게이트 전극에 접속되어 있고, 다른 한쪽이 용량선 CL에 접속되어 있다.
도 8(A)에 도시한 메모리 셀(100)의 경우, 기억 소자로서 기능하는 용량 소자(102) 및 트랜지스터(103)에 의해 유지되는 전하량은, 데이터선 DL의 전위에 의해 파악할 수 있다.
이어서, 도 8(B)에, 메모리 셀(100)의 다른 구성을, 일례로서 도시한다. 도 8(B)에 도시한 메모리 셀(100)은 트랜지스터(101), 용량 소자(102), 트랜지스터(103)에 더하여, 데이터의 판독을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(104)를 가지고 있다. 그리고, 트랜지스터(101)의 제 1 게이트 전극은 제 1 워드선 WLCG에 접속되어 있다. 트랜지스터(101)의 제 2 게이트 전극은 제 2 워드선 WLBG에 접속되어 있다. 트랜지스터(101)의 제 1 단자는 비트선 BL에 접속되어 있다. 트랜지스터(101)의 제 2 단자는 트랜지스터(103)의 게이트 전극에 접속되어 있다. 트랜지스터(103)의 제 1 단자는 트랜지스터(104)의 제 2 단자에 접속되어 있다. 트랜지스터(103)의 제 2 단자는 소스 선 SL에 접속되어 있다. 트랜지스터(104)의 제 1 단자는 데이터선 DL에 접속되어 있다. 트랜지스터(104)의 게이트 전극은 제 3 워드선 WLSW에 접속되어 있다. 용량 소자(102)가 갖는 한 쌍의 전극은 한쪽이 트랜지스터(103)의 게이트 전극에 접속되어 있고, 다른 한쪽이 용량선 CL에 접속되어 있다.
도 8(B)에 도시한 메모리 셀(100)의 경우, 데이터를 읽을 때에는, 제 3 워드선 WLsw의 전위가 변화함으로써 트랜지스터(104)가 온(on)이 된다. 그리고, 기억 소자로서 기능하는 용량 소자(102) 및 트랜지스터(103)에 의해 유지되는 전하량은, 데이터선 DL의 전위에 의해 파악할 수 있다.
본 발명의 일 형태에 관련된 기억 장치는, 먼저 입력한 데이터에 겹쳐 쓰도록, 다른 데이터를 입력할 수 있다. 따라서, 종래의 플래시 메모리와는 다르고, 데이터를 다시 쓸 때에, 먼저 입력된 데이터의 제거를 필요로 하지 않는 점이, 장점의 하나이다.
또한, 일반적인 플래시 메모리의 경우, 전하를 축적하는 플로팅 게이트가 절연막으로 덮인 절연 상태에 있다. 따라서, 플로팅 게이트에, 터널 효과를 이용해서 전하를 축적시키기 위해서는, 20V 정도의 높은 전압을 기억 소자에 인가할 필요가 있다. 그러나, 본 발명의 일 형태에서는, 고순도화된 산화물 반도체막을 트랜지스터의 활성층으로서 이용한 스위칭 소자에 의해, 데이터의 입력 및 판독을 행할 수 있다. 따라서, 기억 장치의 동작 시에 필요한 전압은 수V 정도이고, 소비 전력을 월등히 작게 억제할 수 있다.
또한, 일반적인 플래시 메모리를 이용한 반도체 장치에서는, 플래시 메모리의 동작 시에 필요한 전압(동작 전압)이 크기 때문에, 통상, 승압 회로 등을 이용해서 플래시 메모리에 공급하는 전압을 승압하고 있음을 주목하라. 그러나, 본 발명의 일 형태에 관련된 기억 장치에서는, 기억 장치의 동작 전압을 작게 억제할 수 있기 때문에, 소비 전력을 작게 할 수 있다. 따라서, 반도체 장치 내의, 기억 장치의 동작에 관련된 승압 회로 등의 외부 회로의 부담을 경감할 수 있고, 그만큼, 외부 회로의 기능 확장 등을 행하고, 반도체 장치의 고기능화를 실현할 수 있다.
또한, 본 실시형태에서는, 2값의 디지털 데이터를 다루는 경우의 구동 방법에 대해 설명했는데, 본 발명의 기억 장치에서는, 3값 이상의 많은 값의 데이터를 다룰 수도 있다. 또한, 3값 이상의 많은 값의 데이터의 경우, 값이 4값, 5값으로 늘어감에 따라 각 값끼리의 전하량의 차가 작아진다. 따라서, 미소한 오프 전류가 존재하면 데이터의 정확함을 유지하는 것이 어렵고, 유지 기간이 더욱 짧아질 경향에 있다. 그러나, 본 발명의 일 형태에서는, 오프 전류가 현저하게 저감된 트랜지스터를 스위칭 소자로서 이용하기 때문에, 다치화(多値化)에 따르는 유지 기간의 단축화를 억제할 수 있다.
이어서, 제 2 워드선 WLBG의 전위를 제어하기 위한 제 2 워드선 구동 회로의 구성에 대해, 일례를 들어 설명한다. 도 7에, 제 2 워드선 구동 회로(150)의 회로도의 일례를 도시한다.
도 7에 도시한 제 2 워드선 구동 회로(150)는, 다이오드로서 기능하는 트랜지스터(151)(구동 회로용 트랜지스터)와, 용량 소자(152)(구동 회로용 용량 소자)를 가지고 있다. 트랜지스터(151)의 제 1 단자에는, 단자 A를 끼우고 전위(VSS)가 공급되고 있다. 또한, 트랜지스터(151)의 제 1 게이트 전극 및 제 2 게이트 전극은, 트랜지스터(151)의 제 2 단자에 접속되어 있다. 용량 소자(152)는 한 쌍의 전극을 가지고 있다. 상기 한 쌍의 전극 중, 한쪽의 전극이 트랜지스터(151)의 제 2 단자에 접속되어 있다. 그리고 다른 한쪽의 전극에는 소정의 전위가 공급되고 있다. 그리고, 트랜지스터(151)의 제 2 단자는, 제 2 워드선 WLBG에 접속되어 있다.
[0111]
구체적으로 도 7에서는, 제 2 워드선 구동 회로(150)가 트랜지스터(151) 및 용량 소자(152)를 m세트(m은 2 이상의 자연수) 가지고 있다. 그리고, 하나의 트랜지스터(151)의 제 2 단자에, n개(n은 1 이상의 자연수)의 제 2 워드선 WLBG가 접속되어 있다.
제 2 워드선 WLBG의 전위가 전위(VSS)보다 높은 경우, 트랜지스터(151)을 끼우고 제 2 워드선 WLBG으로부터 단자 A에 향해 전류가 흐른다. 그 때문에, 제 2 워드선 WLBG의 전위는, 전위(VSS)보다 트랜지스터(151)의 문턱 전압분 만큼 높은 전위로 설정된다. 이 전위가, 메모리 셀(100) 내의 트랜지스터(101)의 소스 전극의 전위보다 충분히 낮아지도록 설정할 수 있으면, 트랜지스터(101)의 문턱 전압은 높은 쪽으로 이동하기 때문에, 트랜지스터(101)의 오프 전류는 저감된다. 따라서, 기억 장치의 유지 특성을 향상시킬 수 있다.
또한, 제 2 워드선 구동 회로(150)로의 전위(VSS)의 공급이 정지하고, 단자 A의 전위가 제 2 워드선 WLBG의 전위보다 높아진 경우는, 트랜지스터(151)에는 역방향 바이어스의 전압이 가해지기 때문에, 트랜지스터(151)에 흐르는 전류는 오프 전류만이 됨을 주목하라. 이 오프 전류에 따라 용량 소자(152)는 충전되고, 제 2 워드선 WLBG의 전위는 시간의 경과와 동시에 상승한다. 그리고, 최종적으로는, 트랜지스터(101)의 소스 전극과 제 2 게이트 전극의 사이의 전위 차가 작아지기 때문에, 오프 전류를 충분히 저감할 수 있을 정도로 트랜지스터(101)의 문턱 전압을 이동시킬 수 없게 된다. 그러나, 용량 소자(152)는 셀 어레이의 외부에 배치할 수 있기 때문에, 메모리 셀 내의 용량 소자(102)에 비해서, 큰 용량값을 확보할 수 있다. 따라서, 용량 소자(152)가 갖는 용량 값을, 메모리 셀 내의 용량 소자(102)가 갖는 용량 값의 예를 들어 100배로 하면, 제 2 워드선 WLBG의 전위가 상한에 달하게 되기까지 걸리는 시간을 100배로 늘릴 수 있다. 따라서, 전위(VSS)의 공급이 정지하고 있는 기간이 단시간이면, 기억 장치 내에 쌓인 데이터를 잃지 않고 끝낼 수 있다.
또한, 트랜지스터(151)는, 반드시 제 2 게이트 전극을 가지고 있을 필요는 없다는 점을 주목하라. 다만, 도 7에 도시한 것처럼 트랜지스터(151)에 제 2 게이트 전극을 형성하고, 이 제 2 게이트 전극을 트랜지스터(151)의 제 2 단자에 접속하는 것은, 이하의 이유에 의해 바람직하다. 상기 구성을 채용하는 경우, 다이오드로서 기능하는 트랜지스터(151)에 순방향 바이어스의 전압이 인가되어 있을 때, 트랜지스터(151)는 그 문턱 전압이 낮아지기 때문에 온(on)전류가 높아진다. 따라서 제 2 워드선 WLBG 으로의 전류 공급 능력을 높일 수 있다. 또한, 상기 구성을 채용하는 경우, 트랜지스터(151)에 역방향 바이어스의 전압이 인가되어 있을 때, 트랜지스터(151)는 그 문턱 전압이 높아지기 때문에 오프 전류가 낮아진다. 따라서 제 2 워드선 WLBG의 전위가 상한에 달하기까지 걸리는 시간을 늘릴 수 있다.
또한, 도 7에서는, 도 4의 타이밍 차트에 도시한 것처럼, 제 2 워드선 WLBG에 일정의 전위(VSS)를 공급하는 경우의, 제 2 워드선 구동 회로(150)의 구성을 예시하고 있다. 도 5의 타이밍 차트에 도시한 것처럼, 입력 기간에서 제 2 워드선 WLBG에 전위(VSS)와 접지 전위(GND)를 공급하는 경우는, 도 7에서 단자 A를 직류 전원이 아니라, 신호원에 접속한다.
(실시형태 2)
본 실시형태에서는, 산화물 반도체를 이용한 트랜지스터(101)와, 실리콘을 이용한 트랜지스터(103)를 갖는 기억 장치의 제작 방법에 대해 설명한다.
다만, 트랜지스터(103)는, 실리콘 외에, 게르마늄, 실리콘 게르마늄, 단결정 탄화 실리콘 등의 반도체 재료를 이용하고 있어도 좋다. 또한, 예를 들어, 실리콘을 이용한 트랜지스터(103)는, 실리콘 웨이퍼 등의 단결정 반도체 기판, SOI법에 의해 제작된 실리콘 박막, 기상 성장법에 의해 제작된 실리콘 박막 등을 이용해서 형성할 수 있다. 또는, 본 발명의 일 형태에서는, 메모리 셀을 구성하는 모든 트랜지스터에, 산화물 반도체를 이용하고 있어도 좋다.
본 실시형태에서는, 우선, 도 9(A)에 도시한 것처럼, 기판(700) 위에 절연막(701)과, 단결정의 반도체 기판에서 분리된 섬 모양의 반도체막(702)을 형성한다.
기판(700)으로서 사용할 수 있는 소재에 큰 제한은 없지만, 적어도, 나중의 가열 처리에 견딜만한 정도의 내열성을 가지고 있는 것이 필요하다. 예를 들어, 기판(700)에는, 퓨전법이나 플로트법으로 제조되는 유리 기판, 석영 기판, 반도체 기판, 세라믹 기판 등을 이용할 수 있다. 유리 기판으로서는, 나중의 가열 처리의 온도가 높은 경우에는, 변형점이 730℃ 이상의 것을 이용하면 좋다.
또한, 본 실시형태에서는, 반도체막(702)이 단결정의 실리콘인 경우를 예로 들어, 이하, 트랜지스터(103)의 제작 방법에 대해 설명한다. 또한, 구체적인 단결정의 반도체막(702)의 제작 방법의 일례에 대해, 간단하게 설명됨을 주목하라. 우선, 단결정의 반도체 기판인 본드 기판에, 전계에서 가속된 이온이 되는 이온 빔을 주입하고, 본드 기판의 표면으로부터 일정의 깊이의 영역에, 결정 구조가 흐트러짐으로써 국소적으로 취약화된 취화층을 형성한다. 취화층이 형성된 영역의 깊이는, 이온 빔의 가속 에너지와 이온 빔의 입사각에 따라 조절할 수 있다. 그리고, 본드 기판과, 절연막(701)이 형성된 기판(700)을, 사이에 이 절연막(701)이 끼워지도록 서로 부착시킨다. 부착은, 본드 기판과 기판(700)을 서로 중첩시킨 후, 본드 기판과 기판(700)의 일부에, 1N/cm2 이상 500N/cm2 이하, 바람직하게는 11N/cm2 이상 20N/cm2 이하 정도의 압력을 가하여 행한다. 압력을 일부에 가하면, 그 부분으로부터 본드 기판과 절연막(701)이 접합을 개시하고, 최종적으로는 밀착한 면 전체에 접합이 미친다. 이어서, 가열 처리를 행함으로써, 취화층에 존재하는 미소(微小) 본드가 팽창해서, 미소 본드끼리가 결합한다. 그 결과, 취화층에서 본드 기판의 일부인 단결정 반도체막이, 본드 기판으로부터 분리된다. 상기 가열 처리의 온도는, 기판(700)의 변형점을 넘지 않는 온도로 한다. 그리고, 상기 단결정 반도체막을 에칭 등에 의해 소망의 형상으로 가공함으로써, 섬 모양의 반도체막(702)을 형성할 수 있다.
반도체막(702)에는, 문턱 전압을 제어하기 위해, 붕소, 알루미늄, 갈륨 등의 p형의 도전성을 부여하는 불순물 원소, 또는 인, 비소 등의 n형의 도전성을 부여하는 불순물 원소를 첨가해도 좋다. 문턱 전압을 제어하기 위한 불순물 원소의 첨가는, 패터닝하기 전의 반도체막에 대해 행해도 좋고, 패터닝 후에 형성된 반도체막(702)에 대해 행해도 좋다. 또한, 문턱 전압을 제어하기 위한 불순물 원소의 첨가를, 본드 기판에 대해 행해도 좋다. 또는, 불순물 원소의 첨가를, 문턱 전압을 대강 조정하기 위해 본드 기판에 대해 행한 후에, 문턱 전압을 약간 조정하기 위해, 패터닝 전의 반도체막에 대해, 또는 패터닝에 의해 형성된 반도체막(702)에 대해서도 행해도 좋다.
또한, 본 실시형태에서는, 단결정의 반도체막을 이용일례에 대해 설명하고 있는데, 본 발명은 이 구성에 한정되지 않음을 주목하라. 예를 들어, 절연막(701) 위에 기상 성장법을 이용해서 형성된 다결정, 미결정, 비결정의 반도체막을 이용해도 좋다. 또는 상기 반도체막을 공지의 기술에 의해 결정화해도 좋다. 공지의 결정화 방법으로서는, 레이저 광을 이용한 레이저 결정화법, 촉매 원소를 이용한 결정화법이 있다. 또는, 촉매 원소를 이용한 결정화법과 레이저 결정화법을 조합시켜 이용할 수도 있다. 또한, 석영과 같은 내열성이 뛰어난 기판을 이용하는 경우, 전열로를 사용한 열결정화 방법, 적외광을 이용한 램프 어닐 결정화법, 촉매 원소를 이용한 결정화법, 950℃정도의 고온 어닐법을 조합시킨 결정화법을 이용해도 좋다.
이어서, 도 9(B)에 도시한 것처럼, 반도체막(702) 위에 게이트 절연막(703)을 형성한다. 그 후, 게이트 절연막(703) 위에 마스크(705)를 형성하고, 도전성을 부여하는 불순물 원소를 반도체막(702)의 일부에 첨가함으로써, 불순물 영역(704)을 형성한다.
게이트 절연막(703)은, 고밀도 플라즈마 처리, 열처리 등을 행함으로써 반도체막(702)의 표면을 산화 또는 질화함으로써 형성할 수 있다. 고밀도 플라즈마 처리는, 예를 들어 He, Ar, Kr, Xe 등의 희(希) 가스와 산소, 산화 질소, 암모니아, 질소, 수소 등의 혼합 가스를 이용하여 행한다. 이 경우, 플라즈마의 여기(勵起)를 마이크로파의 도입에 의해 행함으로써, 저전자 온도에서 고밀도의 플라즈마를 생성할 수 있다. 이와 같은 고밀도의 플라즈마에서 형성된 산소 라디칼(OH 라디칼을 포함하는 경우도 있다)이나 질소 라디칼(NH 라디칼을 포함하는 경우도 있다)에 따라, 반도체막의 표면을 산화 또는 질화함으로써, 1∼20nm, 바람직하게는 5∼10nm의 절연막이 반도체막에 접하도록 형성할 수 있다. 예를 들어, 아산화질소(N2O)를 Ar에서 1∼3배(유량비)에 희석해서, 10∼30Pa의 압력에서 3∼5kW의 마이크로파(2.45 GHz) 전력을 인가해서 반도체막(702)의 표면을 산화 또는 질화시킨다. 이 처리에 의해 1nm∼10nm(바람직하게는 2nm∼6nm)의 절연막을 형성한다. 더욱이 아산화질소(N2O)와 실란(SiH4)을 도입하고, 10∼30Pa의 압력에서 3∼5kW의 마이크로파(2.45GHz) 전력을 인가해서 기상 성장법에 의해 산화질화 규소막을 형성하고 게이트 절연막을 형성한다. 고상(固相) 반응과 기상 성장법에 의한 반응을 조합시킴으로써 계면 준위 밀도가 낮고 절연 내압이 뛰어난 게이트 절연막을 형성할 수 있다.
위에서 설명한 고밀도 플라즈마 처리에 의한 반도체막의 산화 또는 질화는 고상 반응으로 진행한다. 따라서 게이트 절연막(703)과 반도체막(702)과의 계면 준위 밀도를 매우 낮출 수 있다. 또한 고밀도 플라즈마 처리에 의해 반도체막(702)을 직접 산화 또는 질화함으로써, 형성된 절연막의 두께의 편차를 억제할 수 있다. 또한 반도체막이 결정성을 갖는 경우, 고밀도 플라즈마 처리를 이용해서 반도체막의 표면을 고상 반응으로 산화시킴으로써, 결정립계에서만 산화가 빨리 진행되는 것을 억제할 수 있다. 따라서 균일성이 좋고, 계면 준위 밀도가 낮은 게이트 절연막을 형성할 수 있다. 고밀도 플라즈마 처리에 의해 형성된 절연막을, 게이트 절연막의 일부 또는 전부에 포함하여 형성된 트랜지스터는, 특성의 편차를 억제할 수 있다.
또한, 플라즈마 CVD법 또는 스퍼터링법 등을 이용해서, 산화 규소, 질화 산화 규소, 산화 질화 규소, 질화 규소, 산화 하프늄, 산화 알루미늄 또는 산화 탄탈, 산화 이트륨, 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 실리케이트(HfSixOy (x>0, y>0)), 질소가 첨가된 하프늄 알루미네이트(HfAlxOy (x>0, y>0)) 등을 포함한 막을, 단층으로, 또는 적층시킴으로써, 게이트 절연막(703)을 형성해도 좋다.
또한, 본 명세서에서 산화 질화물은, 그 조성으로서, 질소보다도 산소의 함유량이 많은 물질이고, 또한, 질화 산화물은, 그 조성으로서, 산소보다도 질소의 함유량이 많은 물질을 의미함을 주목하라.
게이트 절연막(703)의 두께는, 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 본 실시형태에서는, 플라즈마 CVD법을 이용해서, 산화 규소를 포함한 단층의 절연막을 게이트 절연막(703)으로서 이용한다.
이어서, 마스크(705)를 제거한 후, 도 9(C)에 도시한 것처럼, 게이트 절연막(703)의 일부를 제거하고, 불순물 영역(704)과 중첩하는 영역에 에칭 등에 의해 개구부(706)를 형성한다. 그 후, 게이트 전극(707) 및 도전막(708)을 형성한다.
게이트 전극(707) 및 도전막(708)은, 개구부(706)를 덮는 것처럼 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다. 도전막(708)은, 개구부(706)에서 불순물 영역(704)과 접하고 있다. 상기 도전막의 형성에는 CVD법, 스퍼터링법, 증착법, 스핀 코트법 등을 이용할 수 있다. 또한, 도전막은, 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등을 이용할 수 있다. 상기 금속을 주성분으로 하는 합금을 이용해도 좋고, 상기 금속을 포함하는 화합물을 이용해도 좋다. 또는, 반도체막에 도전성을 부여하는 린 등의 불순물 원소를 도핑한, 다결정 규소 등의 반도체를 이용해서 형성해도 좋다.
또한, 본 실시형태에서는 게이트 전극(707) 및 도전막(708)을 단층의 도전막으로 형성하고 있지만, 본 실시형태는 이 구성에 한정되지 않음을 주목하라. 게이트 전극(707) 및 도전막(708)은 적층된 복수의 도전막으로 형성되어 있어도 좋다.
2개의 도전막의 조합으로서, 1층 째에 질화 탄탈 또는 탄탈을, 2층 째에 텅스텐을 이용할 수 있다. 상기 예의 외에, 질화 텅스텐과 텅스텐, 질화 몰리브덴과 몰리브덴, 알루미늄과 탄탈, 알루미늄과 티탄 등을 들 수 있다. 텅스텐이나 질화 탄탈은, 내열성이 높기 때문에, 2층의 도전막을 형성한 후의 가공에서, 열활성화를 목적으로 한 가열 처리를 행할 수 있다. 또한, 2층의 도전막의 조합으로서, 예를 들어, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 니켈 실리사이드, n형의 도전성을 부여하는 불순물 원소가 도핑된 규소와 텅스텐 실리사이드 등도 이용할 수 있다.
3개 이상의 도전막을 적층하는 3층 구조의 경우는, 몰리브덴막과 알루미늄막과 몰리브덴막의 적층 구조를 채용하면 좋다.
또한, 게이트 전극(707) 및 도전막(708)에 산화인듐, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물, 산화아연, 산화아연 알루미늄, 산질화 아연알루미늄, 또는 산화아연 갈륨 등의 투과성을 갖는 산화물 도전막을 이용할 수도 있다.
또한, 마스크를 이용하지 않고, 액적(液滴) 토출법을 이용해서 선택적으로 게이트 전극(707) 및 도전막(708)을 형성해도 좋다. 액적 토출법은, 소정의 조성물을 포함하는 물방울을 세공(細孔)에서 토출 또는 분출함으로써 소정의 패턴을 형성하는 방법을 의미하고, 잉크젯법 등이 그 범주에 포함된다.
또한, 게이트 전극(707) 및 도전막(708)은, 도전막을 형성 후, ICP(Inductively Coupled Plasma : 유도결합형 플라즈마) 에칭법을 이용하고, 에칭 조건(감은선형의 전극층에 인가되는 전력량, 기판 측의 전극층에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절하게 조절함으로써, 소망의 테이퍼 형상을 갖도록 에칭할 수 있다. 또한, 테이퍼 형상은, 마스크의 형상에 의해서도 각도 등을 제어할 수 있다. 또한, 에칭용 가스로서는, 염소, 염화붕소, 염화규소 또는 사염화탄소 등의 염소계 가스, 사불화 탄소, 불화유황 또는 불화질소 등의 불소계 가스 또는 산소를 적절하게 이용할 수 있음을 주목하라.
이어서, 도 9(D)에 도시한 것처럼, 게이트 전극(707) 및 도전막(708)을 마스크로서 일(一) 도전성을 부여하는 불순물 원소를 반도체막(702)에 첨가함으로써, 게이트 전극(707)과 중첩되는 채널 형성 영역(710)과, 채널 형성 영역(710)을 사이에 끼운 한쌍의 불순물 영역(709)과, 불순물 영역(704)의 일부에 더욱 불순물 원소가 첨가된 불순물 영역(711)이, 반도체막(702)에 형성된다.
본 실시형태에서는, 반도체막(702)에 p형을 부여하는 불순물 원소(예를 들어 붕소)를 첨가하는 경우를 예로 든다.
또한, 도 12(A)는, 위에서 설명한 과정이 종료한 시점에서의, 메모리 셀의 상면도임을 주목하라. 도 12(A)의 파선 A1-A2에서의 단면도가, 도 9(D)에 상당한다.
이어서, 도 10(A)에 도시한 것처럼, 게이트 절연막(703), 게이트 전극(707), 도전막(708)을 덮도록, 절연막(712), 절연막(713)을 형성한다. 구체적으로, 절연막(712), 절연막(713)은, 산화규소, 질화규소, 질화산화규소, 산화질화규소, 질화알루미늄, 질화산화알루미늄 등의 무기의 절연막을 이용할 수 있다. 특히, 절연막(712), 절연막(713)에 유전율이 낮은(low-k) 재료를 이용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감할 수 있기 때문에 바람직하다. 또한, 절연막(712), 절연막(713)에, 상기 재료를 이용한 다공성의 절연막을 적용해도 좋음을 주목하라. 다공성의 절연막에서는, 밀도가 높은 절연막과 비교해서 유전율이 저하되기 때문에, 전극이나 배선에 기인하는 기생 용량을 더욱 저감할 수 있다.
본 실시형태에서는, 절연막(712)으로서 산화 질화규소, 절연막(713)으로서 질화 산화규소를 이용하는 경우를 예로 든다. 또한, 본 실시형태에서는, 게이트 전극(707) 및 도전막(708) 위에 절연막(712), 절연막(713)을 형성하고 있는 경우를 예시하고 있지만, 본 발명은 게이트 전극(707) 및 도전막(708) 위에 절연막을 1층만 형성하고 있어도 좋고, 3층 이상의 복수의 절연막을 적층하도록 형성하고 있어도 좋다.
이어서, 도 10(B)에 도시한 것처럼, 절연막(712) 및 절연막(713)에 CMP(화학적기계 연마) 처리나 에칭 처리를 행함으로써, 게이트 전극(707) 및 도전막(708)의 표면을 노출시킨다. 또한, 나중에 형성되는 트랜지스터(101)의 특성을 향상시키기 위해, 절연막(712), 절연막(713)의 표면은 가능한 한 평탄하게 해두는 것이 바람직하다는 점을 주목하라.
이상의 공정에 의해, 트랜지스터(103)를 형성할 수 있다.
이어서, 트랜지스터(101)의 제작 방법에 대해 설명한다. 우선, 도 10(Ｃ)에 도시한 것처럼, 절연막(712) 또는 절연막(713) 위에, 게이트 전극(714)을 형성한다. 게이트 전극(714)은, 게이트 전극(707) 및 도전막(708)과 같은 재료, 같은 적층 구조를 이용해서 형성할 수 있다.
게이트 전극(714)의 막 두께는, 10nm∼400nm, 바람직하게는 100nm∼200nm으로 한다. 본 실시형태에서는, 텅스텐 타겟을 이용한 스퍼터링법에 의해 150nm의 게이트 전극용의 도전막을 형성한 후, 이 도전막을 에칭에 의해 소망의 형상으로 가공(패터닝)함으로써, 게이트 전극(714)을 형성한다. 또한, 형성된 게이트 전극의 단부가 테이퍼이면, 위에 적층하는 게이트 절연막의 피복성이 향상되기 때문에 바람직하다는 점을 주목하라. 또한, 저항 마스크를 잉크젯법으로 형성해도 좋다. 저항 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
이어서, 도 10(D)에 도시한 것처럼, 게이트 전극(714) 위에, 게이트 절연막(715)을 형성한 후, 게이트 절연막(715) 위에서 게이트 전극(714)와 중첩하는 위치에, 섬 형상의 산화물 반도체막(716)을 형성한다.
게이트 절연막(715)은, 게이트 절연막(703)과 같은 재료, 같은 적층구조를 이용해서 형성할 수 있다. 다만, 게이트 절연막(715)은, 수분, 수소 등의 불순물을 극력(極力) 포함하지 않는 것이 바람직하다는 점을 주목하라. 스퍼터링법에 의해 산화 규소막을 성막한 경우에는, 타겟으로서 실리콘 타겟 또는 석영 게이트를 이용하고, 스퍼터링 가스로서 산소 또는, 산소 및 아르곤의 혼합가스를 이용한다.
불순물이 제거되고, 또한 산소 결손이 저감됨으로써 고순도화된 산화물 반도체는, 계면 준위, 계면 전하에 대해 매우 민감하기 때문에, 고순도화된 산화물 반도체막(716)과 게이트 절연막(715)의 계면 특성은 중요하다. 그 때문에 고순도화된 산화물 반도체막(716)에 접하는 게이트 절연막(715)은, 고품질인 것이 요구된다.
예를 들어, μ파(주파수 2.45GHz)를 이용한 고밀도 플라즈마 CVD는, 치밀하고 절연 내압이 높은 고품질인 절연막을 형성할 수 있기 때문에 바람직하다. 이는 고순도화된 산화물 반도체와 고품질 게이트 절연막이 밀접함으로써, 계면 준위를 저감하고 계면 특성을 양호한 것으로 할 수 있기 때문이다.
또한, 게이트 절연막(715)으로서 양질의 절연막을 형성할 수 있는 것이면, 스퍼터링법이나 플라즈마 CVD법 등 다른 성막 방법을 적용할 수 있다. 또한, 성막 후의 열처리에 의해 막질이나, 산화물 반도체와의 계면 특성이 개선되는 절연막이어도 좋다. 어쨌든, 게이트 절연막으로서의 막질이 양호한 것은 물론이고, 게이트 절연막과 산화물 반도체와의 계면 준위 밀도를 저감하고, 양호한 계면을 형성할 수 있는 것이면 좋다.
배리어성이 높은 재료를 이용한 절연막과, 질소의 함유 비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 적층시킨 구조를 갖는 게이트 절연막(715)을 형성해도 좋다. 이 경우, 산화규소막, 산화질화규소막 등의 절연막은, 배리어성이 높은 절연막과 산화물 반도체막(716)의 사이에 형성된다. 배리어성이 높은 절연막으로서, 예를 들어 질화규소막, 질화산화규소막, 질화알루미늄막, 또는 질화산화알루미늄막 등을 들 수 있다. 배리어성이 높은 절연막을 이용함으로써, 수분 또는 수소 등의 분위기 내의 불순물, 또는 기판 내에 포함되는 알칼리 금속, 중금속 등의 불순물이, 산화물 반도체막(716) 내, 게이트 절연막(715) 내, 또는, 산화물 반도체막(716)과 다른 절연막의 계면과 그 근방에 들어가는 것을 막을 수 있다. 또한, 산화물 반도체막(716)에 접하도록 질소의 함유비율이 낮은 산화규소막, 산화질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 절연막이 직접 산화물 반도체막(716)에 접하는 것을 막을 수 있다.
예를 들어, 제 1 게이트 절연막으로서 스퍼터링법에 의해 막 두께 50nm 이상 200nm 이하의 질화규소막(SiNy(y>0))을 형성하고, 제 1 게이트 절연막 위에 제 2 게이트 절연막으로서 막 두께 5nm 이상 300nm 이하의 산화규소막(SiOx(x>0))을 적층하여, 막 두께 100nm의 게이트 절연막(715)으로 해도 좋다. 게이트 절연막(715)의 막 두께는, 트랜지스터에 요구되는 특성에 따라 적절하게 설정하면 좋고, 350nm 내지 400nm 정도여도 좋다.
본 실시형태에서는, 스퍼터링법으로 형성된 막 두께 50nm의 질화규소막 위에, 스퍼터링법으로 형성된 막 두께 100nm의 산화규소막을 적층시킨 구조를 갖는, 게이트 절연막(715)을 형성한다.
또한, 게이트 절연막(715)는 나중에 형성되는 산화물 반도체막(716)과 접한다는 점을 주목하라. 산화물 반도체막(716)은 수소가 함유되면 특성에 악영향을 미치기 때문에, 게이트 절연막(715)은 수소, 수산기 및 수분이 함유되지 않는 것이 바람직하다. 게이트 절연막(715)에 수소, 수산기 및 수분이 가능한 한 포함되지 않도록 하기 위해서는, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 전극(714)이 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착한 수분 또는 수소 등의 불순물을 탈리하고 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성한 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있음을 주목하라.
섬 모양의 산화물 반도체막(716)은, 게이트 절연막(715) 위에 형성된 산화물 반도체막을 소망의 형상으로 가공함으로써, 형성할 수 있다. 상기 산화물 반도체막의 막 두께는, 2nm 이상 200nm 이하, 바람직하게는 3nm 이상 50nm 이하, 더욱 바람직하게는 3nm 이상 20nm 이하로 한다. 산화물 반도체막은, 산화물 반도체를 타겟으로서 이용하고, 스퍼터링법에 의해 성막한다. 또한, 산화물 반도체막은, 희 가스(예를 들어 아르곤) 분위기 하, 산소 분위기 하, 또는 희 가스(예를 들어 아르곤) 및 산소 혼합 분위기 하에서 스퍼터링법에 의해 형성할 수 있다.
또한, 산화물 반도체막을 스퍼터링법에 의해 성막하기 전에, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링를 행하고, 게이트 절연막(715)의 표면에 부착되어 있는 먼지와 티끌을 제거하는 것이 바람직함을 주목하라. 역 스퍼터링는, 타겟 측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판 측에 RF 전원을 이용해서 전압을 인가하고 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨 등을 이용해도 좋음을 주목하라. 또한, 아르곤 분위기에 산소, 아산화질소 등을 더한 분위기에서 행해도 좋다. 또한, 아르곤 분위기에 염소, 사불화탄소 등을 더한 분위기에서 행해도 좋다.
산화물 반도체막에는, 위에서 설명한 것과 같은, 산화인듐, 산화주석, 산화아연, 이원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 삼원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 사원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 이용할 수 있다.
본 실시형태에서는, In(인듐), Ga(갈륨), 및 Zn(아연)을 포함하는 타겟을 이용한 스퍼터링법에 의해 얻어진 막 두께 30nm의 In-Ga-Zn계 산화물 반도체의 박막을, 산화물 반도체막으로서 이용한다. In-Ga-Zn계 산화물 반도체막을 스퍼터링법으로 성막하는 경우, 바람직하게는, 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 도시되는 In-Ga-Zn계 산화물의 타겟을 이용한다. 앞에서 설명한 원자수비를 갖는 In-Ga-Zn계 산화물의 타겟을 이용해서 산화물 반도체막을 성막함으로써, 다결정 또는 CAAC가 형성되기 쉬워진다. 또한, In, Ga, 및 Zn을 포함하는 타겟의 충전율은 90％ 이상 100％ 이하, 바람직하게는 95％ 이상 100％ 미만이다. 충전율이 높은 타겟을 이용함으로써, 성막한 산화물 반도체막은 치밀한 막이 된다.
또한, 산화물 반도체으로서 In-Zn계 산화물의 재료를 이용하는 경우, 이용하는 타겟의 조성비는, 원자수비로, In:Zn=50:1∼1:2(몰수비로 환산하면 In2O3:ZnO=25:1∼1:4), 바람직하게는 In:Zn=20:1∼1:1(몰수비로 환산하면 In2O3:ZnO=10:1∼1:2), 더욱 바람직하게는 In:Zn=1.5:1∼15:1(몰수비로 환산하면 In2O3:ZnO=3:4∼15:2)로 한다. 예를 들어, In-Zn계 산화물인 산화물 반도체막의 형성에 이용하는 타겟은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다. Zn의 비율을 상기 범위로 함으로써, 이동도의 향상을 실현할 수 있다.
본 실시형태에서는, 감압 형태에 유지된 처리실 내에 기판을 유지하고, 처리실 내의 잔류 수분을 제거하면서 수소 및 수분이 제거된 스퍼터링 가스를 도입하고, 상기 타겟을 이용해서 산화물 반도체막을 성막한다. 성막 때에, 기판 온도를 100℃ 이상 600℃ 이하, 바람직하게는 200℃ 이상 400℃ 이하로 해도 좋다. 기판을 가열하면서 성막함으로써, 성막한 산화물 반도체막에 포함되는 불순물 농도를 저감할 수 있다. 또한, 스퍼터링에 의한 손상이 경감된다. 처리실 내의 잔류 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 이용하는 것이 바람직하다. 예를 들어, 크라이오 펌프, 이온 펌프, 티탄 서블리메이션 펌프를 이용하는 것이 바람직하다. 또한, 배기 수단으로서는, 터보 펌프에 콜드 트랩을 더한 것이어도 좋다. 크라이오 펌프를 이용해서 처리실을 배기하면, 예를 들어, 수소 원자, 물(Ｈ2O) 등 수소 원자를 포함한 화합물(보다 바람직하게는 탄소 원자를 포함하는 화합물도) 등이 배기된다. 따라서, 이 처리실에서 성막한 산화물 반도체막에 포함되는 불순물의 농도를 저감할 수 있다.
성막 조건의 일례로서는, 기판과 타겟의 사이와의 거리를 100mm, 압력 0．6Pa, 직류(DC)전원 0.5kW 산소(산소 유량 비율 100％) 분위기 하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 이용하면, 성막 시에 발생하는 먼지와 티끌을 경감할 수 있고, 막 두께 분포도 균일해지기 때문에 바람직함을 주목하라.
또한, 산화물 반도체막에 수소, 수산기 및 수분이 되도록 포함되지 않도록 하기 위해서, 성막의 전처리로서, 스퍼터링 장치의 예비 가열실에서 게이트 절연막(715)까지가 형성된 기판(700)을 예비 가열하고, 기판(700)에 흡착된 수분 또는 수소 등의 불순물을 이탈하여 배기하는 것이 바람직하다. 또한, 예비 가열의 온도는, 100℃ 이상 400℃ 이하, 바람직하게는 150℃ 이상 300℃ 이하이다. 또한, 예비 가열실에 형성한 배기 수단은 크라이오 펌프가 바람직하다. 또한, 이 예비 가열의 처리는 생략할 수도 있음을 주목하라. 또한, 이 예비 가열은, 나중에 행해지는 게이트 절연막(721)의 성막 전에, 도전막(719), 도전막(720)까지 형성한 기판(700)에도 동일하게 행해도 좋다.
또한, 섬 모양의 산화물 반도체막(716)을 형성하기 위한 에칭은, 건식 에칭이어도 습식 에칭이어도 좋고, 양쪽을 이용해도 좋음을 주목하라. 건식 에칭에 이용하는 에칭 가스로서는, 염소를 포함하는 가스(염소계 가스, 예를 들어 염소(CL2), 삼염화붕소(BCL3), 사염화규소(SiCL4), 사염화탄소(CCL4) 등)가 바람직하다. 또한, 불소를 포함한 가스(불소계 가스, 예를 들어 사불화탄소(CF4), 육불화유황(SF6), 삼불화질소(NF3), 트리플루오르메탄(CHF3) 등), 브롬화 수소(HBr), 산소(O2), 이들 가스에 헬륨(He)이나 아르곤(Ar)등의 희 가스를 첨가한 가스, 등을 이용할 수 있다.
건식 에칭법으로서는, 평행 평판형 RIE(Reactive Ion Etching)법이나, ICP(Inductively Coupled Plasma : 유도 결합형 플라즈마) 에칭법을 이용할 수 있다. 소망의 형상으로 에칭할 수 있도록, 에칭 조건(감은선형의 전극에 인가되는 전력량, 기판 측의 전극에 인가되는 전력량, 기판 측의 전극 온도 등)을 적절하게 조절한다.
습식 에칭에 이용하는 에칭액으로서, 인산과 초산과 질산을 섞은 용액, 구연산이나 옥살산 등의 유기산을 이용할 수 있다. 본 실시형태에서는, ITO-07N(칸토 화학사(KANTO) 제)을 이용한다.
섬 모양의 산화물 반도체막(716)을 형성하기 위한 저항 마스크를 잉크젯법으로 형성해도 좋다. 저항 마스크를 잉크젯법으로 형성하면 포토 마스크를 사용하지 않기 때문에, 제조 비용을 저감할 수 있다.
또한, 다음 공정의 도전막을 형성하기 전에 역 스퍼터링을 행하고, 섬 모양의 산화물 반도체막(716) 및 게이트 절연막(715)의 표면에 부착되어 있는 저항 잔사(殘渣) 등을 제거하는 것이 바람직함을 주목하라.
또한, 스퍼터링 등으로 성막된 산화물 반도체막 내에는, 불순물로서의 수분 또는 수소(수산기를 포함한다)가 다량으로 포함되어 있는 경우가 있음을 주목하라. 수분 또는 수소는 도너 준위를 형성하기 쉽기 때문에, 산화물 반도체에 있어서는 불순물이다. 따라서, 본 발명의 일 형태에서는, 산화물 반도체막 내의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화)하기 위해서, 섬 모양의 산화물 반도체막(716)에 대해, 저압 분위기 하, 질소나 희 가스 등의 불활성 가스 분위기 하, 산소 가스 분위기 하, 또는 초건조 에어(CRDS(Cavity ring-down spectroscopy)법) 방식의 노점계를 이용해서 측정한 경우의 수분량이 20ppm(노점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 바람직하게는 10ppb 이하의 공기) 분위기 하에서, 섬 모양의 산화물 반도체막(716)에 가열 처리를 행한다.
섬 모양의 산화물 반도체막(716)에 가열 처리를 행함으로써, 섬 모양의 산화물 반도체막(716) 내의 수분 또는 수소를 이탈시킬 수 있다. 구체적으로는, 250℃ 이상 750℃ 이하, 바람직하게는 400℃ 이상 기판의 변형점 미만의 온도에서 가열 처리를 행하면 좋다. 예를 들어, 500℃, 3분간 이상 6분간 이하 정도로 행하면 좋다. 가열 처리에 RTA법을 이용하면, 단기간에 탈수화 또는 탈수소화를 행할 수 있기 때문에, 유리 기판의 변형점을 넘는 온도에서도 처리할 수 있다.
본 실시형태에서는, 가열 처리 장치의 하나인 전기로를 이용한다.
또한, 가열 처리 장치는 전기로에 한정되지 않고, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 갖추고 있어도 좋음을 주목하라. 예를 들어, GRTA(Gas Rapid　Thermal　Annealing) 장치, LRTA(Lamp　Rapid Thermal Annealing) 장치 등의 RTA(Rapid　Thermal　Annealing) 장치를 이용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프에서 나오는 빛(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 이용해서 가열 처리를 행하는 장치이다. 기체에는, 아르곤 등의 희 가스, 또는 질소와 같은, 가열 처리에 의해 피처리물과 반응하지 않는 불활성 기체가 이용된다.
가열 처리에서는, 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스에, 수분 또는 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입한 질소, 또는 헬륨, 네온, 아르곤 등의 희 가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상, (즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또한, 산화물 반도체는 불순물에 대해 둔감하고, 막 중에는 상당한 금속 불순물이 포함되어 있어도 문제가 없고, 나트륨과 같은 알칼리 금속이 다량으로 포함되는 저렴한 소다 석회 유리도 사용할 수 있다고 지적되고 있다(카미야, 노무라, 호소노,「어모퍼스 산화물 반도체의 물성(物性)과 장치 개발의 현상」, 고체 물리, 2009년 9월호, Vol．44, pp．621-633)는 점을 주목하라. 그러나, 이와 같은 지적은 적절하지 않다. 알칼리 금속은 산화물 반도체를 구성하는 원소가 아니기 때문에, 불순물이다. 알칼리토류 금속도, 산화물 반도체를 구성하는 원소가 아닌 경우에, 불순물이 된다. 특히, 알칼리 금속 중 Na는, 산화물 반도체막에 접하는 절연막이 산화물인 경우, 이 절연막 중에 확산해서 Na+가 된다. 또한, Na는, 산화물 반도체막 내에서, 산화물 반도체를 구성하는 금속과 산소의 결합을 분석하고, 또는, 그 결합 안에 끼어든다. 그 결과, 예를 들어, 문턱 전압이 마이너스 방향에 이동하는 것에 의한 노멀리온(normally-on)화, 이동도의 저하 등의, 트랜지스터의 특성의 열화가 일어난다. 또한 특성의 편차도 생겨난다. 이 불순물에 의해 야기되는 트랜지스터의 특성의 열화와, 특성의 편차는, 산화물 반도체막 중의 수소의 농도가 충분히 낮은 경우에 현저하게 나타난다. 따라서, 산화물 반도체막 중의 수소의 농도가 5×1019cm-3 이하, 특히 5×1018cm-3 이하인 경우에는, 상기 불순물의 농도를 저감하는 것이 바람직하다. 구체적으로, 이차이온 질량 분석법에 의한 Na 농도의 측정값은, 5×1016/cm3 이하, 바람직하게는 1×1016/cm3 이하, 더욱 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, Li 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다. 마찬가지로, K 농도의 측정값은, 5×1015/cm3 이하, 바람직하게는 1×1015/cm3 이하로 하면 좋다.
이상의 과정에 의해, 섬 형상의 산화물 반도체막(716) 중의 수소의 농도를 저감할 수 있다. 또한, 유리 전이 온도 이하의 가열 처리에 의해, 수소에 기인하는 캐리어 밀도가 적고, 밴드갭이 넓은 산화물 반도체막을 형성할 수 있다. 이 때문에, 대면적 기판을 이용해서 트랜지스터를 제조할 수 있고, 양산성을 높일 수 있다. 상기 가열 처리는, 산화물 반도체막의 성막 이후이면, 언제라도 행할 수 있다.
또한, 산화물 반도체막을 가열하는 경우, 산화물 반도체막의 재료나 가열 조건에도 따르지만, 그 표면에 판상(板狀) 결정이 형성되는 경우가 있음을 주목하라. 판상 결정은, 산화물 반도체막의 표면에 대해 거의 수직으로 c축 배향한 단결정체인 것이 바람직하다. 또한, 단결정체가 아니어도, 각 결정이, 산화물 반도체막의 표면에 대해 거의 수직으로 c축 배향한 다결정체인 것이 바람직하다. 그리고, 상기 다결정체는, c축 배향하고 있는 것에 더해서, 각 결정의 ab면이 일치하거나, a축, 또는, b축이 일치하고 있는 것이 바람직하다. 또한, 산화물 반도체막의 하지 표면에 요철이 있는 경우, 판상 결정은 다결정체가 됨을 주목하라. 따라서, 하지 표면은 가능한 한 평탄한 것이 요망된다.
이어서, 도 11(A)에 도시한 것처럼, 게이트 절연막(715)의 일부를 제거하고 개구부(717) 및 개구부(718)를 형성한다. 따라서 게이트 전극(707)의 일부, 및 도전막(708)의 일부를 노출시킨다. 그리고, 개구부(717)에서 게이트 전극(707)과 접하고, 또한 산화물 반도체막(716)과도 접하는 도전막(719)과, 개구부(718)에서 도전막(708)과 접하고, 또한 산화물 반도체막(716)과도 접하는 도전막(720)을 형성한다. 도전막(719) 및 도전막(720)은, 소스 전극 또는 드레인 전극으로서 기능한다.
구체적으로, 도전막(719) 및 도전막(720)은, 개구부(717) 및 개구부(718)를 덮듯이 게이트 절연막(715) 위에 스퍼터링법이나 진공 증착법으로 도전막을 형성한 후, 이 도전막을 소정의 형상으로 가공(패터닝)함으로써, 형성할 수 있다.
도전막(719) 및 도전막(720)이 되는 도전막은, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소, 또는 위에서 설명한 원소를 성분으로 하는 합금이나, 위에서 설명한 원소를 조합시킨 합금 등을 들 수 있다. 또한, 알루미늄, 구리 등의 금속막의 하측 또는 상측에 크롬, 탄탈, 티탄, 몰리브덴, 텅스텐 등의 고융점 금속막을 적층시킨 구성으로 해도 좋다. 또한, 알루미늄 또는 구리는, 내열성이나 부식성의 문제를 회피하기 위해, 고융점 금속 재료와 조합시켜 이용하면 좋다. 고융점 금속재료로서는, 몰리브덴, 티탄, 크롬, 탄탈, 텅스텐, 네오딤, 스칸듐, 이트륨 등을 이용할 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막은, 단층 구조여도, 2층 이상의 적층 구조로서도 좋다. 예를 들어, 실리콘을 포함한 알루미늄막의 단층 구조, 알루미늄막 위에 티탄막을 적층한 2층 구조, 티탄막과, 그 티탄막 위에 중첩하여 알루미늄막을 적층하고, 또 그 위에 티탄막을 성막하는 3층 구조 등을 들 수 있다.
또한, 도전막(719) 및 도전막(720)이 되는 도전막으로서는, 도전성의 금속 산화물로 형성해도 좋다. 도전성의 금속 산화물로서는 산화인듐, 산화 주석, 산화 아연, 산화인듐 산화주석 혼합물, 산화인듐 산화아연 혼합물 또는 상기 금속 산화물 재료에 실리콘 또는 산화 실리콘을 포함시킨 것을 이용할 수 있다.
도전막 형성 후에 가열 처리를 행하는 경우에는, 이 가열 처리에 견딜 수 있는 내열성을 도전막에 갖게 하는 것이 바람직하다.
또한, 도전막의 에칭 때에, 산화물 반도체막(716)이 가급적 제거되지 않도록 각각의 재료 및 에칭 조건을 적절하게 조절함을 주목하라. 에칭 조건에 따라서는, 섬 모양의 산화물 반도체막(716)의 노출한 부분이 일부 에칭됨으로써, 홈부(오목부)가 형성되는 것도 있다.
본 실시형태에서는, 도전막에 티탄막을 이용한다. 그 때문에, 암모니아와 과산화수소수를 포함한 용액(암모니아 과수)을 이용하고, 선택적으로 도전막을 습한 에칭할 수 있는데, 산화물 반도체막(716)도 일부 에칭된 경우가 있다. 암모니아 과수를 포함한 용액은, 구체적으로는, 31중량％의 과산화수소수와, 28중량％의 암모니아수와 물을, 체적비 5:2:2로 혼합한 수용액을 이용한다. 또는, 염소(CL2), 염화붕소(BCL3) 등을 포함한 가스를 이용하여, 도전막을 건식 에칭해도 좋다.
또한, 포토리소그래피 공정에서 이용하는 포토 마스크 수 및 공정수를 삭감하기 위해, 투과한 빛에 다단계의 강도를 갖게한 다계조(多階調) 마스크에 의해 형성된 저항 마스크를 이용해서 에칭 공정을 행해도 좋음을 주목하라. 다계조 마스크를 이용해서 형성한 저항 마스크는 복수의 막 두께를 갖는 형상이 되고, 에칭을 행함으로써 더욱 형상을 변형할 수 있기 때문에, 다른 패턴으로 가공하는 복수의 에칭 공정에 이용할 수 있다. 따라서, 한 장의 다계조 마스크에 의해, 적어도 두 종류 이상의 다른 패턴에 대응하는 저항 마스크를 형성할 수 있다. 따라서 노광 마스크 수를 삭감할 수 있고, 대응하는 포토리소그래피 공정도 삭감할 수 있기 때문에, 공정의 간략화가 가능해진다.
또한, 산화물 반도체막(716)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전막(719) 및 도전막 (720)과의 사이에, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성하도록 해도 좋다. 산화물 도전막의 재료로서는, 산화 아연을 성분으로서 포함하는 것이 바람직하고, 산화인듐을 포함하지 않는 것이 바람직하다. 그와 같은 산화물 도전막으로서, 산화 아연, 산화아연 알루미늄, 산질화 아연알루미늄, 산화 아연 갈륨 등을 적용할 수 있다.
예를 들어, 산화물 도전막을 형성하는 경우, 산화물 도전막을 형성하기 위한 패터닝과, 도전막(719) 및 도전막(720)을 형성하기 위한 패터닝을 일괄적으로 행하도록 해도 좋다.
소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 산화물 반도체막(716)과 도전막(719) 및 도전막(720)의 사이의 저항을 낮출 수 있기 때문에, 트랜지스터의 고속 동작을 실현시킬 수 있다. 또한, 소스 영역 및 드레인 영역으로서 기능하는 산화물 도전막을 형성함으로써, 트랜지스터의 내압을 높일 수 있다.
이어서, N2O, N2, 또는 Ar 등의 가스를 이용한 플라즈마 처리를 행하도록 해도 좋다. 이 플라즈마 처리에 의해 노출되어 있는 산화물 반도체막의 표면에 부착된 물 등을 제거한다. 또한, 산소와 아르곤의 혼합 가스를 이용해서 플라즈마 처리를 행해도 좋다.
또한, 도 12(B)는, 위에서 설명한 공정이 종료한 시점에서의, 메모리 셀의 상면도임을 주목하라. 도 12(B)의 파선 A1-A2에서 단면도가 도 11(A)에 상당한다.
또한, 플라즈마 처리를 행한 후, 도 11(B)에 도시한 것처럼, 도전막(719) 및 도전막(720)과, 산화물 반도체막(716)을 덮도록, 게이트 절연막(721)을 형성한다. 그리고, 게이트 절연막(721) 위에서, 산화물 반도체막(716)과 중첩하는 위치에 게이트 전극(722)을 형성하고, 도전막(719)과 중첩하는 위치에 도전막(723)을 형성한다.
게이트 절연막(721)은, 게이트 절연막(703)과 같은 재료, 같은 적층 구조를 이용해서 형성할 수 있다. 또한, 게이트 절연막(721)은, 수분이나, 수소 등의 불순물을 극력 포함하지 않는 것이 바람직하고, 단층의 절연막이어도 좋고, 적층된 복수의 절연막으로 구성되어 있어도 좋음을 주목하라. 게이트 절연막(721)에 수소가 포함되면, 그 수소가 산화물 반도체막(716)에 도입하고, 또는 수소가 산화물 반도체막(716) 중의 산소를 추출하고, 산화물 반도체막(716)이 저저항화(n형화)하게 되고, 기생 채널이 형성될 우려가 있다. 따라서, 게이트 절연막(721)은 가능한 한 수소를 포함하지 않는 막이 되도록, 성막 방법에 수소를 이용하지 않는 것이 중요하다. 상기 게이트 절연막(721)에는, 배리어성이 높은 재료를 이용하는 것이 바람직하다. 예를 들어, 배리어성이 높은 절연막으로서, 질화 규소막, 질화 산화규소막, 질화 알루미늄막, 또는 질화 산화알루미늄막 등을 이용할 수 있다. 복수의 적층된 절연막을 이용하는 경우, 질소의 함유 비율이 낮은 산화규소막, 산화 질화규소막 등의 절연막을, 상기 배리어성이 높은 절연막보다도, 산화물 반도체막(716)에 가까운 측에 형성한다. 그리고, 질소의 함유 비율이 낮은 절연막을 사이에 끼우고, 도전막(719) 및 도전막(720) 및 산화물 반도체막(716)과 중첩되도록, 배리어성이 높은 절연막을 형성한다. 배리어성이 높은 절연막을 이용함으로써, 산화물 반도체막(716) 내, 게이트 절연막(721) 내, 또는, 산화물 반도체막(716)과 다른 절연막의 계면과 그 근방에, 수분 또는 수소 등의 불순물이 들어오는 것을 막을 수 있다. 또한, 산화물 반도체막(716)에 접하도록 질소의 비율이 낮은 산화 규소막, 산화 질화규소막 등의 절연막을 형성함으로써, 배리어성이 높은 재료를 이용한 절연막이 직접 산화물 반도체막(716)에 접하는 것을 막을 수 있다.
본 실시형태에서는, 스퍼터링법으로 형성된 막 두께 200nm의 산화규소막 위에, 스퍼터링법으로 형성된 막 두께 100nm의 질화규소막을 적층시킨 구조를 갖는, 게이트 절연막(721)을 형성한다. 성막 시의 기판 온도는, 실온 이상 300℃ 이하로 하면 좋고, 본 실시형태에서는 100℃로 한다.
또한, 게이트 절연막(721)을 형성한 후에, 가열 처리를 행해도 좋다. 가열 처리는, 질소, 초건조 공기, 또는 희 가스(아르곤, 헬륨 등)의 분위기 하에서, 바람직하게는 200℃ 이상 400℃ 이하, 예를 들어 250℃ 이상 350℃ 이하에서 행한다. 상기 가스는, 물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 더욱 바람직하게는 10ppb 이하인 것이 바람직하다. 본 실시형태에서는, 예를 들어, 질소 분위기 하에서 250℃, 1시간의 가열 처리를 행한다. 또는, 도전막(719) 및 도전막(720)을 형성하기 전에, 수분 또는 수소를 저감시키기 위한 산화물 반도체막에 대해 행하기 전의 가열 처리와 마찬가지로, 고온 단기간의 RTA 처리를 행해도 좋다. 산소를 포함한 게이트 절연막(721)이 형성된 후에, 가열 처리가 행해짐으로써, 산화물 반도체막(716)에 대해 행하기 전의 가열 처리에 의해, 산화물 반도체막(716)에 산소 결손이 발생하고 있었다고 해도, 게이트 절연막(721)으로부터 산화물 반도체막(716)에 산소가 공여된다. 그리고, 산화물 반도체막(716)에 산소가 공여됨으로써, 산화물 반도체막(716)에서, 도너가 되는 산소 결손을 저감하고, 화학량론적 조성비를 채울 수 있다. 그 결과, 산화물 반도체막(716)을 고순도화하여 i형에 근접할 수 있고, 산소 결손에 의한 트랜지스터의 전기 특성의 편차를 경감하고, 전기 특성의 향상을 실현할 수 있다. 이 가열 처리를 행하는 타이밍은, 게이트 절연막(721)의 형성 후이면 특히 한정되지 않는다. 다른 공정, 예를 들어 수지막 형성 때의 가열 처리나, 투명 도전막을 저저항화 시키기 위한 가열 처리를 겸함으로써, 공정 수를 늘리지 않고, 산화물 반도체막(716)을 i형에 근접시킬 수 있다.
또한, 산소 분위기 하에서 산화물 반도체막(716)에 가열 처리를 행함으로써, 산화물 반도체에 산소를 첨가하고, 산화물 반도체막(716) 내에서 도너가 되는 산소 결손을 저감시켜도 좋다. 가열 처리의 온도는, 예를 들어 100℃ 이상 350℃ 미만, 바람직하게는 150℃ 이상 250℃ 미만에서 행한다. 상기 산소 분위기 하의 가열 처리에 이용되는 산소 가스에는, 물, 수소 등이 포함되지 않는 것이 바람직하다. 또는, 가열 처리 장치에 도입하는 산소 가스의 순도를, 6N(99.9999％) 이상, 바람직하게는 7N(99.99999％) 이상, (즉 산소 중의 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
또는, 이온 주입법 또는 이온 도핑법 등을 이용해서, 산화물 반도체막(716)에 산소를 첨가함으로써, 도너가 되는 산소 결손을 저감시켜도 좋다. 예를 들어, 2.45㎓의 마이크로파로 플라즈마화된 산소를 산화물 반도체막(716)에 첨가하면 좋다.
또한, 게이트 전극(722) 및 도전막(723)은, 게이트 절연막(721) 위에 도전막을 형성한 후, 이 도전막을 패터닝함으로써 형성할 수 있다. 게이트 전극(722) 및 도전막(723)은, 게이트 전극(714), 또는 도전막(719) 및 도전막(720)과 같은 재료, 같은 구조를 이용해서 형성할 수 있다.
게이트 전극(722) 및 도전막(723)의 막 두께는, 10nm∼400nm, 바람직하게는 100nm∼200nm로 한다. 예를 들어, 티탄막, 알루미늄막, 티탄막이 적층된 구조를 갖는 도전막을 형성한 후, 포토리소그래피법 등에 의해 저항 마스크를 형성하고, 에칭에 의해 불필요한 부분을 제거해서, 이 도전막을 소망의 형상으로 가공(패터닝)함으로써, 게이트 전극(722) 및 도전막(723)을 형성하면 좋다.
이상의 과정에 의해, 트랜지스터(101)가 형성된다.
또한, 게이트 절연막(721)을 사이에 끼우고 도전막(719)과 도전막(723)이 중첩되는 부분이, 용량 소자(102)에 상당함을 주목하라.
도 12(C)는, 위에서 설명한 공정이 종료한 시점에서의, 메모리 셀의 상면도임을 주목하라. 도 12(C)의 파선 A1-A2에서 단면도가, 도 11(B)에 상당한다.
또한, 트랜지스터(101)는 싱글 게이트 구조의 트랜지스터를 이용해서 설명했는데, 필요에 따라, 전기적으로 접속된 복수의 게이트 전극(714)을 가짐으로써, 채널 형성 영역을 복수 갖는, 멀티 게이트 구조의 트랜지스터도 형성할 수 있다.
또한, 산화물 반도체막(716)에 접속하는 절연막(본 실시형태에서는, 게이트 절연막(715), 게이트 절연막(721)가 해당함)은, 제 13 족 원소 및 산소를 포함하는 절연 재료를 이용하도록 해도 좋음을 주목하라. 산화물 반도체 재료에는 제 13 족 원소를 포함하는 것이 많고, 제 13 족 원소를 포함하는 절연 재료는 산화물 반도체와의 상성이 좋다. 그러한 제 13 족 원소를 포함하는 절연 재료를 산화물 반도체막에 접하는 절연막에 이용함으로써, 산화물 반도체막과의 계면의 상태를 양호하게 유지할 수 있다.
제 13 족 원소를 포함하는 절연 재료는, 절연 재료에 하나 또는 복수의 제 13 족 원소를 포함하는 것을 의미한다. 제 13족 원소를 포함하는 절연 재료로서는, 예를 들어, 산화 갈륨, 산화 알루미늄, 산화 알루미늄 갈륨, 산화 갈륨 알루미늄 등이 있다. 여기서, 산화 알루미늄 갈륨은, 갈륨의 함유량(원자％)보다 알루미늄의 함유량(원자％)이 많은 것을 나타내고, 산화 갈륨 알루미늄은, 갈륨의 함유량(원자％)이 알루미늄의 함유량(원자％) 이상의 것을 나타낸다.
예를 들어, 갈륨을 함유한 산화물 반도체막에 접하여 절연막을 형성한 경우에, 절연막에 산화 갈륨을 함유한 재료를 이용함으로써 산화물 반도체막과 절연막의 계면 특성을 양호하게 유지할 수 있다. 예를 들어, 산화물 반도체막과 산화 갈륨을 포함한 절연막을 접하고 형성함으로써, 산화물 반도체막과 절연막의 계면에서 수소의 파일업(pile-up)을 저감할 수 있다. 또한 절연막에 산화물 반도체의 성분 원소와 같은 족의 원소를 이용하는 경우에는, 마찬가지의 효과를 얻을 수 있음을 주목하라. 예를 들어, 산화 알루미늄을 포함한 재료를 이용해서 절연막을 형성하는 것도 유효하다. 또한 산화 알루미늄은, 물을 투과시키기 어렵다는 특성을 가지고 있다. 따라서 이 재료를 이용하는 것은, 산화물 반도체막으로의 물의 침입 방지라는 점에서도 바람직하다.
또한,　산화물 반도체막(716)에 접한 절연막은, 산소 분위기 하에 의한 열처리나, 산소 도핑 등에 의해, 절연 재료를 화학량론적 조성비보다 산소가 많은 상태로 하는 것이 바람직하다. 산소 도핑은, 산소를 벌크에 첨가하는 것을 말한다. 또한, 이 벌크라는 용어는, 산소를 박막 표면 만이 아니라 박막 내부에 첨가하는 것을 명확하게 하는 취지로 이용하고 있음을 주목하라. 또한, 산소 도핑에는, 플라즈마화된 산소를 벌크에 첨가한 산소 플라즈마 도핑이 포함된다. 또한, 산소 도핑은, 이온 주입법 또는 이온 도핑법을 이용해서 행해도 좋다.
예를 들어, 산화물 반도체막(716)에 접한 절연막으로서 산화 갈륨을 이용한 경우, 산소 분위기 하에 의한 열처리나, 산소 도핑를 행함으로써, 산화 갈륨의 조성을 Ga2OX(X=3+α, 0<α<1)로 할 수 있다.
또한,　산화물 반도체막(716)에 접한 절연막으로서 산화　알루미늄을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑를 행함으로써, 산화 알루미늄의 조성을 Al2OX(X=3+α, 0<α<1)로 할 수 있다.
또한, 산화물 반도체막(716)에 접한 절연막으로서 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 이용한 경우, 산소 분위기하에 의한 열처리나, 산소 도핑를 행함으로써, 산화 갈륨 알루미늄(산화 알루미늄 갈륨)의 조성을 GaXAl2-XO3+α(0<X<2, 0<α<1)로 할 수 있다.
산소　도핑 처리를　행함으로써,　화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을 형성할 수 있다. 이와 같은 영역을 갖춘 절연막과 산화물 반도체막이 접함으로써, 절연막 중의 과잉 산소가 산화물 반도체막에 공급되고, 산화물 반도체막 중, 또는 산화물 반도체막과 절연막의 계면에서 산소 결함을 저감한다. 따라서 산화물 반도체막을 i형화 또는 i형에 매우 근접하게 할 수 있다.
또한, 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막은, 산화물 반도체막(716)에 접한 절연막 중, 상층에 위치한 절연막 또는 하층에 위치한 절연막 중, 어느 한쪽 만에 이용해도 좋지만, 양쪽의 절연막에 이용하는 것이 바람직하다. 화학량론적 조성비보다 산소가 많은 영역을 갖는 절연막을, 산화물 반도체막(716)에 접한 절연막의, 상층 및 하층에 위치한 절연막에 이용하고, 산화물 반도체막(716)을 끼우는 구성으로 함으로써, 상기 효과를 보다 높일 수 있다.
또한, 산화물 반도체막(716)의 상층 또는 하층에 이용하는 절연막은, 상층과 하층에서 같은 구성 원소를 갖는 절연막으로 해도 좋고, 다른 구성 원소를 갖는 절연막으로 해도 좋다. 예를 들어, 상층과 하층 모두, 조성이 Ga2OX(X=3+α, 0<α<1)의 산화 갈륨으로 해도 좋다. 또는, 상층과 하층의 한쪽을 조성이 Ga2OX(X=3+α, 0<α<1)의 산화 갈륨으로 하고, 다른 한쪽을 조성이 Al2OX(X=3+α, 0<α<1) 의 산화 알루미늄으로 해도 좋다.
또한, 산화물 반도체막(716)에 접하는 절연막은, 화학량론적 조성비 보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다. 예를 들어, 산화물 반도체막(716)의 상층에 조성이 Ga2OX(X=3+α, 0<α<1)의 산화 갈륨을 형성하고, 그 위에 조성이 GaXAl2-XO3+α(0<X<2, 0<α<1)의 산화 갈륨 알루미늄(산화 알루미늄 갈륨)을 형성해도 좋다. 또한, 산화물 반도체막(716)의 하층을, 화학량론적 조성비 보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다. 또는 산화물 반도체막(716)의 상층 및 하층의 양쪽을, 화학량론적 조성비 보다 산소가 많은 영역을 갖는 절연막의 적층으로 해도 좋다.
이어서,　도　11(Ｃ)에 도시한 것처럼, 게이트 절연막(721), 도전막(723), 게이트 전극(722)을 덮는 것과 같이, 절연막(724)을 형성한다. 절연막(724)은 PVD법이나 CVD법 등을 이용해서 형성할 수 있다. 또한, 산화 규소, 산화 질화 규소, 질화 규소, 산화 하프늄, 산화 갈륨, 산화 알루미늄 등의 무기 절연 재료를 포함한 재료를 이용해서 형성할 수 있다. 또한, 절연막(724)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성의 구조　등)를 이용하는 것이 바람직함을 주목하라. 절연막(724)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 발생하는 기생 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다. 또한, 본 실시형태에서는, 절연막(724)을 단층 구조로 하고 있지만, 개시한 발명의 일 형태는 이것에 한정되지 않음을 주목하라. 절연막(724)을 2층 이상의 적층 구조로 해도 좋다.
이어서,　게이트 절연막(721), 절연막(724)에 개구부(725)를 형성하고, 도전막(720)의 일부를 노출시킨다. 그 후, 절연막(724) 위에, 상기 개구부(725)에서 도전막(720)과 접한 배선(726)을 형성한다.
배선(726)은, PVD법이나, CVD법을 이용해서 도전막을 형성한 후, 이 도전막을 패터닝함으로써 형성된다. 또한, 도전막의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티탄, 몰리브덴, 텅스텐으로부터 선택된 원소나, 위에서 설명한 원소를 성분으로 하는 합금 등을 이용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오딤, 스칸듐의 어느 하나, 또는 이것을 복수 조합시킨 재료를 이용해도 좋다.
보다 구체적으로는, 예를 들어, 절연막(724)의 개구를 포함한 영역에 PVD법에 의해 티탄막을 얇게 형성하고, PVD법에 의해 티탄막을 얇게(5nm 정도) 형성한 후에, 개구부(725)에 묻도록 알루미늄막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의해 형성된 티탄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기서는 도전막(720))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 알루미늄막의 힐록(hillok)을 방지할 수 있다. 또한, 티탄이나 질화 티탄 등에 의한 배리어막을 형성한 후에, 도금법에 따라 구리막을 형성해도 좋다.
절연막(724)에 형성한 개구부(725)는, 도전막(708)과 중첩하는 영역에 형성하는 것이 바람직하다. 이와 같은 영역에 개구부(725)를 형성함으로써, 접촉 영역에 기인하는 소자 면적의 증대를 억제할 수 있다.
여기서,　도전막(708)을 이용하지 않고, 불순물　영역(704)과 도전막(720)과의 접속과,　도전막(720)과 배선(726)과의 접속을 중첩시키는 경우에 대해서 설명한다. 이 경우, 불순물 영역(704) 위에 형성된 절연막(712), 절연막(713)에 개구부(하부의 개구부라고 부른다)를 형성하고, 하부의 개구부를 덮도록 도전막(720)을 형성한다. 그 후, 게이트 절연막(721) 및 절연막(724)에서, 하부의 개구부와 중첩하는 영역에 개구부(상부의 개구부라고 부른다)를 형성하고, 배선(726)을 형성하는 것이 된다. 하부의 개구부와 중첩하는 영역에 상부의 개구부를 형성할 때에, 에칭에 의해 하부의 개구부에 형성된 도전막(720)이 단선하게 될 우려가 있다. 이것을 피하기 위해, 하부의 개구부와 상부의 개구부가 중첩하지 않도록 형성함으로써, 소자 면적이 증대된다는 문제가 발생한다.
본 실시형태에 나타낸 것처럼,　도전막(708)을 이용함으로써, 도전막(720)을 단선시키지 않고 상부의 개구부를 형성할 수 있게 된다. 이에 따라, 하부의 개구부와 상부의 개구부를 중첩시켜 형성할 수 있기 때문에, 개구부에 기인하는 소자 면적의 증대를 억제할 수 있다. 즉,　반도체 장치의 집적도를 높일 수 있다.
이어서,　배선(726)을 덮도록 절연막(727)을 형성한다. 위에서 설명한 일련의 공정에 의해, 기억 장치를 제작할 수 있다.
또한,　상기 제작 방법에서는,　소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체막(716)의 뒤에 형성되어 있음을 주목하라. 따라서, 도 11(B)에 도시한 것처럼, 상기 제작 방법에 의해 얻을 수 있는 트랜지스터(101)는, 도전막(719) 및 도전막(720)이 산화물 반도체막(716)의 위에 형성되어 있다. 그러나, 트랜지스터(101)는 소스 전극 및 드레인 전극으로서 기능하는 도전막이　산화물 반도체막(716)의 아래, 즉, 산화물 반도체막(716)과 게이트 절연막(715)의 사이에 형성되어 있어도 좋다.
도 13에, 소스 전극 및 드레인 전극으로서 기능하는 도전막(719) 및 도전막(720)이, 산화물 반도체막(716)과 게이트 절연막(715)의 사이에 형성되어 있는 경우의, 메모리 셀의 단면도를 도시한다. 도 13에 도시한 트랜지스터(101)는 게이트 절연막(715)을 형성한 후에 도전막(719) 및 도전막(720)의 형성을 행하고, 이어서 산화물 반도체막(716)의 형성을 행함으로써, 얻을 수 있다.
본 실시형태는, 상기 실시형태와 조합시켜 실시할 수 있다.
(실시형태 3)
본 발명의 일 형태에 관한 기억 장치의 구동 회로의 구체적인 구성의 일례에 대해 설명한다.
도　14에,　본 발명의 일 형태에 관련된 기억 장치의 구체적인 구성을, 일례로서 블록도로 도시한다. 또한,　도　14에 도시한 블록도에서는, 기억 장치 내의 회로를 기능마다 분류하고, 서로 독립된 블록도로서 도시하고 있다. 하지만, 실제의 회로는 기능마다 완전하게 분리하는 것이 어렵고, 하나의 회로가 복수의 기능에 관련된 것도 있을 수 있다.
도 14에 도시한 기억 장치(800)은　셀 어레이(801)와,　구동 회로(802)를 가지고 있다. 구동 회로(802)는 셀 어레이(801)에서 판독된 데이터를 포함한 신호를 생성하는 판독 회로(803)와, 제 1 워드선의 전위를 제어하는 제 1 워드선 구동 회로(804)와,　제 2 워드선의 전위를 제어하는 제 2 워드선 구동 회로(820)와,　셀 어레이(801)에서 선택된 메모리 셀에서 데이터의 입력을 제어하는 비트선 구동 회로(805)를 갖는다. 또한, 구동 회로(802)는　판독 회로(803), 제 1 워드선 구동 회로(804), 제 2 워드선 구동 회로(820), 비트선 구동 회로(805)의 동작을 제어하는 제어 회로(806)를 가지고 있다.
또한, 도　14에 도시한 기억 장치(800)에서는, 제 1 워드선　구동　회로(804)가, 디코더(807)와,　레벨 시프터(808)와, 버퍼(809)를 가지고 있다. 비트선 구동 회로(805)가, 디코더(810)와, 레벨 시프터(811)와, 셀렉터(812)를 가지고 있다.
또한, 본 발명의 일 형태에 관한 기억 장치(800)는, 적어도 셀 어레이(801)를 그 구성에 포함하고 있으면 좋음을 주목하라. 또한,　본 발명의 일 형태에 관한 기억 장치(800)는　셀 어레이(801)에 구동 회로(802)의 일부 또는 전부가 접속된 상태에 있는 메모리 모듈을 그 범주에 포함한다. 메모리 모듈은 프린트 배선 기판 등에 실장할 수 있는 접속 단자가 형성되고, 또한 수지 등으로 보호된, 소위 패키징된 상태이어도 좋다.
또한,　셀 어레이(801), 판독 회로(803), 제 1 워드선 구동 회로(804), 제 2 워드선 구동 회로(820), 비트선 구동 회로(805), 제어 회로(806)는 모두 하나의 기판을 이용해서 형성되어 있어도 좋다. 또는, 셀 어레이(801), 판독 회로(803), 제 1 워드선 구동 회로(804), 제 2 워드선 구동 회로(820), 비트선 구동 회로(805), 제어 회로(806)의 어느 하나 또는 전부가 서로 다른 기판을 이용해서 형성되어 있어도 좋다.
다른 기판을 이용하고 있는 경우, FPC(Flexible Printed Circuit) 등을 통하여 전기적인 접속을 확보할 수 있다. 이 경우, 구동 회로(802)의 일부가 FPC에 COF(Chip On Film)법을 이용하여 접속되어 있어도 좋다. 또는, COG(Chip On Glass)법을 이용해서, 전기적인 접속을 확보할 수 있다.
기억 장치(800)에, 셀 어레이(801)의 어드레스(Ax, Ay)를 정보로서 포함하는 신호 AD가 입력되면, 제어 회로(806)는 어드레스의 열 방향에 관한 정보 Ax를 비트선 구동 회로(805)에 보내고, 어드레스의 행 방향에 관한 정보 Ay를 제 1 워드선 구동 회로(804)에 보낸다. 또한, 제어 회로(806)는 기억 장치(800)에 입력된 데이터를 포함하는 신호 DATA를 비트선 구동 회로(805)에 보낸다.
셀 어레이(801)에서 데이터의 입력 동작, 판독 동작의 선택은, 제어 회로(806)에 공급된 신호 RE(Read enable), 신호 WE(Write enable) 등에 의해 선택된다. 또한, 셀 어레이(801)가 복수 존재하는 경우, 제어 회로(806)에, 셀 어레이(801)를 선택하기 위한 신호 CE(Chip enable)가 입력되어 있어도 좋다. 이 경우, 신호 RE, 신호 WE에 의해 선택되는 동작이, 신호 CE에 의해 선택된 셀 어레이(801)에서 실행된다.
셀 어레이(801)에서는 신호 WE에 의해 입력 동작이 선택되면, 제어 회로(806)에서의 지시에 따라, 제 1 워드선 구동 회로(804)가 갖는 디코더(807)에서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 이 신호는 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)에서 파형이 처리되고, 셀 어레이(801)에 입력된다. 한편, 비트선 구동 회로(805)에서는, 제어 회로(806)에서의 지시에 따라, 디코더(810)에서 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 이 신호는, 레벨 시프터(811)에 의해 진폭이 조정된 후, 셀렉터(812)에 입력된다. 셀렉터(812)에서는 입력된 신호에 따라 신호 DATA를 샘플링하고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 샘플링된 신호를 입력한다.
또한, 셀 어레이(801)에서는, 신호 RE에 의해 판독 동작이 선택되면, 제어 회로(806)로부터의 지시에 따라, 제 1 워드선 구동 회로(804)가 갖는 디코더(807)에서, 어드레스 Ay에 대응하는 메모리 셀을 선택하기 위한 신호가 생성된다. 이 신호는, 레벨 시프터(808)에 의해 진폭이 조정된 후, 버퍼(809)에서 파형이 처리되고, 셀 어레이(801)에 입력된다. 한편, 판독 회로(803)에서는, 제어 회로(806)으로부터의 지시에 따라, 디코더(807)에 의해 선택된 메모리 셀 중, 어드레스 Ax에 대응하는 메모리 셀을 선택한다. 그리고, 어드레스(Ax, Ay)에 대응하는 메모리 셀에 기억되어 있는 데이터를 읽고, 이 데이터를 포함하는 신호를 생성한다.
제 2 워드선 구동 회로(820)는 제 2 워드선의 전위를 셀 어레이(801)에 공급한다.
본 실시형태는, 상기 실시형태와 적절히 조합시켜서 실시할 수 있다.
(실시형태 4)
본 실시형태에서는, 판독 회로의 구체적인 구성의 일례에 대해 설명한다.
셀 어레이에서 판독된 전위는, 메모리 셀에 입력된 데이터에 따라서, 그 레벨이 정해진다. 따라서, 이상적으로는, 복수의 메모리 셀에 같은 디지털 값의 데이터가 기억되어 있다면, 복수의 메모리 셀에서 판독된 전위는, 모두 같은 레벨일 것이다. 그러나, 실제로는, 기억 소자로서 기능하는 트랜지스터, 용량 소자, 또는 판독 시에 스위칭 소자로서 기능하는 트랜지스터의 특성이, 메모리 셀 간에서 고르지 않은 경우가 있다. 이 경우, 판독될 데이터가 모두 같은 디지털 값이어도, 실제로 판독된 전위에 편차가 발생하기 때문에, 그 분포는 폭을 갖는다. 따라서, 셀 어레이에서 판독된 전위에 다소의 편차가 발생해도, 보다 정확한 데이터를 포함하고, 또한 소망의 방법에 맞추어 진폭, 파형이 처리된 신호를 형성하는 판독 회로를, 구동 회로에 형성하는 것이 바람직하다.
도 15에, 판독 회로의 일례를 회로도로 도시한다. 도 15에 도시한 판독 회로는, 셀 어레이에서 판독된 전위(V data)의, 판독 회로로의 입력을 제어하기 위한 스위칭 소자로서 기능하는 트랜지스터(260)와, 저항으로서 기능하는 트랜지스터(261)을 갖는다. 또한, 도 15에 도시한 판독 회로는, 연산 증폭기(262)를 가지고 있다.
구체적으로, 트랜지스터(261)는, 각각, 그 게이트 전극과 드레인 전극(또는, 드레인 영역)이 접속되어 있고, 또한, 게이트 전극 및 드레인 전극에 하이(high) 레벨의 전원 전위(VDD)가 공급되어 있다. 또한, 트랜지스터(261)는 소스 전극이 연산 증폭기(262)의 비반전 입력 단자(+)에 접속되어 있다. 따라서, 트랜지스터(261)는, 전원 전위(VDD)가 공급되어 있는 노드와, 연산 증폭기(262)의 비반전 입력 단자(+)와의 사이에 접속된, 저항으로서 기능한다. 또한, 도 15에서는, 게이트 전극과 드레인 전극이 접속된 트랜지스터를 저항으로서 이용했지만, 본 발명은 이것에 한정되지 않음을 주목하라. 저항으로서 기능하는 소자라면 대체할 수 있다.
또한, 스위칭 소자로서 기능하는 트랜지스터(260)는, 그 게이트 전극에 공급되는 신호 Sig의 전위에 따라, 트랜지스터(260)가 갖는 소스 전극으로의 전위(V data)의 공급을 제어한다.
예를 들어, 트랜지스터(260)가 온(on)이 되면, 전위(V data)와 전원 전위(VDD)를, 트랜지스터(260)와 트랜지스터(261)에 의해 저항 분할함으로써 얻어지는 전위가, 연산 증폭기(262)의 비반전 입력 단자(+)에 공급된다. 그리고, 전원 전위(VDD)의 레벨은 고정되어 있기 때문에, 저항 분할에 의해 얻어지는 전위의 레벨에는, 전위(V data)의 레벨, 즉, 판독된 데이터의 디지털 값이 반영되어 있다.
한편, 연산 증폭기(262)의 반전 입력 단자(-)에는, 기준 전위(V ref)가 공급되어 있다. 그리고, 비반전 입력 단자(+)에 공급되는 전위가, 기준 전위(V ref)에 대해서 높은지 낮은지에 따라, 출력 단자의 전위(V out)의 레벨을 다르게 할 수 있다. 따라서, 간접적으로 데이터를 포함하는 신호를 얻을 수 있다.
또한, 같은 값의 데이터가 기억 되어있는 메모리 셀이어도, 메모리 셀 간의 특성의 편차에 따라, 판독된 전위(V data)의 레벨에도 편차가 발생하고, 그 분포가 폭을 갖는 경우가 있음을 주목하라. 따라서, 기준 전위(V ref)의 레벨은, 데이터의 값을 정확하게 파악하기 위해, 노드의 전위(V data)의 편차를 고려하여 정한다.
또한, 도 15에서는, 2값의 디지털 값을 다루는 경우의 판독 회로의 일례이기 때문에, 데이터의 판독에 이용하는 연산 증폭기는, 전위(V data)가 공급되는 노드에 대해서 1개씩 이용하고 있다. 하지만 연산 증폭기의 수는 이것에 한정되지 않는다. n값(n은 2 이상의 자연수)의 데이터를 다루는 경우는, 전위(V data)가 공급되는 노드에 대한 연산 증폭기의 수를 n-1로 한다.
본 실시형태는, 상기 실시형태와 적절하게 조합시켜서 실시할 수 있다.
(실시형태 5)
본 실시형태에서는, 본 발명의 반도체 장치의 하나인 RF 태그의 구성의 일례에 대해 설명한다.
도 16은 본 발명의 RF 태그의 일 형태를 나타내는 블록도이다. 도 16에서 RF 태그(550)는, 안테나 회로(551)와, 집적 회로(552)를 가지고 있다. 집적 회로(552)는, 전원 회로(553), 복조 회로(554), 변조 회로(555), 레귤레이터(556), 연산 회로(557), 기억 장치(558), 승압 회로(559)를 가지고 있다.
이어서, RF 태그(550)의 동작의 일례에 대해 설명한다. 질문기로부터 전파가 보내져 오면, 안테나 회로(551)에서 이 전파가 교류 전압으로 변환된다. 전원 회로(553)에서는, 안테나 회로(551)에서의 교류 전압을 정류하고, 전원 전압을 생성한다. 전원 회로(553)에서 생성된 전원 전압은, 연산 회로(557)와 레귤레이터(556)에 공급된다. 레귤레이터(556)는 전원 회로(553)에서의 전원 전압을 안정화시키거나, 또는 그 높이를 조정한 후, 집적 회로(552) 내의 복조 회로(554), 변조 회로(555), 연산 회로(557), 기억 장치(558) 또는 승압 회로(559) 등의 각종 회로에 공급한다.
복조 회로(554)는 안테나 회로(551)가 수신한 교류 신호를 복조하여, 후단의 연산 회로(557)에 출력한다. 연산 회로(557)는 복조 회로(554)에서 입력된 신호에 따라 연산 처리를 행하고, 별도 신호를 생성한다. 상기 연산 처리를 행할 때에, 기억 장치(558)는 일차 캐시 메모리 또는 이차 캐시 메모리로서 이용할 수 있다. 또한 연산 회로(557)는, 복조 회로(554)에서 입력된 신호를 분석하고, 질문기로부터 보내져 온 명령의 내용에 따라, 기억 장치(558) 내의 정보의 출력, 또는 기억 장치(558) 내에서 명령의 내용의 실행을 행한다. 연산 회로(557)에서 출력된 신호는 부호화되어, 변조 회로(555)에 보내진다. 변조 회로(555)는 이 신호에 따라 안테나 회로(551)가 수신하고 있는 전파를 변조한다. 안테나 회로(551)에서 변조된 전파는 질문기에서 받아들여진다.
이와 같이 RF 태그(550)와 질문기와의 통신은, 캐리어(반송파)로서 이용한 전파를 변조함으로써 행해진다. 캐리어는, 125kHz, 13.56MHz, 950MHz 등 규격에 따라 다양하다. 또한 변조의 방식도 규격에 따라 진폭 변조, 주파수 변조, 위상 변조 등 다양한 방식이 있는데, 규격에 맞는 변조 방식이면 어느 변조 방식을 이용해도 좋다.
신호의 전송 방식은, 캐리어의 파장에 따라 전자 결합 방식, 전자 유도 방식, 마이크로파 방식 등 다양한 종류에 분류할 수 있다.
승압 회로(559)는 레귤레이터(556)에서 출력된 전압을 승압하고, 기억 장치(558)에 공급하고 있다.
또한, RF 태그(550)가 수동형일 때, 외부의 전원으로부터 RF 태그(550)에, 직류의 전위는 공급되지 않음을 주목하라. 그 때문에, 도 7에 도시한 제 2 워드선 구동 회로(150)가 수동형의 RF 태그(550)에 형성되어 있는 경우, 외부로부터 단자 A로의 전위(VSS)의 공급이 행해지지 않는다. 따라서, 본 발명의 일 형태에서는, RF 태그(550)가 수동형일 때, 충전 펌프 회로 등의 음의 전위를 생성하는 회로를 전원 회로(553)에 형성한다. 상기 구성에 의해, 전원 회로(553)으로부터 전위(VSS)를, 도 7에 도시한 제 2 워드선 구동 회로(150)의 단자 A에 공급할 수 있고, 기억 장치의 유지 특성을 높일 수 있다.
본 발명의 일 형태에서는, 기억 장치(558)가 상기 실시형태에 나타낸 구성을 가지고 있기 때문에, 장기간에 걸친 데이터의 유지가 가능하고, 또한 데이터의 고쳐 쓰는 횟수를 늘릴 수 있다. 따라서, 본 발명의 일 형태에 관한 RF 태그(550)는, 상기 기억 장치(558)를 이용함으로써, 데이터의 신뢰성을 높일 수 있다.
또한, 본 발명의 일 형태에서는, 기억 장치(558)가 상기 실시형태에 나타낸 구성을 가지고 있기 때문에, 소비 전력을 억제할 수 있다. 따라서, 본 발명의 일 형태에 관한 RF 태그(550)는 RF 태그(550)의 내부에서 소비되는 전력을 작게 억제할 수 있기 때문에, 질문기와 RF 태그(550)의 통신 거리를 그만큼 길게 할 수 있다.
본 실시형태에서는, 안테나 회로(551)를 갖는 RF 태그(550)의 구성에 대해 설명하고 있는데, 본 발명의 일 형태에 관련된 RF 태그는, 반드시 안테나 회로를 그 구성 요소에 포함할 필요는 없다. 또한 도 16에 도시한 RF 태그에, 발진 회로 또는 이차 전지를 형성해도 좋다.
본 실시형태는, 상기 실시형태 또는 실시형태와 적절하게 조합시켜서 실시할 수 있다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태에 관한 기억 장치를 이용한 반도체 장치의 하나인, 휴대형 기억 매체의 일례에 대해 설명한다.
도 17(A)에, 본 발명의 일 형태에 관한 기억 매체의 구성을, 일례로서 도시한다. 도 17(A)에 도시한 기억 매체는, 본 발명의 일형태에 관한 기억 장치(751)와, 구동 장치와 기억 매체의 전기적인 접속을 행하는 커넥터(752)와, 커넥터(752)를 끼우고 입출력되는 각종 신호에, 방법에 맞추어 신호 처리를 하는 인터페이스(753)와, 기억 매체의 동작 상태 등에 따라 점등하는 발광 다이오드(754)와, 기억 장치(751), 인터페이스(753), 발광 다이오드(754) 등의, 기억 매체 내의 각종 회로나 반도체 소자의 동작을 제어하는 컨트롤러(755)가, 프린트 배선 기판(756)에 실장되어 있다. 그 외에, 컨트롤러(755)의 동작을 제어하기 위한 클럭 신호를 생산하는 데에 이용되는 수정 진동자, 기억 매체 내에서 전원 전위의 높이를 제어하기 위한 레귤레이터 등이 형성되어 있어도 좋다.
도 17(A)에 도시한 프린트 배선 기판(756)은, 도 17(B)에 도시한 것처럼, 커넥터(752)와 발광 다이오드(754)가 일부 노출되도록, 수지 등을 이용한 커버재(757)로 덮어서, 보호하도록 해도 좋다.
본 발명의 일 형태에 관한 기억 장치(751)는, 그 동작 시에 소비 전력을 낮게 억제할 수 있기 때문에, 기억 장치(751)를 이용한 기억 매체의 저소비 전력화, 나아가서는 기록매체에 접속된 구동 장치의 저소비 전력화를 실현할 수 있다. 또한, 본 발명의 일 형태에 관한 기억 장치(751)는, 장기간에 걸친 데이터의 유지가 가능하고, 또한 데이터의 고쳐 쓰는 횟수도 늘릴 수 있기 때문에, 기억 매체의 신뢰성을 높일 수 있다.
본 실시형태는, 상기 실시형태와 적절하게 조합시켜서 실시할 수 있다.
[실시예 1]
본 발명의 일 형태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 전자 기기, 소비 전력이 낮은 전자 기기, 고속 구동의 전자 기기를 제공할 수 있다. 특히 전력의 공급을 상시 받는 것이 곤란한 휴대용의 전자기기의 경우, 본 발명의 일 형태에 관한 소비 전력이 낮은 반도체 장치를 그 구성 요소에 추가함으로써, 연속 사용 시간이 길어진다고 하는 장점을 얻을 수 있다.
본 발명의 일 형태에 관한 반도체 장치는, 표시 장치, 노트형 퍼스널 컴퓨터, 기록 매체를 갖춘 화상 재생 장치(대표적으로는 DVD : Digital　Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 이용할 수 있다. 그 외에, 본 발명의 일 형태에 관한 반도체 장치를 이용할 수 있는 전자 기기로서, 휴대 전화, 휴대용 게임기, 휴대 정보 단말, 전자 서적, 비디오 카메라, 디지털 스틸 카메라 등의 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 네비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동판매기 등을 들 수 있다. 이들 전자 기기의 구체예를 도 18(A) 내지 (C)에 도시한다.
도 18(A)는 휴대형 게임기이고, 케이스(7031), 케이스(7032), 표시부(7033), 표시부(7034), 마이크로폰(7035), 스피커(7036), 조작키(7037), 스타일러스(7038) 등을 갖는다. 본 발명의 일 형태에 관한 반도체 장치는, 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대형 게임기의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 휴대형 게임기, 고기능을 갖는 휴대형 게임기를 제공할 수 있다. 또한, 도 18(A)에 도시한 휴대형 게임기는, 두 개의 표시부(7033)과 표시부(7034)를 가지고 있는데, 휴대형 게임기가 갖는 표시부의 수는, 이것에 한정되지 않는다.
도 18(B)는 휴대 전화이고, 케이스(7041), 표시부(7042), 음성 입력부(7043), 음성 출력부(7044), 조작키(7045), 수광부(7046) 등을 갖는다. 수광부(7046)에서 수신한 광을 전기 신호에 변환함으로써, 외부의 화상을 받아들일 수 있다. 본 발명의 일 형태에 관한 반도체 장치는, 휴대 전화의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대 전화의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 휴대 전화, 고기능을 갖는 휴대 전화를 제공할 수 있다.
도 18(C)는 휴대 정보 단말이고, 케이스(7051), 표시부(7052), 조작키(7053) 등을 갖는다. 도 18(C)에 도시한 휴대 정보 단말은, 모뎀이 케이스(7051)에 내장되어 있어도 좋다. 본 발명의 일 형태에 관한 반도체 장치는, 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 이용할 수 있다. 휴대 정보 단말의 구동을 제어하기 위한 집적 회로에 본 발명의 일 형태에 관한 반도체 장치를 이용함으로써, 신뢰성이 높은 휴대 정보 단말, 고기능을 갖는 휴대 정보 단말을 제공할 수 있다.
본 실시예는, 상기 실시형태와 적절히 조합시켜 실시할 수 있다.
본 출원은 전문이 참조로서 본 명세서에 통합되고, 2010년 8월 27일 일본 특허청에 출원된, 일련 번호가 2010-190344인 일본 특허 출원에 기초한다.
100：메모리 셀
101：트랜지스터
102：용량 소자
103：트랜지스터
104：트랜지스터
110：기판
111：게이트 전극
112：절연막
113：산화물 반도체막
114：소스 전극
115：드레인 전극
116：절연막
117：게이트 전극
118：절연막
120：선
121：선
150：제 2 워드선 구동 회로
151：트랜지스터
152：용량 소자
200：셀 어레이
260：트랜지스터
261：트랜지스터
262：연산 증폭기
300：셀 어레이
550：RF 태그
551：안테나 회로
552：집적 회로
553：전원 회로
554：복조 회로
555：변조 회로
556：조절 장치
557：연산 회로
558：기억 장치
559：승압 회로
700：기판
701：절연막
702：반도체막
703：게이트 절연막
704：불순물 영역
705：마스크
706：개구부
707：게이트 전극
708：도전막
709：불순물 영역
710：채널 형성 영역
711：불순물 영역
712：절연막
713：절연막
714：게이트 전극
715：게이트 절연막
716：산화물 반도체막
717：개구부
718：개구부
719：도전막
720：도전막
721：게이트 절연막
722：게이트 전극
723：도전막
724：절연막
725：개구부
726：배선
727：절연막
751：기억 장치
752：커넥터
753：인터페이스
754：발광 다이오드
755：컨트롤러
756：프린트 배선기판
757：커버재
800：기억 장치
801：셀 어레이
802：구동 회로
803：회로
804：제 1 워드선 구동 회로
805：비트선 구동 회로
806：제어 회로
807：디코더
808：레벨 시프터
809：버퍼
810：디코더
811：레벨 시프터
812：선택 장치
820：제 2 워드선 구동 회로
7031：케이스
7032：케이스
7033：표시부
7034：표시부
7035：마이크로폰
7036：스피커
7037：조작키
7038：스타일러스
7041：케이스
7042：표시부
7043：음성 입력부
7044：음성 출력부
7045：조작키
7046：수광부
7051：케이스
7052：표시부
7053：조작키

Claims (3)

  1. 반도체 장치로서,
    제 1 게이트 전극 및 제 2 게이트 전극을 구비하는 제 1 트랜지스터; 및
    제 3 게이트 전극 및 제 4 게이트 전극을 구비하는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터의 상기 제 3 게이트 전극은 상기 제 2 트랜지스터의 소스 또는 드레인과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 4 게이트 전극은 상기 제 2 트랜지스터의 상기 제 3 게이트 전극과 전기적으로 접속되고,
    상기 제 2 트랜지스터를 통하여, 상기 제 1 트랜지스터의 상기 제 2 게이트 전극에 접지 전위보다 낮은 전위를 인가함으로써, 상기 제 1 트랜지스터의 문턱 전압을 플러스 측으로 이동시키는, 반도체 장치.
  2. 반도체 장치로서,
    제 1 게이트 전극 및 제 2 게이트 전극을 구비하는 제 1 트랜지스터; 및
    제 3 게이트 전극 및 제 4 게이트 전극을 구비하는 제 2 트랜지스터를 포함하고,
    상기 제 2 트랜지스터의 상기 제 3 게이트 전극은 상기 제 2 트랜지스터의 소스 및 드레인 중 어느 한쪽과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 3 게이트 전극은 상기 제 1 트랜지스터의 상기 제 2 게이트 전극과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 상기 제 4 게이트 전극은 상기 제 2 트랜지스터의 상기 제 3 게이트 전극과 전기적으로 접속되고,
    상기 제 2 트랜지스터의 소스 및 드레인 중 다른 한쪽에 접지 전위보다 낮은 전위를 인가함으로써, 상기 제 1 트랜지스터의 문턱 전압을 플러스 측으로 이동시키는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 트랜지스터는 채널 형성 영역에 산화물 반도체를 포함하는, 반도체 장치.
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KR1020197013524A KR102115344B1 (ko) 2010-08-27 2011-08-18 기억 장치, 반도체 장치
KR1020187035128A KR101979758B1 (ko) 2010-08-27 2011-08-18 기억 장치, 반도체 장치

Family Applications Before (3)

Application Number Title Priority Date Filing Date
KR1020137007228A KR101928897B1 (ko) 2010-08-27 2011-08-18 기억 장치, 반도체 장치
KR1020207014326A KR102334169B1 (ko) 2010-08-27 2011-08-18 기억 장치, 반도체 장치
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US (3) US8737109B2 (ko)
JP (8) JP5755082B2 (ko)
KR (4) KR101928897B1 (ko)
CN (2) CN106298794B (ko)
DE (1) DE112011102837B4 (ko)
TW (5) TWI698959B (ko)
WO (1) WO2012026503A1 (ko)

Families Citing this family (101)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011102837B4 (de) * 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
US9024317B2 (en) 2010-12-24 2015-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor circuit, method for driving the same, storage device, register circuit, display device, and electronic device
JP5933897B2 (ja) 2011-03-18 2016-06-15 株式会社半導体エネルギー研究所 半導体装置
CN103597545B (zh) 2011-06-09 2016-10-19 株式会社半导体能源研究所 高速缓冲存储器及其驱动方法
JP6012263B2 (ja) 2011-06-09 2016-10-25 株式会社半導体エネルギー研究所 半導体記憶装置
US8891285B2 (en) 2011-06-10 2014-11-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8958263B2 (en) * 2011-06-10 2015-02-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6081171B2 (ja) * 2011-12-09 2017-02-15 株式会社半導体エネルギー研究所 記憶装置
KR102108248B1 (ko) * 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
JP2013236068A (ja) * 2012-04-12 2013-11-21 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
KR102479944B1 (ko) 2012-04-13 2022-12-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6005391B2 (ja) * 2012-05-01 2016-10-12 株式会社半導体エネルギー研究所 半導体装置
DE102013022449B3 (de) * 2012-05-11 2019-11-07 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung und elektronisches Gerät
KR102059218B1 (ko) * 2012-05-25 2019-12-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 프로그래머블 로직 디바이스 및 반도체 장치
US9135182B2 (en) 2012-06-01 2015-09-15 Semiconductor Energy Laboratory Co., Ltd. Central processing unit and driving method thereof
US8947158B2 (en) 2012-09-03 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9853053B2 (en) 2012-09-10 2017-12-26 3B Technologies, Inc. Three dimension integrated circuits employing thin film transistors
CN108493253B (zh) * 2012-11-30 2023-04-25 株式会社半导体能源研究所 半导体装置
US9023699B2 (en) 2012-12-20 2015-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Resistive random access memory (RRAM) structure and method of making the RRAM structure
US9318484B2 (en) * 2013-02-20 2016-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9286953B2 (en) * 2013-02-28 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
JP5874670B2 (ja) * 2013-03-28 2016-03-02 ソニー株式会社 撮像装置および撮像表示システム
TWI631711B (zh) * 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
JP6406926B2 (ja) * 2013-09-04 2018-10-17 株式会社半導体エネルギー研究所 半導体装置
US9607991B2 (en) 2013-09-05 2017-03-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN103474473B (zh) * 2013-09-10 2016-02-03 深圳市华星光电技术有限公司 一种薄膜晶体管开关及其制造方法
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
KR102333604B1 (ko) * 2014-05-15 2021-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 이 반도체 장치를 포함하는 표시 장치
JP6580863B2 (ja) * 2014-05-22 2019-09-25 株式会社半導体エネルギー研究所 半導体装置、健康管理システム
US9312280B2 (en) 2014-07-25 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6652342B2 (ja) * 2014-08-08 2020-02-19 株式会社半導体エネルギー研究所 半導体装置
KR102329498B1 (ko) * 2014-09-04 2021-11-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20170068511A (ko) 2014-10-06 2017-06-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
TW201624708A (zh) 2014-11-21 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及記憶體裝置
JP6383280B2 (ja) * 2014-12-15 2018-08-29 株式会社フローディア 不揮発性半導体記憶装置
CN107112049A (zh) 2014-12-23 2017-08-29 3B技术公司 采用薄膜晶体管的三维集成电路
US9633710B2 (en) 2015-01-23 2017-04-25 Semiconductor Energy Laboratory Co., Ltd. Method for operating semiconductor device
US9489988B2 (en) * 2015-02-20 2016-11-08 Semiconductor Energy Laboratory Co., Ltd. Memory device
US10262570B2 (en) 2015-03-05 2019-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving the same
JP2017010000A (ja) 2015-04-13 2017-01-12 株式会社半導体エネルギー研究所 表示装置
JP6674838B2 (ja) 2015-05-21 2020-04-01 株式会社半導体エネルギー研究所 電子装置
JP6901831B2 (ja) 2015-05-26 2021-07-14 株式会社半導体エネルギー研究所 メモリシステム、及び情報処理システム
US9847406B2 (en) * 2015-08-27 2017-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, storage device, resistor circuit, display device, and electronic device
WO2017068478A1 (en) * 2015-10-22 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device including the semiconductor device
DE112016005330T5 (de) 2015-11-20 2018-08-23 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung, Herstellungsverfahren der Halbleitervorrichtung oder Anzeigevorrichtung, die die Halbleitervorrichtung beinhaltet
JP6811084B2 (ja) 2015-12-18 2021-01-13 株式会社半導体エネルギー研究所 半導体装置
KR102613318B1 (ko) 2015-12-28 2023-12-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9953695B2 (en) 2015-12-29 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and semiconductor wafer
JP6827328B2 (ja) * 2016-01-15 2021-02-10 株式会社半導体エネルギー研究所 半導体装置及び電子機器
US10411013B2 (en) * 2016-01-22 2019-09-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and memory device
US10250247B2 (en) 2016-02-10 2019-04-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic component, and electronic device
US10014325B2 (en) 2016-03-10 2018-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10741587B2 (en) 2016-03-11 2020-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, module, electronic device, and manufacturing method the same
SG10201701689UA (en) 2016-03-18 2017-10-30 Semiconductor Energy Lab Semiconductor device, semiconductor wafer, and electronic device
KR102320483B1 (ko) 2016-04-08 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
US10236875B2 (en) 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
KR102458660B1 (ko) 2016-08-03 2022-10-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US9978879B2 (en) 2016-08-31 2018-05-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10192871B2 (en) 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10685983B2 (en) 2016-11-11 2020-06-16 Semiconductor Energy Laboratory Co., Ltd. Transistor, semiconductor device, and electronic device
KR20180055701A (ko) 2016-11-17 2018-05-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP6871722B2 (ja) * 2016-11-17 2021-05-12 株式会社半導体エネルギー研究所 半導体装置
JP6822114B2 (ja) * 2016-12-13 2021-01-27 天馬微電子有限公司 表示装置、トランジスタ回路及び薄膜トランジスタの駆動方法
DE112018000492T5 (de) 2017-01-24 2019-10-31 Semiconductor Energy Laboratory Co., Ltd. Anzeigevorrichtung und elektronisches Gerät
US10910407B2 (en) 2017-01-30 2021-02-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10375338B2 (en) * 2017-02-01 2019-08-06 Omnivision Technologies, Inc. Two stage amplifier readout circuit in pixel level hybrid bond image sensors
CN110352559B (zh) 2017-03-03 2023-11-14 株式会社半导体能源研究所 半导体装置及半导体装置的驱动方法
JP2018147541A (ja) * 2017-03-08 2018-09-20 株式会社東芝 メモリを備えた集積回路および書き込み方法
JP2018181890A (ja) * 2017-04-03 2018-11-15 株式会社半導体エネルギー研究所 半導体装置
WO2018211378A1 (ja) * 2017-05-19 2018-11-22 株式会社半導体エネルギー研究所 半導体装置または記憶装置
US11457167B2 (en) 2017-05-31 2022-09-27 Semiconductor Energy Laboratory Co., Ltd. Comparison circuit, semiconductor device, electronic component, and electronic device
CN109037444B (zh) * 2017-06-09 2022-01-04 华邦电子股份有限公司 电容器结构及其制造方法
JP6953229B2 (ja) * 2017-08-10 2021-10-27 株式会社半導体エネルギー研究所 半導体装置
US11462538B2 (en) 2017-12-06 2022-10-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2019111112A1 (ja) 2017-12-08 2019-06-13 株式会社半導体エネルギー研究所 半導体装置
SG11202006092XA (en) 2017-12-27 2020-07-29 Semiconductor Energy Lab Memory device
TWI829663B (zh) 2018-01-19 2024-01-21 日商半導體能源研究所股份有限公司 半導體裝置以及其工作方法
JP6538902B2 (ja) * 2018-02-14 2019-07-03 株式会社半導体エネルギー研究所 半導体装置
JP2019164868A (ja) * 2018-03-20 2019-09-26 東芝メモリ株式会社 半導体記憶装置
KR20200138305A (ko) * 2018-03-29 2020-12-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치 및 전자 기기
US11355176B2 (en) 2018-05-02 2022-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11825220B2 (en) * 2018-08-03 2023-11-21 Semiconductor Energy Laboratory Co., Ltd. Operation method of imaging device
CN109417073B (zh) * 2018-09-10 2019-12-06 长江存储科技有限责任公司 使用梳状路由结构以减少金属线装载的存储器件
US11849584B2 (en) 2019-01-25 2023-12-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method of semiconductor device, and operation method of semiconductor device
US11469327B2 (en) 2019-04-08 2022-10-11 Kepler Computing Inc. Doped polar layers and semiconductor device incorporating same
JP7123860B2 (ja) * 2019-06-17 2022-08-23 株式会社東芝 演算装置
US10840146B1 (en) * 2019-06-17 2020-11-17 Globalfoundries Inc. Structures and SRAM bit cells with a buried cross-couple interconnect
WO2021041558A1 (en) * 2019-08-28 2021-03-04 Micron Technology, Inc. Memory device having 2-transistor vertical memory cell and shared channel region
TWI762894B (zh) * 2019-11-05 2022-05-01 友達光電股份有限公司 電路裝置
CN110956993A (zh) * 2019-12-12 2020-04-03 中国科学院微电子研究所 基于电阻分压读取的阻变型存储单元
US11908505B2 (en) 2020-01-24 2024-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory
US11232838B2 (en) 2020-01-24 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Ferroelectric FET-based content addressable memory
TWI763266B (zh) * 2020-01-24 2022-05-01 台灣積體電路製造股份有限公司 記憶體裝置、資料處理裝置及資料處理方法
TWI730725B (zh) * 2020-04-15 2021-06-11 力晶積成電子製造股份有限公司 半導體結構以及積體電路及半導體結構
US11695073B2 (en) 2020-05-29 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array gate structures
DE102021101243A1 (de) * 2020-05-29 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Speicherblock-kanalregionen
US11710790B2 (en) 2020-05-29 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array channel regions
US11729987B2 (en) 2020-06-30 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Memory array source/drain electrode structures
US11640974B2 (en) 2020-06-30 2023-05-02 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array isolation structures
US11699391B2 (en) 2021-05-13 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, and electronic device
CN115871338A (zh) * 2021-09-30 2023-03-31 群创光电股份有限公司 具有记忆单元的加热器装置及其操作方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064589A (en) 1998-02-02 2000-05-16 Walker; Darryl G. Double gate DRAM memory cell
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
KR100815064B1 (ko) 2000-03-29 2008-03-20 소니 가부시끼 가이샤 박막 반도체 장치 및 그의 구동 방법
US20090261325A1 (en) 2008-04-16 2009-10-22 Tetsufumi Kawamura Semiconductor device and method for manufacturing the same

Family Cites Families (197)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US343083A (en) * 1886-06-01 John joseph charles smith
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62274773A (ja) * 1986-05-23 1987-11-28 Hitachi Ltd 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63268184A (ja) * 1987-04-24 1988-11-04 Sony Corp 半導体メモリ装置
JPH05167073A (ja) * 1991-12-17 1993-07-02 Hitachi Ltd 半導体集積回路装置及びその製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH0763077B2 (ja) 1992-07-06 1995-07-05 カシオ計算機株式会社 薄膜半導体素子
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
JPH07176184A (ja) 1993-12-20 1995-07-14 Mitsubishi Electric Corp 半導体記憶装置と、その半導体記憶装置におけるデータの書込および読出方法
JP3085073B2 (ja) * 1994-01-24 2000-09-04 富士通株式会社 スタティックｒａｍ
JPH08181316A (ja) * 1994-12-22 1996-07-12 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3394133B2 (ja) * 1996-06-12 2003-04-07 沖電気工業株式会社 昇圧回路
JPH10199241A (ja) * 1997-01-06 1998-07-31 Mitsubishi Electric Corp 半導体記憶装置
JPH10256560A (ja) * 1997-01-10 1998-09-25 Sony Corp 半導体装置の駆動方法および半導体装置
US6445032B1 (en) * 1998-05-04 2002-09-03 International Business Machines Corporation Floating back gate electrically erasable programmable read-only memory(EEPROM)
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP3053178B2 (ja) * 1998-09-14 2000-06-19 株式会社日立製作所 半導体集積回路
JP2000124418A (ja) * 1998-10-16 2000-04-28 Sony Corp 半導体記憶装置
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6281552B1 (en) * 1999-03-23 2001-08-28 Semiconductor Energy Laboratory Co., Ltd. Thin film transistors having ldd regions
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001093989A (ja) 1999-09-22 2001-04-06 Sony Corp 半導体装置
US6646949B1 (en) * 2000-03-29 2003-11-11 International Business Machines Corporation Word line driver for dynamic random access memories
US6566685B2 (en) * 2000-04-12 2003-05-20 Casio Computer Co., Ltd. Double gate photo sensor array
KR100569119B1 (ko) * 2000-04-14 2006-04-10 주식회사 만도 차량용 파워스티어링 유압시험용 연결지그
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
TWI236557B (en) 2000-09-29 2005-07-21 Au Optronics Corp TFT LCD and method of making the same
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002343083A (ja) * 2001-05-18 2002-11-29 Mitsubishi Electric Corp 半導体装置
JP2003092364A (ja) * 2001-05-21 2003-03-28 Mitsubishi Electric Corp 半導体記憶装置
JP2002368226A (ja) * 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4223270B2 (ja) 2002-11-19 2009-02-12 パナソニック株式会社 昇圧回路およびそれを内蔵した不揮発性半導体記憶装置
US7710771B2 (en) * 2002-11-20 2010-05-04 The Regents Of The University Of California Method and apparatus for capacitorless double-gate storage
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP2004297048A (ja) * 2003-03-11 2004-10-21 Semiconductor Energy Lab Co Ltd 集積回路、該集積回路を有する半導体表示装置及び集積回路の駆動方法
US7541614B2 (en) * 2003-03-11 2009-06-02 Semiconductor Energy Laboratory Co., Ltd. Integrated circuit, semiconductor device comprising the same, electronic device having the same, and driving method of the same
US7250720B2 (en) 2003-04-25 2007-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US6845059B1 (en) * 2003-06-26 2005-01-18 International Business Machines Corporation High performance gain cell architecture
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7719343B2 (en) * 2003-09-08 2010-05-18 Peregrine Semiconductor Corporation Low noise charge pump method and apparatus
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
KR101019337B1 (ko) 2004-03-12 2011-03-07 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
WO2005098955A1 (en) 2004-04-09 2005-10-20 Semiconductor Energy Laboratory Co., Ltd. Limiter and semiconductor device using the same
JP5041672B2 (ja) 2004-04-09 2012-10-03 株式会社半導体エネルギー研究所 半導体装置
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP4795653B2 (ja) * 2004-06-15 2011-10-19 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7601984B2 (en) 2004-11-10 2009-10-13 Canon Kabushiki Kaisha Field effect transistor with amorphous oxide active layer containing microcrystals and gate electrode opposed to active layer through gate insulator
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US20060118869A1 (en) 2004-12-03 2006-06-08 Je-Hsiung Lan Thin-film transistors and processes for forming the same
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
CN101258607B (zh) * 2005-09-06 2011-01-05 佳能株式会社 使用非晶氧化物膜作为沟道层的场效应晶体管、使用非晶氧化物膜作为沟道层的场效应晶体管的制造方法、以及非晶氧化物膜的制造方法
JP4560502B2 (ja) * 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
EP1770788A3 (en) 2005-09-29 2011-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5234301B2 (ja) 2005-10-03 2013-07-10 Ｎｌｔテクノロジー株式会社 薄膜トランジスタ、薄膜トランジスタアレイ基板、液晶表示装置およびそれらの製造方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
CN101577293B (zh) 2005-11-15 2012-09-19 株式会社半导体能源研究所 半导体器件及其制造方法
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) * 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016244B2 (ja) * 2006-03-17 2012-09-05 ルネサスエレクトロニクス株式会社 半導体記憶装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
KR100801961B1 (ko) 2006-05-26 2008-02-12 한국전자통신연구원 듀얼 게이트 유기트랜지스터를 이용한 인버터
JP5386069B2 (ja) * 2006-06-02 2014-01-15 株式会社半導体エネルギー研究所 半導体装置、表示装置、液晶表示装置、表示モジュール及び電子機器
US8330492B2 (en) * 2006-06-02 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI444951B (zh) * 2006-09-29 2014-07-11 Semiconductor Energy Lab 顯示裝置和電子裝置
KR101293573B1 (ko) 2006-10-02 2013-08-06 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
JP2008151963A (ja) * 2006-12-15 2008-07-03 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP4910779B2 (ja) 2007-03-02 2012-04-04 凸版印刷株式会社 有機ｅｌディスプレイおよびその製造方法
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) * 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
CN101663762B (zh) 2007-04-25 2011-09-21 佳能株式会社 氧氮化物半导体
KR101376973B1 (ko) 2007-04-27 2014-03-25 삼성디스플레이 주식회사 박막 트랜지스터 기판의 제조 방법
US20080273366A1 (en) * 2007-05-03 2008-11-06 International Business Machines Corporation Design structure for improved sram device performance through double gate topology
US8803781B2 (en) * 2007-05-18 2014-08-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8232598B2 (en) 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
JP2009094927A (ja) 2007-10-11 2009-04-30 Seiko Epson Corp バッファ、レベルシフト回路及び表示装置
JP4524699B2 (ja) 2007-10-17 2010-08-18 ソニー株式会社 表示装置
JP5430846B2 (ja) 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8202365B2 (en) 2007-12-17 2012-06-19 Fujifilm Corporation Process for producing oriented inorganic crystalline film, and semiconductor device using the oriented inorganic crystalline film
TWI369554B (en) 2007-12-27 2012-08-01 Au Optronics Corp Pixel structure and manufacturing method thereof
TWI409556B (zh) 2008-01-09 2013-09-21 Chunghwa Picture Tubes Ltd 畫素結構與主動元件陣列基板
JP5264197B2 (ja) 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
JP2009206508A (ja) 2008-01-31 2009-09-10 Canon Inc 薄膜トランジスタ及び表示装置
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
JP5270938B2 (ja) 2008-03-19 2013-08-21 ルネサスエレクトロニクス株式会社 半導体集積回路及び半導体集積回路の設計方法
JP5305731B2 (ja) * 2008-05-12 2013-10-02 キヤノン株式会社 半導体素子の閾値電圧の制御方法
TWI622175B (zh) * 2008-07-31 2018-04-21 半導體能源研究所股份有限公司 半導體裝置
US9000441B2 (en) 2008-08-05 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and display device
JP2010040815A (ja) * 2008-08-06 2010-02-18 Sony Corp 縦型電界効果トランジスタ及び画像表示装置
JP5207885B2 (ja) * 2008-09-03 2013-06-12 キヤノン株式会社 画素回路、発光表示装置及びそれらの駆動方法
KR101681483B1 (ko) * 2008-09-12 2016-12-02 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 그 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101623958B1 (ko) 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
KR20100038986A (ko) * 2008-10-07 2010-04-15 삼성전자주식회사 산화물 박막 트랜지스터를 포함하는 적층 메모리 장치
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
CN102197490B (zh) * 2008-10-24 2013-11-06 株式会社半导体能源研究所 半导体器件和用于制造该半导体器件的方法
US8106400B2 (en) 2008-10-24 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5587591B2 (ja) 2008-11-07 2014-09-10 株式会社半導体エネルギー研究所 半導体装置
KR101432764B1 (ko) * 2008-11-13 2014-08-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
KR101785887B1 (ko) 2008-11-21 2017-10-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 표시 장치
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP5185838B2 (ja) * 2009-01-05 2013-04-17 カシオ計算機株式会社 薄膜トランジスタの製造方法
JP5144558B2 (ja) 2009-02-19 2013-02-13 セイコーインスツル株式会社 転がり軸受装置
TWI529942B (zh) 2009-03-27 2016-04-11 半導體能源研究所股份有限公司 半導體裝置
WO2011010543A1 (en) 2009-07-18 2011-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN102473733B (zh) 2009-07-18 2015-09-30 株式会社半导体能源研究所 半导体装置以及制造半导体装置的方法
TWI596741B (zh) 2009-08-07 2017-08-21 半導體能源研究所股份有限公司 半導體裝置和其製造方法
TWI634642B (zh) 2009-08-07 2018-09-01 半導體能源研究所股份有限公司 半導體裝置和其製造方法
KR102389975B1 (ko) 2009-09-04 2022-04-25 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 발광 장치를 제작하기 위한 방법
WO2011027664A1 (en) 2009-09-04 2011-03-10 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and method for manufacturing the same
KR101767035B1 (ko) 2009-10-01 2017-08-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR20110037220A (ko) 2009-10-06 2011-04-13 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를 구비하는 유기전계발광 표시 장치
KR101712340B1 (ko) 2009-10-30 2017-03-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 구동 회로, 구동 회로를 포함하는 표시 장치, 및 표시 장치를 포함하는 전자 기기
WO2011068032A1 (en) 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Display device
CN105047669B (zh) 2009-12-28 2018-08-14 株式会社半导体能源研究所 存储器装置和半导体装置
JP5743407B2 (ja) 2010-01-15 2015-07-01 キヤノン株式会社 トランジスタの駆動方法及び該方法で駆動されるトランジスタを含む表示装置
CN105336744B (zh) 2010-02-12 2018-12-21 株式会社半导体能源研究所 半导体装置及其驱动方法
WO2011102205A1 (en) 2010-02-19 2011-08-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8653514B2 (en) 2010-04-09 2014-02-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
WO2011145738A1 (en) 2010-05-20 2011-11-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for driving semiconductor device
WO2011155295A1 (en) 2010-06-10 2011-12-15 Semiconductor Energy Laboratory Co., Ltd. Dc/dc converter, power supply circuit, and semiconductor device
DE112011102837B4 (de) * 2010-08-27 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Speichereinrichtung und Halbleitereinrichtung mit Doppelgate und Oxidhalbleiter
KR101952733B1 (ko) 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6150687A (en) 1997-07-08 2000-11-21 Micron Technology, Inc. Memory cell having a vertical transistor with buried source/drain and dual gates
US6064589A (en) 1998-02-02 2000-05-16 Walker; Darryl G. Double gate DRAM memory cell
KR100815064B1 (ko) 2000-03-29 2008-03-20 소니 가부시끼 가이샤 박막 반도체 장치 및 그의 구동 방법
US20090261325A1 (en) 2008-04-16 2009-10-22 Tetsufumi Kawamura Semiconductor device and method for manufacturing the same

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