JP6674838B2 - 電子装置 - Google Patents

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Description

本出願は、例えば、アナログ電位を記憶できる電子装置を開示する。
機械学習の１つとして、ニューラルネットワーク（人工ニューラルネットワークとも呼ぶ。）が挙げられる。ニューラルネットワークを構成する場合、例えば、アナログ回路を用いた回路構成が提案されている（例えば、特許文献１、２）。
特開平５−１２４６６号公報 特開平６−１８７４７２号公報
課題は、例えば、新規な電子装置及びその動作方法の提供である。
本発明の一形態は、第１回路と、第２回路と、第１乃至第６配線と、を有し、第１回路は第１トランジスタ、第２トランジスタ、及び容量素子を有し、第２回路は第３トランジスタを有し、第１トランジスタのゲートは第１配線と電気的に接続され、第１トランジスタの第１端子は第２配線と電気的に接続され、第１トランジスタの第２端子は第２トランジスタのゲートと電気的に接続され、容量素子の第１端子は第３配線と電気的に接続され、容量素子の第２端子は第２トランジスタのゲートと電気的に接続され、第２トランジスタの第１端子は第４配線と電気的に接続され、第３トランジスタのゲートは第３配線と電気的に接続され、第３トランジスタの第１端子は第５配線と電気的に接続され、第２トランジスタの第２端子は、第６配線と電気的に接続され、第３トランジスタの第２端子は、第６配線と電気的に接続されている電子装置である。
上記の形態の電子装置は、第４配線に流れる電流と、第５配線に流れる電流との少なくとも一を用いて、第２トランジスタのゲートの電位の修正量を算出する機能を有していてもよい。また、上記の形態において、第１トランジスタのチャネル形成領域は、酸化物半導体で形成されていてもよい。
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソース又はドレインとして機能する２つの入出力ノードは、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）又はソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。又は、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」又は「第３」に置き換えて、発明の一形態を説明することができる。
本明細書等の記載に関するその他の事項を実施の形態５に付記している。
本発明の一形態により、新規な電子装置を提供すること、又は新規な電子装置の動作方法を提供することができる。又は、本発明の一形態により、電子装置の小型化が、又は電子装置の低消費電力化が実現できる。例えば、本発明の一形態は、機械学習のためのコンピューティングシステムに適用することができる。本発明の一形態は、典型的には、重みをアナログ値で入力し、かつ該アナログ値を記憶する電子装置である。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、及び新規な構造については、本明細書の記載及び図面から自ずと明らかになるものである。
電子装置の構成例を示すブロック図。 電子装置の構成例を示すブロック図。 Ａ：人工ニューラルアレイ（ＡＮＡ）の構成例を示す回路図。Ｂ：ＡＮＡが有する回路の構成例を示す回路図。 メモリセルの構成例を示す回路図。 Ａ：電子装置の構成例を示すブロック図。Ｂ：配線スイッチの構成例を示す回路図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 Ａ−Ｈ：電子機器の構成例を示す図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図８ＡのＡ１−Ａ２線断面図。Ｃ：図８ＡのＡ３−Ａ４線断面図。 Ａ：図８Ｂの部分拡大図。Ｂ：トランジスタのエネルギーバンド図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１０ＡのＡ１−Ａ２線断面図。Ｃ：図１０ＡのＡ３−Ａ４線断面図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１１ＡのＡ１−Ａ２線断面図。Ｃ：図１１ＡのＡ３−Ａ４線断面図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１２ＡのＡ１−Ａ２線断面図。Ｃ：図１２ＡのＡ３−Ａ４線断面図。Ｄ：図１２Ｂの部分拡大図。 Ａ：トランジスタの構成例を示す上面図。Ｂ：図１３Ａのｙ１−ｙ２線断面図。Ｃ：図１３Ａのｘ１−ｘ２線断面図。Ｄ：図１３Ａのｘ３−ｘ４線断面図。 Ａ、Ｂ：電子装置の構成例を示す断面図。 Ａ−Ｄ：トランジスタの構成例を示す断面図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨その範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態中に、複数の構成例（作製方法例、動作方法例等も含む。）が示される場合は、互い構成例を適宜組み合わせること、及び他の実施の形態に記載された１又は複数の構成例と適宜組み合わせることも可能である。
図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、同じ符号をもつ要素が複数ある場合、互いの要素を区別する必要があるときには、符号に”［１］”、”＿１”、”＿２”、”［ｉ、ｊ］”等の識別用の符号を付記して記載する場合がある。例えば、複数の配線ＷＬを個々に区別する場合、アドレス番号（行番号）を利用して、第２行の配線ＷＬを配線ＷＬ［２］と記載する場合がある。また、特定の行や列を対象としない場合は、配線ＷＬのみと記載する。
本明細書において、例えば、高電源電位ＶＤＤを、電位ＶＤＤ、ＶＤＤ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、回路、素子、電極、配線等）についても同様である。
〔実施の形態１〕
ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークのモデルの１つとして、例えば、人工ニューロンが階層化された階層型ネットワーク構造が挙げられる。人工ニューロンは複数の入力を受け取り、１又は複数の出力を生成する。人工ニューロンは、各入力ノードに対してシナプスの信号伝達効率に相当する重みと、神経細胞の膜電位に相当するしきい値が設定される。重みとしきい値によって、複数の入力信号から１の出力値を求めている。典型的には、人工ニューロンでは、全ての入力値と重みとの積の総和（加重和、又は積和）が求められ、加重和からしきい値を引いた値が算出され、この値を入力とする伝達関数（例えば、ステップ関数やシグモイド関数）によって出力値が決定される。該出力値は次の階層の人工ニューロンの入力値となる。教師有り学習では、出力値と教師信号とを比較して、その誤差から重みの修正量を計算し、重みを修正することが行われる。重みとしきい値の両方を修正する場合もある。
人工ニューロンの入力信号の値は、”０”か”１”かの離散値（デジタル値）ではなく、連続値（アナログ値）であることが望ましい。そのため、人工ニューロンの入力信号をアナログ信号とし、人工ニューロンでは、アナログ信号のままで入力信号を処理することが効率がよい。例えば、人工ニューロンをデジタル処理回路とする場合、特定の重みを小さくする（他の神経細胞のシナプスの結合を弱めることに相当する。）、又は、計算結果が局所解になった際に、局所解から抜け出して正しい解に収束させる、などを行うには、複雑な回路が必要になる。そのため、電子装置のサイズが大きくなり、また消費電力の増大にも繋がる。
また、アナログ値（重み、しきい値）を保持するための記憶手段に、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）、フラッシュメモリ等のメモリを用いることが可能であるが、次のような問題がある。ＳＲＡＭを用いる場合は、アナログ値をデジタル値に変換するためのアナログデジタルコンバータが必要となる。フラッシュメモリは、アナログ値の書き込み制御が難しく、また、書き換え回数に上限がある。ＤＲＡＭは動作原理上書換え回数の制限はないが、アナログ値の保持には頻繁なリフレッシュが必要なため、消費電力が増大してしまう。また、保持容量からの電荷のリークの影響を小さくするため保持容量を大きくすると、書き込み回路の消費電力が増大してしまう。
本実施の形態では、機械学習のためのコンピューティングシステムに適用できる電子装置について説明する。典型的には、重みとしきい値をアナログ値で記憶することが可能な電子装置を開示する。図１は、電子装置の構成例を示すブロック図である。
＜＜電子装置＞＞
図１に示す電子装置１００は、人工ニューラルアレイ（ＡＮＡ）１１１、行デコーダ１１２、列デコーダ１１３、入力回路１１４、出力回路１１５、アナログ信号処理回路１１６、及びメモリ１３０を有する。電子装置１００を人工ニューラルネットワーク装置、人工ニューラルネットワークと呼んでもよい。
ＡＮＡ１１１は、複数の回路１０、１１、複数の配線ＷＷ、ＷＢ、ＤＬ、ＲＢ、及び１本の配線ＲＤを有する。回路１０は、ｎ行ｍ列のアレイ状に配列されている。回路１１はｎ行１列のアレイ状に配列されている。ここで、ｎは１よりも大きい整数であり、ｍは０よりも大きい整数である。回路１０の配列に合わせて、ｎ本の配線ＷＷ、ＤＬ、及びｍ本の配線ＷＢ、ＲＢが設けられている。回路１０［ｉ，ｊ］（ｉは、１よりも大きくｎ以下の整数であり、ｊは、０よりも大きくｍ以下の整数である。）は、配線ＷＷ［ｉ］、ＷＢ［ｊ］、ＤＬ［ｉ］、ＲＢ［ｊ］と電気的に接続される。回路１１［ｊ］は配線ＤＬ［ｊ］、ＲＤと電気的に接続されている。回路１０は、人工ニューラルネットワークの基本単位となる人工ニューロンである。
行デコーダ１１２にはｎ本の配線ＷＷが電気的に接続され、列デコーダ１１３にはｍ本の配線ＷＢが電気的に接続されている。行デコーダ１１２、列デコーダ１１３は、回路１０に重み又はしきい値を書き込むための周辺回路である。
データＤＩＮは、ＡＮＡ１１１が処理する入力データである。ここでは、データＤＩＮはアナログ電圧信号であり、データＤＩＮの電圧値が、ＡＮＡ１１１への入力値に対応する。データＤＩＮは、入力回路１１４によって、ＡＮＡ１１１に書き込まれる。入力回路１１４には、ｎ本の配線ＤＬが電気的に接続されている。
なお、電子装置１００は、例えば、配線ＤＬ［１］乃至配線ＤＬ［ｎ−１］のそれぞれにデータを入力し、かつ、配線ＤＬ［ｎ］に、しきい値に応じたアナログデータを入力して、加重和からしきい値を引く計算を行う構成としてもよい。このとき、この構成を実現するために、しきい値を保持する回路１０［ｎ，１］乃至回路１０［ｎ，ｍ］を、１行目乃至ｎ−１行目に有する回路と異なる回路構成にしてもよい。また、例えば、配線ＤＬ［１］乃至配線ＤＬ［ｎ］のそれぞれにデータが入力され、出力回路１１５にしきい値を保持して、出力回路１１５において、加重和からしきい値を引く計算を行う構成としてもよい。
出力回路１１５は、ＡＮＡ１１１からデータを読み出すための回路である。出力回路１１５は、ｍ本の配線ＲＢ及び配線ＲＤを経て入力されたアナログ信号を演算処理して、データＤＯＵＴを生成する。データＤＯＵＴは電子装置１００のアナログ出力信号である。つまり、出力回路１１５はアナログ信号処理回路である。
アナログ信号処理回路１１６は教師信号から学習信号を生成するための回路である。図中の信号ＴＣが教師信号である。学習信号とは、電子装置１００の出力信号と教師信号とを比較することによって得られる値を持つ信号である。ここでは、アナログ信号処理回路１１６が生成する学習信号は、データＤＯＵＴと信号ＴＣとを用いて計算される値を持つ信号である。また、アナログ信号処理回路１１６は、学習信号に基づいて、重みの修正量を算出する。算出された修正量はアナログ値のままメモリ１３０に記憶される。メモリ１３０に記憶されている修正量は、次回の学習を行ったときの修正量の演算に用いられる。
つまり、１回の学習ごとに、アナログ信号処理回路１１６は学習信号と前回の学習で得られた修正量とをアナログ演算して、修正量を得る。得られた修正量を元に、回路１０で記憶している重みを更新する。重みの更新は、まず、行デコーダ１１２、列デコーダ１１３を動作し、回路１０で記憶している重み（重みＷｐｖ）を、配線ＲＢを経て出力回路１１５に書き出す。出力回路１１５では、読み出した重みＷｐｖに修正量を加えた新たな重み（重みＷｎｗ）を算出する。重みＷｎｗは、列デコーダ１１３に送られる。行デコーダ１１２、列デコーダ１１３によって、対象の回路１０に重みＷｎｗが書き込まれる。
前回の学習で得られた修正量は、重みＷｎｗの算出に必須ではないが、使用すると収束が早まる。重みＷｎｗの算出に前回の学習で得られた修正量を使用しない場合は、メモリ１３０を有しない電子装置１０１（図２）で人工ニューラルネットワーク装置を構成してもよい。
なお、電子装置１００、１０１において、配線ＤＬを行デコーダ１１２で制御することも可能である。この場合は、行デコーダ１１２に配線ＤＬを電気的に接続すればよい。
メモリ１３０は、メモリセルアレイ１３１、行デコーダ１３２及び列デコーダ１３３を有する。メモリセルアレイ１３１は、複数のメモリセル３０、複数の配線ＷＬ、ＢＬを有する。
メモリセル３０はｐ行ｑ列のアレイ状に配列されている。ｐ及びｑは１以上の整数である。メモリセル３０の配列に合わせて、ｐ本の配線ＷＬ、ｑ本の配線ＢＬが設けられている。メモリセル３０は、１の配線ＷＬ、ＢＬと電気的に接続されている。配線ＷＬはワード線であり、行デコーダ１３２に電気的に接続されている。配線ＢＬはビット線であり、列デコーダ１３３に電気的に接続されている。行デコーダ１３２、列デコーダ１３３によって、メモリセルアレイ１３１に対するデータの書き込み及び読み出しが行われる。
＜ＡＮＡ＞
図３Ａは、ＡＮＡ１１１の回路構成例を示す。回路１０は、ノードＳＮ１、トランジスタＭ１、Ｍ２、及び容量素子Ｃ１を有する。回路１１はトランジスタＭ３を有する。
（回路１０）
ノードＳＮ１は保持ノードである。ノードＳＮ１の電位が、回路１０で記憶している重みに相当する。容量素子Ｃ１はノードＳＮ１の電位を保持するための保持容量である。容量素子Ｃ１の第１端子は配線ＤＬと、第２端子はノードＳＮ１と電気的に接続されている。トランジスタＭ１のゲートは配線ＷＷと、第１端子は配線ＷＢと、第２端子はノードＳＮ１と電気的に接続されている。トランジスタＭ１のオン、オフは配線ＷＷにより制御される。トランジスタＭ１はノードＳＮ１と配線ＷＷとの電気的接続又は非接続を制御する。トランジスタＭ２のゲートはノードＳＮ１と、第１端子は配線ＲＢと、第２端子は電位ＶＮＮを供給する電源線（ＶＮＮ線）と電気的に接続されている。
重みを回路１０に書き込む場合は、まず、列デコーダ１１３によって、重みの値に相当する電圧値を持つアナログデータ（重みデータ）を配線ＷＢに書き込む。次いで、行デコーダ１１２によってトランジスタＭ１をオンにすることで、配線ＷＢに書き込まれた重みデータがノードＳＮ１に書き込まれる。
重みを回路１０から読み出す場合は、入力回路１１４によって配線ＤＬの電位を上昇させる。配線ＤＬの電位の上昇に伴い、ノードＳＮ１の電位も上昇する。トランジスタＭ２のオン電流（ソースドレイン間電流）が流れ、配線ＲＢの電位が変化する。出力回路１１５において、配線ＲＢの電位を検出することで、重みの値を得ることができる。
（回路１１）
回路１１は、回路１０からトランジスタＭ１と容量素子Ｃ１を省いた回路構成を有する。トランジスタＭ３はトランジスタＭ２と同様のデバイス構造をもつトランジスタとすることができる。トランジスタＭ３のゲートは配線ＤＬと、第１端子は配線ＲＤと、第２端子はＶＮＮ線と電気的に接続されている。
＜＜電子装置の動作例＞＞
図１、図３Ａを用いて、電子装置１００の動作方法例を説明する。
学習を行う（データＤＩＮを入力する）前に、ＡＮＡ１１１から配線ＲＢを流れる電流ＩＲＢ０＝βＷ２を読み出し、出力回路１１５で保持する。βは係数であり、ＷはノードＳＮ１の電位Ｖｗに依存するアナログ電圧である。なお、各回路１０の重みの初期値はランダムでもよいので、電流ＩＲＢ０の読み出しの前に、重みの初期値の書き込みは行わなくてもよいし、電流ＩＲＢ０を読み出す前に、事前に、重みの初期値を各回路１０に書き込んでもよい。
次に、学習を行うためデータＤＩＮを入力回路１１４に入力する。入力回路１１４は、各行の配線ＤＬに入力値に対応するアナログ電位Ｖｘを書き込む。配線ＲＢには電流ＩＲＢ１＝β（Ｘ＋Ｗ）２が流れ、配線ＲＤには電流ＩＲＤ１＝βＸ２が流れる。ここで、Ｘは、アナログ電位Ｖｘに依存するアナログ電圧である。
出力回路１１５において、配線ＲＢ［ｉ］を流れる電流の差ΔＩＲＢ１［ｉ］＝ＩＲＢ１［ｉ］―ＩＲＤ１―ＩＲＢ０［ｉ］を算出し、ｍ本の配線ＲＢのΔＩＲＢ１の総和をとる。これにより、２βΣＷＸの電流に相当する値が得られる。出力回路１１５において、電流の差を計算する回路には、例えば、オペアンプなど一般的なものを使うことができる。ステップ関数やシグモイド関数等の伝達関数に相当する回路には、例えば、インバータ回路やコンパレータ回路を使うことができる。インバータ回路を用いる場合、伝達関数の微分の計算は、インバータ回路に流れる電流を用いて行うことができる。
次に、上述したように、重みの修正量を算出し、回路１０に修正した重みを書き込む。
回路１０において、ノードＳＮ１からのリーク電流（典型的には、容量素子Ｃ１、トランジスタＭ１、Ｍ２からのリーク電流）を十分に低減できれば、回路１０が非学習時（学習終了後）、ノードＳＮ１の電位の変動を抑えることができる。したがって、この期間は、行デコーダ１１２、列デコーダ１１３、入力回路１１４、出力回路１１５の動作を停止することができるので、電子装置１００の消費電力の低減を図ることができる。
ノードＳＮ１の電位変動リーク電流の１つの要因は、オフ状態のトランジスタＭ１のソースドレイン間のリーク電流（オフ電流）である。金属酸化物を半導体に用いたトランジスタ（ＯＳトランジスタ、酸化物半導体トランジスタ）はオフ電流が極めて小さいという特性を有するので、トランジスタＭ１に好適である。
酸化物半導体のバンドギャップは３．０ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。ＯＳトランジスタのチャネル形成領域は、インジウム（Ｉｎ）及び亜鉛（Ｚｎ）の少なくとも一方を含む酸化物半導体であることが好ましい。このような酸化物半導体としては、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、例えばＡｌ、Ｇａ、Ｙ又はＳｎ）が代表的である。電子供与体（ドナー）となる水分又は水素等の不純物を低減し、かつ酸素欠損も低減することで、酸化物半導体をｉ型（真性半導体）にする、あるいはｉ型に限りなく近づけることができる。ここでは、このような酸化物半導体は高純度化された酸化物半導体と呼ぶことができる。高純度化された酸化物半導体を適用することで、チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。ＯＳトランジスタ、及び酸化物半導体については、実施の形態３、及び実施の形態５で説明する。
電子装置１００の学習中は、ノードＳＮ１で保持するアナログ電位は頻繁に更新されるが、半導体にシリコンを用いたトランジスタ（Ｓｉトランジスタ）をトランジスタＭ１に用いた場合は、学習中でも回路１０のリフレッシュが必要となる。これに対して、トランジスタＭ１にＯＳトランジスタを用いた場合は、ノードＳＮ１の電位変動が抑制されるので、回路１０のリフレッシュの必要がない。
ＯＳトランジスタは、Ｓｉトランジスタに比べて、ソースドレイン間に印加できる電圧やソースゲート間に印加できる電圧の上限が高い（耐圧に優れている）。よって、トランジスタＭ１、Ｍ２をＯＳトランジスタとすることで、ノードＳＮ１でより高い電圧を保持させることができるため、配線ＷＷ、ＤＬ等に印加する電圧を高くすることができる。
回路１０の変形例を図３Ｂに示す。図３Ｂの回路１３は、トランジスタＭ１に代えてバックゲートを有するトランジスタＭ４が設けられている。トランジスタＭ４もトランジスタＭ１と同様に、ＯＳトランジスタであることが好ましい。トランジスタＭ４のバックゲートの電位を制御することで、トランジスタＭ４のしきい値電圧を変化させることができる。そのため、例えば、トランジスタＭ４のリーク電流を変化させることができる。トランジスタＭ４のバックゲートの電位の制御は、回路１３毎に行ってもよいし、ＡＮＡ１１１を複数のブロックに分けて、ブロック毎に行ってもよい。
非学習時にトランジスタＭ４のリーク電流が増えると、ノードＳＮ１の電位が低下する。これはシナプスの結合が弱くなることに相当する。
学習中に、トランジスタＭ４のリーク電流が増えると、回路１３に正しい重みが書き込まれない。特に、ニューラルネットワークの教師あり学習（バックプロパゲーションという場合がある）では、計算結果が局所解になりやすいため、適宜トランジスタＭ４のリーク電流を増やすことで、局所解を抜け出して、正しい解に収束することができる場合がある。つまり、電子装置１００には、局所解を抜け出して正しい解に収束するための大規模な回路を設ける必要がないため、電子装置１００の小型化ができる。又は、電子装置１００の低消費電力化ができる。
トランジスタＭ４のリーク電流を変える方法は、バックゲートの電位の制御に限らない。例えば、紫外線の照射によって、トランジスタＭ４のリーク電流を増やすことができる。これは、トランジスタＭ１でも同様である。
図４に、メモリセル３０に好適なメモリセルの回路構成例を示す。図４Ａに示すメモリセル３１は、トランジスタＭ３１、Ｍ３５、容量素子Ｃ２、ノードＳＮ２を有する。メモリセル３１は２つのトランジスタを有するゲイン型セルである。メモリセル３１は原理的に書き換え回数の制約はなく、かつアナログ電位を記憶することが可能なメモリ回路である。
ノードＳＮ２はデータに対応する電位を保持するノードであり、容量素子Ｃ２はノードＳＮ２の電位を保持するための保持容量である。トランジスタＭ３１は書き込みトランジスタである。トランジスタＭ３１をオンとすることで、ノードＳＮ２にデータが書き込まれる。トランジスタＭ３５は読み出しトランジスタであり、ゲートがノードＳＮ２と電気的に接続されている。
図４Ｂに示すメモリセル３２は、メモリセル３１の変形例である。トランジスタＭ３１に代えてバックゲートを有するトランジスタＭ３２が設けられている。図４Ｃに示すメモリセル３３はメモリセル３１の変形例であり、トランジスタＭ３１に代えてバックゲートを有するトランジスタＭ３３が設けられている。トランジスタＭ３３のバックゲートはゲートと電気的に接続されているが、バックゲートをソース又はドレインと電気的に接続してもよい。
トランジスタＭ３１乃至トランジスタＭ３３は、オフ電流が極めて小さいＯＳトランジスタであることが好ましい。これにより、メモリセル３１乃至メモリセル３３の保持時間を長くすることができる。メモリセル３１乃至メモリセル３３において、トランジスタＭ３５はｐチャネル型トランジスタであるが、ｎチャネル型トランジスタとしてもよい。ｎチャネル型トランジスタの場合、トランジスタＭ３５はＯＳトランジスタであってもよいし、Ｓｉトランジスタでもよい。
図４Ｄに示すメモリセル３４は、３つのトランジスタを有するゲイン型セルである。メモリセル３４もメモリセル３１と同様に、原理的に書き換え回数の制限はなく、かつアナログ電位を保持することが可能なメモリ回路である。
メモリセル３４は、トランジスタＭ３１、Ｍ３６、Ｍ３７、容量素子Ｃ２、ノードＳＮ２を有する。トランジスタＭ３１に代えて、トランジスタＭ３２又はトランジスタＭ３３を設けてもよい。また、トランジスタＭ３６、Ｍ３７はＯＳトランジスタであってもよいし、Ｓｉトランジスタでもよい。また、トランジスタＭ３６、Ｍ３７はｐチャネル型トランジスタでもよい。
図４Ｅに示すメモリセル３５は、ＤＲＡＭのメモリセルと同様の回路構成をもつ。メモリセル３５もメモリセル３１と同様に、原理的に書き換え回数の制限はなく、かつアナログ電位を保持することが可能なメモリ回路である。メモリセル３５は、トランジスタＭ３１、容量素子Ｃ２、ノードＳＮ２を有する。トランジスタＭ３１に代えて、トランジスタＭ３２又はトランジスタＭ３３を設けてもよい。
複数のＡＮＡ１１１をつないで複雑な機能を持たせた人工ニューラルネットワーク装置を構築することができる。また、複数のＡＮＡ１１１によって、ＦＰＧＡのような構成を持つ人工ニューラルネットワーク装置を構築することができる。この場合、ＡＮＡ１１１をロジックエレメントとみなして、ＡＮＡ１１１とＡＮＡ１１１とをプログラマブルなスイッチで電気的に接続すればよい。図５Ａにそのような構成をもつ電子装置の例を示す。
図５Ａに示す電子装置１０２は、複数のＡＮＡ１１１、及び、配線スイッチアレイ１４０を有する。配線スイッチアレイ１４０は、複数の配線スイッチを有する。図５Ｂに該配線スイッチの構成例を示す。
図５Ｂに示す配線スイッチ１４１は、プログラマブルな配線スイッチである。ノードＩＮにはＡＮＡ１１１の出力ノードが電気的に接続され、ノードＯＵＴには、別のＡＮＡ１１１の入力ノードが電気的に接続される。配線スイッチ１４１は、トランジスタＭ４１乃至トランジスタＭ４３、容量素子Ｃ４、ノードＳＮ４、配線１４４乃至配線１４６を有する。ノードＳＮ４の電位によって、ノードＩＮとノードＯＵＴとの間の導通状態が設定される。容量素子Ｃ４はノードＳＮ４の保持容量である。トランジスタＭ４１は、メモリセル３１のトランジスタＭ３１と同様に、ＯＳトランジスタであることが好ましい。これにより、配線スイッチ１４１の状態を長時間維持することができる。トランジスタＭ４１には、トランジスタＭ３２又はトランジスタＭ３３のようなバックゲートを有するトランジスタを適用してもよい。
本実施の形態の電子装置によって、人工ニューラルネットワークを構築することができる。本実施の形態の電子装置によって、例えば、音声認識や画像認識を行わせることができる。例えば、本実施の形態の電子装置で音声認識を行わせることで、音声による電子機器の入力や、操作を行うことができる。例えば、本実施の形態の電子装置で画像認識を行わせることで、電子装置を組み込んだ電子機器によって、顔や指紋に照合、手書き文字の入力、光学的文字認識を行うことが可能となる。
〔実施の形態２〕
本実施の形態では、電子装置の作製方法、構成例を説明する。さらに、電子装置を具備する電子機器等について説明する。
＜＜電子部品の作製方法例＞＞
図６Ａは電子部品の作製方法例を示すフローチャートである。電子部品は、トランジスタ等のデバイスの製造工程（前工程）、及び組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。図６Ａは後工程の一例を示す。図６Ａの後工程を経て完成した電子部品は、半導体パッケージ、ＩＣ用パッケージ、又はパッケージとも呼ばれる。電子部品は、端子取り出し方向や、端子の形状等に応じて、複数の規格や名称が存在する。そこで、ここでは、その一例について説明することとする。
まず、前工程を行い、素子基板を完成する（ステップＳ１）。次に、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数に分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着は樹脂やテープによって行えばよい。接着方法は製品に適した方法を選択すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。
ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。
＜＜電子部品の構成例＞＞
図６Ｂは電子部品の斜視模式図である。一例として、図６ＢはＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。図６Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を示している。回路部７００３には、例えば、実施の形態１の電子装置を構成する回路が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続される。完成した回路基板７００４は、電子機器に搭載される。
電子部品７０００は、各種のプロセッサに用いることができる。例えば、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、電波天文学における電波望遠鏡、及び車載用電子機器等といった幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。
その他に、電子部品７０００を用いることができる電子機器には、スマートフォン、携帯電話、携帯型を含むゲーム機、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル情報端末（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレット型、腕時計型、ネックレス型等）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、テレビジョン放送受信用チューナ、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。
電子部品７０００を搭載することで、電子機器は実施の形態１の電子装置の機能を持つことが可能となる。例えば、電子機器に音声認識機能を持たせることで、音声によって電子機器を操作することや、電子機器に情報を入力することが可能となる。あるいは、電子機器に画像認識機能を持たせることで、指紋、静脈、顔などによる照合や、手書き文字入力などが可能となる。このような電子機器の具体例を図７に示す。
図７Ａに示す携帯型ゲーム機２９００は、筐体２９０１、筐体２９０２、表示部２９０３、表示部２９０４、マイクロホン２９０５、スピーカー２９０６、操作キー２９０７等を有する。表示部２９０３は、入力装置としてタッチスクリーンが設けられており、スタイラス２９０８等により操作可能となっている。
図７Ｂに示す情報端末２９１０は、筐体２９１１に、表示部２９１２、マイク２９１７、スピーカー部２９１４、カメラ２９１３、外部接続部２９１６、及び操作用のボタン２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネル及びタッチスクリーンを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型ＰＣ、電子書籍端末等として用いることができる。
図７Ｃに示すノート型ＰＣ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、及びポインティングデバイス２９２４等を有する。
図７Ｄに示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作キー２９４４、レンズ２９４５、及び接続部２９４６等を有する。操作キー２９４４及びレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図７Ｅにバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、及び表示部２９５２等を有する。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板が用いられた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図７Ｆに腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作ボタン２９６５、入出力端子２９６６などを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作ボタン２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングステムにより、操作ボタン２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格に準拠する近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクタを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
図７Ｇに家庭用電気製品の一例として電気冷凍冷蔵庫を示す。電気冷凍冷蔵庫２９７０は、筐体２９７１、冷蔵室用扉２９７２、及び冷凍室用扉２９７３等を有する。
図７Ｈは、自動車の構成の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、及びライト２９８４等を有する。自動車２９８０に限らず、本実施の形態の電子部品は、船舶、航空機、２輪自動車にも組み込むことができる。
〔実施の形態３〕
本実施の形態では、ＯＳトランジスタのデバイス構造等について説明する。
＜＜トランジスタの構成例１＞＞
図８Ａはトランジスタ４００ａの上面図である。図８Ｂは、Ａ１−Ａ２線による図８Ａの断面図であり、図８Ｃは、Ａ３−Ａ４線による図８Ａの断面図である。なお、Ａ１−Ａ２線の方向をトランジスタ４００ａのチャネル長方向と呼び、Ａ３−Ａ４線の方向をトランジスタ４００ａのチャネル幅方向と呼ぶ場合がある。なお、図８Ａでは、図の明瞭化のために一部の要素を省いて図示している。図９Ａ等の上面図も図８Ａと同様である。
トランジスタ４００ａは基板４５０上に形成されている。トランジスタ４００ａは、絶縁膜４０１乃至絶縁膜４０８、導電膜４１１乃至導電膜４１４、導電膜４２１乃至導電膜４２４、金属酸化物４３１乃至金属酸化物４３３を有する。ここでは、金属酸化物４３１乃至金属酸化物４３３をまとめて、金属酸化物４３０と呼称する場合がある。
金属酸化物４３２は半導体であり、チャネル形成領域が設けられている。金属酸化物４３１と金属酸化物４３２とで金属酸化物の積層が形成される。積層は領域４４１、４４２を有する。領域４４１は、導電膜４２１と該積層とが接する領域に形成され、領域４４２は、導電膜４２３と該積層とが接する領域に形成される。該積層において、領域４４１、４４２は他の領域よりも抵抗率が低い低抵抗領域である。積層が領域４４１を有することで、導電膜４２１との間のコンタクト抵抗を低減させることが可能になる。同様に、積層が領域４４２を有することで、導電膜４２３との間のコンタクト抵抗を低減させることが可能になる。
導電膜４２１、４２２の積層、及び導電膜４２３、４２４の積層は、それぞれ、ソース電極又はドレイン電極を構成する。導電膜４２２は導電膜４２１よりも酸素を透過しにくい機能を有する。これにより、酸化による導電膜４２１の導電率の低下を防ぐことが可能になる。同様に、導電膜４２４は導電膜４２３よりも酸素を透過しにくい機能を有しているので、酸化による導電膜４２３の導電率の低下を防ぐことが可能になる。
導電膜４１１乃至導電膜４１３は、トランジスタ４００ａのゲート電極（フロントゲート電極）を構成する。導電膜４１１乃至導電膜４１３のゲート電極を構成している領域は、絶縁膜４０５などに形成された開口部４１５を埋めるように自己整合的に形成される。導電膜４１１、４１３は、導電膜４１２よりも酸素を透過しにくいことが好ましい。これにより、酸化による導電膜４１２の導電率の低下を防ぐことが可能になる。導電膜４１４はバックゲート電極を構成する。導電膜４１４は、場合によっては省略してもよい。
絶縁膜４０５乃至絶縁膜４０８は、トランジスタ４００ａの保護絶縁膜又は層間絶縁膜を構成する。特に、絶縁膜４０６はゲート絶縁膜を構成する。絶縁膜４０１乃至絶縁膜４０４は、トランジスタ４００ａの下地絶縁膜の機能を有する。特に、絶縁膜４０２乃至絶縁膜４０４は、バックゲート側のゲート絶縁膜の機能も有する。
図８Ｃに示すように、金属酸化物４３２の側面は、導電膜４１１に囲まれている。このようなデバイス構造をとることで、ゲート電極（導電膜４１１乃至導電膜４１３）の電界によって、金属酸化物４３２を電気的に取り囲むことができる。ゲート電極の電界によって、半導体を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４３２の全体（バルク）にチャネルが形成される。ｓ−ｃｈａｎｎｅｌ構造は、トランジスタのソース−ドレイン間に大電流を流すことができ、トランジスタのオン電流を高くすることができる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、プロセッサや、記憶装置等など微細化されたトランジスタが要求される半導体装置に適した構造といえる。トランジスタを微細化できるため、該トランジスタを有する半導体装置は、集積度の高い、高密度化された半導体装置とすることが可能となる。
図８Ｂに示すように、導電膜４１１乃至導電膜４１３の積層と導電膜４２２とは、絶縁膜４０５、４０６を間に介して、互いに重なる領域を有する。同様に、導電膜４１１乃至導電膜４１３の積層と導電膜４２４とは、絶縁膜４０５、４０６を間に介して、互いに重なる領域を有する。これらの領域は、ゲート電極と、ソース電極又はドレイン電極との間に生じた寄生容量として機能し、トランジスタ４００ａの動作速度を低下させる原因になり得る。トランジスタ４００ａは、比較的厚い絶縁膜４０５を設けることで、上述の寄生容量を低下させることが可能になる。絶縁膜４０５は、比誘電率の低い材料からなることが好ましい。
図９Ａは、トランジスタ４００ａのチャネル形成領域の拡大図である。図９Ａにおいて、導電膜４１１の底面が、絶縁膜４０６及び金属酸化物４３３を介して、金属酸化物４３２の上面と平行に面する領域の長さを、幅ＬＧとする。幅ＬＧは、トランジスタ４００ａのゲート電極の線幅を表す。また、図９Ａにおいて、導電膜４２１と導電膜４２３の間の長さを幅ＬＳＤとする。幅ＬＳＤは、トランジスタ４００ａのソース電極とドレイン電極との間の長さを表す。
幅ＬＳＤは最小加工寸法で決定されることが多い。図９Ａに示すように、幅ＬＧは、幅ＬＳＤよりも小さい。これは、トランジスタ４００ａのゲート電極の線幅を最小加工寸法よりも小さくすることが可能であることを示している。例えば、幅ＬＧは、５ｎｍ以上６０ｎｍ以下、好ましくは５ｎｍ以上３０ｎｍ以下とすることが可能になる。
図９Ａにおいて、導電膜４２１及び導電膜４２２の厚さの合計、又は、導電膜４２３及び導電膜４２４の厚さの合計を高さＨＳＤと表す。絶縁膜４０６の厚さを高さＨＳＤと同じか、それよりも小さくすることで、ゲート電極の電界をチャネル形成領域全体に印加することが可能になり好ましい。例えば、絶縁膜４０６の厚さは３０ｎｍ以下、好ましくは１０ｎｍ以下とする。
また、導電膜４２２と導電膜４１１の間に形成される寄生容量、及び、導電膜４２４と導電膜４１１の間に形成される寄生容量の大きさは、絶縁膜４０５の厚さに反比例する。例えば、絶縁膜４０５の厚さを絶縁膜４０６の厚さの３倍以上とする、好ましくは５倍以上とすることで、これらの寄生容量は無視できるほど小さくなり、トランジスタ４００ａの高周波特性が向上されるため好ましい。以下、トランジスタ４００ａの各構成要素について説明を行う。
＜金属酸化物＞
金属酸化物４３２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。金属酸化物４３２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、金属酸化物４３２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）又はスズ（Ｓｎ）などとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、マグネシウム（Ｍｇ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせてもよい。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。又は、元素Ｍは、例えば、金属酸化物のエネルギーギャップを大きくする機能を有する元素である。また、金属酸化物４３２は、亜鉛（Ｚｎ）を含むと好ましい。金属酸化物は、亜鉛を含むと結晶化しやすくなる場合がある。
ただし、金属酸化物４３２は、インジウムを含む酸化物半導体に限定されない。金属酸化物４３２は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物などの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであってもよい。
金属酸化物４３２は、例えば、エネルギーギャップが大きい酸化物半導体を用いる。金属酸化物４３２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。金属酸化物４３２には後述するＣＡＡＣ−ＯＳを用いることが好ましい。
例えば、金属酸化物４３１、４３３は、金属酸化物４３２を構成する金属元素を少なくとも１種類含むことが好ましい。これにより、金属酸化物４３１と金属酸化物４３２との界面、及び金属酸化物４３２と金属酸化物４３３との界面において、界面準位が形成されにくい。
なお、金属酸化物４３１がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。金属酸化物４３１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。
また、金属酸化物４３２がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％よりも高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％よりも高く、Ｍが６６ａｔｏｍｉｃ％未満とする。金属酸化物４３２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される金属酸化物４３２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。
また、金属酸化物４３３がＩｎ−Ｍ−Ｚｎ酸化物のとき、Ｉｎ及びＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％よりも高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％よりも高くする。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２、Ｉｎ：Ｍ：Ｚｎ＝１：３：４などが好ましい。また、金属酸化物４３３は、金属酸化物４３１と同種の金属酸化物を用いてもよい。
また、金属酸化物４３１又は金属酸化物４３３がインジウムを含まなくてもよい場合がある。例えば、金属酸化物４３１又は金属酸化物４３３が酸化ガリウムであってもよい。
＜エネルギーバンド構造＞
図９Ｂに示すエネルギーバンド構造図を用いて、金属酸化物４３１乃至金属酸化物４３３の積層により構成される金属酸化物４３０の機能及びその効果について説明する。図９Ｂは、図９ＡのＹ１−Ｙ２線で示した部位のエネルギーバンド構造を示している。Ｅｃ４０４、Ｅｃ４３１、Ｅｃ４３２、Ｅｃ４３３、Ｅｃ４０６は、それぞれ、絶縁膜４０４、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３、絶縁膜４０６の伝導帯下端のエネルギーを示している。
ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。
絶縁膜４０４、４０６は絶縁体であるため、Ｅｃ４０６及びＥｃ４０４は、Ｅｃ４３１、Ｅｃ４３２、及びＥｃ４３３よりも真空準位に近い（電子親和力が小さい）。
金属酸化物４３２は、金属酸化物４３１及び金属酸化物４３３よりも電子親和力の大きい金属酸化物を用いることが好ましい。例えば、金属酸化物４３２として、金属酸化物４３１及び金属酸化物４３３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは、０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい金属酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、金属酸化物４３３はインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。
トランジスタ４００ａにゲート電圧を印加すると、金属酸化物４３０において、電子親和力の大きい金属酸化物４３２にチャネルが形成される。このとき、電子は、金属酸化物４３１、４３３の中ではなく、金属酸化物４３２の中を主として移動する。そのため、金属酸化物４３１と絶縁膜４０４との界面、あるいは、金属酸化物４３３と絶縁膜４０６との界面に、電子の流れを阻害する界面準位が多く存在したとしても、トランジスタ４００ａのオン電流にはほとんど影響を与えない。金属酸化物４３１、４３３は絶縁膜のように機能する。
金属酸化物４３１と金属酸化物４３２の間には、金属酸化物４３１と金属酸化物４３２との混合領域が存在する場合がある。また、金属酸化物４３２と金属酸化物４３３の間には、金属酸化物４３２と金属酸化物４３３との混合領域とが存在する場合がある。混合領域は、界面準位密度が低くなる。そのため、金属酸化物４３１―４３３の積層は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
金属酸化物４３１と金属酸化物４３２との界面、あるいは、金属酸化物４３２と金属酸化物４３３との界面は、上述したように界面準位密度が小さいため、金属酸化物４３２中で電子の移動が阻害されることが少ないので、トランジスタ４００ａのオン電流を高くすることが可能になる。
例えば、トランジスタ４００ａ中の電子の移動は、チャネル形成領域の物理的な凹凸が大きい場合に阻害される。トランジスタ４００ａのオン電流を高くするためには、例えば、金属酸化物４３２の上面又は下面（被形成面、ここでは金属酸化物４３１の上面）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。
チャネルの形成される領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。例えば、金属酸化物４３２が酸素欠損（ＶＯとも表記。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶＯＨと表記する場合がある。ＶＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、金属酸化物４３２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。
例えば、金属酸化物４３２のある深さにおいて、又は、金属酸化物４３２のある領域において、二次イオン質量分析（ＳＩＭＳ）法で測定される水素濃度は、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下である。
金属酸化物４３２の酸素欠損を低減するために、例えば、絶縁膜４０４に含まれる過剰酸素を、金属酸化物４３１を介して金属酸化物４３２まで移動させる方法などがある。この場合、金属酸化物４３１は、酸素透過性を有する層（酸素を通過又は透過させる層）であることが好ましい。
金属酸化物４３２の厚さは１ｎｍ以上２０ｎｍ以下とすることができる。金属酸化物４３２の厚さはチャネル長に依存し、チャネル長が短いほど薄くでき、例えば１ｎｍ以上１５ｎｍ以下とすること、又は１ｎｍ上１０ｎｍ以下とすることができる。
金属酸化物４３１の厚さは５ｎｍ以上２００ｎｍ以下とすることができ、又は、１０ｎｍ以上１２０ｎｍ以下、又は２０ｎｍ以下１２０ｎｍ以上、又は、４０ｎｍ以上８０ｎｍ以下とすることができる。金属酸化物４３１は金属酸化物４３２よりも厚いことが好ましい。金属酸化物４３１を厚くすることで、隣接する絶縁体と金属酸化物４３１との界面からチャネル形成領域までの距離を離すことができる。
金属酸化物４３３の厚さは１ｎｍ以上１００ｎｍ以下とすることができ、又は、１ｎｍ以上５０ｎｍ以下、又は１ｎｍ以上１０ｎｍ以下とすることができる。また、トランジスタ４００ａのオン電流を高くするためには、金属酸化物４３３は金属酸化物４３１よりも薄い方が好ましい。
例えば、金属酸化物４３２と金属酸化物４３１との間に、例えば、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。また、金属酸化物４３２と金属酸化物４３３との間に、ＳＩＭＳによるシリコン濃度が、１×１０１６ａｔｏｍｓ／ｃｍ３以上１×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上２×１０１８ａｔｏｍｓ／ｃｍ３未満である領域を有する。
また、金属酸化物４３２の水素濃度を低減するために、金属酸化物４３１及び金属酸化物４３３の水素濃度を低減すると好ましい。金属酸化物４３１及び金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上、２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、５×１０１８ａｔｏｍｓ／ｃｍ３以下の水素濃度となる領域を有する。また、金属酸化物４３２の窒素濃度を低減するために、金属酸化物４３１及び金属酸化物４３３の窒素濃度を低減すると好ましい。金属酸化物４３１及び金属酸化物４３３は、ＳＩＭＳにおいて、１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上、１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以上５×１０１７ａｔｏｍｓ／ｃｍ３以下の窒素濃度となる領域を有する。
金属酸化物４３１乃至金属酸化物４３３の成膜は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法又はＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて行えばよい。
金属酸化物４３１、４３２を形成した後に、第１の加熱処理を行うと好ましい。第１の加熱処理は、２５０℃以上６５０℃以下、好ましくは４５０℃以上６００℃以下、さらに好ましくは５２０℃以上５７０℃以下で行えばよい。第１の加熱処理は、不活性ガス雰囲気、又は酸化性ガスを１０ｐｐｍ以上、１％以上もしくは１０％以上含む雰囲気で行う。第１の加熱処理は減圧状態で行ってもよい。又は、第１の加熱処理は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上、１％以上又は１０％以上含む雰囲気で加熱処理を行ってもよい。第１の加熱処理によって、金属酸化物４３１、４３２の結晶性を高めることや、水素や水などの不純物を除去することが可能になる。
図９は金属酸化物４３０が３層構造の例であるが、これに限定されない。例えば、金属酸化物４３０を金属酸化物４３１又は金属酸化物４３３のない２層構造とすることができる。又は、金属酸化物４３０の上、下、あるいは層中の少なくとも一箇所に、金属酸化物４３１乃至金属酸化物４３３として例示した金属酸化物の単層、又は積層を設けて、ｎ層構造（ｎは３よりも大きな整数）とすることもできる。
＜基板＞
基板４５０としては、例えば、絶縁体基板、半導体基板又は導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、又は炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。又は、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体又は半導体が設けられた基板、半導体基板に導電体又は絶縁体が設けられた基板、導電体基板に半導体又は絶縁体が設けられた基板などがある。又は、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、整流素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板４５０として、可撓性基板を用いてもよい。なお、可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板４５０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。また、基板４５０として、繊維を編みこんだシート、フィルム又は箔などを用いてもよい。また、基板４５０は伸縮性を有してもよい。また、基板４５０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよいし、元の形状に戻らない性質を有してもよい。基板４５０の厚さは、例えば、５μｍ以上７００μｍ以下であればよく、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下である。基板４５０を薄くすると、半導体装置を軽量化することができる。また、基板４５０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板４５０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
基板４５０に適用できる可撓性基板は、例えば、金属、合金、樹脂もしくはガラス、又はそれらの繊維などでなる基板である。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、又は１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可撓性基板である基板４５０として好適である。
＜下地絶縁膜＞
絶縁膜４０１は、基板４５０と導電膜４１４を電気的に分離させる機能を有する。絶縁膜４０１又は絶縁膜４０２は、単層構造又は積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。また、絶縁膜４０２として、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）、若しくはシラン等と、酸素若しくは亜酸化窒素等とを反応させて形成した段差被覆性の良い酸化シリコンを用いてもよい。また、絶縁膜４０２の上面の平坦性を高めるために、絶縁膜４０２の成膜後にＣＭＰ法等を用いた平坦化処理を行ってもよい。
なお、本明細書等において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。
絶縁膜４０４は、酸化物を含むことが好ましい。特に加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁膜４０４から脱離した酸素は金属酸化物４３０に供給され、金属酸化物４３０の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。
化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、又は１００℃以上５００℃以下であることが好ましい。
絶縁膜４０４は、金属酸化物４３０に酸素を供給することができる酸化物を含むことが好ましい。例えば、酸化シリコン又は酸化窒化シリコンを含む材料を用いることが好ましい。又は、絶縁膜４０４として、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の金属酸化物を用いてもよい。絶縁膜４０４に酸素を過剰に含有させるためには、例えば酸素雰囲気下にて絶縁膜４０４の成膜を行えばよい。又は、成膜後の絶縁膜４０４に酸素を導入して酸素を過剰に含有する領域を形成してもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁膜４０４に、酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、例えば酸素、亜酸化窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。又は、水素等を含ませてもよい。例えば、二酸化炭素、水素及びアルゴンの混合ガスを用いるとよい。また、絶縁膜４０４の上面の平坦性を高めるために、絶縁膜４０４を成膜した後、ＣＭＰ法等を用いた平坦化処理を行ってもよい。
絶縁膜４０３は、絶縁膜４０４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。具体的には、絶縁膜４０３によって、絶縁膜４０４に含まれる酸素が導電膜４１４に含まれる金属と結びつくことを防いでいる。絶縁膜４０３は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜４０３を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０３は、例えば、窒化物、窒化酸化物、酸化物、又は酸化窒化物を含む絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。
トランジスタ４００ａは、電荷捕獲層に電子を注入することで、しきい値電圧を制御することが可能になる。電荷捕獲層は、絶縁膜４０２又は絶縁膜４０３に設けることが好ましい。例えば、絶縁膜４０３を酸化ハフニウム、酸化アルミニウム、酸化タンタル、アルミニウムシリケート等で形成することで、電荷捕獲層として機能させることができる。
＜バックゲート電極、ゲート電極、ソース電極、及びドレイン電極＞
導電膜４１１乃至導電膜４１４、導電膜４２１乃至導電膜４２４は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
また、導電膜４２１乃至導電膜４２４には、酸化イリジウム、酸化ルテニウム、ストロンチウムルテナイトなど、貴金属を含む導電性酸化物を用いることが好ましい。これらの導電性酸化物は、酸化物半導体と接しても酸化物半導体から酸素を奪うことが少なく、酸化物半導体の酸素欠損を作りにくい。
＜低抵抗領域＞
領域４４１、４４２は、例えば、導電膜４２１、４２３が、金属酸化物４３１、４３２の酸素を引き抜くことで形成される。酸素の引き抜きは、高い温度で加熱するほど起こりやすい。トランジスタ４００ａの作製工程には、いくつかの加熱工程があることから、領域４４１、４４２には酸素欠損が形成される。また、加熱により該酸素欠損のサイトに水素が入りこみ、領域４４１、４４２に含まれるキャリア濃度が増加する。その結果、領域４４１、４４２が低抵抗化する。
＜ゲート絶縁膜＞
絶縁膜４０６は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁膜４０６は、酸化ガリウム、酸化ハフニウム、アルミニウム及びハフニウムを有する酸化物、アルミニウム及びハフニウムを有する酸化窒化物、シリコン及びハフニウムを有する酸化物、又はシリコン及びハフニウムを有する酸化窒化物などで形成することが好ましい。
絶縁膜４０６は、酸化シリコン又は酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムを金属酸化物４３３側に有することで、酸化シリコン又は酸化窒化シリコンに含まれるシリコンが、金属酸化物４３２に混入することを抑制することができる。
例えば、酸化シリコン又は酸化窒化シリコンを金属酸化物４３３側に有することで、酸化アルミニウム、酸化ガリウム又は酸化ハフニウムと、酸化シリコン又は酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
＜層間絶縁膜、保護絶縁膜＞
絶縁膜４０５は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁膜４０５は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン又は樹脂などを有することが好ましい。又は、絶縁膜４０５は、酸化シリコン又は酸化窒化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート又はアクリルなどがある。
絶縁膜４０７は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングする機能を有する。絶縁膜４０７を設けることで、金属酸化物４３０からの酸素の外部への拡散と、外部から金属酸化物４３０への水素、水等の入り込みを防ぐことができる。絶縁膜４０７は、例えば、窒化物、窒化酸化物、酸化物又は酸化窒化物を有する絶縁物で形成することができる。該絶縁物としては、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等がある。酸化アルミニウム膜は、水素、水分などの不純物、及び酸素の両方に対して膜を透過させない遮断効果が高いので絶縁膜４０７に適用するのに好ましい。
絶縁膜４０７は、スパッタリング法、ＣＶＤ法など酸素を含むプラズマを用いて成膜することで、絶縁膜４０５、４０６の側面及び表面に、酸素を添加することが可能になる。また、絶縁膜４０７を成膜した後、何れかのタイミングにおいて、第２の加熱処理を行うことが好ましい。第２の加熱処理によって、絶縁膜４０５、４０６に添加された酸素が、絶縁膜中を拡散し、金属酸化物４３０に到達し、金属酸化物４３０の酸素欠損を低減することが可能になる。
絶縁膜４０７は、酸素をブロックする機能を有し、酸素が絶縁膜４０７より上方に拡散することを防ぐ。同様に、絶縁膜４０３は、酸素をブロックする機能を有し、酸素が絶縁膜４０３より下方に拡散することを防ぐ。
なお、第２の加熱処理は、絶縁膜４０５、４０６に添加された酸素が金属酸化物４３０まで拡散する温度で行えばよい。例えば、第１の加熱処理についての記載を参照することができる。又は、第２の加熱処理は、第１の加熱処理よりも低い温度が好ましい。第１の加熱処理と第２の加熱処理の温度差は、２０℃以上１５０℃以下であればよく、好ましくは４０℃以上１００℃以下である。これにより、絶縁膜４０４から余分に酸素が放出することを抑えることができる。なお、第２の加熱処理は、同等の加熱処理を各層の成膜時の加熱によって兼ねることができる場合、行わなくてもよい場合がある。このように、金属酸化物４３０は、絶縁膜４０７の成膜及び第２の加熱処理によって、上下方向から酸素が供給されることが可能になる。また、Ｉｎ−Ｍ−Ｚｎ酸化物など、酸化インジウムを含む膜を絶縁膜４０７として成膜することで、絶縁膜４０５、４０６に酸素を添加してもよい。
絶縁膜４０８には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上含む絶縁体を用いることができる。また、絶縁膜４０８には、ポリイミド樹脂等の絶縁膜４０５に用いることができる樹脂を用いることもできる。また、絶縁膜４０８は上記材料の積層であってもよい。
＜＜トランジスタの構成例２＞＞
図８に示すトランジスタ４００ａは、導電膜４１４及び絶縁膜４０２、４０３を省略してもよい。その場合の例を図１０に示す。図１０Ａはトランジスタ４００ｂの上面図である。図１０Ｂは図１０ＡのＡ１−Ａ２線断面図であり、図１０Ｃは図１０ＡのＡ３−Ａ４線断面図である。
＜＜トランジスタの構成例３＞＞
図８に示すトランジスタ４００ａにおいて、導電膜４２１、４２３は、ゲート電極（導電膜４１１乃至４１３）と重なる部分の膜厚を薄くしてもよい。その場合の例を図１１に示す。図１１Ａはトランジスタ４００ｃの上面図である。図１１Ｂは図１１ＡのＡ１−Ａ２線断面図であり、図１１ＣはＡ３−Ａ４線断面図である。
図１１Ｂに示すように、トランジスタ４００ｃでは、ゲート電極と重なる部分の導電膜４２１が薄膜化され、その上を導電膜４２２が覆っている。同様に、ゲート電極と重なる部分の導電膜４２３が薄膜化され、その上を導電膜４２４が覆っている。このような構成とすることで、ゲート電極とソース電極との間の距離、又は、ゲート電極とドレイン電極との間の距離を長くすることが可能になり、ゲート電極とソース電極及びドレイン電極との間に形成される寄生容量を低減することが可能になる。その結果、高速動作が可能なトランジスタを得ることが可能になる。
＜＜トランジスタの構成例４＞＞
図１２Ａはトランジスタ４００ｄの上面図である。図１２Ｂは図１２ＡのＡ１−Ａ２線断面図であり、図１２ＣはＡ３−Ａ４線断面図である。トランジスタ４００ｄもトランジスタ４００ａ等と同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｄでは、ゲート電極を構成する導電膜４１２の側面に接して、絶縁膜４０９が設けられている。絶縁膜４０９及び導電膜４１２が絶縁膜４０７及び絶縁膜４０８に覆われている。絶縁膜４０９はトランジスタ４００ｄのサイドウォール絶縁膜として機能する。トランジスタ４００ｄもトランジスタ４００ａと同様に、ゲート電極を導電膜４１１乃至導電膜４１３の積層としてもよい。
絶縁膜４０６及び導電膜４１２は、少なくとも一部が導電膜４１４及び金属酸化物４３２と重なる。導電膜４１２のチャネル長方向の側面端部と絶縁膜４０６のチャネル長方向の側面端部は概略一致していることが好ましい。ここで、絶縁膜４０６はトランジスタ４００ｄのゲート絶縁膜として機能し、導電膜４１２はトランジスタ４００ｄのゲート電極として機能する。
金属酸化物４３２は、金属酸化物４３３及び絶縁膜４０６を介して導電膜４１２と重なる領域を有する。金属酸化物４３１の外周が金属酸化物４３２の外周と概略一致し、金属酸化物４３３の外周が金属酸化物４３１及び金属酸化物４３２の外周よりも外側に位置することが好ましい。ここでは、金属酸化物４３３の外周が金属酸化物４３１の外周よりも外側に位置する形状となっているが、本実施の形態に示すトランジスタはこれに限定されない。例えば、金属酸化物４３１の外周が金属酸化物４３３の外周より外側に位置してもよいし、金属酸化物４３１の側面端部と、金属酸化物４３３の側面端部とが概略一致する形状としてもよい。
図１２Ｄに図１２Ｂの部分拡大図を示す。図１２Ｄに示すように、金属酸化物４３０には、領域４６１ａ、４６１ｂ、４６１ｃ、４６１ｄ及び４６１ｅが形成されている。領域４６１ｂ乃至領域４６１ｅは、領域４６１ａと比較してドーパントの濃度が高く、低抵抗化されている。さらに、領域４６１ｂ及び領域４６１ｃは、領域４６１ｄ及び領域４６１ｅと比較して水素の濃度が高く、より低抵抗化されている。例えば、領域４６１ａは、領域４６１ｂ又は領域４６１ｃのドーパントの最大濃度に対して、５％以下の濃度の領域、２％以下の濃度の領域、又は１％以下の濃度の領域とすればよい。なお、ドーパントを、ドナー、アクセプター、不純物又は元素と言い換えてもよい。
図１２Ｄに示すように、金属酸化物４３０において、領域４６１ａは導電膜４１２と概ね重なる領域であり、領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、領域４６１ａを除いた領域である。領域４６１ｂ及び領域４６１ｃにおいては、金属酸化物４３３の上面が絶縁膜４０７と接する。領域４６１ｄ及び領域４６１ｅにおいては、金属酸化物４３３の上面が絶縁膜４０９又は絶縁膜４０６と接する。つまり、図１２Ｄに示すように、領域４６１ｂと領域４６１ｄの境界は、絶縁膜４０７と絶縁膜４０９の側面端部の境界と重なる部分である。領域４６１ｃと領域４６１ｅの境界についても同様である。ここで、領域４６１ｄ及び領域４６１ｅの一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）の一部と重なることが好ましい。例えば、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部は、導電膜４１２の側面端部より距離ｄだけ導電膜４１２の内側に位置することが好ましい。このとき、絶縁膜４０６の膜厚Ｈ４０６及び距離ｄは、０．２５Ｈ４０６＜ｄ＜Ｈ４０６を満たすことが好ましい。
このように、金属酸化物４３０の導電膜４１２と重なる領域の一部に領域４６１ｄ及び領域４６１ｅが形成される。これにより、トランジスタ４００ｄのチャネル形成領域と抵抗化された領域４６１ｄ及び領域４６１ｅが接し、領域４６１ｄ及び領域４６１ｅと、領域４６１ａとの間に、高抵抗のオフセット領域が形成されないため、トランジスタ４００ｄのオン電流を増大させることができる。さらに、領域４６１ｄ及び領域４６１ｅのチャネル長方向の側面端部が上記の範囲を満たして形成されることで、領域４６１ｄ及び領域４６１ｅがチャネル形成領域に対して深く形成されすぎて常に導通状態になってしまうことも防ぐことができる。
領域４６１ｂ、領域４６１ｃ、領域４６１ｄ及び領域４６１ｅは、イオン注入法などのイオンドーピング処理により形成される。このため、図１２Ｄに示すように、領域４６１ｄと領域４６１ａの境界は、金属酸化物４３３の上面から金属酸化物４３１の下面方向に深くなるにしたがって、領域４６１ｄと領域４６１ｂの境界に近づく場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜４１２の最も内側に近い、領域４６１ｄと領域４６１ａの境界と、導電膜４１２の一点鎖線Ａ１−Ａ２方向におけるＡ１側の側面端部との距離とする。同様に、領域４６１ｅと領域４６１ａの境界が、金属酸化物４３３上面から金属酸化物４３１の下面方向に深くなるにしたがって、領域４６１ｅと領域４６１ｃの境界に近づく場合がある。このときの距離ｄは、一点鎖線Ａ１−Ａ２方向において導電膜４１２の最も内側に近い、領域４６１ｅと領域４６１ａの境界と、導電膜４１２の一点鎖線Ａ１−Ａ２方向におけるＡ２側の側面端部との距離とする。
この場合、例えば、金属酸化物４３１中に形成される領域４６１ｄ及び領域４６１ｅが導電膜４１２と重なる領域に形成されない場合がある。この場合、金属酸化物４３１又は金属酸化物４３２に形成される領域４６１ｄ及び領域４６１ｅの少なくとも一部が導電膜４１２と重なる領域に形成されることが好ましい。
また、金属酸化物４３１、金属酸化物４３２及び金属酸化物４３３の絶縁膜４０７との界面近傍に低抵抗領域４５１及び低抵抗領域４５２が形成されることが好ましい。低抵抗領域４５１及び低抵抗領域４５２は、絶縁膜４０７に含まれる元素の少なくとも一が含まれる。低抵抗領域４５１及び低抵抗領域４５２の一部が、金属酸化物４３２の導電膜４１２と重なる領域（チャネル形成領域）と概略接するか、当該領域の一部と重なることが好ましい。
また、金属酸化物４３３は絶縁膜４０７と接する領域が大きいため、低抵抗領域４５１及び低抵抗領域４５２は金属酸化物４３３に形成されやすい。金属酸化物４３３における低抵抗領域４５１と低抵抗領域４５２は、金属酸化物４３３の低抵抗領域４５１及び低抵抗領域４５２ではない領域（例えば、金属酸化物４３３の導電膜４１２と重なる領域）よりも、絶縁膜４０７に含まれる元素の濃度が高い。
領域４６１ｂ中に低抵抗領域４５１が形成され、領域４６１ｃ中に低抵抗領域４５２が形成される。金属酸化物４３０の理想的な構造は、例えば、添加元素の濃度が最も高い領域が低抵抗領域４５１、４５２であり、次に濃度が高い領域が、領域４６１ｂ、領域４６１ｃの低抵抗領域４５１、４５２を含まない領域であり、濃度が最も低い領域が領域４６１ａであることである。添加元素とは、領域４６１ｂ、４６１ｃを形成するためのドーパント、及び低抵抗領域４５１、４５２に絶縁膜４０７から添加される元素が該当する。
なおトランジスタ４００ｄでは低抵抗領域４５１、４５２が形成される構成としているが、本実施の形態に示すトランジスタは限られるものではない。例えば、領域４６１ｂ及び領域４６１ｃの抵抗が十分低い場合、低抵抗領域４５１及び低抵抗領域４５２を形成する必要はない。
＜＜トランジスタの構成例５＞＞
図１３にトランジスタの構成の一例を示す。図１３Ａはトランジスタ４００ｅを示す上面図である。図１３Ｂは、図１３Ａのｙ１−ｙ２線断面図であり、図１３Ｃはｘ１−ｘ２線断面図であり、図１３Ｄはｘ３−ｘ４線断面図である。
トランジスタ４００ｅもトランジスタ４００ａ同様に、ｓ−ｃｈａｎｎｅｌ構造のトランジスタである。トランジスタ４００ｅには、導電膜４７１、導電膜４７２が設けられている。導電膜４７１、４７２は、それぞれ、ソース電極又はドレイン電極として機能する。トランジスタ４００ａと同様に、ゲート電極を導電膜４１１乃至導電膜４１３の積層としてもよい。
金属酸化物４３０は、金属酸化物４３１、金属酸化物４３２、金属酸化物４３３の順に積層している部分を有する。導電膜４７１、４７２は、金属酸化物４３１及び金属酸化物４３２とでなる積層上に設けられている。金属酸化物４３３は、金属酸化物４３１、４３２、及び導電膜４７１、４７２を覆うように形成されている。絶縁膜４０６は金属酸化物４３３を覆っている。ここでは、金属酸化物４３３と絶縁膜４０６は同じマスクを用いてエッチングされている。
導電膜４７１、４７２は、金属酸化物４３１と金属酸化物４３２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電膜４７１、４７２は、金属酸化物４３１及び金属酸化物４３２の側面に接する領域を有していない。例えば、次のような工程を経て、金属酸化物４３１、４３２、導電膜４７１、４７２を作製することができる。金属酸化物４３１、４３２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層又は積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、金属酸化物４３１と金属酸化物４３２の積層を形成する。次に、ハードマスクをエッチングして、導電膜４７１、４７２を形成する。
〔実施の形態４〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとを積層したデバイス構造を持つ電子装置について説明する。ここでは、一例として、実施の形態１の電子装置のデバイス構造の一例を示す。
図１４Ａ、図１４Ｂは電子装置のデバイス構造を示す断面図であり、代表的に、回路１３（トランジスタＭ２、Ｍ４、容量素子Ｃ１）を示している。図１４Ａは、電子装置１００を構成するトランジスタのチャネル長方向の断面図であり、図１４Ｂは、トランジスタのチャネル幅方向の断面図である。なお、図１４Ａ、図１４Ｂは電子装置１００のデバイス構造を示すものであり、電子装置１００を構成するトランジスタの向きは、図示の通りではない場合がある。
電子装置１００は、下から順に、層７８１乃至７８９を有する。層７８１は、基板７００と、基板７００に形成されたトランジスタＭ２と、素子分離層７０１と、プラグ７１０、７１１などの複数のプラグを有する。層７８１はトランジスタＭ２等のＳｉトランジスタが形成される素子層である。
基板７００としては、シリコンや炭化シリコンからなる単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムからなる化合物半導体基板や、ＳＯＩ基板などを用いることができる。また、基板７００として、例えば、ガラス基板、石英基板、プラスチック基板、金属基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどを用いてもよい。また、ある基板を用いて半導体素子を形成し、その後、別の基板に半導体素子を転置してもよい。ここでは、一例として、基板７００に単結晶シリコンウエハを用いた例を示している。
図１５に、トランジスタＭ２の構成例を示す。図１５ＡはトランジスタＭ２のチャネル長方向の断面図を示し、図１５ＢはトランジスタＭ２のチャネル幅方向の断面図を示している。トランジスタＭ２は、ウェル１７９２に設けられたチャネル形成領域１７９３と、低濃度不純物領域１７９４及び高濃度不純物領域１７９５（これらを合わせて単に不純物領域とも呼ぶ）と、該不純物領域に接して設けられた導電性領域１７９６と、チャネル形成領域１７９３上に設けられたゲート絶縁膜１７９７と、ゲート絶縁膜１７９７上に設けられたゲート電極１７９０と、ゲート電極１７９０の側面に設けられた側壁絶縁層１７９８、側壁絶縁層１７９９とを有する。なお、導電性領域１７９６には、金属シリサイド等を用いてもよい。
トランジスタＭ２のチャネル形成領域１７９３は凸形状を有し、その側面及び上面に沿ってゲート絶縁膜１７９７及びゲート電極１７９０が設けられている。このようなデバイス構造をもつトランジスタはＦＩＮ型トランジスタと呼ばれている。ここでは、基板７００の一部を加工して、凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体層を形成してもよい。
なお、トランジスタＭ２は、ＦＩＮ型トランジスタに限定されない。例えば、図１５Ｃ、図１５Ｄに示すようなプレーナー型トランジスタでもよい。図１５Ｃは、トランジスタＭ２のチャネル長方向の断面図であり、図１５ＤはトランジスタＭ２のチャネル幅方向の断面図である。
層７８２は、配線７３０、７３１などの複数の配線を有する。層７８３は、プラグ７１２、７１３などの複数のプラグと、複数の配線（図示せず）とを有する。
層７８４は、絶縁膜７０２乃至絶縁膜７０５と、トランジスタＭ４と、プラグ７１４、７１５などの複数のプラグとを有する。層７８４は、トランジスタＭ４等のＯＳトランジスタが形成されている素子層である。ここでは、トランジスタＭ４はトランジスタ４００ｃ（図１１）と同様のデバイス構造を有する。
層７８５は、配線７３２、７３３などの複数の配線を有する。層７８６は、プラグ７１６などの複数のプラグ、及び複数の配線（図示せず）を有する。層７８７は、配線７３４などの複数の配線を有する。層７８８は、容量素子Ｃ１、及びプラグ７１７などの複数のプラグを有する。層７８８は回路１３の容量素子Ｃ１が形成される素子層である。容量素子Ｃ１は電極７５１、電極７５２及び絶縁膜７５３を有する。層７８９は、配線７３５などの複数の配線を有する。
絶縁膜７０４、７０５は、水素、水等に対するブロッキング効果を有することが好ましい。水、水素等は酸化物半導体中にキャリアを生成する要因の一つであるので、水素、水等に対するブロッキング層を設けることにより、トランジスタＭ４の信頼性を向上させることが可能になる。水素、水等に対するブロッキング効果を有する絶縁物には、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、イットリア安定化ジルコニア（ＹＳＺ）等がある。
配線７３０乃至配線７３５、及び、プラグ７１０乃至プラグ７１７には、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）の低抵抗材料からなる単体、もしくは合金、又はこれらを主成分とする化合物を含む導電膜の単層又は積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。
図１４において、符号及びハッチングパターンが与えられていない領域は、絶縁体で構成されている。上記絶縁体には、酸化アルミニウム、窒化酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどから選ばれた一種以上の材料を含む絶縁体を用いることができる。また、当該領域には、ポリイミド樹脂、ポリアミド樹脂、アクリル樹脂、シロキサン樹脂、エポキシ樹脂、フェノール樹脂等の樹脂を用いることもできる。
〔実施の形態５〕
本実施の形態は、酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体には、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体等がある。別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体には、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体及びｎｃ−ＯＳ等がある。
一般的に、非晶質構造は、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない等といわれている。すなわち、安定な酸化物半導体は、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体は、完全な非晶質酸化物半導体と呼べない。一方、ａ−ｌｉｋｅ ＯＳは等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ ＯＳは物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
（ＸＲＤ）
ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、回折角（２θ）が３１°近傍にピークが現れる。このピークがＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、又は上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても明瞭なピークが観察されない。単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属される６本のピークが観察される。従って、ＸＲＤを用いた構造解析によって、ＣＡＡＣ−ＯＳはａ軸及びｂ軸の配向が不規則であることが確認できる。
（電子回折）
例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面又は上面に略垂直な方向を向いていることがわかる。試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが現れる。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれる結晶部のａ軸及びｂ軸は配向性を有さないことが確認できる。
（高分解能ＴＥＭ像）
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（ＴＥＭ像ともいう。）を観察すると、複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像であっても結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いることが好ましい。ここでは、球面収差補正機能を用いた高分解能ＴＥＭ像を、Ｃｓ補正高分解能ＴＥＭ像と呼ぶ。
試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像によって、金属原子が層状に配列している領域である結晶部を確認することができる。大きさが１ｎｍ以上の結晶部や、３ｎｍ以上の結晶部があることが確認されている。したがって、結晶部を、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。結晶部は、ＣＡＡＣ−ＯＳの被形成面又は上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面又は上面と平行となる。
試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を画像処理することで、結晶部が六角形状であることが確認できる。なお、結晶部の形状は、正六角形状とは限らず、非正六角形状である場合が多い。なお、画像処理の方法は次の以下のとおりである。
Ｃｓ補正高分解能ＴＥＭ像を高速フーリエ（ＦＦＴ）変換処理することでＦＦＴ像を取得する。取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理をする。マスク処理したＦＦＴ像を逆高速フーリエ変換（ＩＦＦＴ）処理して、像（ＦＦＴフィルタリング像）を取得する。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であるため、格子配列を示している。
取得したＦＦＴフィルタリング像からは、明確な結晶粒界は確認されていない。歪んだ六角形の結晶部が存在するのは、格子配列を歪ませることによって結晶粒界の形成を抑制しているためであることがわかる。これは、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化すること等によって、ＣＡＡＣ−ＯＳは歪みを許容することができるためと考えられる。
以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数の結晶部（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成等によって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損等）の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素等がある。例えば、シリコン等の、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケル等の重金属、アルゴン、二酸化炭素等は、原子半径（又は分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
酸化物半導体が不純物や欠陥を有する場合、光や熱等によって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。例えば、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。
不純物及び酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０１１個／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０個／ｃｍ３未満であり、１×１０−９個／ｃｍ３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性又は実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。
＜ｎｃ−ＯＳ＞
（ＸＲＤ）
例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、リング状の回折パターンが観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させると、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
（高分解能ＴＥＭ像）
ｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像では、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを確認することができる。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。高分解能ＴＥＭ像では、ｎｃ−ＯＳの結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおける結晶部と起源を同じくする可能性がある。そのため、ｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。結晶部（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、又はＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
ｎｃ−ＯＳの構造は、非晶質酸化物半導体よりも規則性が高い。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低い。ただし、ｎｃ−ＯＳは異なる結晶部間で結晶方位に規則性が見られないため、ｎｃ−ＯＳはＣＡＡＣ−ＯＳと比べて欠陥準位密度が高い。
＜ａ−ｌｉｋｅ ＯＳ＞
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。例えば、ａ−ｌｉｋｅ ＯＳの構造の規則性は、ｎｃ−ＯＳよりも低いが、非晶質酸化物半導体よりも高い。ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、不安定な構造である。また、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて密度が低い。これは、ａ−ｌｉｋｅ ＯＳが鬆（低密度領域）を有するためである。鬆は高分解能断面ＴＥＭ像によって確認することができる。
ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。密度が単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
例えば、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体の場合、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満であり、ｎｃ−ＯＳの密度及びＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。例えば、組成の異なる単結晶を組み合わせる割合を踏まえて、これら単結晶の密度の加重平均を算出すればよい。なお、可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。
以上のように、酸化物半導体は様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタ等の半導体デバイスに用いられる酸化物半導体膜は、例えば、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳ、ａ−ｌｉｋｅ ＯＳ、又は非晶質酸化物半導体でなる単層膜でもよいし、異なる構造の酸化物半導体で構成される積層膜であってもよい。
以下に、本明細書等に関する事項を示す。本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。又は、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」又は「第３」に置き換えて、本発明の一形態を説明することができる。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
電圧は、ある電位と、基準の電位（例えば接地電位又はソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、接地電位（ＧＮＤ）と記載されていても、必ずしも０Ｖを意味しない場合もある。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書等において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
また、本明細書等において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。
１０、１１、１３ 回路
３０―３５ メモリセル
１００―１０２ 電子装置
１１１ 人工ニューラルアレイ（ＡＮＡ）
１１２ 行デコーダ
１１３ 列デコーダ
１１４ 入力回路
１１５ 出力回路
１１６ アナログ信号処理回路
１３０ メモリ
１３１ メモリセルアレイ
１３２ 行デコーダ
１３３ 列デコーダ
１４０ 配線スイッチアレイ
１４１ 配線スイッチ
１４４―１４６ 配線

Claims (1)

  1. 第１回路と、
    第２回路と、
    第１乃至第６配線と、を有し、
    前記第１回路は第１トランジスタ、第２トランジスタ、及び容量素子を有し、
    前記第２回路は第３トランジスタを有し、
    前記第１トランジスタのゲートは前記第１配線と電気的に接続され、
    前記第１トランジスタの第１端子は前記第２配線と電気的に接続され、
    前記第１トランジスタの第２端子は前記第２トランジスタのゲートと電気的に接続され、
    前記容量素子の第１端子は前記第３配線と電気的に接続され、
    前記容量素子の第２端子は前記第２トランジスタの前記ゲートと電気的に接続され、
    前記第２トランジスタの第１端子は前記第４配線と電気的に接続され、
    前記第３トランジスタのゲートは前記第３配線と電気的に接続され、
    前記第３トランジスタの第１端子は前記第５配線と電気的に接続され、
    前記第２トランジスタの第２端子は、前記第６配線と電気的に接続され、
    前記第３トランジスタの第２端子は、前記第６配線と電気的に接続され、
    前記第４配線に流れる電流と、前記第５配線に流れる電流と、の両方を用いて、前記第２トランジスタの前記ゲートの電位の修正量を算出する機能を有する、電子装置。
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Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102084378B1 (ko) 2015-10-23 2020-03-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 기기
US20170118479A1 (en) 2015-10-23 2017-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
WO2017153864A1 (en) 2016-03-10 2017-09-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2017158466A1 (en) 2016-03-18 2017-09-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and system using the same
US9934826B2 (en) 2016-04-14 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2017207747A (ja) 2016-05-17 2017-11-24 株式会社半導体エネルギー研究所 表示システムおよび移動体
WO2018002774A1 (en) 2016-06-29 2018-01-04 Semiconductor Energy Laboratory Co., Ltd. Electronic device, operation method of the electronic device, and moving vehicle
US10504204B2 (en) 2016-07-13 2019-12-10 Semiconductor Energy Laboratory Co., Ltd. Electronic device
KR102322723B1 (ko) 2016-08-03 2021-11-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 촬상 장치, 촬상 모듈, 전자 기기, 및 촬상 시스템
WO2018069785A1 (en) 2016-10-12 2018-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and system using the same
JP2018106608A (ja) * 2016-12-28 2018-07-05 株式会社半導体エネルギー研究所 半導体装置
JP7073090B2 (ja) * 2016-12-28 2022-05-23 株式会社半導体エネルギー研究所 ニューラルネットワークを利用したデータ処理装置、電子部品、および電子機器
TWI748035B (zh) 2017-01-20 2021-12-01 日商半導體能源硏究所股份有限公司 顯示系統及電子裝置
US11509918B2 (en) 2017-01-26 2022-11-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and electronic device
WO2018138603A1 (en) * 2017-01-26 2018-08-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device including the semiconductor device
JP2018129046A (ja) * 2017-02-08 2018-08-16 株式会社半導体エネルギー研究所 Ａｉシステム
JP6981760B2 (ja) * 2017-03-10 2021-12-17 株式会社半導体エネルギー研究所 半導体装置
JPWO2018163005A1 (ja) 2017-03-10 2020-01-23 株式会社半導体エネルギー研究所 タッチパネルシステム、電子機器および半導体装置
JP6668282B2 (ja) * 2017-03-21 2020-03-18 キオクシア株式会社 半導体記憶装置
WO2018185585A1 (ja) * 2017-04-03 2018-10-11 株式会社半導体エネルギー研究所 表示装置、入出力装置、情報処理装置
US11615297B2 (en) 2017-04-04 2023-03-28 Hailo Technologies Ltd. Structured weight based sparsity in an artificial neural network compiler
US11551028B2 (en) 2017-04-04 2023-01-10 Hailo Technologies Ltd. Structured weight based sparsity in an artificial neural network
US10387298B2 (en) 2017-04-04 2019-08-20 Hailo Technologies Ltd Artificial neural network incorporating emphasis and focus techniques
US11544545B2 (en) 2017-04-04 2023-01-03 Hailo Technologies Ltd. Structured activation based sparsity in an artificial neural network
JP6854686B2 (ja) * 2017-04-04 2021-04-07 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US11238334B2 (en) 2017-04-04 2022-02-01 Hailo Technologies Ltd. System and method of input alignment for efficient vector operations in an artificial neural network
WO2018189619A1 (ja) * 2017-04-10 2018-10-18 株式会社半導体エネルギー研究所 半導体装置、電子部品、及び電子機器
JP7173709B2 (ja) * 2017-04-14 2022-11-16 株式会社半導体エネルギー研究所 ニューラルネットワーク回路
WO2018193333A1 (ja) 2017-04-21 2018-10-25 株式会社半導体エネルギー研究所 画像処理方法および受像装置
US20200382730A1 (en) * 2017-05-02 2020-12-03 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
KR102613749B1 (ko) 2017-05-03 2023-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 신경망, 전력 저장 시스템, 차량, 및 전자 기기
WO2018211349A1 (ja) * 2017-05-19 2018-11-22 株式会社半導体エネルギー研究所 半導体装置
WO2018211350A1 (en) 2017-05-19 2018-11-22 Semiconductor Energy Laboratory Co., Ltd. Machine learning method, machine learning system, and display system
JP6957210B2 (ja) * 2017-06-02 2021-11-02 株式会社半導体エネルギー研究所 撮像装置および電子機器
JP6935242B2 (ja) * 2017-06-16 2021-09-15 株式会社半導体エネルギー研究所 半導体装置、演算回路及び電子機器
WO2018234919A1 (ja) 2017-06-21 2018-12-27 株式会社半導体エネルギー研究所 ニューラルネットワークを有する半導体装置
US10949595B2 (en) 2017-06-22 2021-03-16 Semiconductor Energy Laboratory Co., Ltd. Layout design system and layout design method
WO2019003046A1 (ja) * 2017-06-27 2019-01-03 株式会社半導体エネルギー研究所 携帯情報端末および問題解決システム
US10079234B1 (en) 2017-06-28 2018-09-18 International Business Machines Corporation Metal-insulator-metal capacitor analog memory unit cell
US10020051B1 (en) 2017-06-28 2018-07-10 International Business Machines Corporation Stack capacitor for neural network
JP2019021367A (ja) 2017-07-20 2019-02-07 株式会社東芝 半導体装置
US11205912B2 (en) 2017-07-25 2021-12-21 Semiconductor Energy Laboratory Co., Ltd. Power storage system, electronic device, vehicle, and estimation method
WO2019021147A1 (ja) * 2017-07-27 2019-01-31 株式会社半導体エネルギー研究所 表示パネル、表示装置、入出力装置、情報処理装置
WO2019025895A1 (ja) * 2017-07-31 2019-02-07 株式会社半導体エネルギー研究所 表示装置
JP6953229B2 (ja) * 2017-08-10 2021-10-27 株式会社半導体エネルギー研究所 半導体装置
US11502003B2 (en) * 2017-08-24 2022-11-15 Semiconductor Energy Laboratory Co., Ltd. Image processing method
CN111052396B (zh) * 2017-09-01 2024-03-01 株式会社半导体能源研究所 半导体装置及显示装置
JP7175900B2 (ja) * 2017-09-01 2022-11-21 株式会社半導体エネルギー研究所 半導体装置、及び表示装置
JP2019046199A (ja) * 2017-09-01 2019-03-22 株式会社半導体エネルギー研究所 プロセッサ、および電子機器
JP7179740B2 (ja) 2017-09-06 2022-11-29 株式会社半導体エネルギー研究所 電子機器
WO2019048985A1 (ja) * 2017-09-06 2019-03-14 株式会社半導体エネルギー研究所 蓄電システム、車両、電子機器及び半導体装置
JP6986909B2 (ja) * 2017-09-06 2021-12-22 株式会社半導体エネルギー研究所 半導体装置
US11431199B2 (en) 2017-11-02 2022-08-30 Semiconductor Energy Laboratory Co., Ltd. Power feeding device, electronic device, and operation method of power feeding device
DE112018005590T5 (de) * 2017-11-17 2020-10-15 Semiconductor Energy Laboratory Co., Ltd. Additionsverfahren, Halbleitervorrichtung und elektronisches Gerät
KR102290531B1 (ko) * 2017-11-29 2021-08-18 한국전자통신연구원 재조직 가능한 뉴럴 네트워크 컴퓨팅 장치
WO2019130159A1 (ja) 2017-12-27 2019-07-04 株式会社半導体エネルギー研究所 薄膜製造装置、およびニューラルネットワークを用いた薄膜製造装置
EP3506265A1 (en) * 2017-12-29 2019-07-03 IMEC vzw A memory device
US10970441B1 (en) 2018-02-26 2021-04-06 Washington University System and method using neural networks for analog-to-information processors
CN112136126A (zh) * 2018-03-23 2020-12-25 株式会社半导体能源研究所 文件检索系统、文件检索方法、程序以及非暂时性计算机可读存储介质
WO2019197946A1 (ja) * 2018-04-12 2019-10-17 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
US20210318856A1 (en) * 2018-04-26 2021-10-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2019216331A (ja) * 2018-06-12 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
JP7346399B2 (ja) * 2018-06-15 2023-09-19 株式会社半導体エネルギー研究所 半導体装置
US11515873B2 (en) 2018-06-29 2022-11-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10924090B2 (en) * 2018-07-20 2021-02-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising holding units
WO2020099983A1 (ja) * 2018-11-16 2020-05-22 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
WO2020165688A1 (ja) 2019-02-15 2020-08-20 株式会社半導体エネルギー研究所 パラメータ探索方法
JP7413353B2 (ja) 2019-03-20 2024-01-15 株式会社半導体エネルギー研究所 配線レイアウト設計方法、プログラム、および記録媒体
US20220138983A1 (en) * 2019-04-02 2022-05-05 Semiconductor Energy Laboratory Co., Ltd. Inspection device and inspection method
CN113782573B (zh) * 2019-04-11 2024-04-05 Oppo广东移动通信有限公司 显示屏组件及电子设备
KR20220002394A (ko) 2019-04-26 2022-01-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 문서 검색 시스템 및 문서 검색 방법
WO2020254909A1 (ja) * 2019-06-21 2020-12-24 株式会社半導体エネルギー研究所 半導体装置、及び電子機器
US20200410319A1 (en) * 2019-06-26 2020-12-31 Micron Technology, Inc. Stacked artificial neural networks
US11054997B2 (en) * 2019-08-12 2021-07-06 Micron Technology, Inc. Artificial neural networks in memory
US11714999B2 (en) 2019-11-15 2023-08-01 International Business Machines Corporation Neuromorphic device with crossbar array structure storing both weights and neuronal states of neural networks
JPWO2021130595A1 (ja) * 2019-12-27 2021-07-01
US11500614B2 (en) 2020-05-11 2022-11-15 International Business Machines Corporation Stacked FET multiply and accumulate integrated circuit
US11404106B2 (en) * 2020-07-27 2022-08-02 Robert Bosch Gmbh Read only memory architecture for analog matrix operations
US11874900B2 (en) 2020-09-29 2024-01-16 Hailo Technologies Ltd. Cluster interlayer safety mechanism in an artificial neural network processor
US11811421B2 (en) 2020-09-29 2023-11-07 Hailo Technologies Ltd. Weights safety mechanism in an artificial neural network processor
US11221929B1 (en) 2020-09-29 2022-01-11 Hailo Technologies Ltd. Data stream fault detection mechanism in an artificial neural network processor
US11237894B1 (en) 2020-09-29 2022-02-01 Hailo Technologies Ltd. Layer control unit instruction addressing safety mechanism in an artificial neural network processor
JP2022102512A (ja) * 2020-12-25 2022-07-07 ソニーセミコンダクタソリューションズ株式会社 積和演算装置およびニューラルネットワーク
JP2022127597A (ja) 2021-02-19 2022-08-31 株式会社半導体エネルギー研究所 電子装置
KR20230154907A (ko) * 2021-03-05 2023-11-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 전자 장치
US11594176B2 (en) 2021-03-11 2023-02-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display apparatus, electronic device, and operation method of semiconductor device
US11800698B2 (en) 2021-08-17 2023-10-24 International Business Machines Corporation Semiconductor structure with embedded capacitor

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5155802A (en) 1987-12-03 1992-10-13 Trustees Of The Univ. Of Penna. General purpose neural computer
US5093803A (en) 1988-12-22 1992-03-03 At&T Bell Laboratories Analog decision network
FR2644264B1 (fr) 1989-03-10 1991-05-10 Thomson Csf Reseau neuronal analogique programmable
US4962342A (en) * 1989-05-04 1990-10-09 Synaptics, Inc. Dynamic synapse for neural network
US5071171A (en) 1989-12-11 1991-12-10 Single Buoy Moorings Inc. Swivel
US5268320A (en) 1990-12-26 1993-12-07 Intel Corporation Method of increasing the accuracy of an analog circuit employing floating gate memory devices
JPH06187472A (ja) 1991-04-02 1994-07-08 Wacom Co Ltd アナログニューラルネットワーク
JPH0512466A (ja) 1991-07-01 1993-01-22 Toshiba Corp ニユーラルネツトワーク装置
JP2809954B2 (ja) 1992-03-25 1998-10-15 三菱電機株式会社 画像感知および処理のための装置および方法
JP2742747B2 (ja) 1992-05-29 1998-04-22 株式会社半導体エネルギー研究所 薄膜トランジスタを有する多層半導体集積回路
US5343555A (en) * 1992-07-06 1994-08-30 The Regents Of The University Of California Artificial neuron with switched-capacitor synapses using analog storage of synaptic weights
JPH06274661A (ja) * 1993-03-18 1994-09-30 Hitachi Ltd シナプス回路およびそれを用いたニューラルネットワークシステム
JPH08178637A (ja) 1994-12-27 1996-07-12 Mitsubishi Electric Corp 画像処理装置及び画像処理方法
JPH1031551A (ja) 1996-07-15 1998-02-03 Mitsubishi Electric Corp ヒューマンインターフェースシステムおよびこれを使用した高速移動物体位置検出装置
JPH10300165A (ja) 1997-04-28 1998-11-13 Mitsubishi Electric Corp 空気調和装置
JP2980063B2 (ja) 1997-06-10 1999-11-22 三菱電機株式会社 画像処理装置
JPH11175653A (ja) 1997-12-08 1999-07-02 Mitsubishi Electric Corp 人工網膜チップ応用監視システム
JPH11177889A (ja) 1997-12-16 1999-07-02 Mitsubishi Electric Corp 人工網膜回路を用いた撮像装置
US6470328B1 (en) 1998-08-07 2002-10-22 Monolith Company, Ltd. Artificial neuron on the base of B-driven threshold element
JP3305267B2 (ja) 1998-08-07 2002-07-22 株式会社モノリス シナプス素子、しきい値回路およびニューロン装置
US6389404B1 (en) 1998-12-30 2002-05-14 Irvine Sensors Corporation Neural processing module with input architectures that make maximal use of a weighted synapse array
JP3199707B2 (ja) * 1999-08-09 2001-08-20 株式会社半導体理工学研究センター 半導体演算回路及び演算装置
JP2002359296A (ja) * 2001-06-01 2002-12-13 Mitsubishi Electric Corp 半導体記憶装置
JP2003317469A (ja) * 2002-04-19 2003-11-07 Mitsubishi Electric Corp マルチポートメモリ回路
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US8445946B2 (en) * 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
KR101320518B1 (ko) * 2007-10-24 2013-12-19 삼성전자주식회사 적층 레벨의 트랜지스터들을 갖는 집적 회로 반도체 소자및 그 제조방법
US8009459B2 (en) * 2008-12-30 2011-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. Circuit for high speed dynamic memory
US8422272B2 (en) * 2010-08-06 2013-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
CN103081092B (zh) 2010-08-27 2016-11-09 株式会社半导体能源研究所 存储器件及半导体器件
KR101952733B1 (ko) * 2010-11-05 2019-02-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5951351B2 (ja) 2011-05-20 2016-07-13 株式会社半導体エネルギー研究所 加算器及び全加算器
JP6187472B2 (ja) 2012-10-31 2017-08-30 戸田工業株式会社 フェライト焼結板及びフェライト焼結シート
JP6274661B2 (ja) 2014-03-31 2018-02-07 東レエンジニアリング株式会社 乾燥装置

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