以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、本明細書中において、高電源電圧をHレベル、低電源電圧をLレベルと呼ぶ場合がある。また、Hレベルを与える配線をVDD、Lレベルを与える配線をGNDと呼ぶ場合がある。
また、本明細書等において、IN[1:7]のように、コロンで区切られた角括弧内の2つの数字は、配列の範囲を表す。例えば、IN[1:7]は、IN[1]乃至IN[7]と同義である。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、1つの実施の形態の中に、複数の構成例が示される場合は、互い構成例を適宜組み合わせることが可能である。
(実施の形態1)
本実施の形態では、本発明の一形態である半導体装置について説明を行う。
《ニューラルネットワーク》
図1は、ニューロン及びニューロンを接続する信号線で構成されたニューラルネットワークを示す。ここで、入力層は第1乃至第Iのニューロンを有し、第1の中間層は第1乃至第m1のニューロンを有し、第kの中間層は第1乃至第mkのニューロンを有し、出力層は第1乃至第nのニューロンを有する。なお、k、I、mk、nは、それぞれ1以上の整数とする。入力層と第1の中間層との間は全結合、第k−1の中間層と第kの中間層の間は全結合、第kの中間層と出力層との間は全結合である。
入力層の第iのニューロンの出力をxiとし、出力xiと第1の中間層の第jのニューロンとの結合強度をwjiとすると、第jの第1中間層ニューロンの出力はyj=f(Σwji・xi)である。なお、i、jは1以上の整数とする。ここで、f(x)は活性化関数でシグモイド関数、閾値関数などを用いることができる。以下同様に、各層のニューロンの出力は、前段層のニューロンの出力と結合強度(重み係数)の積和演算結果に活性化関数を演算した値となる。
なお、上述の中間層をフィルター層、プーリング層などに適宜読み替え、また、層数を変更することで、パーセプトロン、多層パーセプトロン、ネオコグニトロン、畳み込みニューラルネットワーク、ディープニューラルネットワークなどを構築することができる。
《半導体装置》
図2は、各種ニューラルネットワークを実現することのできる半導体装置100の構成を示している。
半導体装置100は、演算層41[1]乃至41[N]およびスイッチ層42[1]乃至42[N−1]から成る階層構造を有する。なお、Nは2以上の整数とする。
演算層41[1]は積和演算素子30[1]乃至30[S1]を有し、演算層41[N]は積和演算素子30[1]乃至31[SN]を有する。スイッチ層42[1]はプログラマブルスイッチ40[1]乃至40[S2]を有し、スイッチ層42[N−1]はプログラマブルスイッチ40[1]乃至40[SN]を有する。なお、S1乃至SNはそれぞれ1以上の整数とする。スイッチ層42は、異なる2つの演算層41どうしの接続を制御する機能を有する。
プログラマブルスイッチ40は、第1の演算層41に含まれる複数の積和演算素子30と、第2の演算層41に含まれる積和演算素子30との接続を制御する機能を有する。例えば、図2において、プログラマブルスイッチ40[S2]は、演算層41[1]が有する積和演算素子30[1]乃至30[S1]と、演算層41[2]が有する積和演算素子30[S2]との接続を制御する機能を有する。
図2に示す積和演算素子30は、図1に示すニューロンと対応させて考えればよい。そうすることで、図2に示す階層構造を、図1に示すニューラルネットワークと対応させることができる。なお、本明細書において、積和演算素子30をニューロンと呼ぶ場合がある。
《積和演算素子》
図3は積和演算素子30の構成例を示すブロック図である。積和演算素子30は、入力信号IN[1]乃至IN[S]のそれぞれに対応した乗算素子31[1]乃至31[S]と、加算素子33と、活性化関数素子34と、CM(コンフィギュレーションメモリ)32[1]乃至32[S]と、CM35から構成される。なお、Sは1以上の整数とする。
乗算素子31は、CM32に格納されているデータと入力信号INを掛け合わせる機能を有する。CM32には上述の重み係数が格納されている。
加算素子33は乗算素子31[1]乃至31[S]の出力(乗算結果)を全て足し合わせる機能を有する。
活性化関数素子34は、加算素子33の出力(積和演算結果)を、CM35に保存されているデータで定義される関数に従って演算を実行し、出力信号OUTとする。当該関数は、シグモイド関数、tanh関数、softmax関数、ReLU関数、閾値関数などとすることができる。これら関数を、テーブル方式または折れ線近似などにより実装し、対応するデータをコンフィギュレーションデータとして、CM35に格納する。
なお、CM32[1:S]とCM35とは、それぞれ個別の書き込み回路を有することが好ましい。その結果、CM32[1:S]のデータ更新と、CM35のデータ更新とは、それぞれ独立に行うことができる。つまり、CM35のデータ更新をすることなく、CM32[1:S]のデータ更新を何度も繰り返すことができる。こうすることで、ニューラルネットワークの学習の際に、重み係数の更新のみを何度も繰り返すことができ、効率的に学習ができる。
《プログラマブルスイッチ》
図4(A)はプログラマブルスイッチ40の構成を示す回路図である。プログラマブルスイッチ40はスイッチ60を有する。
プログラマブルスイッチ40は、出力信号OUT[1]乃至OUT[S]を、入力信号IN[1]乃至IN[S]と接続させる機能を有する。例えば、図2において、プログラマブルスイッチ40[S2]は、演算層41[1]の出力信号OUT[1]乃至OUT[S1]と、演算層41[2]が有する積和演算素子30[S2]の入力信号IN[1:S1]との接続を制御する機能を有する。
また、プログラマブルスイッチ40は、信号“0”と、積和演算素子30の入力信号IN[1]乃至IN[S]との接続を制御する機能を有する。
《スイッチ》
図4(B)はスイッチ60の構成例を示す回路図である。スイッチ60は、CM61とスイッチ62を有する。スイッチ62は、OUT[i]とIN[i]との導通を制御する機能を有する。また、スイッチ62は、“0”とIN[i]との導通を制御する機能を有する。CM61に格納するコンフィギュレーションデータにより、スイッチ62のオン/オフが制御される。スイッチ62として、トランジスタを用いることができる。
なお、積和演算素子30が直前の演算層41からのOUT[i]を入力として使用しない場合、当該積和演算素子30はIN[i]を“0”に接続する。このとき、IN[i]に対応する乗算素子31[i]は、電力の供給を停止する(パワーゲーティングを行う)ことにより、消費電力を低減することができる。例えば、図2において、演算層41[2]が有する積和演算素子30[S2]が、演算層41[1]からのOUT[1]を入力として使用しない場合、積和演算素子30[S2]は、そのIN[1]を“0”に接続し、乗算素子31[1]への電力の供給を停止する。
また、ある演算層41が有する積和演算素子30のOUT[i]が、他の演算層41が有するどの積和演算素子30とも接続しない場合、OUT[i]を出力する積和演算素子30全体の電力供給を停止し、消費電力を低減することができる。例えば、図2において、演算層41[1]が有する積和演算素子30[S1]が、他の演算層41が有するどの積和演算素子30とも接続しない場合、積和演算素子30[S1]全体の電力供給を停止する。
上記構成において、コンフィギュレーションメモリは、SRAM、MRAMを用いて構成することが可能である。また、コンフィギュレーションメモリはOSトランジスタを用いたメモリ(以下、OSメモリ)で構成することも可能である。コンフィギュレーションメモリにOSメモリを用いることで、半導体装置100の消費電力を大幅に低減することができる。
例えば、図3に示すCM32[1]乃至32[S]およびCM35をOSメモリで構成することで、半導体装置100は、少ない素子数で低消費電力のネットワークを構成することができる。
例えば、図4(B)に示すCM61をOSメモリで構成することで、半導体装置100は、少ない素子数で低消費電力のネットワークを構成することができる。
また、乗算素子31及び加算素子33をアナログ積和演算素子とすることで、積和演算素子30を構成するトランジスタの数を削減することができる。なお、アナログ積和演算素子の詳細は実施の形態2で説明を行う。
さらに、積和演算素子30の入出力信号をアナログ信号とすることで、ネットワークを構成する配線数を低減することができる。
図2における半導体装置100において、所望のネットワーク構成となるプログラマブルスイッチ40のコンフィギュレーションデータを生成し、当該コンフィギュレーションデータにしたがって、学習を行うことが可能である。学習により重み係数を更新する場合は、プログラマブルスイッチ40のコンフィギュレーションデータを変更せずに、重み係数のコンフィギュレーションデータのみを繰り返し変更する構成が有効である。そのため、積和演算素子30が有するCM32[1:S]と、プログラマブルスイッチ40が有するCM35とは、異なる回路によって、コンフィギュレーションデータが書き込まれることが好ましい。
重み係数の更新は、それに特化した専用回路で行うことが好ましい。例えば、重み係数の更新をサーバーで実行してもよい。
半導体装置100は、サーバーおよび端末(携帯端末やパーソナルコンピュータなど)の両方に用いることができる。例えば、ニューラルネットワークの階層構成の検討及び学習はサーバーで行い、推論(認知)は端末で行ってもよい。端末は学習により得られたコンフィギュレーションデータに従って半導体装置100をコンフィギュレーションし、推論を実行することができる。
図5は、携帯端末52が顔写真を認識し、撮影された人物の名前を特定する例を示している。まず、予めサーバー51でニューラルネットワークを用いた学習を行い、該当人物の顔に関する情報を習得しておく。その後、学習結果を携帯端末52に送信する(ステップ1)。次に、携帯端末52が事前に取得した学習結果をもとに、写真の人物の名前を推論する(ステップ2)。携帯端末52は、写真の人物の名前を表示する。また、必要に応じて、表示された名前が本人と一致する確率を表示してもよい。この場合、サーバー51と携帯端末52とのデータのやり取りは1回で済むため、携帯端末52は、通信環境による影響を受けずに推論を実行することができる。サーバーによる学習は、頻繁に行う必要はなく、例えば1週間に1回など、定期的に行えばよい。
また、携帯端末52で学習と推論の両方を行ってもよい。その場合、学習は携帯端末52を充電している間など、携帯端末52が、ACアダプターなどを用いて、外部電源に接続された状態で行われることが好ましい。
以上、本発明の一形態により、学習及び推論に利用することが可能な半導体装置を提供することができる。また、素子数または配線数が削減された半導体装置を提供することができる。また、低消費電力化が可能な半導体装置を提供することができる。
(実施の形態2)
本実施の形態では、実施の形態1に記載の積和演算素子30に用いることが可能な半導体装置10について説明を行う。
半導体装置10の構成の一例を図6に示す。図6に示す半導体装置10は、記憶回路11(MEM)と、参照用記憶回路12(RMEM)と、回路13と、回路14と、を有する。半導体装置10は、さらに電流源回路15(CREF)を有していても良い。
記憶回路11(MEM)は、メモリセルMC[i、j]、メモリセルMC[i+1、j]で例示されるメモリセルMCを有する。また、各メモリセルMCは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図6では、各メモリセルMCがトランジスタTr1を有する場合を例示している。
そして、メモリセルMCには、配線WD[j]で例示される配線WDから第1のアナログ電位が入力される。第1のアナログ電位は第1のアナログデータに対応する。そして、メモリセルMCは、第1のアナログ電位に応じた第1のアナログ電流を生成する機能を有する。具体的には、トランジスタTr1のゲートに第1のアナログ電位を供給したときに得られるトランジスタTr1のドレイン電流を、第1のアナログ電流とすることができる。なお、以下、メモリセルMC[i、j]に流れる電流をI[i、j]とし、メモリセルMC[i+1、j]に流れる電流をI[i+1、j]とする。
なお、トランジスタTr1が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタTr1は飽和領域で動作させることが望ましい。トランジスタTr1を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
具体的に、図6に示す半導体装置10では、メモリセルMC[i、j]に配線WD[j]から第1のアナログ電位Vx[i、j]または第1のアナログ電位Vx[i、j]に応じた電位が入力される。メモリセルMC[i、j]は、第1のアナログ電位Vx[i、j]に応じた第1のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i、j]の電流I[i、j]は、第1のアナログ電流に相当する。
また、具体的に、図6に示す半導体装置10では、メモリセルMC[i+1、j]に配線WD[j]から第1のアナログ電位Vx[i+1、j]または第1のアナログ電位Vx[i+1、j]に応じた電位が入力される。メモリセルMC[i+1、j]は、第1のアナログ電位Vx[i+1、j]に応じた第1のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i+1、j]の電流I[i+1、j]は、第1のアナログ電流に相当する。
そして、メモリセルMCは、第1のアナログ電位を保持する機能を有する。すなわち、メモリセルMCは、第1のアナログ電位を保持することで、第1のアナログ電位に応じた第1のアナログ電流を保持する機能を有すると言える。
また、メモリセルMCには、配線RW[i]、配線RW[i+1]で例示される配線RWから第2のアナログ電位が入力される。第2のアナログ電位は第2のアナログデータに対応する。メモリセルMCは、既に保持されている第1のアナログ電位に、第2のアナログ電位或いは第2のアナログ電位に応じた電位を加算する機能と、加算することで得られる第3のアナログ電位を保持する機能とを有する。そして、メモリセルMCは、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、メモリセルMCは、第3のアナログ電位を保持することで、第3のアナログ電位に応じた第2のアナログ電流を保持する機能を有すると言える。
具体的に、図6に示す半導体装置10では、メモリセルMC[i、j]に配線RW[i]から第2のアナログ電位Vw[i、j]が入力される。そして、メモリセルMC[i、j]は、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i、j]に応じた第3のアナログ電位を保持する機能を有する。そして、メモリセルMC[i、j]は、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i、j]の電流I[i、j]は、第2のアナログ電流に相当する。
また、図6に示す半導体装置10では、メモリセルMC[i+1、j]に配線RW[i+1]から第2のアナログ電位Vw[i+1、j]が入力される。そして、メモリセルMC[i+1、j]は、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1、j]に応じた第3のアナログ電位を保持する機能を有する。そして、メモリセルMC[i+1、j]は、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i+1、j]の電流I[i+1、j]は、第2のアナログ電流に相当する。
そして、電流I[i、j]は、メモリセルMC[i、j]を介して配線BL[j]と配線VR[j]の間を流れる。電流I[i+1、j]は、メモリセルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れる。よって、電流I[i、j]と電流I[i+1、j]との和に相当する電流I[j]が、メモリセルMC[i、j]及びメモリセルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れることとなる。
参照用記憶回路12(RMEM)は、メモリセルMCR[i]、メモリセルMCR[i+1]で例示されるメモリセルMCRを有する。メモリセルMCRには、配線WDREFから第1の参照電位VPRが入力される。そして、メモリセルMCRは、第1の参照電位VPRに応じた第1の参照電流を生成する機能を有する。なお、以下、メモリセルMCR[i]に流れる電流をIREF[i]とし、メモリセルMCR[i+1]に流れる電流をIREF[i+1]とする。
そして、具体的に、図6に示す半導体装置10では、メモリセルMCR[i]に配線WDREF[i]から第1の参照電位VPRが入力される。メモリセルMCR[i]は、第1の参照電位VPRに応じた第1の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i]の電流IREF[i]は、第1の参照電流に相当する。
また、図6に示す半導体装置10では、メモリセルMCR[i+1]に配線WDREFから第1の参照電位VPRが入力される。メモリセルMCR[i+1]は、第1の参照電位VPRに応じた第1の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i+1]の電流IREF[i+1]は、第1の参照電流に相当する。
そして、メモリセルMCRは、第1の参照電位VPRを保持する機能を有する。すなわち、メモリセルMCRは、第1の参照電位VPRを保持することで、第1の参照電位VPRに応じた第1の参照電流を保持する機能を有すると言える。
また、メモリセルMCRには、配線RW[i]、配線RW[i+1]で例示される配線RWから第2のアナログ電位が入力される。メモリセルMCRは、既に保持されている第1の参照電位VPRに、第2のアナログ電位或いは第2のアナログ電位に応じた電位を加算し、加算することで得られる第2の参照電位を保持する機能を有する。そして、メモリセルMCRは、第2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、メモリセルMCRは、第2の参照電位を保持することで、第2の参照電位に応じた第2の参照電流を保持する機能を有すると言える。
具体的に、図6に示す半導体装置10では、メモリセルMCR[i]に配線RW[i]から第2のアナログ電位Vw[i、j]が入力される。そして、メモリセルMCR[i]は、第1の参照電位VPR及び第2のアナログ電位Vw[i、j]に応じた第2の参照電位を保持する機能を有する。そして、メモリセルMCR[i]は、第2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i]の電流IREF[i]は、第2の参照電流に相当する。
また、図6に示す半導体装置10では、メモリセルMCR[i+1]に配線RW[i+1]から第2のアナログ電位Vw[i+1、j]が入力される。そして、メモリセルMCR[i+1]は、第1の参照電位VPR及び第2のアナログ電位Vw[i+1、j]に応じた第2の参照電位を保持する機能を有する。そして、メモリセルMCR[i+1]は、第2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i+1]の電流IREF[i+1]は、第2の参照電流に相当する。
そして、電流IREF[i]は、メモリセルMCR[i]を介して配線BLREFと配線VRREFの間を流れる。電流IREF[i+1]は、メモリセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れる。よって、電流IREF[i]と電流IREF[i+1]との和に相当する電流IREFが、メモリセルMCR[i]及びメモリセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れることとなる。
電流源回路15は、配線BLREFに流れる電流IREFと同じ値の電流、もしくは電流IREFに対応する電流を、配線BLに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルMC[i、j]及びメモリセルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れる電流I[j]が、メモリセルMCR[i]及びメモリセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れる電流IREFと異なる場合、差分の電流は回路13または回路14に流れる。回路13は電流ソース回路としての機能を有し、回路14は電流シンク回路としての機能を有する。
具体的に、電流I[j]が電流IREFよりも大きい場合、回路13は、電流I[j]と電流IREFの差分に相当する電流ΔI[j]を生成する機能を有する。また、回路13は、生成した電流ΔI[j]を配線BL[j]に供給する機能を有する。すなわち、回路13は、電流ΔI[j]を保持する機能を有すると言える。
また、電流I[j]が電流IREFよりも小さい場合、回路14は、電流I[j]と電流IREFの差分に相当する電流ΔI[j]を生成する機能を有する。また、回路14は、生成した電流ΔI[j]を配線BL[j]から引き込む機能を有する。すなわち、回路14は、電流ΔI[j]を保持する機能を有すると言える。
次いで、図6に示す半導体装置10の動作の一例について説明する。
まず、メモリセルMC[i、j]に第1のアナログ電位に応じた電位を格納する。具体的には、第1の参照電位VPRから第1のアナログ電位Vx[i、j]を差し引いた電位VPR−Vx[i、j]が、配線WD[j]を介してメモリセルMC[i、j]に入力される。メモリセルMC[i、j]では、電位VPR−Vx[i、j]が保持される。また、メモリセルMC[i、j]では、電位VPR−Vx[i、j]に応じた電流I[i、j]が生成される。例えば第1の参照電位VPRは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路15に供給されるハイレベルの電位VDDと同程度か、それ以下の電位であることが望ましい。
また、メモリセルMCR[i]に第1の参照電位VPRを格納する。具体的には、電位VPRが、配線WDREFを介してメモリセルMCR[i]に入力される。モリセルMCR[i]では、電位VPRが保持される。また、メモリセルMCR[i]では、電位VPRに応じた電流IREF[i]が生成される。
また、メモリセルMC[i+1、j]に第1のアナログ電位に応じた電位を格納する。具体的には、第1の参照電位VPRから第1のアナログ電位Vx[i+1、j]を差し引いた電位VPR−Vx[i+1、j]が、配線WD[j]を介してメモリセルMC[i+1、j]に入力される。メモリセルMC[i+1、j]では、電位VPR−Vx[i+1、j]が保持される。また、メモリセルMC[i+1、j]では、電位VPR−Vx[i+1、j]に応じた電流I[i+1、j]が生成される。
また、メモリセルMCR[i+1]に第1の参照電位VPRを格納する。具体的には、電位VPRが、配線WDREFを介してメモリセルMCR[i+1]に入力される。モリセルMCR[i+1]では、電位VPRが保持される。また、メモリセルMCR[i+1]では、電位VPRに応じた電流IREF[i+1]が生成される。
上記動作において、配線RW[i]及び配線RW[i+1]は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位VSSなどを用いることができる。或いは、基準電位として電位VSSと電位VDDの間の電位を用いると、第2のアナログ電位Vwを正負にしても、配線RWの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
上記動作により、配線BL[j]には、配線BL[j]に電気的に接続されたメモリセルMCにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図6では、メモリセルMC[i、j]で生成される電流I[i、j]と、メモリセルMC[i+1、j]で生成される電流I[i+1、j]とを合わせた電流I[j]が流れる。また、上記動作により、配線BLREFには、配線BLREFに電気的に接続されたメモリセルMCRにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図6では、メモリセルMCR[i]で生成される電流IREF[i]と、メモリセルMCR[i+1]で生成される電流IREF[i+1]とを合わせた電流IREFが流れる。
次いで、配線RW[i]及び配線RW[i+1]の電位を基準電位としたまま、第1のアナログ電位によって得られる電流I[j]と第1の参照電位によって得られる電流IREFとの差分から得られるオフセットの電流Ioffset[j]を、回路13または回路14において保持する。
具体的に、電流I[j]が電流IREFよりも大きい場合、回路13は電流Ioffset[j]を配線BL[j]に供給する。すなわち、回路13に流れる電流ICM[j]は電流Ioffset[j]に相当することとなる。そして、当該電流ICM[j]の値は回路13において保持される。また、電流I[j]が電流IREFよりも小さい場合、回路14は電流Ioffset[j]を配線BL[j]から引き込む。すなわち、回路14に流れる電流ICP[j]は電流Ioffset[j]に相当することとなる。そして、当該電流ICP[j]の値は回路14において保持される。
次いで、既にメモリセルMC[i、j]において保持されている第1のアナログ電位または第1のアナログ電位に応じた電位に加算するように、第2のアナログ電位または第2のアナログ電位に応じた電位をメモリセルMC[i、j]に格納する。具体的には、配線RW[i]の電位を基準電位に対してVw[i]だけ高い電位とすることで、第2のアナログ電位Vw[i]が、配線RW[i]を介してメモリセルMC[i、j]に入力される。メモリセルMC[i、j]では、電位VPR−Vx[i、j]+Vw[i]が保持される。また、メモリセルMC[i、j]では、電位VPR−Vx[i、j]+Vw[i]に応じた電流I[i、j]が生成される。
また、既にメモリセルMC[i+1、j]において保持されている第1のアナログ電位または第1のアナログ電位に応じた電位に加算するように、第2のアナログ電位または第2のアナログ電位に応じた電位をメモリセルMC[i+1、j]に格納する。具体的には、配線RW[i+1]の電位を基準電位に対してVw[i+1]だけ高い電位とすることで、第2のアナログ電位Vw[i+1]が、配線RW[i+1]を介してメモリセルMC[i+1、j]に入力される。メモリセルMC[i+1、j]では、電位VPR−Vx[i+1、j]+Vw[i+1]が保持される。また、メモリセルMC[i+1、j]では、電位VPR−Vx[i+1、j]+Vw[i+1]に応じた電流I[i+1、j]が生成される。
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタTr1を用いる場合、配線RW[i]の電位がVw[i]であり、配線RW[i+1]の電位がVw[i+1]であると仮定すると、メモリセルMC[i、j]が有するトランジスタTr1のドレイン電流が電流I[i、j]に相当するので、第2のアナログ電流は以下の式1で表される。なお、kは係数、VthはトランジスタTr1の閾値電圧である。
I[i、j]=k(Vw[i]−Vth+VPR−Vx[i、j])2 (式1)
また、メモリセルMCR[i]が有するトランジスタTr1のドレイン電流が電流IREF[i]に相当するので、第2の参照電流は以下の式2で表される。
IREF[i]=k(Vw[i]−Vth+VPR)2 (式2)
そして、メモリセルMC[i、j]に流れる電流I[i、j]と、メモリセルMC[i+1、j]に流れる電流I[i+1、j]の和に相当する電流I[j]は、I[j]=ΣiI[i、j]であり、メモリセルMCR[i]に流れる電流IREF[i]と、メモリセルMCR[i+1]に流れる電流IREF[i+1]の和に相当する電流IREFは、IREF=ΣiIREF[i]となり、その差分に相当する電流ΔI[j]は以下の式3で表される。
ΔI[j]=IREF−I[j]=ΣiIREF[i]−ΣiI[i、j] (式3)
式1、式2、式3から、電流ΔI[j]は以下の式4のように導き出される。
ΔI[j]
=Σi{k(Vw[i]−Vth+VPR)2−k(Vw[i]−Vth+VPR−Vx[i、j])2}
=2kΣi(Vw[i]・Vx[i、j])−2kΣi(Vth−VPR)・Vx[i、j]−kΣiVx[i、j]2 (式4)
式4において、2kΣi(Vw[i]・Vx[i、j])で示される項は、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1]の積と、の和に相当する。
また、Ioffset[j]は、配線RW[i]の電位を全て基準電位としたとき、すなわち第2のアナログ電位Vw[i]を0、第2のアナログ電位Vw[i+1]を0としたときの電流ΔI[j]とすると、式4から、以下の式5が導き出される。
Ioffset[j]=−2kΣi(Vth−VPR)・Vx[i、j]−kΣiVx[i、j]2 (式5)
したがって、式3乃至式5から、第1のアナログデータと第2のアナログデータの積和値に相当する2kΣi(Vw[i]・Vx[i、j])は、以下の式6で表されることが分かる。
2kΣi(Vw[i]・Vx[i、j])=IREF−I[j]−Ioffset[j] (式6)
そして、メモリセルMCに流れる電流の和を電流I[j]、メモリセルMCRに流れる電流の和を電流IREF、回路13または回路14に流れる電流を電流Ioffset[j]とすると、配線RW[i]の電位をVw[i]、配線RW[i+1]の電位をVw[i+1]としたときに配線BL[j]から流れ出る電流Iout[j]は、IREF−I[j]−Ioffset[j]で表される。式6から、電流Iout[j]は、2kΣi(Vw[i]・Vx[i、j])であり、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第2のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1]の積と、の和に相当することが分かる。
なお、トランジスタTr1は飽和領域で動作させることが望ましいが、トランジスタTr1の動作領域が理想的な飽和領域と異なっていたとしても、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第2のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1]の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタTr1は飽和領域で動作しているものとみなせる。
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、半導体装置の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、半導体装置の低消費電力化を実現することができる。
次いで、記憶回路11(MEM)と、参照用記憶回路12(RMEM)の具体的な構成の一例について、図7を用いて説明する。
図7では、記憶回路11(MEM)がy行x列の複数のメモリセルMCを有し、参照用記憶回路12(RMEM)がy行1列の複数のメモリセルMCRを有する場合を例示している。
記憶回路11は、配線RWと、配線WWと、配線WDと、配線VRと、配線BLとに電気的に接続されている。図7では、配線RW[1]乃至配線RW[y]が各行のメモリセルMCにそれぞれ電気的に接続され、配線WW[1]乃至配線WW[y]が各行のメモリセルMCにそれぞれ電気的に接続され、配線WD[1]乃至配線WD[y]が各列のメモリセルMCにそれぞれ電気的に接続されて、配線BL[1]乃至配線BL[y]が各列のメモリセルMCにそれぞれ電気的に接続されている場合を例示している。また、図7では、配線VR[1]乃至配線VR[y]が各列のメモリセルMCにそれぞれ電気的に接続されている場合を例示している。なお、配線VR[1]乃至配線VR[y]は、互いに電気的に接続されていても良い。
そして、参照用記憶回路12は、配線RWと、配線WWと、配線WDREFと、配線VRREFと、配線BLREFとに電気的に接続されている。図7では、配線RW[1]乃至配線RW[y]が各行のメモリセルMCRにそれぞれ電気的に接続され、配線WW[1]乃至配線WW[y]が各行のメモリセルMCRにそれぞれ電気的に接続され、配線WDREFが一列のメモリセルMCRにそれぞれ電気的に接続され、配線BLREFが一列のメモリセルMCRにそれぞれ電気的に接続され、配線VRREFが一列のメモリセルMCRにそれぞれ電気的に接続されている場合を例示している。なお、配線VRREFは、配線VR[1]乃至配線VR[y]に電気的に接続されていても良い。
次いで、図7に示した複数のメモリセルMCのうち、任意の2行2列のメモリセルMCと、図7に示した複数のメモリセルMCRのうち、任意の2行1列のメモリセルMCRとの、具体的な回路構成と接続関係とを、一例として図8に示す。
具体的に図8では、i行j列目のメモリセルMC[i、j]と、i+1行j列目のメモリセルMC[i+1、j]と、i行j+1列目のメモリセルMC[i、j+1]と、i+1行j+1列目のメモリセルMC[i+1、j+1]とを図示している。また、具体的に図8では、i行目のメモリセルMCR[i]と、i+1行目のメモリセルMCR[i+1]とを図示している。なお、iとi+1はそれぞれ1からyまでの任意の数で、jとj+1はそれぞれ1からxまでの任意の数とする。
i行目のメモリセルMC[i、j]と、メモリセルMC[i、j+1]と、メモリセルMCR[i]とは、配線RW[i]及び配線WW[i]に電気的に接続されている。また、i+1行目のメモリセルMC[i+1、j]と、メモリセルMC[i+1、j+1]と、メモリセルMCR[i+1]とは、配線RW[i+1]及び配線WW[i+1]に電気的に接続されている。
j列目のメモリセルMC[i、j]と、メモリセルMC[i+1、j]とは、配線WD[j]、配線VR[j]、及び配線BL[j]に電気的に接続されている。また、j+1列目のメモリセルMC[i、j+1]と、メモリセルMC[i+1、j+1]とは、配線WD[j+1]、配線VR[j+1]、及び配線BL[j+1]に電気的に接続されている。また、メモリセルMCR[i]と、i+1行目のメモリセルMCR[i+1]とは、配線WDREF、配線VRREF、及び配線BLREFに電気的に接続されている。
そして、各メモリセルMCと各メモリセルMCRとは、トランジスタTr1と、トランジスタTr2と、容量素子C1と、を有する。トランジスタTr2は、メモリセルMCまたはメモリセルMCRへの第1のアナログ電位の入力を制御する機能を有する。トランジスタTr1は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子C1は、メモリセルMCまたはメモリセルMCRにおいて保持されている第1のアナログ電位または第1のアナログ電位に応じた電位に、第2のアナログ電位或いは第2のアナログ電位に応じた電位を加算する機能を有する。
具体的に、図8に示すメモリセルMCでは、トランジスタTr1は、ゲートが配線WWに電気的に接続され、ソース又はドレインの一方が配線WDに電気的に接続され、ソース又はドレインの他方がトランジスタTr2のゲートに電気的に接続されている。また、トランジスタTr2は、ソース又はドレインの一方が配線VRに電気的に接続され、ソース又はドレインの他方が配線BLに電気的に接続されている。容量素子C1は、第1の電極が配線RWに電気的に接続され、第2の電極がトランジスタTr2のゲートに電気的に接続されている。
また、図8に示すメモリセルMCRでは、トランジスタTr1は、ゲートが配線WWに電気的に接続され、ソース又はドレインの一方が配線WDREFに電気的に接続され、ソース又はドレインの他方がトランジスタTr2のゲートに電気的に接続されている。また、トランジスタTr2は、ソース又はドレインの一方が配線VRREFに電気的に接続され、ソース又はドレインの他方が配線BLREFに電気的に接続されている。容量素子C1は、第1の電極が配線RWに電気的に接続され、第2の電極がトランジスタTr2のゲートに電気的に接続されている。
メモリセルMCにおいてトランジスタTr1のゲートをノードNとすると、メモリセルMCでは、トランジスタTr2を介してノードNに第1のアナログ電位が入力され、次いでトランジスタTr2がオフになるとノードNが浮遊状態になり、ノードNにおいて第1のアナログ電位または第1のアナログ電位に応じた電位が保持される。また、メモリセルMCでは、ノードNが浮遊状態になると、容量素子C1の第1の電極に入力された第2のアナログ電位がノードNに与えられる。上記動作により、ノードNは、第1のアナログ電位または第1のアナログ電位に応じた電位に、第2のアナログ電位または第2のアナログ電位に応じた電位が加算されることで得られる電位となる。
なお、容量素子C1の第1の電極の電位は容量素子C1を介してノードNに与えられるため、実際には、第1の電極の電位の変化量がそのままノードNの電位の変化量に反映されるわけではない。具体的には、容量素子C1の容量値と、トランジスタTr1のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第1の電極の電位の変化量に乗ずることで、ノードNの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものとして説明を行う。
トランジスタTr1は、ノードNの電位にしたがってそのドレイン電流が定まる。よって、トランジスタTr2がオフになることでノードNの電位が保持されると、トランジスタTr1のドレイン電流の値も保持される。上記ドレイン電流には第1のアナログ電位と第2のアナログ電位が反映されている。
また、メモリセルMCRにおいてトランジスタTr1のゲートをノードNREFとすると、メモリセルMCRでは、トランジスタTr2を介してノードNREFに第1の参照電位または第1の参照電位に応じた電位が入力され、次いでトランジスタTr2がオフになるとノードNREFが浮遊状態になり、ノードNREFにおいて第1の参照電位または第1の参照電位に応じた電位が保持される。また、メモリセルMCRでは、ノードNREFが浮遊状態になると、容量素子C1の第1の電極に入力された第2のアナログ電位がノードNREFに与えられる。上記動作により、ノードNREFは、第1の参照電位または第1の参照電位に応じた電位に、第2のアナログ電位または第2のアナログ電位に応じた電位が加算されることで得られる電位となる。
トランジスタTr1は、ノードNREFの電位にしたがってそのドレイン電流が定まる。よって、トランジスタTr2がオフになることでノードNREFの電位が保持されると、トランジスタTr1のドレイン電流の値も保持される。上記ドレイン電流には第1の参照電位と第2のアナログ電位が反映されている。
メモリセルMC[i、j]のトランジスタTr2に流れるドレイン電流を電流I[i、j]とし、メモリセルMC[i+1、j]のトランジスタTr2に流れるドレイン電流を電流I[i+1、j]とすると、配線BL[j]からメモリセルMC[i、j]及びメモリセルMC[i+1、j]に供給される電流の和は、電流I[j]となる。また、メモリセルMC[i、j+1]のトランジスタTr2に流れるドレイン電流を電流I[i、j+1]とし、メモリセルMC[i+1、j+1]のトランジスタTr2に流れるドレイン電流を電流I[i+1、j+1]とすると、配線BL[j+1]からメモリセルMC[i、j+1]及びメモリセルMC[i+1、j+1]に供給される電流の和は、電流I[j+1]となる。また、メモリセルMCR[i]のトランジスタTr2に流れるドレイン電流を電流IREF[i]とし、メモリセルMCR[i+1]のトランジスタTr2に流れるドレイン電流を電流IREF[i+1]とすると、配線BLREFからメモリセルMCR[i]及びメモリセルMCR[i+1]に供給される電流の和は、電流IREFとなる。
次いで、回路13と、回路14と、電流源回路15(CREF)の具体的な構成の一例について、図9を用いて説明する。
図9では、図8に示すメモリセルMCとメモリセルMCRに対応した、回路13、回路14、電流源回路15の構成の一例を示している。具体的に、図9に示す回路13は、j列目のメモリセルMCに対応した回路13[j]と、j+1列目のメモリセルMCに対応した回路13[j+1]とを有する。また、図9に示す回路14は、j列目のメモリセルMCに対応した回路14[j]と、j+1列目のメモリセルMCに対応した回路14[j+1]とを有する。
そして、回路13[j]及び回路14[j]は、配線BL[j]に電気的に接続されている。また、回路13[j+1]及び回路14[j+1]は、配線BL[j+1]に電気的に接続されている。
電流源回路15は、配線BL[j]、配線BL[j+1]、配線BLREFに電気的に接続されている。そして、電流源回路15は、配線BLREFに電流IREFを供給する機能と、電流IREFと同じ電流または電流IREFに応じた電流を、配線BL[j]及び配線BL[j+1]のそれぞれに供給する機能を有する。
具体的に、回路13[j]及び回路13[j+1]は、トランジスタTr7乃至Tr9と、容量素子C3とをそれぞれ有する。オフセットの電流を設定する際に、回路13[j]において、トランジスタTr7は、電流I[j]が電流IREFよりも大きい場合に、電流I[j]と電流IREFの差分に相当する電流ICM[j]を生成する機能を有する。また、回路13[j+1]において、トランジスタTr7は、電流I[j+1]が電流IREFよりも大きい場合に、電流I[j+1]と電流IREFの差分に相当する電流ICM[j+1]を生成する機能を有する。電流ICM[j]及び電流ICM[j+1]は、回路13[j]及び回路13[j+1]から配線BL[j]及び配線BL[j+1]に供給される。
そして、回路13[j]及び回路13[j+1]において、トランジスタTr7は、ソース又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr8は、ソース又はドレインの一方が配線BLに電気的に接続されており、ソース又はドレインの他方がトランジスタTr7のゲートに電気的に接続されている。トランジスタTr9は、ソース又はドレインの一方がトランジスタTr7のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子C3は、第1の電極がトランジスタTr7のゲートに電気的に接続されており、第2の電極が所定の電位が供給される配線に電気的に接続されている。
トランジスタTr8のゲートは配線OSMに電気的に接続されており、トランジスタTr9のゲートは配線ORMに電気的に接続されている。
なお、図9では、トランジスタTr7がpチャネル型であり、トランジスタTr8及びTr9がnチャネル型である場合を例示している。
また、回路14[j]及び回路14[j+1]は、トランジスタTr4乃至Tr6と、容量素子C4とをそれぞれ有する。オフセットの電流を設定する際に、回路14[j]において、トランジスタTr4は、電流I[j]が電流IREFよりも小さい場合に、電流I[j]と電流IREFの差分に相当する電流ICP[j]を生成する機能を有する。また、回路14[j+1]において、トランジスタTr4は、電流I[j+1]が電流IREFよりも小さい場合に、電流I[j+1]と電流IREFの差分に相当する電流ICP[j+1]を生成する機能を有する。電流ICP[j]及び電流ICP[j+1]は、配線BL[j]及び配線BL[j+1]から回路14[j]及び回路14[j+1]に引き込まれる。
なお、電流ICM[j]と電流ICP[j]とが、Ioffset[j]に相当する。また、なお、電流ICM[j+1]と電流ICP[j+1]とが、Ioffset[j+1]に相当する。
そして、回路14[j]及び回路14[j+1]において、トランジスタTr4は、ソース又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr5は、ソース又はドレインの一方が配線BLに電気的に接続されており、ソース又はドレインの他方がトランジスタTr4のゲートに電気的に接続されている。トランジスタTr6は、ソース又はドレインの一方がトランジスタTr4のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子C4は、第1の電極がトランジスタTr4のゲートに電気的に接続されており、第2の電極が所定の電位が供給される配線に電気的に接続されている。
トランジスタTr5のゲートは配線OSPに電気的に接続されており、トランジスタTr6のゲートは配線ORPに電気的に接続されている。
なお、図9では、トランジスタTr4乃至Tr6がnチャネル型チャネル型である場合を例示している。
また、電流源回路15は、配線BLに対応したトランジスタTr10と、配線BLREFに対応したトランジスタTr11とを有する。具体的に、図9に示す電流源回路15は、トランジスタTr10として、配線BL[j]に対応したトランジスタTr10[j]と、配線BL[j+1]に対応したトランジスタTr10[j+1]とを有する場合を例示している。
そして、トランジスタTr10のゲートは、トランジスタTr11のゲートに電気的に接続されている。また、トランジスタTr10は、ソース又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr11は、ソース又はドレインの一方が配線BLREFに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
トランジスタTr10とトランジスタTr11とは、同じ極性を有している。図9では、トランジスタTr10とトランジスタTr11とが、共にpチャネル型を有する場合を例示している。
トランジスタTr11のドレイン電流は電流IREFに相当する。そして、トランジスタTr10とトランジスタTr11とはカレントミラー回路としての機能を有するため、トランジスタTr10のドレイン電流は、トランジスタTr11のドレイン電流とほぼ同じ値、またはトランジスタTr11のドレイン電流に応じた値となる。
なお、図9に示した回路13[j]と回路14[j]の間にスイッチを設けても良い。また、回路13[j+1]と回路14[j]の間にスイッチを設けても良い。或いは、電流源回路15が有するトランジスタTr11と、参照用記憶回路12との間にスイッチを設けても良い。
図11に、回路13[j]と、回路14[j]と、回路13[j]と回路14[j]の電気的な接続を制御するスイッチSW[j]と、電流源回路15との接続関係の一例を示す。図11には、回路13[j+1]と、回路14[j+1]と、回路13[j+1]と回路14[j+1]の電気的な接続を制御するスイッチSW[j+1]と、電流源回路15との接続関係も例示する。
具体的に、スイッチ[j]は、回路13[j]のトランジスタTr7のソース又はドレインの一方と、回路14[j]のトランジスタTr4のソース又はドレインの一方との間の電気的な接続を制御する機能を有する。また、スイッチ[j+1]は、回路13[j+1]のトランジスタTr7のソース又はドレインの一方と、回路14[j+1]のトランジスタTr4のソース又はドレインの一方との間の電気的な接続を制御する機能を有する。
スイッチSW[j]を設けることにより、メモリセルMCに第1のアナログ電位を書き込む際に、電流源回路15或いは回路13[j]と、回路14[j]或いは記憶回路11との間に電流が流れるのを防ぐことができる。また、スイッチSW[j+1]を設けることにより、メモリセルMCに第1のアナログ電位を書き込む際に、電流源回路15或いは回路13[j+1]と、回路14[j+1]或いは記憶回路11との間に電流が流れるのを防ぐことができる。
次いで、図8及び図9を用いて、本発明の一態様に係る半導体装置10の具体的な動作の一例について説明する。
図10は、図8に示すメモリセルMC、メモリセルMCRと、図9に示す回路13、回路14、電流源回路15の動作を示すタイミングチャートの一例に相当する。図10では、時刻T01乃至時刻T04において、メモリセルMC及びメモリセルMCRに第1のアナログデータを格納する動作が行われる。時刻T05乃至時刻T10において、回路13及び回路14にオフセットの電流Ioffsetを設定する動作が行われる。時刻T11乃至時刻T16において、第1のアナログデータと第2のアナログデータとの積和値に対応したデータを取得する動作が行われる。
なお、電源線VR[j]及び電源線VR[j+1]にはローレベルの電位が供給されるものとする。また、回路13に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位VDDが供給されるものとする。また、回路14に電気的に接続される所定の電位を有する配線は、全てローレベルの電位VSSが供給されるものとする。また、電流源回路15に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位VDDが供給されるものとする。
また、トランジスタTr1、Tr4、Tr7、Tr10[j]、Tr10[j+1]、Tr11は飽和領域で動作するものとする。
まず、時刻T01乃至時刻T02において、配線WW[i]にハイレベルの電位が与えられ、配線WW[i+1]にローレベルの電位が与えられる。上記動作により、図8に示すメモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトランジスタTr2がオンになる。また、メモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr2がオフの状態を維持する。
また、時刻T01乃至時刻T02では、図8に示す配線WD[j]と配線WD[j+1]とに、第1の参照電位VPRから第1のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線WD[j]には電位VPR−Vx[i、j]が与えられ、配線WD[j+1]には電位VPR−Vx[i、j+1]が与えられる。また、配線WDREFには第1の参照電位VPRが与えられ、配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
よって、図8に示すメモリセルMC[i、j]のノードN[i、j]にはトランジスタTr2を介して電位VPR−Vx[i、j]が与えられ、メモリセルMC[i、j+1]のノードN[i、j+1]にはトランジスタTr2を介して電位VPR−Vx[i、j+1]が与えられ、メモリセルMCR[i]のノードNREF[i]にはトランジスタTr2を介して電位VPRが与えられる。
時刻T02が終了すると、図8に示す配線WW[i]に与えられる電位はハイレベルからローレベルに変化し、メモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトランジスタTr2がオフになる。上記動作により、ノードN[i、j]には電位VPR−Vx[i、j]が保持され、ノードN[i、j+1]には電位VPR−Vx[i、j+1]が保持され、ノードNREF[i]には電位VPRが保持される。
次いで、時刻T03乃至時刻T04において、図8に示す配線WW[i]の電位はローレベルに維持され、配線WW[i+1]にハイレベルの電位が与えられる。上記動作により、図8に示すメモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr2がオンになる。また、メモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトランジスタTr2がオフの状態を維持する。
また、時刻T03乃至時刻T04では、図8に示す配線WD[j]と配線WD[j+1]とに、第1の参照電位VPRから第1のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線WD[j]には電位VPR−Vx[i+1、j]が与えられ、配線WD[j+1]には電位VPR−Vx[i+1、j+1]が与えられる。また、配線WDREFには第1の参照電位VPRが与えられ、配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
よって、図8に示すメモリセルMC[i+1、j]のノードN[i+1、j]にはトランジスタTr2を介して電位VPR−Vx[i+1、j]が与えられ、メモリセルMC[i+1、j+1]のノードN[i+1、j+1]にはトランジスタTr2を介して電位VPR−Vx[i+1、j+1]が与えられ、メモリセルMCR[i+1]のノードNREF[i+1]にはトランジスタTr2を介して電位VPRが与えられる。
時刻T04が終了すると、図8に示す配線WW[i+1]に与えられる電位はハイレベルからローレベルに変化し、メモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr2がオフになる。上記動作により、ノードN[i+1、j]には電位VPR−Vx[i+1、j]が保持され、ノードN[i+1、j+1]には電位VPR−Vx[i+1、j+1]が保持され、ノードNREF[i+1]には電位VPRが保持される。
次いで、時刻T05乃至時刻T06において、図9に示す配線ORP及び配線ORMにハイレベルの電位が与えられる。図9に示す回路13[j]及び回路13[j+1]では、配線ORMにハイレベルの電位が与えられることで、トランジスタTr9がオンになり、トランジスタTr7のゲートは電位VDDが与えられることでリセットされる。また、図9に示す回路14[j]及び回路14[j+1]では、配線ORPにハイレベルの電位が与えられることで、トランジスタTr6がオンになり、トランジスタTr4のゲートは電位VSSが与えられることでリセットされる。
時刻T06が終了すると、図8に示す配線ORP及び配線ORMに与えられる電位はハイレベルからローレベルに変化し、回路13[j]及び回路13[j+1]においてトランジスタTr9がオフになり、回路14[j]及び回路14[j+1]においてトランジスタTr6がオフになる。上記動作により、回路13[j]及び回路13[j+1]においてトランジスタTr7のゲートに電位VDDが保持され、回路14[j]及び回路14[j+1]においてトランジスタTr4のゲートに電位VSSが保持される。
次いで、時刻T07乃至時刻T08において、図9に示す配線OSPにハイレベルの電位が与えられる。また、図8に示す配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。配線OSPにハイレベルの電位が与えられることにより、回路14[j]及び回路14[j+1]においてトランジスタTr5がオンになる。
配線BL[j]に流れるI[j]が配線BLREFに流れる電流IREFよりも小さい場合、すなわちΔI[j]が正の場合、図8に示すメモリセルMC[i、j]のトランジスタTr1が引き込むことのできる電流と、メモリセルMC[i+1、j]のトランジスタTr1が引き込むことのできる電流との和が、トランジスタTr10[j]のドレイン電流より小さいことを意味する。よって、電流ΔI[j]が正の場合、回路14[j]においてトランジスタTr5がオンになると、トランジスタTr10[j]のドレイン電流の一部がトランジスタTr4のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタTr4のドレイン電流が電流ΔI[j]とほぼ等しくなると、トランジスタTr4のゲートの電位は所定の値に収束する。このときのトランジスタTr4のゲートの電位は、トランジスタTr4のドレイン電流が電流ΔI[j]、すなわちIoffset[j](=ICP[j])となるような電位に相当する。つまり、回路14[j]のトランジスタTr4は、電流ICP[j]を流し得る電流源に設定された状態であると言える。
同様に、配線BL[j+1]に流れるI[j+1]が配線BLREFに流れる電流IREFよりも小さい場合、つまり電流ΔI[j+1]が正の場合、回路14[j+1]においてトランジスタTr5がオンになると、トランジスタTr10[j+1]のドレイン電流の一部がトランジスタTr4のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタTr4のドレイン電流が電流ΔI[j+1]とほぼ等しくなると、トランジスタTr4のゲートの電位は所定の値に収束する。このときのトランジスタTr4のゲートの電位は、トランジスタTr4のドレイン電流が電流ΔI[j+1]、すなわちIoffset[j+1](=ICP[j+1])となるような電位に相当する。つまり、回路14[j+1]のトランジスタTr4は、電流ICP[j+1]を流し得る電流源に設定された状態であると言える。
時刻T08が終了すると、図9に示す配線OSPに与えられる電位はハイレベルからローレベルに変化し、回路14[j]及び回路14[j+1]においてトランジスタTr5がオフになる。上記動作により、トランジスタTr4のゲートの電位は保持される。よって、回路14[j]は電流ICP[j]を流し得る電流源に設定された状態を維持し、回路14[j+1]は電流ICP[j+1]を流し得る電流源に設定された状態を維持する。
次いで、時刻T09乃至時刻T10において、図9に示す配線OSMにハイレベルの電位が与えられる。また、図8に示す配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。配線OSMにハイレベルの電位が与えられることにより、回路13[j]及び回路13[j+1]においてトランジスタTr8がオンになる。
配線BL[j]に流れるI[j]が配線BLREFに流れる電流IREFよりも大きい場合、すなわちΔI[j]が負の場合、図8に示すメモリセルMC[i、j]のトランジスタTr1が引き込むことのできる電流と、メモリセルMC[i+1、j]のトランジスタTr1が引き込むことのできる電流との和が、トランジスタTr10[j]のドレイン電流より大きいことを意味する。よって、電流ΔI[j]が負の場合、回路13[j]においてトランジスタTr8がオンになると、トランジスタTr7のゲートから配線BL[j]に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタTr7のドレイン電流が電流ΔI[j]とほぼ等しくなると、トランジスタTr7のゲートの電位は所定の値に収束する。このときのトランジスタTr7のゲートの電位は、トランジスタTr7のドレイン電流が電流ΔI[j]、すなわちIoffset[j](=ICM[j])となるような電位に相当する。つまり、回路13[j]のトランジスタTr7は、電流ICM[j]を流し得る電流源に設定された状態であると言える。
同様に、配線BL[j+1]に流れるI[j+1]が配線BLREFに流れる電流IREFよりも大きい場合、つまり電流ΔI[j+1]が負の場合、回路13[j+1]においてトランジスタTr8がオンになると、トランジスタTr7のゲートから配線BL[j+1]に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタTr7のドレイン電流が電流ΔI[j+1]の絶対値とほぼ等しくなると、トランジスタTr7のゲートの電位は所定の値に収束する。このときのトランジスタTr7のゲートの電位は、トランジスタTr7のドレイン電流が電流ΔI[j+1]、すなわちIoffset[j+1](=ICM[j+1])の絶対値に等しい電位に相当する。つまり、回路13[j+1]のトランジスタTr7は、電流ICM[j+1]を流し得る電流源に設定された状態であると言える。
時刻T08が終了すると、図9に示す配線OSMに与えられる電位はハイレベルからローレベルに変化し、回路13[j]及び回路13[j+1]においてトランジスタTr8がオフになる。上記動作により、トランジスタTr7のゲートの電位は保持される。よって、回路13[j]は電流ICM[j]を流し得る電流源に設定された状態を維持し、回路13[j+1]は電流ICM[j+1]を流し得る電流源に設定された状態を維持する。
なお、回路14[j]及び回路14[j+1]において、トランジスタTr4は電流を引き込む機能を有する。そのため、時刻T07乃至時刻T08において配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも大きくΔI[j]が負の場合、或いは、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流IREFよりも大きくΔI[j+1]が負の場合、回路14[j]または回路14[j+1]から過不足なく配線BL[j]または配線BL[j+1]に電流を供給するのが難しくなる恐れがある。この場合、配線BL[j]または配線BL[j+1]に流れる電流と、配線BLREFに流れる電流とのバランスを取るために、メモリセルMCのトランジスタTr1と、回路14[j]または回路14[j+1]のトランジスタTr4と、トランジスタTr10[j]またはTr10[j+1]とが、共に飽和領域で動作することが困難になる可能性がある。
時刻T07乃至時刻T08においてΔI[j]が負の場合でも、トランジスタTr1、Tr4、Tr10[j]またはTr10[j+1]における飽和領域での動作を確保するために、時刻T05乃至時刻T06において、トランジスタTr7のゲートを電位VDDにリセットするのではなく、トランジスタTr7のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタTr10[j]またはTr10[j+1]のドレイン電流に加えてトランジスタTr7から電流が供給されるため、トランジスタTr1において引き込めない分の電流を、トランジスタTr4においてある程度引き込むことができるため、トランジスタTr1、Tr4、Tr10[j]またはTr10[j+1]における飽和領域での動作を確保することができる。
なお、時刻T09乃至時刻T10において、配線BL[j]に流れるI[j]が配線BLREFに流れる電流IREFよりも小さい場合、すなわちΔI[j]が正の場合、時刻T07乃至時刻T08において回路14[j]が電流ICP[j]を流し得る電流源に既に設定されているため、回路13[j]においてトランジスタTr7のゲートの電位はほぼ電位VDDのままとなる。同様に、配線BL[j+1]に流れるI[j+1]が配線BLREFに流れる電流IREFよりも小さい場合、すなわちΔI[j+1]が正の場合、時刻T07乃至時刻T08において回路14[j+1]が電流ICP[j+1]を流し得る電流源に既に設定されているため、回路13[j+1]においてトランジスタTr7のゲートの電位はほぼ電位VDDのままとなる。
次いで、時刻T11乃至時刻T12において、図8に示す配線RW[i]に第2のアナログ電位Vw[i]が与えられる。また、配線RW[i+1]には、基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられたままである。具体的に、配線RW[i]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i]だけ高い電位となるが、以下説明を分かり易くするために、配線RW[i]の電位は電位Vw[i]であると仮定する。
配線RW[i]が電位Vw[i]になると、容量素子C1の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図8に示すメモリセルMC[i、j]におけるノードNの電位はVPR−Vx[i、j]+Vw[i]となり、メモリセルMC[i、j+1]におけるノードNの電位はVPR−Vx[i、j+1]+Vw[i]となる。そして、上記の式6から、メモリセルMC[i、j]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]からIoffset[j]を差し引いた電流、すなわち、配線BL[j]から流れ出る電流Iout[j]に反映されることが分かる。また、メモリセルMC[i、j+1]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]からIoffset[j+1]を差し引いた電流、すなわち、配線BL[j+1]から流れ出る電流Iout[j+1]に反映されることが分かる。
時刻T12が終了すると、配線RW[i]には、再度、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
次いで、時刻T13乃至時刻T14において、図8に示す配線RW[i+1]に第2のアナログ電位Vw[i+1]が与えられる。また、配線RW[i]には、基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられたままである。具体的に、配線RW[i+1]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i+1]だけ高い電位となるが、以下説明を分かり易くするために、配線RW[i+1]の電位は電位Vw[i+1]であると仮定する。
配線RW[i+1]が電位Vw[i+1]になると、容量素子C1の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図8に示すメモリセルMC[i+1、j]におけるノードNの電位はVPR−Vx[i+1、j]+Vw[i+1]となり、メモリセルMC[i+1、j+1]におけるノードNの電位はVPR−Vx[i+1、j+1]+Vw[i+1]となる。そして、上記の式6から、メモリセルMC[i+1、j]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]からIoffset[j]を差し引いた電流、すなわち、Iout[j]に反映されることが分かる。また、メモリセルMC[i+1、j+1]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]からIoffset[j+1]を差し引いた電流、すなわち、Iout[j+1]に反映されることが分かる。
時刻T12が終了すると、配線RW[i+1]には、再度、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
次いで、時刻T15乃至時刻T16において、図8に示す配線RW[i]に第2のアナログ電位Vw[i]が与えられ、配線RW[i+1]に第2のアナログ電位Vw[i+1]が与えられる。具体的に、配線RW[i]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i]だけ高い電位となり、配線RW[i+1]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i+1]だけ高い電位となるが、以下説明を分かり易くするために、配線RW[i]の電位は電位Vw[i]であり、配線RW[i+1]の電位は電位Vw[i+1]であると仮定する。
配線RW[i]が電位Vw[i]になると、容量素子C1の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図8に示すメモリセルMC[i、j]におけるノードNの電位はVPR−Vx[i、j]+Vw[i]となり、メモリセルMC[i、j+1]におけるノードNの電位はVPR−Vx[i、j+1]+Vw[i]となる。また、配線RW[i+1]が電位Vw[i+1]になると、容量素子C1の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図8に示すメモリセルMC[i+1、j]におけるノードNの電位はVPR−Vx[i+1、j]+Vw[i+1]となり、メモリセルMC[i+1、j+1]におけるノードNの電位はVPR−Vx[i+1、j+1]+Vw[i+1]となる。
そして、上記の式6から、メモリセルMC[i、j]とメモリセルMC[i+1、j]とに対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]からIoffset[j]を差し引いた電流、すなわち、電流Iout[j]に反映されることが分かる。また、メモリセルMC[i、j+1]とメモリセルMC[i+1、j+1]とに対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]からIoffset[j+1]を差し引いた電流、すなわち、電流Iout[j+1]に反映されることが分かる。
時刻T16が終了すると、配線RW[i]及び配線RW[i+1]には、再度、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
なお、トランジスタTr2、Tr5、Tr6、Tr8、またはTr9は、オフ電流が極めて低いトランジスタを用いることが望ましい。トランジスタTr2にオフ電流が極めて低いトランジスタを用いることにより、ノードNの電位の保持を長時間に渡って行うことができる。また、トランジスタTr5及びTr6にオフ電流が極めて低いトランジスタを用いることにより、トランジスタTr4のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタTr8及びTr9にオフ電流が極めて低いトランジスタを用いることにより、トランジスタTr7のゲートの電位の保持を、長時間に渡って行うことができる。
オフ電流が極めて低いトランジスタとしてOSトランジスタを用いればよい。チャネル幅で規格化したOSトランジスタのリーク電流は、ソースドレイン電圧が10V、室温(25℃程度)の状態で10×10−21A/μm(10ゼプトA/μm)以下とすることが可能である。
次いで、配線BLに流れるアナログの電流をアナログの電圧に変換する機能を有する、電流電圧変換回路18の構成について説明する。
図12に、電流電圧変換回路18の構成の一例を示す。電流電圧変換回路18は、各配線BLに対応したスイッチSWoutと、アンプ19と、抵抗素子20と、を有する。
具体的に図12では、配線BL[j]がスイッチSWout[j]を介してアンプ19[j]の反転入力端子(−)に電気的に接続されている。アンプ19[j]の非反転入力端子(+)には、所定の電位が与えられている配線に電気的に接続されている。抵抗素子20[j]は、一方の端子が反転入力端子(−)に電気的に接続されており、他方の端子が非反転入力端子(+)に電気的に接続されている。アンプ19[j]の出力端子OUT[j]から、アナログの電流Iout[j]に対応したアナログの電圧が出力される。
配線BL[j+1]、スイッチSWout[j+1]、アンプ19[j+1]、抵抗素子20[j+1]の接続関係も、配線BL[j]、スイッチSWout[j]、アンプ19[j]、抵抗素子20[j]と同様である。
次いで、配線WDに第1のアナログ電位を供給する機能を有する駆動回路と、配線RWに第2のアナログ電位を供給する機能を有する駆動回路の構成の一例について説明する。
図13に示す駆動回路21(DR)は、デコーダ22(DEC)と、サンプリング回路23(SAM)と、アナログバッファ24(BUF)と、を有する。
デコーダ22は、メモリセルMCのアドレス情報に従って、配線WD或いは配線RWを選択する機能を有する。
サンプリング回路23は、選択されたメモリセルMCのアナログデータをサンプリングする機能を有する。具体的に、駆動回路21(DR)が、配線WDに第1のアナログ電位を供給する機能を有する場合、選択されたメモリセルMCに対応する第1のアナログ電位を取得し、保持する機能を有する。また、駆動回路21(DR)が、配線RWに第2のアナログ電位を供給する機能を有する場合、選択されたメモリセルMCに対応する第2のアナログ電位を取得し、保持する機能を有する。サンプリングされたアナログデータは、アナログバッファを介して対応する配線WD或いは配線RWに入力される。
次いで、本発明の一態様に係る半導体装置10の構成を、図14に一例として示す。図14では、配線WDに第1のアナログ電位を供給する機能を有する駆動回路を、駆動回路21W(DR)として示す。また、配線RWに第2のアナログ電位を供給する機能を有する駆動回路を、駆動回路21R(DR)として示す。
さらに、図14に示す半導体装置10は、記憶回路11(MEM)、参照用記憶回路12(RMEM)、電流源回路15(CREF)、オフセット回路25(OFC)、選択回路26(SEL)、選択回路27(SEL)を有する。オフセット回路25には、回路13及び回路14が含まれる。
選択回路26(SEL)は、オフセット回路25に電気的に接続された配線OSM、配線ORM、配線ORP、配線OSP(図9または図11参照)に供給する電位を制御する機能を有する。また、選択回路27(SEL)は、記憶回路11(MEM)及び参照用記憶回路12(RMEM)に電気的に接続された、配線WWに供給する電位を制御する機能を有する。
(実施の形態3)
本実施の形態では、上記実施の形態に示すOSトランジスタについて、図15乃至図18を用いて説明を行う。
<<トランジスタ200>>
図15(A)は、トランジスタ200を有する半導体装置の上面図である。また、図15(B)は、図15(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル長方向の断面図でもある。また、図15(C)は、図15(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ200のチャネル幅方向の断面図でもある。図15(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図15(A)から(C)に示すように、トランジスタ200は、基板(図示せず)の上に配置された絶縁体224と、絶縁体224の上に配置された金属酸化物406aと、金属酸化物406aの上面の少なくとも一部に接して配置された金属酸化物406bと、金属酸化物406bの上に配置された絶縁体412と、絶縁体412の上に配置された導電体404aと、導電体404aの上に配置された導電体404bと、導電体404bの上に配置された絶縁体419と、絶縁体412、導電体404a、および導電体404b、および絶縁体419の側面に接して配置された絶縁体418と、金属酸化物406bの上面に接し、かつ絶縁体418の側面に接して配置された絶縁体225と、を有する。ここで、図15(B)に示すように、絶縁体418の上面は、絶縁体419の上面と略一致することが好ましい。また、絶縁体225は、絶縁体419、導電体404、絶縁体418、および金属酸化物406を覆って設けられることが好ましい。
以下において、金属酸化物406aと金属酸化物406bをまとめて金属酸化物406という場合がある。なお、トランジスタ200では、金属酸化物406aおよび金属酸化物406bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物406bのみを設ける構成にしてもよい。また、導電体404aと導電体404bをまとめて導電体404という場合がある。なお、トランジスタ200では、導電体404aおよび導電体404bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体404bのみを設ける構成にしてもよい。
導電体440は、絶縁体384の開口の内壁に接して導電体440aが形成され、さらに内側に導電体440bが形成されている。ここで、導電体440aおよび導電体440bの上面の高さと、絶縁体384の上面の高さは同程度にできる。なお、トランジスタ200では、導電体440aおよび導電体440bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体440bのみを設ける構成にしてもよい。
導電体310は、絶縁体214および絶縁体216の開口の内壁に接して導電体310aが形成され、さらに内側に導電体310bが形成されている。よって、導電体310aは導電体440bに接する構成が好ましい。ここで、導電体310aおよび導電体310bの上面の高さと、絶縁体216の上面の高さは同程度にできる。なお、トランジスタ200では、導電体310aおよび導電体310bを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体310bのみを設ける構成にしてもよい。
導電体404は、トップゲートとして機能でき、導電体310は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体440は、導電体404と同様にチャネル幅方向に延伸されており、導電体310、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体440の上に積層して、絶縁体214および絶縁体216に埋め込まれた導電体310を設けることにより、導電体440と導電体404の間に絶縁体214および絶縁体216などが設けられ、導電体440と導電体404の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体440と導電体404の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体440と導電体404の間の絶縁耐圧を高めることで、トランジスタ200の信頼性を向上させることができる。よって、絶縁体214および絶縁体216の膜厚を大きくすることが好ましい。なお、導電体440の延伸方向はこれに限られず、例えば、トランジスタ200のチャネル長方向に延伸されてもよい。
ここで、導電体310aおよび導電体440aは、水または水素などの不純物の透過を抑制する機能を有する(透過しにくい)導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体440および導電体310を通じて上層に拡散するのを抑制することができる。なお、導電体310aおよび導電体440aは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物または、酸素(例えば、酸素原子、酸素分子など)の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体310aおよび導電体440aが酸素の透過を抑制する機能を持つことにより、導電体310bおよび導電体440bが酸化して導電率が低下することを防ぐことができる。
また、導電体310bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体310bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体440bは、配線として機能するため、導電体310bより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体440bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体214は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体214は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体214として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体214より上層に拡散するのを抑制することができる。なお、絶縁体214は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(N2O、NO、NO2など)、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体214は、酸素(例えば、酸素原子または酸素分子など)の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
また、導電体440の上に導電体310を積層して設ける構成にすることにより、導電体440と導電体310の間に絶縁体214を設けることができる。ここで、導電体440bに銅など拡散しやすい金属を用いても、絶縁体214として窒化シリコンなどを設けることにより、当該金属が絶縁体214より上の層に拡散するのを防ぐことができる。
また、絶縁体222は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体222より下層から水素、水などの不純物が絶縁体222より上層に拡散するのを抑制することができる。さらに、絶縁体224などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体224中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体224の水素の脱離量は、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))において、50℃から500℃の範囲において、水素分子に換算した脱離量が、絶縁体224の面積当たりに換算して、2×1015molecules/cm2以下、好ましくは1×1015molecules/cm2以下、より好ましくは5×1014molecules/cm2以下であればよい。また、絶縁体224は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体412は、第1のゲート絶縁膜として機能でき、絶縁体220、絶縁体222、および絶縁体224は、第2のゲート絶縁膜として機能できる。なお、トランジスタ200では、絶縁体220、絶縁体222、および絶縁体224を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体220、絶縁体222、および絶縁体224のうちいずれか2層を積層した構造にしてもよいし、いずれか1層を用いる構造にしてもよい。
金属酸化物406は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
金属酸化物406は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物406が、インジウム、元素Mおよび亜鉛を有するIn−M−Zn酸化物である場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物(metal oxide)と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物(metal oxynitride)と呼称してもよい。
ここで、金属酸化物406aに用いる金属酸化物において、構成元素中の元素Mの原子数比が、金属酸化物406bに用いる金属酸化物における、構成元素中の元素Mの原子数比より大きいことが好ましい。また、金属酸化物406aに用いる金属酸化物において、Inに対する元素Mの原子数比が、金属酸化物406bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、金属酸化物406bに用いる金属酸化物において、元素Mに対するInの原子数比が、金属酸化物406aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。
以上のような金属酸化物を金属酸化物406aとして用いて、金属酸化物406aの伝導帯下端のエネルギーが、金属酸化物406bの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物406aの電子親和力が、金属酸化物406bの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、金属酸化物406aおよび金属酸化物406bにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物406aと金属酸化物406bとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、金属酸化物406aと金属酸化物406bが、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物406bがIn−Ga−Zn酸化物の場合、金属酸化物406aとして、In−Ga−Zn酸化物、Ga−Zn酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は金属酸化物406bに形成されるナローギャップ部分となる。金属酸化物406aと金属酸化物406bとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、金属酸化物406は、領域426a、領域426b、および領域426cを有する。領域426aは、図15(B)に示すように、領域426bと領域426cに挟まれる。領域426bおよび領域426cは、絶縁体225の成膜により低抵抗化された領域であり、領域426aより導電性が高い領域となる。領域426bおよび領域426cは、絶縁体225の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物406bの絶縁体225と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域426bおよび領域426cは、領域426aより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)などを用いて測定すればよい。ここで、領域426aの水素または窒素の濃度としては、金属酸化物406bの絶縁体412と重なる領域の中央近傍(例えば、金属酸化物406bの絶縁体412のチャネル長方向の両側面からの距離が概略等しい部分)の水素または窒素の濃度を測定すればよい。
なお、領域426bおよび領域426cは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域426bおよび領域426cは、上記元素の一つまたは複数を含む構成にすればよい。
また、金属酸化物406aは、領域426bおよび領域426cにおいて、元素Mに対するInの原子数比が、金属酸化物406bの元素Mに対するInの原子数比と同程度になることが好ましい。言い換えると、金属酸化物406aは、領域426bおよび領域426cにおける元素Mに対するInの原子数比が、領域426aにおける元素Mに対するInの原子数比より大きいことが好ましい。ここで、金属酸化物406は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ200の作製工程において、金属酸化物406bの膜厚が薄くなり、金属酸化物406bの電気抵抗が大きくなった場合でも、領域426bおよび領域426cにおいて、金属酸化物406aが十分低抵抗化されており、金属酸化物406の領域426bおよび領域426cはソース領域およびドレイン領域として機能させることができる。
図15(B)に示す領域426a近傍の拡大図を、図16(A)に示す。図16(A)に示すように、領域426bおよび領域426cは、金属酸化物406の少なくとも絶縁体225と重なる領域に形成される。ここで、金属酸化物406bの領域426bおよび領域426cの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物406bの領域426aはチャネル形成領域として機能できる。
なお、図15(B)および図16(A)では、領域426a、領域426b、および領域426cが、金属酸化物406bおよび金属酸化物406aに形成されているが、これらの領域は少なくとも金属酸化物406bに形成されていればよい。また、図15(B)などでは、領域426aと領域426bの境界、および領域426aと領域426cの境界を金属酸化物406の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域426bおよび領域426cが金属酸化物406bの表面近傍では導電体404側に張り出し、金属酸化物406aの下面近傍では、絶縁体225側に後退する形状になる場合がある。
トランジスタ200では、図16(A)に示すように、領域426bおよび領域426cが、金属酸化物406の絶縁体225と接する領域と、絶縁体418、および絶縁体412の両端部近傍と重なる領域に形成される。このとき、領域426bおよび領域426cの導電体404と重なる部分は、所謂オーバーラップ領域(Lov領域ともいう)として機能する。Lov領域を有する構造とすることで、金属酸化物406のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図16(B)に示すように、領域426bおよび領域426cが、金属酸化物406の絶縁体225および絶縁体418と重なる領域に形成される構成にしてもよい。なお、図16(B)に示す構成を別言すると、導電体404のチャネル長方向の幅と、領域426aとの幅と、が概略一致している構成である。図16(B)に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図16(B)に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
このように、領域426bおよび領域426cの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
絶縁体412は、金属酸化物406bの上面に接して配置されることが好ましい。絶縁体412は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体412を金属酸化物406bの上面に接して設けることにより、金属酸化物406bに効果的に酸素を供給することができる。また、絶縁体224と同様に、絶縁体412中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体412の膜厚は、1nm以上20nm以下とするのが好ましく、例えば、1nm程度の膜厚にすればよい。
絶縁体412は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析(TDS分析)にて、100℃以上700℃以下または100℃以上500℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体412の面積当たりに換算して、1×1014molecules/cm2以上、好ましくは2×1014molecules/cm2以上、より好ましくは4×1014molecules/cm2以上であればよい。
絶縁体412、導電体404、および絶縁体419は、金属酸化物406bと重なる領域を有する。また、絶縁体412、導電体404a、導電体404b、および絶縁体419の側面は略一致することが好ましい。
導電体404aとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物406aまたは金属酸化物406bとして用いることができる金属酸化物を用いることができる。特に、In−Ga−Zn系酸化物のうち、導電性が高い、金属の原子数比が[In]:[Ga]:[Zn]=4:2:3から4.1、およびその近傍値のものを用いることが好ましい。このような導電体404aを設けることで、導電体404bへの酸素の透過を抑制し、酸化によって導電体404bの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体412に酸素を添加し、金属酸化物406bに酸素を供給することが可能となる。これにより、金属酸化物406の領域426aの酸素欠損を低減することができる。
導電体404bは、例えばタングステンなどの金属を用いることができる。また、導電体404bとして、導電体404aに窒素などの不純物を添加して導電体404aの導電性を向上できる導電体を用いてもよい。例えば導電体404bは、窒化チタンなどを用いることが好ましい。また、導電体404bを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電体404が、絶縁体412を介して、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体404の電界によって、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体404の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、surrounded channel(s−channel)構造とよぶ。そのため、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流(オン電流)を大きくすることができる。また、金属酸化物406bの領域426a近傍の上面及びチャネル幅方向の側面が、導電体404の電界によって取り囲まれていることから、非導通時のリーク電流(オフ電流)を小さくすることができる。
導電体404bの上に絶縁体419が配置されることが好ましい。また、絶縁体419、導電体404a、導電体404b、および絶縁体412の側面は略一致することが好ましい。絶縁体419は、原子層堆積(ALD:Atomic Layer Deposition)法を用いて成膜することが好ましい。これにより、絶縁体419の膜厚を1nm以上20nm以下程度、好ましくは5nm以上510nm以下程度で成膜することができる。ここで、絶縁体419は、絶縁体418と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
このような絶縁体419を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体419と絶縁体418で導電体404の上面と側面を覆うことができる。これにより、導電体404を介して、水または水素などの不純物が金属酸化物406に混入することを防ぐことができる。このように、絶縁体418と絶縁体419はゲートを保護するゲートキャップとしての機能を有する。
絶縁体418は、絶縁体412、導電体404、および絶縁体419の側面に接して設けられる。また、絶縁体418の上面は、絶縁体419の上面に略一致することが好ましい。絶縁体418は、ALD法を用いて成膜することが好ましい。これにより、絶縁体418の膜厚を1nm以上20nm以下程度、好ましくは1nm以上3nm以下程度、例えば1nmで成膜することができる。
上記の通り、金属酸化物406の領域426bおよび領域426cは、絶縁体225の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が10nm乃至30nm程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体418を形成することにより、金属酸化物406の絶縁体225と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ALD法を用いて、絶縁体418を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
ここで、絶縁体418は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体412中の酸素が外部に拡散することを防ぐことができる。また、絶縁体412の端部などから金属酸化物406に水素、水などの不純物が浸入するのを抑制することができる。
絶縁体418は、ALD法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体412、導電体404、および絶縁体419の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体404の上に、絶縁体419を設けておくことで、当該異方性エッチングで絶縁体419が一部除去されても、絶縁体418の絶縁体412および導電体404に接する部分を十分残存させることができる。
絶縁体225は、絶縁体419、絶縁体418、金属酸化物406および絶縁体224を覆って設けられる。ここで、絶縁体225は、絶縁体419および絶縁体418の上面に接し、かつ絶縁体418の側面に接して設けられる。絶縁体225は、上述の通り、水素または窒素などの不純物を金属酸化物406に添加して、領域426bおよび領域426cを形成する。このため、絶縁体225は、水素および窒素の少なくとも一方を有することが好ましい。
また、絶縁体225は、金属酸化物406bの上面に加えて、金属酸化物406bの側面および金属酸化物406aの側面に接して設けられることが好ましい。これにより、領域426bおよび領域426cにおいて、金属酸化物406bの側面および金属酸化物406aの側面まで低抵抗化することができる。
また、絶縁体225は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体225として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体225を形成することで、絶縁体225を透過して酸素が浸入し、領域426bおよび領域426cの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体225を透過して水または水素などの不純物が浸入し、領域426bおよび領域426cが過剰に領域426a側に拡張するのを防ぐことができる。
絶縁体225の上に絶縁体280を設けることが好ましい。絶縁体280は、絶縁体224などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体280および絶縁体225に形成された開口に導電体450aおよび導電体451aと、導電体450bおよび導電体451bと、が配置される。導電体450aおよび導電体451aと、導電体450bおよび導電体451bと、は、導電体404を挟んで対向して設けられることが好ましい。
ここで、絶縁体280および絶縁体225の開口の内壁に接して導電体450aが形成され、さらに内側に導電体451aが形成されている。当該開口の底部の少なくとも一部には金属酸化物406の領域426bが位置しており、導電体450aは領域426bと接する。同様に、絶縁体280および絶縁体225の開口の内壁に接して導電体450bが形成され、さらに内側に導電体451bが形成されている。当該開口の底部の少なくとも一部には金属酸化物406の領域426cが位置しており、導電体450bは領域426cと接する。
導電体450aおよび導電体451aはソース電極およびドレイン電極の一方として機能し、導電体450bおよび導電体451bはソース電極およびドレイン電極の他方として機能する。
導電体450aおよび導電体450bは、導電体310aなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体280より上層から水素、水などの不純物が導電体451aおよび導電体451bを通じて金属酸化物406に混入するのを抑制することができる。
また、導電体451aおよび導電体451bは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体451aおよび導電体451bは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
次に、トランジスタ200の構成材料について説明する。
<基板>
トランジスタ200を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板(イットリア安定化ジルコニア基板など)、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばSOI(Silicon On Insulator)基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、5μm以上700μm以下、好ましくは10μm以上500μm以下、さらに好ましくは15μm以上300μm以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が1×10−3/K以下、5×10−5/K以下、または1×10−5/K以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
<絶縁体>
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体222、絶縁体214として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体222および絶縁体214としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体222および絶縁体214は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
絶縁体384、絶縁体216、絶縁体220、絶縁体224および絶縁体412としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体384、絶縁体216、絶縁体220、絶縁体224および絶縁体412としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体220、絶縁体222、絶縁体224、および/または絶縁体412は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体224および絶縁体412において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物406と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物406に混入することを抑制することができる。また、例えば、絶縁体224および絶縁体412において、酸化シリコンまたは酸化窒化シリコンを金属酸化物406と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体384、絶縁体216、および絶縁体280は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体384、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体384、絶縁体216、および絶縁体280は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド(ナイロン、アラミドなど)、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体418および絶縁体419としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体418および絶縁体419としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
<導電体>
導電体404a、導電体404b、導電体310a、導電体310b、導電体450a、導電体450b、導電体451aおよび導電体451bとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を1種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記導電体、特に導電体404a、導電体310a、導電体450a、および導電体450bとして、金属酸化物406に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物406に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
<金属酸化物406に適用可能な金属酸化物>
以下に、本発明に係る金属酸化物406について説明する。金属酸化物406として、酸化物半導体として機能する金属酸化物を用いることが好ましい。
金属酸化物406は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、金属酸化物406が、インジウム、元素M及び亜鉛を有する場合を考える。なお、金属酸化物406が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
以下に、図17(A)、図17(B)、および図17(C)を用いて、金属酸化物406が有するインジウム、元素Mおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図17(A)、図17(B)、および図17(C)には、酸素の原子数比については記載しない。また、金属酸化物406が有するインジウム、元素M、および亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図17(A)、図17(B)、および図17(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=5:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:1:βの原子数比となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、および[In]:[M]:[Zn]=1:4:βの原子数比となるラインを表す。
また、図17(A)、図17(B)、および図17(C)に示す、[In]:[M]:[Zn]=0:2:1の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、原子数比が[In]:[M]:[Zn]=0:2:1の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が[In]:[M]:[Zn]=1:0:0の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図17(A)に示す領域Aは、金属酸化物406が有する、インジウム、元素M、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度(電子移動度)を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が[In]:[M]:[Zn]=0:1:0、およびその近傍値である場合(例えば図17(C)に示す領域C)は、絶縁性が高くなる。
例えば、金属酸化物406bに用いる金属酸化物は、キャリア移動度が高い、図17(A)の領域Aで示される原子数比を有することが好ましい。金属酸化物406bに用いる金属酸化物は、例えばIn:Ga:Zn=4:2:3から4.1、およびその近傍値程度になるようにすればよい。一方、金属酸化物406aに用いる金属酸化物は、絶縁性が比較的高い、図17(C)の領域Cで示される原子数比を有することが好ましい。金属酸化物406aに用いる金属酸化物は、例えばIn:Ga:Zn=1:3:4程度になるようにすればよい。
特に、図17(B)に示す領域Bでは、領域Aの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
なお、領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を含む。近傍値には、例えば、[In]:[M]:[Zn]=5:3:4が含まれる。また、領域Bは、[In]:[M]:[Zn]=5:1:6、およびその近傍値、および[In]:[M]:[Zn]=5:1:7、およびその近傍値を含む。
また、金属酸化物406として、In−M−Zn酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のIn−M−Zn酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。例えば、金属酸化物406に用いるスパッタリングターゲットの組成がIn:Ga:Zn=4:2:4.1[原子数比]の場合、成膜される金属酸化物の組成は、In:Ga:Zn=4:2:3[原子数比]の近傍となる場合がある。また、金属酸化物406に用いるスパッタリングターゲットの組成がIn:Ga:Zn=5:1:7[原子数比]の場合、成膜される金属酸化物の組成は、In:Ga:Zn=5:1:6[原子数比]の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物406をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
<金属酸化物の構成>
以下では、OSトランジスタに用いることができるCAC(Cloud−Aligned Composite)−OSの構成について説明する。
なお、本明細書等において、CAAC(c−axis aligned crystal)、及びCAC(Cloud−Aligned Composite)と記載する場合がある。なお、CAACは結晶構造の一例を表し、CACは機能、または材料の構成の一例を表す。
CAC−OSまたはCAC−metal oxideとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC−OSまたはCAC−metal oxideを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC−OSまたはCAC−metal oxideに付与することができる。CAC−OSまたはCAC−metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC−OSまたはCAC−metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC−OSまたはCAC−metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC−OSまたはCAC−metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC−OSまたはCAC−metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC−OSまたはCAC−metal oxideをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC−OSまたはCAC−metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
<金属酸化物の構造>
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、CAAC−OS(c−axis aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、CAAC−OSにおいて、歪み近傍においても、明確な結晶粒界(グレインバウンダリーともいう)を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、CAAC−OSが、a−b面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、CAAC−OSは、インジウム、および酸素を有する層(以下、In層)と、元素M、亜鉛、および酸素を有する層(以下、(M,Zn)層)とが積層した、層状の結晶構造(層状構造ともいう)を有する傾向がある。なお、インジウムと元素Mは、互いに置換可能であり、(M,Zn)層の元素Mがインジウムと置換した場合、(In,M,Zn)層と表すこともできる。また、In層のインジウムが元素Mと置換した場合、(In,M)層と表すこともできる。
CAAC−OSは結晶性の高い酸化物半導体である。一方、CAAC−OSは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。従って、CAAC−OSを有する酸化物半導体は、物理的性質が安定する。そのため、CAAC−OSを有する酸化物半導体は熱に強く、信頼性が高い。
nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。a−like OSは、鬆または低密度領域を有する。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有していてもよい。
<金属酸化物を有するトランジスタ>
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、金属酸化物406bの領域426aにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物406bの領域426aにおけるキャリア密度が8×1011/cm3未満、好ましくは1×1011/cm3未満、さらに好ましくは1×1010/cm3未満であり、1×10−9/cm3以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、金属酸化物406bの領域426a中の不純物濃度を低減することが有効である。また、金属酸化物406bの領域426a中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
<不純物>
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物406bの領域426aにおけるシリコンや炭素の濃度(SIMSにより得られる濃度)を、2×1018atoms/cm3以下、好ましくは2×1017atoms/cm3以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物406bの領域426aにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる金属酸化物406bの領域426a中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm3以下、好ましくは2×1016atoms/cm3以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、金属酸化物406bの領域426aに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物406bの領域426aにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物406bの領域426a中の窒素濃度は、SIMSにおいて、5×1019atoms/cm3未満、好ましくは5×1018atoms/cm3以下、より好ましくは1×1018atoms/cm3以下、さらに好ましくは5×1017atoms/cm3以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物406bの領域426aに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物406bの領域426a中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、SIMSにより得られる水素濃度を、1×1020atoms/cm3未満、好ましくは1×1019atoms/cm3未満、より好ましくは5×1018atoms/cm3未満、さらに好ましくは1×1018atoms/cm3未満とする。
金属酸化物406bの領域426a中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
<<トランジスタ201>>
図18(A)は、トランジスタ201の上面図である。また、図18(B)は、図18(A)にA1−A2の一点鎖線で示す部位の断面図であり、トランジスタ201のチャネル長方向の断面図でもある。また、図18(C)は、図18(A)にA3−A4の一点鎖線で示す部位の断面図であり、トランジスタ201のチャネル幅方向の断面図でもある。図18(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ201の構成要素のうち、トランジスタ200と共通のものについては、符号を同じくする。
図18(A)から(C)に示すように、トランジスタ201は、基板(図示せず)の上に配置された絶縁体224と、絶縁体224の上に配置された金属酸化物406aと、金属酸化物406aの上面の少なくとも一部に接して配置された金属酸化物406bと、金属酸化物406bの上面の少なくとも一部に接して配置された導電体452aおよび導電体452bと、金属酸化物406bの上面の少なくとも一部に接し且つ導電体452aおよび導電体452bの上に配置された金属酸化物406cと、金属酸化物406cの上に配置された絶縁体413と、絶縁体413の上に配置された導電体405aと、導電体405aの上に配置された導電体405bと、導電体405bの上に配置された絶縁体420と、を有する。
導電体405(導電体405aおよび導電体405b)は、トップゲートとして機能でき、導電体310は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体405aは、図15の導電体404aと同様の材料を用いて設けることができる。導電体405bは、図15の導電体404bと同様の材料を用いて設けることができる。
導電体452aはソース電極またはドレイン電極の一方としての機能を有し、導電体452bはソース電極またはドレイン電極の他方としての機能を有する。
導電体452a、452bは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、2層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
トランジスタ201において、チャネルは金属酸化物406bに形成されることが好ましい。そのため、金属酸化物406cは金属酸化物406bよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物406cは、金属酸化物406aと同様の材料を用いればよい。
トランジスタ201は、金属酸化物406cを設けることで、トランジスタ201を埋め込みチャネル型のトランジスタとすることができる。また、導電体452aおよび導電体452bの端部の酸化を防ぐことができる。また、導電体405と導電体452a(または導電体405と導電体452b)との間のリーク電流を防ぐことができる。なお、金属酸化物406cは、場合によっては省略してもよい。
絶縁体420は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体420として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
トランジスタ201は、絶縁体420を設けることで、導電体405が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物406へ侵入することを防ぐことができる。
トランジスタ201は、トランジスタ200と比べて、金属酸化物406bと電極(ソース電極またはドレイン電極)との接触面積を大きくすることができる。また、図15に示す領域426bおよび領域426cを作製する工程が不要になる。そのため、トランジスタ201は、トランジスタ200よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。
トランジスタ201のその他の構成要素の詳細は、トランジスタ200の記載を参照すればよい。
(実施の形態4)
本実施の形態では、上記実施の形態の半導体装置の一形態を、図19、および図20を用いて説明する。
<半導体ウエハ、チップ>
図19(A)は、ダイシング処理が行なわれる前の基板711の上面図を示している。基板711としては、例えば、半導体基板(「半導体ウエハ」ともいう。)を用いることができる。基板711上には、複数の回路領域712が設けられている。回路領域712には、本発明の一態様に係る半導体装置などを設けることができる。
複数の回路領域712は、それぞれが分離領域713に囲まれている。分離領域713と重なる位置に分離線(「ダイシングライン」ともいう。)714が設定される。分離線714に沿って基板711を切断することで、回路領域712を含むチップ715を基板711から切り出すことができる。図19(B)にチップ715の拡大図を示す。
また、分離領域713に導電層、半導体層などを設けてもよい。分離領域713に導電層、半導体層などを設けることで、ダイシング工程時に生じうるESDを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域713に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
<電子部品>
チップ715を用いた電子部品の一例について、図20(A)および図20(B)を用いて説明する。なお、電子部品は、半導体パッケージ、またはIC用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
電子部品は、組み立て工程(後工程)において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図20(A)に示すフローチャートを用いて、後工程について説明する。前工程において基板711に上記実施の形態に記載の半導体装置などを形成した後、基板711の裏面(半導体装置などが形成されていない面)を研削する「裏面研削工程」を行なう(ステップS721)。研削により基板711を薄くすることで、電子部品の小型化を図ることができる。
次に、基板711を複数のチップ715に分離する「ダイシング工程」を行う(ステップS722)。そして、分離したチップ715を個々のリードフレーム上に接合する「ダイボンディング工程」を行う(ステップS723)。ダイボンディング工程におけるチップ715とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ715を接合してもよい。
次いで、リードフレームのリードとチップ715上の電極とを、金属の細線(ワイヤー)で電気的に接続する「ワイヤーボンディング工程」を行う(ステップS724)。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ715は、エポキシ樹脂などで封止される「封止工程(モールド工程)」が施される(ステップS725)。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ715とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化(信頼性の低下)を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう(ステップS726)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう(ステップS727)。
次いで、パッケージの表面に印字処理(マーキング)を施す「マーキング工程」を行なう(ステップS728)。そして外観形状の良否、動作不良の有無などを調べる「検査工程」(ステップS729)を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図20(B)に示す。図20(B)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図20(B)に示す電子部品750は、リード755およびチップ715を有する。電子部品750は、チップ715を複数有していてもよい。
図20(B)に示す電子部品750は、例えばプリント基板752に実装される。このような電子部品750が複数組み合わされて、それぞれがプリント基板752上で電気的に接続されることで電子部品が実装された基板(実装基板754)が完成する。完成した実装基板754は、電子機器などに用いられる。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態(オンと略す場合もある)とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧(VG)がしきい値電圧(Vth)以上の状態、pチャネル型トランジスタでは、VGがVth以下の状態をいう。例えば、nチャネル型のトランジスタのオン電流とは、VGがVth以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧(VD)に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態(オフと略す場合もある)とは、特に断りがない場合、nチャネル型トランジスタでは、VGがVthよりも低い状態、pチャネル型トランジスタでは、VGがVthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、VGがVthよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、VGに依存する場合がある。従って、トランジスタのオフ電流が10−21A未満である、とは、トランジスタのオフ電流が10−21A未満となるVGの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、VDに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、VDの絶対値が0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、または20Vにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるVDにおけるオフ電流を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。
本明細書等において、XとYとが接続されている、と明示的に記載されている場合は、XとYとが電気的に接続されている場合と、XとYとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、X、Yは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが直接的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)を介さずに、XとYとが、接続されている場合である。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、導通状態(オン状態)、または、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、XとYとが電気的に接続されている場合は、XとYとが直接的に接続されている場合を含むものとする。