JP6854686B2 - 半導体装置、及び電子機器 - Google Patents

Description

本発明の一態様は、半導体装置、及び電子機器に関する。

なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、プロセッサ、電子機器、それらの駆動方法、それらの製造方法、それらの検査方法、またはそれらのシステムを一例として挙げることができる。

人工ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。人工ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上で人工ニューラルネットワークを構築する種々の研究が進められている。

特に、特許文献１には、チャネル形成領域に酸化物半導体を有するトランジスタを用いた記憶装置によって、人工ニューラルネットワークを用いた計算に必要な重みデータを保持する発明が開示されている。

米国特許公開第２０１６／０３４３４５２号公報

階層型の人工ニューラルネットワークを半導体装置として構築するには、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間の結合強度を記憶し、第１層の複数の第１ニューロンのそれぞれの出力とそれらに対応する結合強度とを乗じて足し合わせる積和演算回路を実現する必要がある。つまり、結合強度を保持するメモリ、積和演算を実行する乗算回路と加算回路などを該半導体装置に実装する必要がある。

該メモリ、該乗算回路、該加算回路などをデジタル回路で構成する場合、該メモリは、多ビットの情報の記憶ができる仕様とする必要があり、加えて、該乗算回路、及び該加算回路は、多ビットの演算を取り扱うことができる仕様とする必要がある。つまり、ニューラルネットワークをデジタル回路で構成するには、大規模なメモリ、大規模な乗算回路、及び大規模な加算回路が必要となり、そのため、該デジタル回路のチップ面積が増大する。

本発明の一態様は、新規な半導体装置を提供することを課題の一つとする。又は、本発明の一態様は、新規な半導体装置を有する電子機器を提供することを課題の一とする。

又は、本発明の一態様は、回路面積が小さい半導体装置を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。又は、本発明の一態様は、畳み込みニューラルネットワークにおける最大値プーリングを行う半導体装置を提供することを課題の一とする。

なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した記載、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した記載、及び他の課題の全てを解決する必要はない。

（１）
本発明の一態様は、入力部と、メモリセルと、を有し、メモリセルは、第１トランジスタと、容量素子と、を有し、第１トランジスタは、ｐチャネル型トランジスタであり、第１トランジスタのしきい値電圧は、Ｖ_ｔｈであり、入力部は、第１トランジスタの第１端子と電気的に接続され、第１トランジスタのゲートは、容量素子の第１端子と電気的に接続され、入力部は、第１トランジスタの第１端子に複数の電位の一を入力する機能を有し、複数の電位のうち最大の電位は、Ｖ_ｉｎであり、メモリセルは、第１トランジスタの第１端子に複数の電位が順次入力されることで、容量素子の第１端子にＶ_ｉｎ＋Ｖ_ｔｈの電位を保持する機能と、前記容量素子の第１端子の電位を読み出す場合、第１トランジスタの第１端子から電位Ｖ_ｉｎを出力する機能を有することを特徴とする半導体装置である。

（２）
又は、本発明の一態様は、前記（１）において、メモリセルは、第２トランジスタと、第３トランジスタと、を有し、第２トランジスタの第１端子は、第１トランジスタの第２端子と電気的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子と電気的に接続され、第３トランジスタの第２端子は、第１トランジスタのゲートと電気的に接続され、第２トランジスタは、ｐチャネル型トランジスタであることを特徴とする半導体装置である。

（３）
又は、本発明の一態様は、入力部と、メモリセルと、を有し、メモリセルは、第１トランジスタと、容量素子と、を有し、第１トランジスタは、ｎチャネル型トランジスタであり、第１トランジスタのしきい値電圧は、Ｖ_ｔｈであり、入力部は、第１トランジスタの第１端子と電気的に接続され、第１トランジスタのゲートは、容量素子の第１端子と電気的に接続され、入力部は、第１トランジスタの第１端子に複数の電位の一を入力する機能を有し、複数の電位のうち最小の電位は、Ｖ_ｉｎであり、メモリセルは、第１トランジスタの第１端子に複数の電位が順次入力されることで、容量素子の第１端子にＶ_ｉｎ＋Ｖ_ｔｈの電位を保持する機能と、前記容量素子の第１端子の電位を読み出す場合、第１トランジスタの第１端子から電位Ｖ_ｉｎを出力する機能を有することを特徴とする半導体装置である。

（４）
又は、本発明の一態様は、前記（３）において、メモリセルは、第２トランジスタと、第３トランジスタと、を有し、第２トランジスタの第１端子は、第１トランジスタの第２端子と電気的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子と電気的に接続され、第３トランジスタの第２端子は、第１トランジスタのゲートと電気的に接続され、第２トランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体装置である。

（５）
又は、本発明の一態様は、前記（２）、又は前記（４）において、第３トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置である。

（６）
又は、本発明の一態様は、畳み込みニューラルネットワークを構成する回路であり、畳み込みニューラルネットワークは、プーリング層を有し、プーリング層は、前記（１）乃至（５）のいずれか一に記載の半導体装置を有することを特徴とする回路である。

（７）
又は、本発明の一態様は、前記（６）に記載の回路と、筐体と、を有する電子機器である。

本発明の一態様によって、新規な半導体装置を提供することができる。又は、本発明の一態様は、新規な半導体装置を有する電子機器を提供することができる。

又は、本発明の一態様によって、回路面積が小さい半導体装置を提供することができる。又は、本発明の一態様によって、消費電力が低減された半導体装置を提供することができる。又は、本発明の一態様によって、畳み込みニューラルネットワークにおける最大値プーリングを行う半導体装置を提供することができる。

なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。

半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図。 半導体装置の動作例を示すタイミングチャート。 半導体装置の動作例を示すタイミングチャート。 半導体装置の構成例を示す回路図。 ＣＮＮの構成例を示すブロック図。 半導体装置の構成例を示す断面図。 半導体装置の構成例を示す断面図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す断面図。 金属酸化物の原子数比の範囲を説明する図。 トランジスタの構成例を示す上面図および断面図。 電子部品の作製例を示すフローチャート、電子部品の斜視図、及び半導体ウェハの斜視図。 電子機器の一例を示す図。

本明細書などにおいて、人工ニューラルネットワーク（ＡＮＮ、以後、ニューラルネットワークと呼称する。）とは、生物の神経回路網を模したモデル全般を指す。一般的には、ニューラルネットワークは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。

シナプスの結合（ニューロン同士の結合）の強度（重み係数ともいう。）は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。

また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。

ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する。

本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳ ＦＥＴ（又はＯＳトランジスタ）と記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。

（実施の形態１）
本実施の形態では、畳み込みニューラルネットワーク（ＣＮＮ）における最大値プーリングを行うことができる半導体装置について説明する。

＜構成例１＞
図１は、当該半導体装置の構成例を示している。半導体装置１０は、入力部１１と、メモリセル１２と、スイッチＳＷＰＵと、スイッチＳＷＰＤと、を有する。

入力部１１は、スイッチＳＷ［１］乃至スイッチＳＷ［Ｎ］（Ｎは１以上の整数である。）を有する。なお、図１の入力部１１では、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷ［Ｎ］のみ記載しており、それ以外のスイッチについては記載を省略している。

スイッチＳＷ［１］乃至スイッチＳＷ［Ｎ］は、それぞれのスイッチの２端子間の導通状態と非導通状態とを切り替えることができるスイッチである。スイッチＳＷ［ｊ］（ｊは１以上Ｎ以下の整数である。）は、配線Ｌ_ｓｗ［ｊ］と電気的に接続されており、配線Ｌ_ｓｗ［ｊ］に電位を入力することでスイッチＳＷ［ｊ］の２端子間の導通状態と非導通状態とを切り替えることができる。特に、本明細書では、配線Ｌ_ｓｗ［ｊ］に高レベル電位が与えられたとき、スイッチＳＷ［ｊ］の２端子間は導通状態となり、配線Ｌ_ｓｗ［ｊ］に低レベル電位が与えられたとき、スイッチＳＷ［ｊ］の２端子間は非導通状態となるものとする。なお、本明細書では、上述した２端子をそれぞれ第１端子、第２端子と呼称する。

スイッチＳＷ［ｊ］の第１端子は、電位Ｖ_ｉｎ［ｊ］を与える配線と電気的に接続され、スイッチＳＷ［ｊ］の第２端子は、配線ＳＬと電気的に接続されている。

加えて、スイッチＳＷＰＵは、スイッチＳＷＰＵの２端子間の導通状態と非導通状態とを切り替えることができるスイッチである。スイッチＳＷＰＵは、配線Ｌ_ｓｗｐｕと電気的に接続されており、配線Ｌ_ｓｗｐｕに電位を入力することでスイッチＳＷＰＵの２端子間の導通状態と非導通状態とを切り替えることができる。特に、本明細書では、配線Ｌ_ｓｗｐｕに高レベル電位が与えられたとき、スイッチＳＷＰＵの２端子間は導通状態となり、配線Ｌ_ｓｗｐｕに低レベル電位が与えられたとき、スイッチＳＷＰＵの２端子間は非導通状態となるものとする。なお、本明細書では、上述した２端子をそれぞれ第１端子、第２端子と呼称する。

スイッチＳＷＰＵの第１端子は、電位ＶＤＤを与える配線ＶＤＤＬと電気的に接続され、スイッチＳＷＰＵの第２端子は、配線ＳＬと電気的に接続されている。

電位Ｖ_ｉｎ［ｊ］は、半導体装置１０に入力される電位である。配線ＶＤＤＬは、電位ＶＤＤを与える配線である。

メモリセル１２は、トランジスタＴｒ１と、トランジスタＴｒ２と、トランジスタＴｒ３と、容量素子Ｃ１と、を有する。なお、図１のメモリセル１２では、トランジスタＴｒ１をｎチャネル型トランジスタとし、トランジスタＴｒ２及びトランジスタＴｒ３をｐチャネル型トランジスタとして記載している。

トランジスタＴｒ１の第１端子は、トランジスタＴｒ３のゲートと電気的に接続され、トランジスタＴｒ１の第２端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ１のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＴｒ２の第１端子は、トランジスタＴｒ３の第１端子と電気的に接続され、トランジスタＴｒ２の第２端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ２のゲートは、配線ＲＷＬと電気的に接続されている。トランジスタＴｒ３の第２端子は、配線ＳＬと電気的に接続されている。

容量素子Ｃ１の１対の電極の一方は、トランジスタＴｒ３のゲートと電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＡＬと電気的に接続されている。

なお、図１では、トランジスタＴｒ１の第１端子と、トランジスタＴｒ３のゲートと、容量素子Ｃ１の第１端子と、で接続される箇所をノードＦＮと記載している。

スイッチＳＷＰＤは、スイッチＳＷ［１］乃至スイッチＳＷ［Ｎ］とスイッチＳＷＰＵと同様に、スイッチＳＷＰＤの２端子間の導通状態と非導通状態とを切り替えることができるスイッチである。スイッチＳＷＰＤは、配線Ｌ_ｓｗｐｄと電気的に接続されており、配線Ｌ_ｓｗｐｄに電位を入力することでスイッチＳＷＰＤの２端子間の導通状態と非導通状態とを切り替えることができ、特に、本明細書では、配線Ｌ_ｓｗｐｄに高レベル電位が与えられたとき、スイッチＳＷＰＤの２端子間は導通状態となり、配線Ｌ_ｓｗｐｄに低レベル電位が与えられたとき、スイッチＳＷＰＤの２端子間は非導通状態となるものとする。なお、本明細書では、上述した２端子をそれぞれ第１端子、第２端子と呼称する。

スイッチＳＷＰＤの第１端子は、配線ＢＬと電気的に接続され、スイッチＳＷＰＤの第２端子は、配線ＧＮＤＬと電気的に接続されている。

配線ＳＬは、電位Ｖ_ｏｕｔを出力する配線としても機能する。なお、電位Ｖ_ｏｕｔは、半導体装置１０から出力される電位である。配線ＧＮＤＬは、接地電位である電位ＧＮＤを与える配線である。ところで、電位ＶＤＤは、電位ＧＮＤよりも高い電位であるものとする。

配線ＣＡＬは、メモリセル１２への書き込み動作時、又はメモリセル１２からの読み出し動作時に、容量素子Ｃ１の第２端子に一定の電圧を供給するための配線である。なお、下記の動作例１において、配線ＣＡＬには電位ＧＮＤが与えられているものとする。

＜動作例１＞
次に、半導体装置１０の動作例について説明する。なお、本動作例において、簡易的に説明するため、Ｎの値を４とする。そのため、入力部１１は、スイッチＳＷ［１］乃至スイッチＳＷ［４］を有することになる。

図２及び図３は、半導体装置１０が、入力された複数のデータに対して最大値プーリングを行う動作例を示したタイミングチャートである。なお、ここでの入力されたデータとは、電位Ｖ_ｉｎ［１］、Ｖ_ｉｎ［２］、Ｖ_ｉｎ［３］、Ｖ_ｉｎ［４］のことを指す。なお、それぞれの電位の高さは、Ｖ_ｉｎ［２］、Ｖ_ｉｎ［４］、Ｖ_ｉｎ［３］、Ｖ_ｉｎ［１］の順に低くなるものとする。また、電位ＶＤＤは、電位Ｖ_ｉｎ［２］よりも高く、電位ＧＮＤは電位Ｖ_ｉｎ［１］よりも低いものとする。

図２及び図３に示すタイミングチャートは、配線ＷＷＬ、配線ＲＷＬ、配線Ｌ_ｓｗｐｄ、配線Ｌ_ｓｗｐｕ、配線Ｌ_ｓｗ［１］、配線Ｌ_ｓｗ［２］、配線Ｌ_ｓｗ［３］、配線Ｌ_ｓｗ［４］、ノードＦＮ、及び配線ＳＬの電位の変化を示している。なお、図２及び図３に記載しているＨｉｇｈは高レベル電位を指し、Ｌｏｗは低レベル電位を指す。

初めに、図２に示すタイミングチャートについて説明する。図２のタイミングチャートは、メモリセル１２にデータを書き込む動作を示している。

時刻Ｔ０１より前の時刻において、配線ＷＷＬには低レベル電位が与えられ、これによって、トランジスタＴｒ１のゲートには低レベル電位が印加されている。このため、トランジスタＴｒ１は非導通状態となっている。加えて、配線ＲＷＬには高レベル電位が与えられ、これによって、トランジスタＴｒ２のゲートには高レベル電位が印加されている。このため、トランジスタＴｒ２は非導通状態となっている。

また、入力部１１において、配線Ｌ_ｓｗ［１］、配線Ｌ_ｓｗ［２］、配線Ｌ_ｓｗ［３］、配線Ｌ_ｓｗ［４］には低レベル電位が与えられるため、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷ［３］、及びスイッチＳＷ［４］は、それぞれ非導通状態となっている。

また、配線Ｌ_ｓｗｐｕには低レベル電位が与えられるため、スイッチＳＷＰＵは非導通状態となっている。

時刻Ｔ０１より前の時刻における、ノードＦＮ、及び配線ＳＬの電位は、不定となっている。そのため、図２のタイミングチャートでは、時刻Ｔ０１より前の時刻のノードＦＮ、及び配線ＳＬの電位をハッチングで図示している。

時刻Ｔ０１において、配線ＷＷＬに高レベル電位が与えられ、配線ＲＷＬに低レベル電位が与えられる。これによって、トランジスタＴｒ１のゲートに高レベル電位が印加されるため、トランジスタＴｒ１が導通状態となり、加えて、トランジスタＴｒ２のゲートに低レベル電位が印加されるため、トランジスタＴｒ２が導通状態となる。

更に、時刻Ｔ０１において、配線Ｌ_ｓｗｐｄに高レベル電位が与えられる。これによって、スイッチＳＷＰＤが導通状態となる。

上述の動作によって、配線ＧＮＤＬに与えられている電位ＧＮＤが、トランジスタＴｒ１を介して、容量素子Ｃ１の第１端子に印加される。つまり、この動作によって、容量素子Ｃ１の第１端子に有する電荷が放電されて、ノードＦＮの電位がＧＮＤとなる。

時刻Ｔ０２において、配線Ｌ_ｓｗｐｄに低レベル電位が与えられる。これによって、スイッチＳＷＰＤが非導通状態となる。なお、時刻Ｔ０２において、ノードＦＮの電位に変化はない。

時刻Ｔ０３以降において、入力部１１からメモリセル１２に、電位Ｖ_ｉｎ［１］、Ｖ_ｉｎ［２］、Ｖ_ｉｎ［３］、Ｖ_ｉｎ［４］が順に入力される。

時刻Ｔ０３において、配線Ｌ_ｓｗ［１］に高レベル電位が与えられる。これによって、スイッチＳＷ［１］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［１］になる。

ここで、トランジスタＴｒ３に着目する。トランジスタＴｒ１及びトランジスタＴｒ２はそれぞれ導通状態となっているので、トランジスタＴｒ３の第１端子とゲートが互いに導通している。つまり、トランジスタＴｒ３はダイオード接続の構成となっている。

また、トランジスタＴｒ３のしきい値電圧をＶ_ｔｈとする。なお、Ｖ_ｔｈは０以下の値とする。

入力部１１から流れる電流は、配線ＳＬ、トランジスタＴｒ３、トランジスタＴｒ２、トランジスタＴｒ１を順に通って、容量素子Ｃ１の第１端子に到達する。これによって、容量素子Ｃ１の第１端子に電荷が充電される。

容量素子Ｃ１の第１端子に電荷が充電されることで、トランジスタＴｒ３のゲートの電位は変化していき、トランジスタＴｒ３のゲート−ソース間電圧がトランジスタＴｒ３のしきい値電圧Ｖ_ｔｈの値と等しくなったときに、トランジスタＴｒ３は非導通状態となる。換言すれば、トランジスタＴｒ３のゲートの電位がＶ_ｉｎ［１］＋Ｖ_ｔｈとなるまで、容量素子Ｃ１への電荷の充電が続く。そして、トランジスタＴｒ３のゲートの電位がＶ_ｉｎ［１］＋Ｖ_ｔｈに達したとき、トランジスタＴｒ３が非導通状態となる。したがって、入力部１１からメモリセル１２に電位Ｖ_ｉｎ［１］を入力することで、ノードＦＮの電位は最終的にＶ_ｉｎ［１］＋Ｖ_ｔｈとなる。

また、しきい値電圧Ｖ_ｔｈが０以下の値なので、ノードＦＮの電位Ｖ_ｉｎ［１］＋Ｖ_ｔｈは入力された電位Ｖ_ｉｎ［１］以下である。

時刻Ｔ０４において、配線Ｌ_ｓｗ［１］に低レベル電位が与えられる。これによって、スイッチＳＷ［１］が非導通状態となる。なお、スイッチＳＷ［１］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ０５において、配線Ｌ_ｓｗ［２］に高レベル電位が与えられる。これによって、スイッチＳＷ［２］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［２］となる。

配線ＳＬの電位がＶ_ｉｎ［２］となったことで、トランジスタＴｒ３におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［１］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［２］となる。Ｖ_ｉｎ［２］は、Ｖ_ｉｎ［１］よりも高い電位であるため、（Ｖ_ｉｎ［１］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［２］は、トランジスタＴｒ３のしきい値電圧よりも低くなる。したがって、配線ＳＬの電位がＶ_ｉｎ［２］となることで、トランジスタＴｒ３が導通状態となる。これによって、入力部１１から流れる電流は、配線ＳＬ、トランジスタＴｒ３、トランジスタＴｒ２、トランジスタＴｒ１を順に通り、容量素子Ｃ１の第１端子に電荷が充電される。

この電荷の充電は、トランジスタＴｒ３のゲートの電位が、トランジスタＴｒ３のソースの電位とトランジスタＴｒ３のしきい値電圧の和となるまで続く。これは、トランジスタＴｒ３のゲートの電位が、トランジスタＴｒ３のソースの電位とトランジスタＴｒ３のしきい値電圧の和となることで、トランジスタＴｒ３が非導通状態となるからである。つまり、時刻Ｔ０５における配線ＳＬの電位は、Ｖ_ｉｎ［２］となっているため、トランジスタＴｒ３のゲートの電位がＶ_ｉｎ［２］＋Ｖ_ｔｈに達したとき、トランジスタＴｒ３は非導通状態となる。したがって、入力部１１からメモリセル１２に電位Ｖ_ｉｎ［２］を入力することで、ノードＦＮの電位は、時刻Ｔ０５より前の時刻の電位であるＶ_ｉｎ［１］＋Ｖ_ｔｈから、最終的にＶ_ｉｎ［２］＋Ｖ_ｔｈに書き換わる。

時刻Ｔ０６において、配線Ｌ_ｓｗ［２］に低レベル電位が与えられる。これによって、スイッチＳＷ［２］が非導通状態となる。なお、スイッチＳＷ［２］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ０７において、配線Ｌ_ｓｗ［３］に高レベル電位が与えられる。これによって、スイッチＳＷ［３］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［３］となる。

配線ＳＬの電位がＶ_ｉｎ［３］となったことで、トランジスタＴｒ３におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［２］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［３］となる。Ｖ_ｉｎ［３］は、Ｖ_ｉｎ［２］よりも低い電位であるため、（Ｖ_ｉｎ［２］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［３］は、トランジスタＴｒ３のしきい値電圧よりも高くなる。したがって、配線ＳＬの電位がＶ_ｉｎ［３］となっても、トランジスタＴｒ３は非導通状態のままとなる。このため、ノードＦＮの電位は、Ｖ_ｉｎ［２］＋Ｖ_ｔｈのまま変化しない。

時刻Ｔ０８において、配線Ｌ_ｓｗ［３］に低レベル電位が与えられる。これによって、スイッチＳＷ［３］が非導通状態となる。なお、スイッチＳＷ［３］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ０９において、配線Ｌ_ｓｗ［４］に高レベル電位が与えられる。これによって、スイッチＳＷ［４］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［４］となる。

配線ＳＬの電位がＶ_ｉｎ［４］となったことで、トランジスタＴｒ３におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［２］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［４］となる。Ｖ_ｉｎ［４］は、Ｖ_ｉｎ［２］よりも低い電位であるため、（Ｖ_ｉｎ［２］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［４］は、トランジスタＴｒ３のしきい値電圧よりも高くなる。したがって、配線ＳＬの電位がＶ_ｉｎ［４］となっても、トランジスタＴｒ３は非導通状態のままとなる。このため、ノードＦＮの電位は、Ｖ_ｉｎ［２］＋Ｖ_ｔｈのまま変化しない。

時刻Ｔ１０において、配線Ｌ_ｓｗ［４］に低レベル電位が与えられる。これによって、スイッチＳＷ［４］が非導通状態となる。なお、スイッチＳＷ［４］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ１１において、配線ＷＷＬに低レベル電位が与えられ、配線ＲＷＬに高レベル電位が与えられる。これによって、トランジスタＴｒ１のゲートに低レベル電位が印加されるため、トランジスタＴｒ１が非導通状態となり、加えて、トランジスタＴｒ２のゲートに高レベル電位が印加されるため、トランジスタＴｒ２が非導通状態となる。

これによって、メモリセル１２のノードＦＮに電位Ｖ_ｉｎ［２］＋Ｖ_ｔｈが保持される。

なお、配線ＳＬは、配線Ｌ_ｓｗ［１］、配線Ｌ_ｓｗ［２］、配線Ｌ_ｓｗ［３］、配線Ｌ_ｓｗ［４］、配線Ｌ_ｓｗｐｕ、及びトランジスタＴｒ３が非導通状態であるため、フローティング状態となっている。そのため、配線ＳＬの電位は、Ｖ_ｉｎ［４］となっている。

次に、図３に示すタイミングチャートについて説明する。図３のタイミングチャートは、メモリセル１２からデータを読み出す動作を示している。なお、図３に示す時刻Ｔ１２は、図２に示す時刻Ｔ１１より後の時刻としている。

時刻Ｔ１２において、配線ＲＷＬには低レベル電位が与えられ、これによって、トランジスタＴｒ２のゲートには低レベル電位が印加されている。このため、トランジスタＴｒ２は導通状態となっている。

更に、時刻Ｔ１２において、配線Ｌ_ｓｗｐｕに高レベル電位が与えられる。これによって、スイッチＳＷＰＵが導通状態となる。

上述の動作によって、配線ＶＤＤＬに与えられている電位ＶＤＤが、配線ＳＬに印加される。なお、時刻Ｔ１２における、トランジスタＴｒ３におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［２］＋Ｖ_ｔｈ）−ＶＤＤとなり、電位ＶＤＤはＶ_ｉｎ［２］よりも高い電位であるため、（Ｖ_ｉｎ［２］＋Ｖ_ｔｈ）−ＶＤＤは、トランジスタＴｒ３のしきい値電圧よりも低くなる。したがって、配線ＳＬの電位がＶＤＤとなることで、トランジスタＴｒ３は導通状態となる。これによって、入力部１１から、トランジスタＴｒ３を介して、配線ＢＬに電流が流れる。なお、トランジスタＴｒ１は非導通状態であるため、この動作によって、ノードＦＮの電位は変化しない。

時刻Ｔ１３において、配線Ｌ_ｓｗｐｕに低レベル電位が与えられる。これによって、スイッチＳＷＰＵが非導通状態となる。なお、時刻Ｔ１２から時刻Ｔ１３までの間において、入力部１１から流れる電流は、配線ＢＬに十分に流れたものとする。そのため、時刻Ｔ１３において、配線ＳＬ及び配線ＢＬは、フローティング状態となる。

時刻Ｔ１４において、配線Ｌ_ｓｗｐｄには高レベル電位が与えられ、これによって、スイッチＳＷＰＤが導通状態となる。そのため、配線ＢＬ及びトランジスタＴｒ３の第１端子に電位ＧＮＤが印加される。

上述の動作によって、配線ＳＬから配線ＢＬに電流が流れる。なお、当該電流は、トランジスタＴｒ３が非導通状態となるまで流れ続ける。換言すると、当該電流は、トランジスタＴｒ３のゲート−ソース間電圧がＶ_ｔｈとなるまで流れ続ける。トランジスタＴｒ３のゲート電位はＶ_ｉｎ［２］＋Ｖ_ｔｈなので、トランジスタＴｒ３のソース電位がＶＤＤからＶ_ｉｎ［２］になったとき、トランジスタＴｒ３は非導通状態となる。このとき、配線ＳＬの電位は、Ｖ_ｉｎ［２］となる。

時刻Ｔ１５において、配線Ｌ_ｓｗｐｄには低レベル電位が与えられ、これによって、スイッチＳＷＰＤが非導通状態となる。なお、スイッチＳＷＰＤが非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ１６において、配線ＲＷＬには高レベル電位が与えられ、これによって、トランジスタＴｒ２が非導通状態となる。なお、トランジスタＴｒ２が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ１４以降において、配線ＳＬの電位をＶ_ｏｕｔとして読み出す。本動作例の場合、Ｖ_ｉｎ［２］が電位Ｖ_ｏｕｔとして読み出される。なお、読み出すタイミングは、時刻Ｔ１５以降、又は時刻Ｔ１６以降であってもよい。

図２及び図３に示すタイミングチャートの動作を行うことによって、入力された複数の電位のうち、一番高い電位がメモリセル１２に保持することができ、且つ一番高い電位を半導体装置１０から出力することができる。この動作原理によって、畳み込みニューラルネットワークの動作に含まれる最大値プーリングを行うことができる。

＜構成例２＞
ここでは、構成例１で説明した半導体装置１０とは異なる構成例について説明する。

図４は、当該半導体装置の構成例を示している。半導体装置２０は、入力部２１と、メモリセル２２と、スイッチＳＷＰＵと、スイッチＳＷＰＤと、を有する。

入力部２１は、スイッチＳＷ［１］乃至スイッチＳＷ［Ｎ］を有する。なお、スイッチＳＷ［１］乃至スイッチＳＷ［Ｎ］は、図１に示す入力部１１が有するスイッチＳＷ［１］乃至スイッチＳＷ［Ｎ］と同様のものである。

メモリセル２２は、トランジスタＴｒ４と、トランジスタＴｒ５と、トランジスタＴｒ６、容量素子Ｃ２と、を有する。なお、図４のメモリセル２２では、トランジスタＴｒ４乃至トランジスタＴｒ６をｎチャネル型トランジスタとして記載している。

トランジスタＴｒ４の第１端子は、トランジスタＴｒ６のゲートと電気的に接続され、トランジスタＴｒ４の第２端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ４のゲートは、配線ＷＷＬと電気的に接続されている。トランジスタＴｒ５の第１端子は、トランジスタＴｒ６の第１端子と電気的に接続され、トランジスタＴｒ５の第２端子は、配線ＢＬと電気的に接続され、トランジスタＴｒ５のゲートは、配線ＲＷＬと電気的に接続されている。トランジスタＴｒ６の第２端子は、配線ＳＬと電気的に接続されている。

容量素子Ｃ２の第１端子は、トランジスタＴｒ６のゲートと電気的に接続されている。容量素子Ｃ２の第２端子は、配線ＣＡＬと電気的に接続されている。

なお、図４では、トランジスタＴｒ４の第１端子と、トランジスタＴｒ６のゲートと、容量素子Ｃ２の第１端子と、で接続される箇所をノードＦＮと記載している。

スイッチＳＷＰＵは、構成例１で説明したスイッチＳＷＰＵと同様に、配線Ｌ_ｓｗｐｕに電位を入力することでスイッチＳＷＰＵの２端子間の導通状態と非導通状態とを切り替えることができるスイッチである。

スイッチＳＷＰＵの第１端子は、配線ＢＬと電気的に接続され、スイッチＳＷＰＵの第２端子は、配線ＶＤＤＬと電気的に接続されている。

スイッチＳＷＰＤは、構成例１で説明したスイッチＳＷＰＤと同様に、配線Ｌ_ｓｗｐｄに電位を入力することでスイッチＳＷＰＤの２端子間の導通状態と非導通状態とを切り替えることができるスイッチである。

スイッチＳＷＰＤの第１端子は、配線ＳＬと電気的に接続され、スイッチＳＷＰＤの第２端子は、配線ＧＮＤＬと電気的に接続されている。

配線ＳＬは、構成例１で説明した半導体装置１０の配線ＳＬと同様に、電位Ｖ_ｏｕｔを出力する配線としても機能する。

配線ＣＡＬは、メモリセル２２への書き込み動作時、又はメモリセル２２からの読み出し動作時に、容量素子Ｃ２の第２端子に一定の電圧を供給するための配線である。なお、下記の動作例１において、配線ＣＡＬには電位ＧＮＤが与えられているものとする。

＜動作例２＞
次に、半導体装置２０の動作例について説明する。なお、本動作例において、簡易的に説明するため、Ｎの値を４とする。そのため、入力部２１は、スイッチＳＷ［１］乃至スイッチＳＷ［４］を有することになる。

図５及び図６は、半導体装置２０が、入力された複数のデータに対して最大値プーリングを行う動作例を示したタイミングチャートである。なお、ここでの入力されたデータとは、電位Ｖ_ｉｎ［１］、Ｖ_ｉｎ［２］、Ｖ_ｉｎ［３］、Ｖ_ｉｎ［４］のことを指す。なお、それぞれの電位の高さは、動作例１と異なり、Ｖ_ｉｎ［２］、Ｖ_ｉｎ［４］、Ｖ_ｉｎ［１］、Ｖ_ｉｎ［３］の順に低くなるものとする。また、電位ＶＤＤは、電位Ｖ_ｉｎ［２］よりも高く、電位ＧＮＤは電位Ｖ_ｉｎ［３］よりも低いものとする。

図５及び図６に示すタイミングチャートは、図３及び図４に示すタイミングチャートと同様に、配線ＷＷＬ、配線ＲＷＬ、配線Ｌ_ｓｗｐｄ、配線Ｌ_ｓｗｐｕ、配線Ｌ_ｓｗ［１］、配線Ｌ_ｓｗ［２］、配線Ｌ_ｓｗ［３］、配線Ｌ_ｓｗ［４］、ノードＦＮ、及び配線ＳＬの電位の変化を示している。なお、図５及び図６に記載しているＨｉｇｈは高レベル電位を指し、Ｌｏｗは低レベル電位を指す。

初めに、図５に示すタイミングチャートについて説明する。図５のタイミングチャートは、メモリセル２２にデータを書き込む動作を示している。

時刻Ｔ２１より前の時刻において、配線ＷＷＬには低レベル電位が与えられ、これによって、トランジスタＴｒ４のゲートには低レベル電位が印加されている。このため、トランジスタＴｒ４は非導通状態となっている。加えて、配線ＲＷＬには低レベル電位が与えられ、これによって、トランジスタＴｒ５のゲートには低レベル電位が印加されている。このため、トランジスタＴｒ５は非導通状態となっている。

また、入力部２１において、配線Ｌ_ｓｗ［１］、配線Ｌ_ｓｗ［２］、配線Ｌ_ｓｗ［３］、配線Ｌ_ｓｗ［４］、及び配線Ｌ_ｓｗｐｕには低レベル電位が与えられるため、スイッチＳＷ［１］、スイッチＳＷ［２］、スイッチＳＷ［３］、スイッチＳＷ［４］、及びスイッチＳＷＰＵは、それぞれ非導通状態となっている。

時刻Ｔ２１より前の時刻における、ノードＦＮ、及び配線ＳＬの電位は、不定となっている。そのため、図５のタイミングチャートでは、時刻Ｔ２１より前の時刻のノードＦＮ、及び配線ＳＬの電位をハッチングで図示している。

時刻Ｔ２１において、配線ＷＷＬに高レベル電位が与えられ、配線ＲＷＬに高レベル電位が与えられる。これによって、トランジスタＴｒ４のゲートに高レベル電位が印加されるため、トランジスタＴｒ４が導通状態となり、加えて、トランジスタＴｒ５のゲートに高レベル電位が印加されるため、トランジスタＴｒ５が導通状態となる。

更に、時刻Ｔ２１において、配線Ｌ_ｓｗｐｕに高レベル電位が与えられる。これによって、スイッチＳＷＰＵが導通状態となる。

上述の動作によって、配線ＶＤＤＬに与えられている電位ＶＤＤが、トランジスタＴｒ４を介して、容量素子Ｃ１の第１端子に印加される。つまり、この動作によって、容量素子Ｃ１の第１端子に有する電荷が充電されて、ノードＦＮの電位がＶＤＤとなる。

時刻Ｔ２２において、配線Ｌ_ｓｗｐｕに低レベル電位が与えられる。これによって、スイッチＳＷＰＵが非導通状態となる。なお、時刻Ｔ２２において、ノードＦＮの電位に変化はない。

時刻Ｔ２３以降において、入力部２１からメモリセル２２に、電位Ｖ_ｉｎ［１］、Ｖ_ｉｎ［２］、Ｖ_ｉｎ［３］、Ｖ_ｉｎ［４］が順に入力される。

時刻Ｔ２３において、配線Ｌ_ｓｗ［１］に高レベル電位が与えられる。これによって、スイッチＳＷ［１］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［１］になる。

ここで、トランジスタＴｒ６に着目する。トランジスタＴｒ４及びトランジスタＴｒ５はそれぞれ導通状態となっているので、トランジスタＴｒ６の第１端子とゲートが互いに導通している。つまり、トランジスタＴｒ６はダイオード接続の構成となっている。

また、トランジスタＴｒ６のしきい値電圧をＶ_ｔｈとする。なお、Ｖ_ｔｈは０以上の値とする。

ノードＦＮから流れる電流はトランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ４６順に通って、配線ＳＬに到達する。これによって、容量素子Ｃ１の第１端子から電荷が放電される。

容量素子Ｃ２の第１端子から電荷が放電されることで、トランジスタＴｒ６のゲートの電位は変化していき、トランジスタＴｒ６のゲート−ソース間電圧がトランジスタＴｒ６のしきい値電圧Ｖ_ｔｈの値と等しくなったときに、トランジスタＴｒ６は非導通状態となる。換言すれば、トランジスタＴｒ６のゲートの電位がＶ_ｉｎ［１］＋Ｖ_ｔｈとなるまで、容量素子Ｃ２からの電荷の放電が続く。そして、トランジスタＴｒ６のゲートの電位がＶ_ｉｎ［１］＋Ｖ_ｔｈに達したとき、トランジスタＴｒ６が非導通状態となる。したがって、入力部２１からメモリセル２２に電位Ｖ_ｉｎ［１］を入力することで、ノードＦＮの電位は最終的にＶ_ｉｎ［１］＋Ｖ_ｔｈとなる。

また、しきい値電圧Ｖ_ｔｈが０以上の値なので、ノードＦＮの電位Ｖ_ｉｎ［１］＋Ｖ_ｔｈは入力された電位Ｖ_ｉｎ［１］以上になる。

時刻Ｔ２４において、配線Ｌ_ｓｗ［１］に低レベル電位が与えられる。これによって、スイッチＳＷ［１］が非導通状態となる。なお、スイッチＳＷ［１］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ２５において、配線Ｌ_ｓｗ［２］に高レベル電位が与えられる。これによって、スイッチＳＷ［２］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［２］となる。

配線ＳＬの電位がＶ_ｉｎ［２］となったことで、トランジスタＴｒ６におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［１］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［２］となる。Ｖ_ｉｎ［２］は、Ｖ_ｉｎ［１］よりも高い電位であるため、（Ｖ_ｉｎ［１］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［２］は、トランジスタＴｒ６のしきい値電圧よりも低くなる。したがって、配線ＳＬの電位がＶ_ｉｎ［２］となっても、トランジスタＴｒ６は非導通状態ままとなる。このため、ノードＦＮの電位は、Ｖ_ｉｎ［１］＋Ｖ_ｔｈのまま変化しない。

時刻Ｔ２６において、配線Ｌ_ｓｗ［２］に低レベル電位が与えられる。これによって、スイッチＳＷ［２］が非導通状態となる。なお、スイッチＳＷ［２］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ２７において、配線Ｌ_ｓｗ［３］に高レベル電位が与えられる。これによって、スイッチＳＷ［３］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［３］となる。

配線ＳＬの電位がＶ_ｉｎ［３］となったことで、トランジスタＴｒ６におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［１］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［３］となる。Ｖ_ｉｎ［３］は、Ｖ_ｉｎ［１］よりも低い電位であるため、（Ｖ_ｉｎ［１］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［３］は、トランジスタＴｒ３のしきい値電圧よりも高くなる。したがって、配線ＳＬの電位がＶ_ｉｎ［３］となることで、トランジスタＴｒ６が導通状態となる。これによって、容量素子Ｃ１の第１端子に保持されている電荷は、トランジスタＴｒ４、トランジスタＴｒ５、トランジスタＴｒ６を順に通り、配線ＳＬに放電される。

この電荷の放電は、トランジスタＴｒ６のゲートの電位が、トランジスタＴｒ６のソースの電位とトランジスタＴｒ６のしきい値電圧の和となるまで続く。これは、トランジスタＴｒ６のゲートの電位が、トランジスタＴｒ６のソースの電位とトランジスタＴｒ６のしきい値電圧の和となることで、トランジスタＴｒ６が非導通状態となるからである。つまり、時刻Ｔ２７における配線ＳＬの電位は、Ｖ_ｉｎ［３］となっているため、トランジスタＴｒ６のゲートの電位がＶ_ｉｎ［３］＋Ｖ_ｔｈに達したとき、トランジスタＴｒ６は非導通状態となる。したがって、入力部２１からメモリセル２２に電位Ｖ_ｉｎ［３］を入力することで、ノードＦＮの電位は、時刻Ｔ２７より前の時刻の電位であるＶ_ｉｎ［１］＋Ｖ_ｔｈから、最終的にＶ_ｉｎ［３］＋Ｖ_ｔｈに書き換わる。

時刻Ｔ２８において、配線Ｌ_ｓｗ［３］に低レベル電位が与えられる。これによって、スイッチＳＷ［３］が非導通状態となる。なお、スイッチＳＷ［３］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ２９において、配線Ｌ_ｓｗ［４］に高レベル電位が与えられる。これによって、スイッチＳＷ［４］が導通状態となり、配線ＳＬの電位がＶ_ｉｎ［４］となる。

配線ＳＬの電位がＶ_ｉｎ［４］となったことで、トランジスタＴｒ６におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［３］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［４］となる。Ｖ_ｉｎ［４］は、Ｖ_ｉｎ［３］よりも高い電位であるため、（Ｖ_ｉｎ［３］＋Ｖ_ｔｈ）−Ｖ_ｉｎ［４］は、トランジスタＴｒ６のしきい値電圧よりも低くなる。したがって、配線ＳＬの電位がＶ_ｉｎ［４］となっても、トランジスタＴｒ６は非導通状態のままとなる。このため、ノードＦＮの電位は、Ｖ_ｉｎ［３］＋Ｖ_ｔｈのまま変化しない。

時刻Ｔ３０において、配線Ｌ_ｓｗ［４］に低レベル電位が与えられる。これによって、スイッチＳＷ［４］が非導通状態となる。なお、スイッチＳＷ［４］が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ３１において、配線ＷＷＬに低レベル電位が与えられ、配線ＲＷＬに低レベル電位が与えられる。これによって、トランジスタＴｒ４のゲートに低レベル電位が印加されるため、トランジスタＴｒ４が非導通状態となり、加えて、トランジスタＴｒ５のゲートに低レベル電位が印加されるため、トランジスタＴｒ５が非導通状態となる。

これによって、メモリセル１２のノードＦＮに電位Ｖ_ｉｎ［３］＋Ｖ_ｔｈが保持される。

なお、配線ＳＬは、配線Ｌ_ｓｗ［１］、配線Ｌ_ｓｗ［２］、配線Ｌ_ｓｗ［３］、配線Ｌ_ｓｗ［４］、配線Ｌ_ｓｗｐｕ、及びトランジスタＴｒ６が非導通状態であるため、フローティング状態となっている。そのため、配線ＳＬの電位は、Ｖ_ｉｎ［４］となっている。

次に、図６に示すタイミングチャートについて説明する。図６のタイミングチャートは、メモリセル２２からデータを読み出す動作を示している。なお、図６に示す時刻Ｔ３２は、図５に示す時刻Ｔ３１より後の時刻としている。

時刻Ｔ３２において、配線ＲＷＬには高レベル電位が与えられ、これによって、トランジスタＴｒ５のゲートには高レベル電位が印加されている。このため、トランジスタＴｒ５は導通状態となっている。

更に、時刻Ｔ３２において、配線Ｌ_ｓｗｐｄに高レベル電位が与えられる。これによって、スイッチＳＷＰＤが導通状態となる。

上述の動作によって、配線ＧＮＤＬに与えられている電位ＧＮＤが、配線ＳＬに印加される。なお、時刻Ｔ３２における、トランジスタＴｒ６におけるゲート−ソース間電圧は、（Ｖ_ｉｎ［３］＋Ｖ_ｔｈ）−ＧＮＤとなり、電位ＧＮＤはＶ_ｉｎ［３］よりも低い電位であるため、（Ｖ_ｉｎ［３］＋Ｖ_ｔｈ）−ＧＮＤは、トランジスタＴｒ６のしきい値電圧よりも高くなる。したがって、配線ＳＬの電位がＧＮＤとなることで、トランジスタＴｒ６は導通状態となる。これによって、配線ＢＬから、トランジスタＴｒ６を介して、配線ＳＬに電流が流れる。なお、トランジスタＴｒ４は非導通状態であるため、この動作によって、ノードＦＮの電位は変化しない。

時刻Ｔ３３において、配線Ｌ_ｓｗｐｄに低レベル電位が与えられる。これによって、スイッチＳＷＰＤが非導通状態となる。なお、時刻Ｔ３２から時刻Ｔ３３までの間において、配線ＢＬから流れる電流は、配線ＳＬに十分に流れたものとする。そのため、時刻Ｔ３３において、配線ＳＬ及び配線ＢＬは、フローティング状態となる。

時刻Ｔ３４において、配線Ｌ_ｓｗｐｕには高レベル電位が与えられ、これによって、スイッチＳＷＰＵが導通状態となる。そのため、配線ＢＬ及びトランジスタＴｒ６の第１端子に電位ＶＤＤが印加される。

上述の動作によって、配線ＢＬから配線ＳＬに電流が流れる。なお、当該電流は、トランジスタＴｒ６が非導通状態となるまで流れ続ける。換言すると、当該電流は、トランジスタＴｒ６のゲート−ソース間電圧がＶ_ｔｈとなるまで流れ続ける。トランジスタＴｒ６のゲート電位はＶ_ｉｎ［３］＋Ｖ_ｔｈなので、トランジスタＴｒ６のソース電位がＧＮＤからＶ_ｉｎ［３］になったとき、トランジスタＴｒ６は非導通状態となる。このとき、配線ＳＬの電位は、Ｖ_ｉｎ［３］となる。

時刻Ｔ３５において、配線Ｌ_ｓｗｐｕには低レベル電位が与えられ、これによって、スイッチＳＷＰＵが非導通状態となる。なお、スイッチＳＷＰＵが非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ３６において、配線ＲＷＬには低レベル電位が与えられ、これによって、トランジスタＴｒ５が非導通状態となる。なお、トランジスタＴｒ５が非導通状態となっても、ノードＦＮ、及び配線ＳＬのそれぞれの電位に変化はない。

時刻Ｔ３４以降において、配線ＳＬの電位をＶ_ｏｕｔとして読み出す。本動作例の場合、Ｖ_ｉｎ［３］が電位Ｖ_ｏｕｔとして読み出される。なお、読み出すタイミングは、時刻Ｔ３５以降、又は時刻Ｔ３６以降であってもよい。

図５及び図６に示すタイミングチャートの動作を行うことによって、入力された複数の電位のうち、一番低い電位がメモリセル２２に保持することができ、且つ一番低い電位を半導体装置２０から出力することができる。このため、半導体装置２０を用いて、最大値プーリングを行う場合、最大値プーリングの対象となる複数のデータの大小関係を逆転して、大小関係を逆転されたデータを、入力部２１に入力される電位に割り当てる必要がある。例えば、最大値プーリングの対象となるデータとして、Ｄ［１］乃至Ｄ［４］を扱う場合を考える。それぞれのデータの大きさがＤ［３］、Ｄ［１］、Ｄ［４］、Ｄ［２］の順に低くなるものとしたとき、Ｄ［１］乃至Ｄ［４］に対応する電位をそれぞれＶ［１］乃至Ｖ［４］とした場合、Ｖ［１］乃至Ｖ［４］のそれぞれの電位の高さがＶ［２］、Ｖ［４］、Ｖ［１］、Ｖ［３］の順に低くなるようにする必要がある。

このように、最大値プーリングを行う場合、最大値プーリングの対象となる複数のデータの大小関係を逆転して、大小関係を逆転されたデータに対して電位を割り当てることによって、半導体装置２０を用いて、畳み込みニューラルネットワークの動作に含まれる最大値プーリングを行うことができる。

なお、本実施の形態では、半導体装置１０の構成、及び半導体装置２０の構成について説明したが、本発明の一態様は、これに限定されない。本発明の一態様は、場合によって、状況に応じて、半導体装置１０の構成、及び半導体装置２０の構成を適宜変更することができる。例えば、図１に示す半導体装置１０では、メモリセル１２を１つのみしか記載していないが、半導体装置１０は必要に応じてメモリセル１２を複数個有してもよい（図示しない。）。同様に、図４に示す半導体装置２０においても、メモリセル２２を複数個有してもよい（図示しない。）。

また、例えば、図１に示す半導体装置１０において、配線ＶＤＤＬ及びスイッチＳＷＰＵは、入力部１１及びメモリセル１２の外部に設けているものとして図示しているが、本発明の一態様は、配線ＶＤＤＬ及びスイッチＳＷＰＵが、入力部１１に含まれる構成としてもよい（図示しない。）。また、例えば、図４に示す半導体装置２０において、配線ＧＮＤＬ及びスイッチＳＷＰＤは、入力部２１及びメモリセル２２の外部に設けているものとして図示しているが、本発明の一態様は、配線ＧＮＤＬ及びスイッチＳＷＰＤが、入力部２１に含まれる構成としてもよい（図示しない。）。

なお、図１、図４に示したトランジスタＴｒ１、トランジスタＴｒ４は、チャネル形成領域が酸化物半導体であるトランジスタであることが好ましい。特に、当該酸化物半導体としては、インジウム、亜鉛、元素Ｍ（元素Ｍは、アルミニウム、ガリウム、イットリウム、又はスズ）の少なくとも一を含む酸化物であることが好ましい。酸化物半導体のエネルギーギャップは、概ね２．０ｅＶ以上であるため、酸化物半導体はワイドギャップ半導体といえる。そのため、酸化物半導体をトランジスタのチャネル形成領域に適用することで、当該トランジスタの耐圧向上、電力損失の低減などの点で有利である。また、酸化物半導体をチャネル形成領域に適用したトランジスタは、オフ電流が非常に低い特性を有する。このため、半導体装置１０において、トランジスタＴｒ１のチャネル形成領域に酸化物半導体を適用することによって、容量素子Ｃ１の第１端子に充電された電荷を長時間保持することができる。同様に、半導体装置２０において、トランジスタＴｒ４のチャネル形成領域に酸化物半導体を適用することによって、容量素子Ｃ２の第１端子に充電された電荷を長時間保持することができる。

また、図１に示したトランジスタＴｒ１をデュアルゲート構造のトランジスタとしてもよい。その場合の半導体装置の構成例を図７（Ａ）に示す。半導体装置１０Ａは、半導体装置１０が有するメモリセル１２のトランジスタＴｒ１をデュアルゲート構造のトランジスタとした構成となっている。半導体装置１０Ａは、トランジスタＴｒ１のバックゲートが配線ＢＧＬと電気的に接続されている構成となっており、このような構成にすることによって、配線ＢＧＬに任意の電位を与えることでトランジスタＴｒ１のしきい値電圧を変えることができる。また、半導体装置１０Ａとは別の構成例を図７（Ｂ）に示す。半導体装置１０Ｂは、トランジスタＴｒ１のバックゲートがトランジスタＴｒ１のゲートと電気的に接続されている構成となっており、このような構成にすることによって、トランジスタＴｒ１のオン電流を高くすることができる。特に、トランジスタＴｒ１のチャネル形成領域に上述した酸化物半導体を用いることで、トランジスタＴｒ１をデュアルゲート構造のトランジスタとして構成することが容易となる場合がある。

また、図４に示したトランジスタＴｒ５、及びトランジスタＴｒ６をデュアルゲート構造のトランジスタとしてもよい。その場合の半導体装置の構成例を図７（Ｃ）に示す。半導体装置２０Ａは、半導体装置２０が有するメモリセル２２のトランジスタＴｒ５及びトランジスタＴｒ６をデュアルゲート構造のトランジスタとした構成となっている。半導体装置２０Ａは、トランジスタＴｒ５のバックゲートが配線ＢＧＬ１と電気的に接続され、トランジスタＴｒ６のバックゲートが配線ＢＧＬ２と電気的に接続されている構成となっている。このような構成にすることによって、配線ＢＧＬ１、配線ＢＧＬ２に任意の電位を与えることで、トランジスタＴｒ５、トランジスタＴｒ６のそれぞれのしきい値電圧を変えることができる。また、図示しないが、トランジスタＴｒ５及び／又はトランジスタＴｒ６を、図７（Ｂ）に示すトランジスタＴｒ１のように、バックゲートとゲートとを電気的に接続する構成としてもよい。特に、トランジスタＴｒ５、トランジスタＴｒ６のチャネル形成領域に上述した酸化物半導体を用いることで、トランジスタＴｒ５、トランジスタＴｒ６をデュアルゲート構造のトランジスタとして構成することが容易となる場合がある。

図１、図４に示したトランジスタＴｒ２、トランジスタＴｒ３、トランジスタＴｒ５、トランジスタＴｒ６は、チャネル形成領域に非晶質半導体、多結晶半導体を用いることができる。非晶質半導体としては、例えば、水素化アモルファスシリコン（ａ−Ｓｉ：Ｈ）などが挙げられる。また、例えば、多結晶半導体としては、低温ポリシリコン（ＬＴＰＳ）などが挙げられる。また、図４に示すトランジスタＴｒ５、トランジスタＴｒ６は、チャネル形成領域に上述した酸化物半導体を用いることができる。特に、半導体装置２０において、トランジスタＴｒ４乃至トランジスタＴｒ６のチャネル形成領域を全て酸化物半導体にすることによって、半導体装置２０の作製工程を短縮することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態２）
本実施の形態では、畳み込みニューラルネットワーク（ＣＮＮ：Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋ）について説明する。

図８に、ＣＮＮの構成例を示す。ＣＮＮは、畳み込み層ＣＬ、プーリング層ＰＬ、全結合層ＦＣＬによって構成されている。本実施の形態では、ＣＮＮに入力された画像データＩＰＤに対して特徴抽出を行う場合を例として説明する。

畳み込み層ＣＬは、画像データに対して畳み込みを行う機能を有する。畳み込みは、画像データの一部と重みフィルタのフィルタ値との積和演算を繰り返すことにより行われる。畳み込み層ＣＬにおける畳み込みにより、画像の特徴が抽出される。

畳み込みには、一又は複数の重みフィルタを用いることができる。複数の重みフィルタを用いる場合、画像データに含まれる複数の特徴を抽出することが可能となる。図８には、重みフィルタとして３つのフィルタ（フィルタｆｉｌ_ａ、ｆｉｌ_ｂ、ｆｉｌ_ｃ）が用いられる例を示している。畳み込み層ＣＬに入力された画像データには、フィルタｆｉｌ_ａ、ｆｉｌ_ｂ、ｆｉｌ_ｃを用いたフィルタ処理が施され、画像データＤ_ａ、Ｄ_ｂ、Ｄ_ｃが生成される。

畳み込みが施された画像データＤ_ａ、Ｄ_ｂ、Ｄ_ｃは、活性化関数によって変換された後、プーリング層ＰＬに出力される。活性化関数としては、ＲｅＬＵ（Ｒｅｃｔｉｆｉｅｄ Ｌｉｎｅａｒ Ｕｎｉｔｓ）などを用いることができる。ＲｅＬＵは、入力値が負である場合は“０”を出力し、入力値が“０”以上である場合は入力値をそのまま出力する関数である。また、活性化関数として、シグモイド関数、ｔａｎｈ関数などを用いることもできる。

プーリング層ＰＬは、畳み込み層ＣＬから入力された画像データに対してプーリングを行う機能を有する。プーリングは、画像データを複数の領域に分割し、当該領域ごとに所定のデータを抽出してマトリクス状に配置する処理である。プーリングにより、畳み込み層ＣＬによって抽出された特徴を残しつつ、画像データが縮小される。なお、プーリングとしては、最大プーリング、平均プーリング、Ｌｐプーリングなどを用いることができる。

ＣＮＮは、上記の畳み込み処理及びプーリング処理により特徴抽出を行う。なお、ＣＮＮは、複数の畳み込み層ＣＬ及びプーリング層ＰＬによって構成することができる。図８には、畳み込み層ＣＬ及びプーリング層ＰＬによって構成される層Ｌがｚ層（ここでのｚは１以上の整数である。）設けられ（Ｌ_１乃至Ｌ_ｚ）、畳み込み処理及びプーリング処理がｚ回行われる構成を示している。この場合、各層Ｌにおいて特徴抽出が行うことができ、より高度な特徴抽出が可能となる。

全結合層ＦＣＬは、畳み込み及びプーリングが行われた画像データを用いて、画像の判定を行う機能を有する。全結合層ＦＣＬは、ある層の全てのノードが、次の層の全てのノードと接続された構成を有する。畳み込み層ＣＬ又はプーリング層ＰＬから出力された画像データは２次元の特徴マップであり、全結合層ＦＣＬに入力されると１次元に展開される。そして、全結合層ＦＣＬによる推論によって得られた画像データＯＰＤが出力される。

なお、ＣＮＮの構成は図８の構成に限定されない。例えば、プーリング層ＰＬが複数の畳み込み層ＣＬごとに設けられていてもよい。また、抽出された特徴の位置情報を極力残したい場合は、プーリング層ＰＬが省略されていてもよい。

また、全結合層ＦＣＬの出力データから画像の分類を行う場合は、全結合層ＦＣＬと電気的に接続された出力層が設けられていてもよい。出力層は、尤度関数としてソフトマックス関数などを用い、分類クラスを出力することができる。

また、ＣＮＮは、画像データを学習データ及び教師データとして用いた教師あり学習を行うことができる。教師あり学習には、例えば誤差逆伝播法を用いることができる。ＣＮＮの学習により、重みフィルタのフィルタ値、全結合層の重み係数などを最適化することができる。

ＣＮＮは、畳み込み層ＣＬ、プーリング層ＰＬ、及び全結合層ＦＣＬのそれぞれを回路として構成することができる。これにより、ＣＮＮは、例えば、表示装置を備える電子機器などに応用することができる。例えば、電子機器に備える画像処理回路にＣＮＮを構成した回路を用いることによって、調光補正、調色補正、ガンマ補正などを容易に行うことができる場合がある。また、例えば、電子機器に備えるデコーダにＣＮＮを構成する回路を用いることによって、圧縮された画像データを解凍して（元のサイズに復元して）、当該画像データを表示装置に映すことができる場合がある。また、例えば、ＣＮＮを構成する回路を用いたオートエンコーダを電子機器に備えることができる場合がある。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。特に、本実施の形態で述べたプーリング層ＰＬに、実施の形態１で述べた半導体装置１０、又は半導体装置２０を設けることができる。

（実施の形態３）
本実施の形態では、上記実施の形態に記載の半導体装置の一形態を、図９および図１０を用いて説明する。

＜半導体装置１００の断面構造＞
図９は半導体装置１００の一例を示す断面模式図である。半導体装置１００は、トランジスタ３００と、トランジスタ２００、および容量素子１４０を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１４０はトランジスタ３００、およびトランジスタ２００の上方に設けられている。

トランジスタ２００はチャネル形成領域に酸化物半導体を有するＯＳトランジスタである。ＯＳトランジスタは微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを半導体装置に用いることで、半導体装置の微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを半導体装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、半導体装置の消費電力を十分に低減することができる。

トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。

トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。

半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。

低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。

ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。

なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。

図９に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。

なお、図９に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。

トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。

絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。

なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。

絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。

また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。

水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０^１５ａｔｏｍｓ／ｃｍ^２以下、好ましくは５×１０^１５ａｔｏｍｓ／ｃｍ^２以下であればよい。

なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。

また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線として機能を有する。また、プラグまたは配線として機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。

各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。

絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図９において、絶縁体３５０、絶縁体３５２、絶縁体３５４、絶縁体３６０、絶縁体３６２、絶縁体３６４、絶縁体３７０、絶縁体３７２、絶縁体３７４、絶縁体３８０、絶縁体３８２および絶縁体３８４が順に積層して設けられている。また、これら絶縁体には、導電体３５６、導電体３６６、導電体３７６および導電体３８６が形成されている。これら導電体は、プラグ、または配線として機能を有する。なおこれら導電体は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

なお、絶縁体３５０、絶縁体３６０、絶縁体３７０および絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６、導電体３６６、導電体３７６および導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。例えば、絶縁体３５０と導電体３５６に着目した場合、絶縁体３５０が有する開口部に導電体３５６が形成されることで、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。他の絶縁体と導電体についても同じことが言える。

なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。

絶縁体３８４上には絶縁体２１４および絶縁体２１６が積層して設けられている。絶縁体２１４および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。

例えば、絶縁体２１４には、例えば、基板３１１またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。

水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。

また、水素に対するバリア性を有する膜として、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、例えば、絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２１４および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（例えばバックゲートとして機能する電極）等が埋め込まれている。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全により分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。

絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００としては、ＯＳトランジスタを用いればよい。トランジスタ２００の詳細は後述する実施の形態４で説明を行う。

トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する酸化物２３０の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２００の上部に形成される絶縁体２２５に接して設けられる。

過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。

絶縁体２８０上に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。また、例えば、絶縁体２８２をスパッタリング法によって、酸素を含むプラズマを用いて成膜すると該酸化物の下地層となる絶縁体２８０へ酸素を添加することができる。

特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。

また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、当該絶縁膜に、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。

また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２５０、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。

導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

続いて、トランジスタ２００の上方には、容量素子１４０が設けられている。容量素子１４０は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。

また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。なお、導電体１１２、および導電体１１０は、同時に形成することができる。

導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。

図９では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。

また、導電体１１２、および導電体１１０上に、容量素子１４０の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。

例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１４０は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１４０の静電破壊を抑制することができる。

絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。

導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

また、絶縁体１５０には、導電体１５６が埋め込まれている。なお、導電体１５６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。

また、導電体１５６上に、導電体１６６を設けられている。また、導電体１６６、及び絶縁体１５０上に、絶縁体１６０が設けられている。また、絶縁体１６０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。

以上が構成例についての説明である。本構成を用いることで、ＯＳトランジスタを用いた半導体装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、ＯＳトランジスタを用いた半導体装置において、消費電力を低減することができる。または、ＯＳトランジスタを用いた半導体装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された半導体装置を生産性良く提供することができる。

＜半導体装置１００の変形例１＞
また、本実施の形態の変形例の一例を、図１０に示す。

図１０は、図９のトランジスタ２００をトランジスタ２０１に置き替えた場合の断面模式図である。トランジスタ２００と同様、トランジスタ２０１はＯＳトランジスタである。なお、トランジスタ２０１の詳細は後述する実施の形態４で説明を行う。

図１０のその他の構成例の詳細は、図９の記載を参酌すればよい。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態４）
本実施の形態では、実施の形態３に示すトランジスタ２００およびトランジスタ２０１の詳細について、図１１乃至図１４を用いて説明を行う。

＜＜トランジスタ２００＞＞
まず、図９に示すトランジスタ２００の詳細について説明を行う。

図１１（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１１（Ｂ）は、図１１（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１１（Ｃ）は、図１１（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図１１（Ａ）乃至（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、金属酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。ここで、図１１（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および金属酸化物４０６を覆って設けられることが好ましい。

以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６という場合がある。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ２００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。

導電体４４０は、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。

導電体３１０は、導電体３１０ａ、導電体３１０ｂを有する。導電体３１０ａは、絶縁体２１４および絶縁体２１６の開口の内壁に接して形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。

導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。

ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。

また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ_２Ｏ、ＮＯ、ＮＯ_２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。

また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。

また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。

また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、好ましくは１×１０^１５ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下、より好ましくは５×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。

絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。

金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。

金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。

金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。

なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。

ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。

以上のような金属酸化物を金属酸化物４０６ａとして用いて、金属酸化物４０６ａの伝導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。

ここで、金属酸化物４０６ａおよび金属酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。

具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。

このとき、キャリアの主たる経路は金属酸化物４０６ｂに形成されるナローギャップ部分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。

また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１１（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。

よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。

なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。

また、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。

図１１（Ｂ）に示す領域４２６ａ近傍の拡大図を、図１２（Ａ）に示す。図１２（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。

なお、図１１（Ｂ）および図１２（Ａ）では、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、金属酸化物４０６ｂおよび金属酸化物４０６ａに形成されているが、これらの領域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図１１（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが金属酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後退する形状になる場合がある。

トランジスタ２００では、図１２（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。

ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１２（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図１２（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。図１２（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図１２（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。

このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。

絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。

絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、好ましくは２×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上、より好ましくは４×１０^１４ｍｏｌｅｃｕｌｅｓ／ｃｍ^２以上であればよい。

絶縁体４１２、導電体４０４、および絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。

導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。

また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。

導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。

ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。

導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上５１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。

このような絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うことができる。これにより、導電体４０４を介して、水または水素などの不純物が金属酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲートを保護するゲートキャップとしての機能を有する。

絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。

上記の通り、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。

ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから金属酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。

絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。

絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６および絶縁体２２４を覆って設けられる。ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有することが好ましい。

また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面まで低抵抗化することができる。

また、絶縁体２２５は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。

絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。

絶縁体２８０および絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。

ここで、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ａが形成され、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。

導電体４５０ａおよび導電体４５１ａはソース電極およびドレイン電極の一方として機能し、導電体４５０ｂおよび導電体４５１ｂはソース電極およびドレイン電極の他方として機能する。

導電体４５０ａおよび導電体４５０ｂは、導電体３１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２８０より上層から水素、水などの不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入するのを抑制することができる。

また、導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。

次に、トランジスタ２００の構成材料について説明する。

＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。

＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。

トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。

水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。

また、例えば、絶縁体２２２および絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体２２２および絶縁体２１４は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。

絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。

絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２２４および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体２２４および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。

絶縁体３８４、絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。

絶縁体４１８および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。

また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとして、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。

また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。

なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。

＜金属酸化物４０６に適用可能な金属酸化物＞
以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、酸化物半導体として機能する金属酸化物を用いることが好ましい。

金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。

ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物４０６が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

以下に、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）を用いて、金属酸化物４０６が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）には、酸素の原子数比については記載しない。また、金属酸化物４０６が有するインジウム、元素Ｍ、および亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。

図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。

また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。

また、図１３（Ａ）、図１３（Ｂ）、および図１３（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。

また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。

図１３（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。

金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。

一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１３（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。

例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図１３（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図１３（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。

特に、図１３（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。

なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。

また、金属酸化物４０６として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。

なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。

＜金属酸化物の構成＞
以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。

なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。

ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。

また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。

すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。

＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。

ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。

ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。

また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。

ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。

ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。

酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。

＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。

なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。

また、トランジスタには、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上とすればよい。

また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。

また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。

従って、トランジスタの電気特性を安定にするためには、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。

＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。

金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、好ましくは２×１０^１６ａｔｏｍｓ／ｃｍ^３以下にする。

また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下とする。

また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０^２０ａｔｏｍｓ／ｃｍ^３未満、好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、より好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３未満とする。

金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。

＜＜トランジスタ２０１＞＞
次に、図１０に示すトランジスタ２０１の詳細について説明を行う。

図１４（Ａ）は、トランジスタ２０１の上面図である。また、図１４（Ｂ）は、図１４（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図１４（Ｃ）は、図１４（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。

図１４（Ａ）から（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａおよび導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａおよび導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に配置された絶縁体４１３と、絶縁体４１３の上に配置された導電体４０５ａと、導電体４０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２０と、を有する。

導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。

導電体４０５ａは、図１１の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図１１の導電体４０４ｂと同様の材料を用いて設けることができる。

導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４５２ｂはソース電極またはドレイン電極の他方としての機能を有する。

導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。

トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。

トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（または導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。

絶縁体４２０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。

トランジスタ２０１は、絶縁体４２０を設けることで、導電体４０５が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物４０６へ侵入することを防ぐことができる。

トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極またはドレイン電極）との接触面積を大きくすることができる。また、図１１に示す領域４２６ｂおよび領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。

トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照すればよい。

（実施の形態５）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例について、図１５を用いて説明する。

＜電子部品＞
図１５（Ａ）では上述の実施の形態で説明し半導体装置を記憶装置として電子部品に適用する例について説明する。なお電子部品は、半導体パッケージ、又はＩＣ用パッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

実施の形態１に示すような、トランジスタ、容量素子などによって構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。

後工程については、図１５（Ａ）に示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳＴＰ１）した後、基板の裏面を研削する（ステップＳＴＰ２）。この段階で基板を薄膜化することで、前工程での基板の反り等を低減し、部品としての小型化を図るためである。

基板の裏面を研削して、基板を複数のチップに分離するダイシング工程を行う（ステップＳＴＰ３）。そして、分離したチップを個々にピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳＴＰ４）。このダイボンディング工程におけるチップとリードフレームとの接着は、樹脂による接着や、テープによる接着等、適宜製品に応じて適した方法を選択する。なお、ダイボンディング工程は、インターポーザ上に搭載し接合してもよい。

なお、本実施の形態において、基板の一方の面に素子が形成されていたとき、基板の一方の面を表面とし、該基板の他方の面（該基板の素子が形成されていない側の面）を裏面とする。

次いでリードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する、ワイヤーボンディングを行う（ステップＳＴＰ５）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳＴＰ６）。モールド工程を行うことで電子部品の内部が樹脂で充填され、機械的な外力による内蔵される回路部やワイヤーに対するダメージを低減することができ、また水分や埃による特性の劣化を低減することができる。

次いでリードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳＴＰ７）。このめっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。

次いでパッケージの表面に印字処理（マーキング）を施す（ステップＳＴＰ８）。そして最終的な検査工程（ステップＳＴＰ９）を経て電子部品が完成する（ステップＳＴＰ１０）。

以上説明した電子部品は、上述の実施の形態で説明した半導体装置を含む構成とすることができる。そのため、信頼性に優れた電子部品を実現することができる。

また、完成した電子部品の斜視模式図を図１５（Ｂ）に示す。図１５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図１５（Ｂ）に示す電子部品４７００は、リード４７０１及び回路部４７０３を示している。図１５（Ｂ）に示す電子部品４７００は、例えばプリント基板４７０２に実装される。このような電子部品４７００が複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで電子機器の内部に搭載することができる。完成した回路基板４７０４は、電子機器等の内部に設けられる。

なお、本発明の一態様は、上記の電子部品４７００の形状に限定せず、ステップＳＴＰ１において作製された素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ２の基板の裏面の研削作業まで行った素子基板も含まれる。また、本発明の一態様である素子基板は、ステップＳＴＰ３のダイシング工程まで行った素子基板も含まれる。例えば、図１５（Ｃ）に示す半導体ウェハ４８００などが該素子基板に相当する。半導体ウェハ４８００には、そのウェハ４８０１の上面に複数の回路部４８０２が形成されている。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。

ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。

ダイシング工程を行うことにより、図１５（Ｄ）に示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。

なお、本発明の一態様の素子基板の形状は、図１５（Ｃ）に図示した半導体ウェハ４８００の形状に限定されない。例えば、図１５（Ｅ）に示す矩形形の半導体ウェハ４８１０あってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（実施の形態６）
本実施の形態では、上述の実施の形態で説明した電子機器を適用した製品例について説明する。

図１６（Ａ）は、テレビジョン装置を示す斜視図である。テレビジョン装置は、筐体９０００、表示部９００１、スピーカ９００３、操作キー９００５（電源スイッチ、または操作スイッチを含む）、接続端子９００６、センサ９００７（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、においまたは赤外線を測定する機能を含むもの）などを有する。テレビジョン装置は、表示部９００１を大画面、例えば、５０インチ以上、または１００インチ以上の表示部９００１を組み込むことが可能である。

図１６（Ｂ）は、壁に取り付けが可能な電子看板（デジタルサイネージ）の例を示している。図１６（Ｂ）は、筐体６２０２を有する電子看板６２００が壁６２０１に取り付けられている様子を示している。

図１６（Ｃ）は、タブレット型の情報端末であり、筐体５２２１、表示部５２２２、操作ボタン５２２３、スピーカ５２２４を有する。また、表示部５２２２に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン５２２３に情報端末を起動する電源スイッチ、情報端末のアプリケーションを操作するボタン、音量調整ボタン、または表示部５２２２を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図１６（Ｃ）に示した情報端末では、操作ボタン５２２３の数を４個示しているが、情報端末の有する操作ボタンの数及び配置は、これに限定されない。また、図示していないが、図１６（Ｃ）に示した情報端末は、カメラを有する構成であってもよい。また、図示していないが、図１６（Ｃ）に示した情報端末は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。また、図示していないが、図１６（Ｃ）に示した情報端末は、筐体５２２１の内部にセンサ（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの）を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図１６（Ｃ）に示す情報端末の向き（鉛直方向に対して情報端末がどの向きに向いているか）を判断して、表示部５２２２の画面表示を、情報端末の向きに応じて自動的に切り替えるようにすることができる。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することが出来る。表示素子、表示装置、発光素子または発光装置は、例えば、ＥＬ（エレクトロルミネッセンス）素子（有機物および無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤチップ（白色ＬＥＤチップ、赤色ＬＥＤチップ、緑色ＬＥＤチップ、青色ＬＥＤチップなど）、トランジスタ（電流に応じて発光するトランジスタ）、プラズマディスプレイパネル（ＰＤＰ）、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子（例えば、グレーティングライトバルブ（ＧＬＶ）、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＭＩＲＡＳＯＬ（登録商標）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、圧電セラミックディスプレイなど）、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、電子粉流体（登録商標）、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤチップを用いる場合、ＬＥＤチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体層などを設けて、ＬＥＤチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体層との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤチップが有するＧａＮ半導体層は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤチップが有するＧａＮ半導体層は、スパッタ法で成膜することも可能である。また、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子においては、表示素子が封止されている空間（例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間）に、乾燥剤を配置してもよい。乾燥剤を配置することにより、ＭＥＭＳなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。

なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。

（本明細書等の記載に関する付記）
以上の実施の形態における各構成の説明について、以下に付記する。

＜実施の形態で述べた本発明の一態様に関する付記＞
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。

なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。

なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。

なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。

＜序数詞に関する付記＞
本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。

＜図面を説明する記載に関する付記＞
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。

また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。

また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。

また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。

＜言い換え可能な記載に関する付記＞
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが２つ以上のゲートを有するとき（この構成をデュアルゲート構造という場合がある）、それらのゲートを第１ゲート、第２ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。なお、ボトムゲートとは、トランジスタの作製時において、チャネル形成領域よりも先に形成される端子のことをいい、「トップゲート」とは、トランジスタの作製時において、チャネル形成領域よりも後に形成される端子のことをいう。

トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合や、第３端子、第４端子と呼ぶ場合がある。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。

また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。

なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。

なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。

＜語句の定義に関する付記＞
以下では、上記実施の形態中で言及した語句の定義について説明する。

＜＜半導体の不純物について＞＞
半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

＜＜トランジスタについて＞＞
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域又はドレイン電極）とソース（ソース端子、ソース領域又はソース電極）の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソース‐ドレイン間に電流を流すことができるものである。

また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。

＜＜スイッチについて＞＞
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。

一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。

電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。

なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。

機械的なスイッチの一例としては、デジタルマイクロミラーデバイス（ＤＭＤ）のように、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。

＜＜接続について＞＞
本明細書等において、ＸとＹとが接続されている、と記載する場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。

ここで使用するＸ、Ｙなどは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。

ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（ＤＡ変換回路、ＡＤ変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。

なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで機能的に接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。

なお、例えば、トランジスタのソース（又は第１の端子など）が、Ｚ１を介して（又は介さず）、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２を介して（又は介さず）、Ｙと電気的に接続されている場合や、トランジスタのソース（又は第１の端子など）が、Ｚ１の一部と直接的に接続され、Ｚ１の別の一部がＸと直接的に接続され、トランジスタのドレイン（又は第２の端子など）が、Ｚ２の一部と直接的に接続され、Ｚ２の別の一部がＹと直接的に接続されている場合では、以下のように表現することが出来る。

例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙ、Ｚ１、Ｚ２は、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。

＜＜平行、垂直について＞＞
本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

ＳＷ［１］ スイッチ
ＳＷ［２］ スイッチ
ＳＷ［Ｎ］ スイッチ
ＳＷＰＵ スイッチ
ＳＷＰＤ スイッチ
ＢＬ 配線
ＳＬ 配線
ＷＷＬ 配線
ＲＷＬ 配線
ＣＡＬ 配線
Ｌ_ＳＷ［１］ 配線
Ｌ_ＳＷ［２］ 配線
Ｌ_ＳＷ［Ｎ］ 配線
Ｌ_ｓｗｐｕ 配線
Ｌ_ｓｗｐｄ 配線
ＶＤＤＬ 配線
ＧＮＤＬ 配線
ＢＧＬ１ 配線
ＢＧＬ２ 配線
Ｔｒ１ トランジスタ
Ｔｒ２ トランジスタ
Ｔｒ３ トランジスタ
Ｔｒ４ トランジスタ
Ｔｒ５ トランジスタ
Ｔｒ６ トランジスタ
Ｃ１ 容量素子
Ｃ２ 容量素子
ＦＮ ノード
ＣＬ 畳み込み層
ＰＬ プーリング層
ＩＰＤ 画像データ
ＯＰＤ 画像データ
ＦＣＬ 全結合層
ＳＴＰ１ ステップ
ＳＴＰ２ ステップ
ＳＴＰ３ ステップ
ＳＴＰ４ ステップ
ＳＴＰ５ ステップ
ＳＴＰ６ ステップ
ＳＴＰ７ ステップ
ＳＴＰ８ ステップ
ＳＴＰ９ ステップ
ＳＴＰ１０ ステップ
ＳＣＬ１ スクライブライン
ＳＣＬ２ スクライブライン
１０ 半導体装置
１０Ａ 半導体装置
１０Ｂ 半導体装置
１１ 入力部
１２ メモリセル
２０ 半導体装置
２０Ａ 半導体装置
２１ 入力部
２２ メモリセル
１００ 半導体装置
１１０ 導電体
１１２ 導電体
１２０ 導電体
１３０ 絶縁体
１４０ 容量素子
１５０ 絶縁体
１５６ 導電体
１６０ 絶縁体
１６６ 導電体
２００ トランジスタ
２０１ トランジスタ
２１４ 絶縁体
２１６ 絶縁体
２１８ 導電体
２２０ 絶縁体
２２２ 絶縁体
２２４ 絶縁体
２２５ 絶縁体
２４６ 導電体
２４８ 導電体
２５０ 絶縁体
２８０ 絶縁体
２８２ 絶縁体
２８６ 絶縁体
３００ トランジスタ
３１０ 導電体
３１０ａ 導電体
３１０ｂ 導電体
３１１ 基板
３１３ 半導体領域
３１４ａ 低抵抗領域
３１４ｂ 低抵抗領域
３１５ 絶縁体
３１６ 導電体
３２０ 絶縁体
３２２ 絶縁体
３２４ 絶縁体
３２６ 絶縁体
３２８ 導電体
３３０ 導電体
３５０ 絶縁体
３５２ 絶縁体
３５４ 絶縁体
３５６ 導電体
３６０ 絶縁体
３６２ 絶縁体
３６４ 絶縁体
３６６ 導電体
３７０ 絶縁体
３７２ 絶縁体
３７４ 絶縁体
３７６ 導電体
３８０ 絶縁体
３８２ 絶縁体
３８４ 絶縁体
３８６ 導電体
４０４ 導電体
４０４ａ 導電体
４０４ｂ 導電体
４０５ 導電体
４０５ａ 導電体
４０５ｂ 導電体
４０６ 金属酸化物
４０６ａ 金属酸化物
４０６ｂ 金属酸化物
４０６ｃ 金属酸化物
４１２ 絶縁体
４１３ 絶縁体
４１８ 絶縁体
４１９ 絶縁体
４２０ 絶縁体
４２６ａ 領域
４２６ｂ 領域
４２６ｃ 領域
４４０ 導電体
４４０ａ 導電体
４４０ｂ 導電体
４５０ａ 導電体
４５０ｂ 導電体
４５１ａ 導電体
４５１ｂ 導電体
４５２ａ 導電体
４５２ｂ 導電体
４７００ 電子部品
４７０１ リード
４７０２ プリント基板
４７０３ 回路部
４７０４ 回路基板
４８００ 半導体ウェハ
４８００ａ チップ
４８０１ ウェハ
４８０１ａ ウェハ
４８０２ 回路部
４８０３ スペーシング
４８０３ａ スペーシング
４８１０ 半導体ウェハ
５２２１ 筐体
５２２２ 表示部
５２２３ 操作ボタン
５２２４ スピーカ
６２００ 電子看板
６２０１ 壁
６２０２ 筐体
９０００ 筐体
９００１ 表示部
９００３ スピーカ
９００５ 操作キー
９００６ 接続端子
９００７ センサ

Claims (7)

1. 入力部と、メモリセルと、を有し、
   前記メモリセルは、第１トランジスタと、容量素子と、を有し、
   前記第１トランジスタは、ｐチャネル型トランジスタであり、
   前記第１トランジスタのしきい値電圧は、Ｖ_ｔｈであり、
   前記入力部は、前記第１トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタのゲートは、前記容量素子の第１端子と電気的に接続され、
   前記入力部は、前記第１トランジスタの第１端子に複数の電位の一を入力する機能を有し、
   前記複数の電位のうちの最大の電位は、Ｖ_ｉｎであり、
   前記メモリセルは、
   前記第１トランジスタの第１端子に前記複数の電位が順次入力されることで、前記容量素子の第１端子にＶ_ｉｎ＋Ｖ_ｔｈの電位を保持する機能と、
   前記容量素子の第１端子の電位を読み出す場合、前記第１トランジスタの第１端子から前記電位Ｖ_ｉｎを出力する機能を有することを特徴とする半導体装置。
2. 請求項１において、
   前記メモリセルは、第２トランジスタと、第３トランジスタと、を有し、
   前記第２トランジスタの第１端子は、前記第１トランジスタの第２端子と電気的に接続され、
   前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子と電気的に接続され、
   前記第３トランジスタの第２端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第２トランジスタは、ｐチャネル型トランジスタであることを特徴とする半導体装置。
3. 入力部と、メモリセルと、を有し、
   前記メモリセルは、第１トランジスタと、容量素子と、を有し、
   前記第１トランジスタは、ｎチャネル型トランジスタであり、
   前記第１トランジスタのしきい値電圧は、Ｖ_ｔｈであり、
   前記入力部は、前記第１トランジスタの第１端子と電気的に接続され、
   前記第１トランジスタのゲートは、前記容量素子の第１端子と電気的に接続され、
   前記入力部は、前記第１トランジスタの第１端子に複数の電位の一を入力する機能を有し、
   前記複数の電位のうち最小の電位は、Ｖ_ｉｎであり、
   前記メモリセルは、
   前記第１トランジスタの第１端子に前記複数の電位Ｖが順次入力されることで、前記容量素子の第１端子にＶ_ｉｎ＋Ｖ_ｔｈの電位を保持する機能と、
   前記容量素子の第１端子の電位を読み出す場合、前記第１トランジスタの第１端子から前記電位Ｖ_ｉｎを出力する機能を有することを特徴とする半導体装置。
4. 請求項３において、
   前記メモリセルは、第２トランジスタと、第３トランジスタと、を有し、
   前記第２トランジスタの第１端子は、前記第１トランジスタの第２端子と電気的に接続され、
   前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子と電気的に接続され、
   前記第３トランジスタの第２端子は、前記第１トランジスタのゲートと電気的に接続され、
   前記第２トランジスタは、ｎチャネル型トランジスタであることを特徴とする半導体装置。
5. 請求項２、又は請求項４において、
   前記第３トランジスタは、チャネル形成領域に金属酸化物を有することを特徴とする半導体装置。
6. 畳み込みニューラルネットワークを構成する回路であり、
   前記畳み込みニューラルネットワークは、プーリング層を有し、
   前記プーリング層は、請求項１乃至請求項５のいずれか一に記載の半導体装置を有することを特徴とする回路。
7. 請求項６に記載の回路と、筐体と、を有する電子機器。

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