JP2018097907A - 記憶装置 - Google Patents

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Abstract

【課題】多値のデータを効率よく書き込むことができる記憶装置を提供する。【解決手段】第１乃至第３回路と、メモリセルと、を有する記憶装置である。メモリセルおよび第１回路は、チャネル形成領域に金属酸化物半導体を含むトランジスタを有する。第２回路はＤ／Ａコンバータを有し、第３回路はＡ／Ｄコンバータを有する。第１回路はメモリセルが格納している第１アナログデータを第２アナログデータとして格納する。第１回路は、第１デジタルデータを第３アナログデータとして出力し、メモリセルは第３アナログデータを、第４アナログデータとして格納する。メモリセルは第４アナログデータを第５アナログデータとして出力し、第３回路は第５アナログデータを第２デジタルデータとして出力する。【選択図】図１０

Description

本発明の一形態は、半導体装置、特に記憶装置に関する。
また、本発明の一形態は、物、方法、または、製造方法に関する。または、本発明の一形態は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一形態は、半導体装置の駆動方法、または、その作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
半導体記憶装置として、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、フラッシュメモリなどが広く使われている。
ＳＲＡＭは、書き込み速度及び読み出し速度が早い。しかし、メモリセルを構成するトランジスタの数が多いためメモリセル密度の向上、すなわち、高集積化が困難である。また、静的な消費電力によりデータ保持に要する消費電力が高い。さらに、揮発性記憶装置のため、頻繁に電源電圧の供給を停止して必要な時だけ動作する、所謂ノーマリオフコンピューティングの記憶装置として利用することは困難である。
ＤＲＡＭは、書き込み速度及び読み出し速度が早い。また、メモリセルを構成するトランジスタ数が少ないためメモリセル密度の向上、すなわち、高集積化が可能である。しかし、データ保持にリフレッシュ動作が必要で、消費電力が高い。また、揮発性記憶装置のため、ノーマリオフコンピューティングの記憶装置として利用することは困難である。
フラッシュメモリは、メモリセルを構成するトランジスタ数が少ないためメモリセル密度の向上、すなわち高集積化が可能である。また、積層構造、所謂３Ｄ化により、さらなる高集積化が可能である。さらに、不揮発性記憶装置であるため、データ保持に要する消費電力が低い。しかし、書き込み速度及び読み出し速度が遅い。また、書き込み時に高電圧を必要とするため消費電力が高い。したがって、低消費電力での頻繁なデータ書き込みが困難なため、ノーマリオフコンピューティングの記憶装置として利用することは困難である。
また、酸化物半導体を用いたトランジスタが注目されている（特許文献１）。酸化物半導体を用いたトランジスタはオフ電流が非常に小さい。そのことを利用して、特許文献２には酸化物半導体トランジスタを用いた不揮発性メモリが開示されている。これらの不揮発性メモリは、データの書き換え可能回数に制限がなく、さらにデータを書き換えるときの消費電力も少ない。
特開２００７−１２３８６１号公報 特開２０１１−１５１３８３号公報
記憶装置において、メモリセルの密度を大きくする場合、多数のメモリセルをマトリクス状に配置する構成が有効である。この場合、各行ごとに設けられた信号線に接続された全てのメモリセルに対して、データの書き込み（または読み出し）を同時に行う必要がある。各行の全てメモリセルのデータを同時に書き込む（または読み出す）には、大量のビット数の信号を供給する必要がある。特に、メモリセルを積層構造とすることによって多値化する場合に、大量のビット数の信号が供給される。これら大量のビット数の信号を同時に書き込むことは極めて困難である。
本発明の一形態は、多値のデータを効率よく書き込むことができる記憶装置を提供することを課題の一つとする。また、本発明の一形態は、高集積化されたメモリセルを有する記憶装置を提供することを課題の一つとする。また、本発明の一形態は、積層されたメモリセルを有する記憶装置を提供することを課題の一つとする。また、本発明の一形態は、新規な半導体装置を提供することを課題の一つとする。
なお、本発明の一形態は、必ずしも上記の課題の全てを解決する必要はなく、少なくとも一つの課題を解決できるものであればよい。また、上記の課題の記載は、他の課題の存在を妨げるものではない。これら以外の課題は、明細書、特許請求の範囲、図面などの記載から自ずと明らかになるものであり、明細書、特許請求の範囲、図面などの記載から、これら以外の課題を抽出することが可能である。
本発明の一形態は、メモリセルと、第１回路と、第１乃至第４信号線と、第１電源線と、を有する記憶装置である。メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有する。第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、第２電源線と、を有する。第１トランジスタのソースまたはドレインの一方は第１信号線に電気的に接続される。第１トランジスタのソースまたはドレインの他方は第２トランジスタのゲートに電気的に接続される。第１トランジスタのゲートは第２信号線に電気的に接続される。第１トランジスタはチャネル形成領域に金属酸化物を有する。第２トランジスタのソースまたはドレインの一方は第１トランジスタのソースまたはドレインの一方に電気的に接続される。第２トランジスタのソースまたはドレインの他方は第１電源線に電気的に接続される。第１容量素子の第１端子は第２トランジスタのゲートに電気的に接続される。第１容量素子の第２端子は第３信号線に電気的に接続される。第３トランジスタのソースまたはドレインの一方は、第１信号線に電気的に接続される。第３トランジスタのソースまたはドレインの他方は第４トランジスタのゲートに電気的に接続される。第３トランジスタはチャネル形成領域に金属酸化物を有する。第３トランジスタのゲートは、第４信号線に電気的に接続される。第４トランジスタのソースまたはドレインの一方は第３トランジスタのソースまたはドレインの一方に電気的に接続される。第４トランジスタのソースまたはドレインの他方は第２電源線に電気的に接続される。第２容量素子の第１端子は第４トランジスタのゲートに電気的に接続される。第２容量素子の第２端子は第２電源線に電気的に接続される。
上記形態において、第１回路は、メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有する。
上記形態において、記憶装置は、Ｄ／Ａコンバータと、第５トランジスタと、第５信号線と、を有することが好ましい。Ｄ／Ａコンバータの出力端子は、第５トランジスタのゲートに電気的に接続される。第５トランジスタに流れるドレイン電流は、第５信号線に流れる。第５信号線は、第１信号線に電気的に接続される。
上記形態において、第５トランジスタに流れるドレイン電流は、カレントミラー回路を介して、第５信号線に流れることが好ましい。
上記形態において、記憶装置は、Ａ／Ｄコンバータと、第６トランジスタと、第６信号線と、第３電源線と、を有することが好ましい。第６トランジスタのソースまたはドレインの一方は、第６信号線に電気的に接続される。第６トランジスタのソースまたはドレインの他方は、第３電源線に電気的に接続される。Ａ／Ｄコンバータの入力端子は、第６信号線に電気的に接続される。第６信号線は第１信号線に電気的に接続される。
上記形態において、Ａ／Ｄコンバータは、直列に接続された複数の抵抗素子と、複数の抵抗素子の１つに接続された複数のコンパレータを有する。
本発明の一形態は、メモリセルと、第１回路と、第２回路と、第１乃至第４信号線と、第１電源線と、を有する記憶装置である。メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有する。第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、第２電源線と、を有する。第１トランジスタのソースまたはドレインの一方は第１信号線に電気的に接続される。第１トランジスタのソースまたはドレインの他方は第２トランジスタのゲートに電気的に接続される。第１トランジスタのゲートは第２信号線に電気的に接続される。第１トランジスタはチャネル形成領域に金属酸化物を有する。第２トランジスタのソースまたはドレインの一方は第１トランジスタのソースまたはドレインの一方に電気的に接続される。第２トランジスタのソースまたはドレインの他方は第１電源線に電気的に接続される。第１容量素子の第１端子は第２トランジスタのゲートに電気的に接続される。第１容量素子の第２端子は第３信号線に電気的に接続される。第３トランジスタのソースまたはドレインの一方は、第１信号線に電気的に接続される。第３トランジスタのソースまたはドレインの他方は第４トランジスタのゲートに電気的に接続される。第３トランジスタはチャネル形成領域に金属酸化物を有する。第３トランジスタのゲートは、第４信号線に電気的に接続される。第４トランジスタのソースまたはドレインの一方は第３トランジスタのソースまたはドレインの一方に電気的に接続される。第４トランジスタのソースまたはドレインの他方は第２電源線に電気的に接続される。第２容量素子の第１端子は第４トランジスタのゲートに電気的に接続される。第２容量素子の第２端子は第２電源線に電気的に接続される。第１回路は、メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有する。第２回路は、Ａ／Ｄコンバータと、第５信号線と、を有する。第５信号線は第１信号線と電気的に接続される。Ａ／Ｄコンバータは、第５信号線の第３アナログデータをデジタルデータに変換する機能を有する。Ａ／Ｄコンバータは、コンパレータと、カウンタを有する。
本発明の一形態は、メモリセルと、第１回路と、第２回路と、第１乃至第４信号線と、第１電源線と、を有する記憶装置である。メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有する。第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、第２電源線と、を有する。第１トランジスタのソースまたはドレインの一方は第１信号線に電気的に接続される。第１トランジスタのソースまたはドレインの他方は第２トランジスタのゲートに電気的に接続される。第１トランジスタのゲートは第２信号線に電気的に接続される。第１トランジスタはチャネル形成領域に金属酸化物を有する。第２トランジスタのソースまたはドレインの一方は第１トランジスタのソースまたはドレインの一方に電気的に接続される。第２トランジスタのソースまたはドレインの他方は第１電源線に電気的に接続される。第１容量素子の第１端子は第２トランジスタのゲートに電気的に接続される。第１容量素子の第２端子は第３信号線に電気的に接続される。第３トランジスタのソースまたはドレインの一方は、第１信号線に電気的に接続される。第３トランジスタのソースまたはドレインの他方は第４トランジスタのゲートに電気的に接続される。第３トランジスタはチャネル形成領域に金属酸化物を有する。第３トランジスタのゲートは、第４信号線に電気的に接続される。第４トランジスタのソースまたはドレインの一方は第３トランジスタのソースまたはドレインの一方に電気的に接続される。第４トランジスタのソースまたはドレインの他方は第２電源線に電気的に接続される。第２容量素子の第１端子は第４トランジスタのゲートに電気的に接続される。第２容量素子の第２端子は第２電源線に電気的に接続される。第１回路は、メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有する。第２回路は、Ａ／Ｄコンバータと、第５信号線と、を有する。第５信号線は第１信号線と電気的に接続される。Ａ／Ｄコンバータは、第５信号線の第３アナログデータをデジタルデータに変換する機能を有する。Ａ／Ｄコンバータは、コンパレータと、逐次変換レジスタと、Ｄ／Ａコンバータと、を有する。
本発明の一形態は、メモリセルと、第１回路と、第１乃至第４信号線と、第１電源線と、第２電源線と、を有する記憶装置である。メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有する。第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、を有する。第１トランジスタのソースまたはドレインの一方は第１信号線に電気的に接続される。第１トランジスタのソースまたはドレインの他方は第２トランジスタのゲートに電気的に接続される。第１トランジスタのゲートは第２信号線に電気的に接続される。第１トランジスタはチャネル形成領域に金属酸化物を有する。第２トランジスタのソースまたはドレインの一方は第１トランジスタのソースまたはドレインの一方に電気的に接続され、第２トランジスタのソースまたはドレインの他方は第１電源線に電気的に接続される。第２トランジスタは、ｎチャネル型トランジスタである。第１容量素子の第１端子は第２トランジスタのゲートに電気的に接続され、第１容量素子の第２端子は第３信号線に電気的に接続される。第３トランジスタのソースまたはドレインの一方は、第１信号線に電気的に接続され、第３トランジスタのソースまたはドレインの他方は第４トランジスタのゲートに電気的に接続される。第３トランジスタはチャネル形成領域に金属酸化物を有する。第３トランジスタのゲートは、第４信号線に電気的に接続される。第４トランジスタのソースまたはドレインの一方は第３トランジスタのソースまたはドレインの一方に電気的に接続され、第４トランジスタのソースまたはドレインの他方は第２電源線に電気的に接続される。第２容量素子の第１端子は第４トランジスタのゲートに電気的に接続され、第２容量素子の第２端子は第２電源線に電気的に接続される。第４トランジスタはｎチャネル型トランジスタである。第４トランジスタに流れるドレイン電流は、第１信号線に流れる。
上記形態において、第１回路はカレントミラー回路を有することが好ましい。第４トランジスタに流れるドレイン電流は、カレントミラー回路を介して、第１信号線に流れる。
上記形態において、第１回路は、メモリセルが格納する第１アナログデータを、第２アナログデータとして格納することができる。
上記形態に記載の記憶装置は、Ｄ／Ａコンバータと、第５トランジスタと、第５信号線と、を有することが好ましい。Ｄ／Ａコンバータの出力端子は、第５トランジスタのゲートに電気的に接続される。第５トランジスタに流れるドレイン電流は、第５信号線に流れる。第５信号線は、第１信号線に電気的に接続される。
上記形態に記載の記憶装置は、Ａ／Ｄコンバータと、第６トランジスタと、第６信号線と、第３電源線と、を有することが好ましい。第６トランジスタのソースまたはドレインの一方は、第６信号線に電気的に接続され、第６トランジスタのソースまたはドレインの他方は、第３電源線に電気的に接続される。Ａ／Ｄコンバータの入力端子は、第６信号線に電気的に接続され、第６信号線は第１信号線に電気的に接続される。
本発明の一形態は、上記形態に記載の記憶装置を複数有し、分離領域を有する半導体ウエハである。
本発明の一形態は、上記形態に記載の記憶装置と、バッテリと、を有する電子機器である。
本発明の一形態により、多値のデータを効率よく書き込むことができる記憶装置を提供することができる。また、本発明の一形態により、高集積化されたメモリセルを有する記憶装置を提供することができる。また、本発明の一形態により、積層されたメモリセルを有する記憶装置を提供することができる。また、本発明の一形態により、新規な半導体装置を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一形態は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
記憶装置の構成例を示すブロック図。 メモリセルの構成例を示す回路図。 メモリセルの構成例を示す回路図。 回路２０の構成例を示すブロック図および回路図。 Ａ／Ｄコンバータの構成例を示す回路図。 Ａ／Ｄコンバータの構成例を示す回路図およびタイミングチャート。 Ａ／Ｄコンバータの構成例を示す回路図およびタイミングチャート。 選択回路の構成例を示す回路図。 記憶装置の動作例を示すタイミングチャート。 記憶装置の構成例を示すブロック図。 選択回路の構成例を示す回路図。 回路ＲＤの構成例を示す回路図。 記憶装置の動作例を示すタイミングチャート。 記憶装置の構成例を示す断面図。 記憶装置の構成例を示す断面図。 トランジスタの構成例を示す上面図および断面図。 トランジスタの構成例を示す断面図。 トランジスタの構成例を示す断面図。 金属酸化物の原子数比の範囲を説明する図。 トランジスタの構成例を示す上面図および断面図。 メモリセルの構成例を示す回路図。 記憶装置の構成例を示すブロック図。 半導体ウエハの上面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 電子機器を示す図。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
また、本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、または単にＯＳともいう。）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有する場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、略してＯＳと呼ぶことができる。また、ＯＳトランジスタ、またはＯＳ ＦＥＴと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
また、本明細書は、以下の実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
（実施の形態１）
本実施の形態では、本発明の一形態である記憶装置について図１乃至図９を用いて説明を行う。
＜記憶装置１０Ａ＞
図１は、記憶装置１０Ａの構成例を示すブロック図である。記憶装置１０Ａは、回路２０と、選択回路３０と、メモリセルアレイ４０と、デコーダ５０と、デコーダ６０と、を有する。
記憶装置１０Ａは、入力端子ＤＩＮからデータが入力され、出力端子ＤＯＵＴからデータを出力する機能を有する。
メモリセルアレイ４０は、Ｍ行、Ｓ×Ｌ列のマトリクス状に配置されたメモリセルＭＥＭを有する。なお、Ｍは２以上の整数、Ｓは２以上の整数、Ｌは２以上の整数とする。
メモリセルＭＥＭは不揮発性メモリである。また、メモリセルＭＥＭはＮビット（Ｎは１以上の整数）のデータを格納することができる。例えば、Ｎ＝２の場合、メモリセルＭＥＭは２ビット（４値＝２２）のデータを格納することができる。例えば、Ｎ＝８の場合、メモリセルＭＥＭは８ビット（２５６値＝２８）のデータを格納することができる。すなわちメモリセルＭＥＭは、多値データを格納することができる。
なお、本明細書において、多値データとは、２値より大きいデータのことを指す。
記憶装置１０Ａは、Ｓの数だけあるＬ列毎の組（例えば、第１列乃至第Ｌ列、第［（Ｓ−１）×Ｌ＋１］列乃至第Ｓ×Ｌ列など）の各々における一の列に対応し、且つ、第１行乃至第Ｍ行の一の行に対応するメモリセルＭＥＭにデータを書き込み、読み出すことができる。すなわち、Ｓ列１行に対応するメモリセルＭＥＭに、同時に、データを書き込み、読み出すことができる。多値データをＮビットとすると、記憶装置１０Ａは、同時にＳ×Ｎビットのデータを書き込み、読み出すことができる。つまり、入力端子ＤＩＮ、出力端子ＤＯＵＴにおいて、それぞれ、Ｓ×Ｎビットのデータが入力され、出力される。
なお、上記の値は一例であり、例えば、入力端子ＤＩＮと出力端子ＤＯＵＴを異なるビット数の端子とすることもできる。つまり、第１列乃至第Ｌ’列〜第［（Ｓ’−１）×Ｌ’＋１］列乃至第Ｓ’×Ｌ’列のＳ’組の各々における一の列に対応し、且つ、第１行乃至第Ｍ行の一の行に対応するメモリセルＭＥＭにデータを書き込むことができ、第１列乃至第Ｌ’’列〜第［（Ｓ’’−１）×Ｌ’’＋１］列乃至第Ｓ’’×Ｌ’’列のＳ’’組の各々における一の列に対応し、且つ、第１行乃至第Ｍ行の一の行に対応するメモリセルＭＥＭからデータを読み出すことができる。すなわち、Ｓ’列１行に対応するメモリセルＭＥＭに、同時に、データを書き込むことができ、Ｓ’’列１行に対応するメモリセルＭＥＭから、同時に、データを読み出すことができる。ここで、データをＮビットとすると、同時にＳ’×Ｎビットのデータを書き込み、Ｓ’’×Ｎビットのデータを読み出すことができる。なお、Ｓ’、Ｌ’、Ｓ’’およびＬ’’はそれぞれ２以上の整数とする。
デコーダ５０は、データが書き込まれるメモリセルＭＥＭを行単位で選択する機能を有する。デコーダ５０は、アドレス信号ＷＡＤＲをデコードし、さらに、制御信号ＷＲＩＴＥに従って、信号線ＷＷ［１］乃至ＷＷ［Ｍ］の何れかに選択信号を供給する。デコーダ５０によって選択された信号線ＷＷに接続されているメモリセルＭＥＭは、信号線ＢＬ［１］乃至ＢＬ［Ｓ×Ｌ］から供給されるデータが書き込まれる。
デコーダ６０は、データが読み出されるメモリセルＭＥＭを行単位で選択する機能を有する。デコーダ６０は、アドレス信号ＲＡＤＲをデコードし、さらに、制御信号ＲＥＡＤに従って、信号線ＲＷ［１］乃至ＲＷ［Ｍ］の何れかに選択信号を供給する。デコーダ６０によって選択された信号線ＲＷに接続されているメモリセルＭＥＭは、信号線ＢＬ［１］乃至ＢＬ［Ｓ×Ｌ］へデータを供給する。
回路２０は、入力端子ＤＩＮから供給されるＳ×ＮビットのデジタルデータをＳ個のＮビットのデジタルデータとし、さらに、Ｓ個のＮビットのデジタルデータからＳ個のアナログ信号を生成し、それぞれ、信号線ＷＢ［１］乃至ＷＢ［Ｓ］に供給する機能を有する。
また、回路２０は、信号線ＲＢ［１］乃至ＲＢ［Ｓ］から供給されるＳ個のアナログ信号から、それぞれＮビットのデジタルデータを生成し、まとめてＳ×Ｎビットのデジタルデータとして、出力端子ＤＯＵＴから出力する機能を有する。
選択回路３０は、メモリセルアレイ４０の列を選択する機能を有する。選択回路３０に選択されたメモリセルＭＥＭは、データの書き込みおよび読み出し、またはデータの事前読み出しが行われる。
選択回路３０は、信号線ＷＳ［１］乃至ＷＳ［Ｌ］に供給される信号に従って、信号線ＷＢ［１］を信号線ＢＬ［１］乃至ＢＬ［Ｌ］の何れか一と電気的に接続し、信号線ＷＢ［Ｓ］を信号線ＢＬ［（Ｓ−１）×Ｌ＋１］乃至ＢＬ［Ｓ×Ｌ］の何れか一と電気的に接続し、電源線ＶＢ［１］乃至ＶＢ［Ｓ×Ｌ］を後述する電源線ＶＬと電気的に接続する。
また、選択回路３０は信号線ＲＳ［１］乃至ＲＳ［Ｌ］に供給される信号に従って、信号線ＲＢ［１］を信号線ＢＬ［１］乃至ＢＬ［Ｌ］の何れか一と電気的に接続し、信号線ＲＢ［Ｓ］を信号線ＢＬ［（Ｓ−１）×Ｌ＋１］乃至ＢＬ［Ｓ×Ｌ］の何れか一と電気的に接続し、電源線ＶＢ［１］乃至ＶＢ［Ｓ×Ｌ］を後述する電源線ＶＨと電気的に接続する。
また、選択回路３０は、信号線ＰＲＥ［１］乃至ＰＲＥ［Ｌ］に供給される信号に従って、信号線ＢＬ［１］乃至ＢＬ［Ｓ×Ｌ］を後述する回路ＲＤと電気的に接続し、電源線ＶＢ［１］乃至ＶＢ［Ｓ×Ｌ］を後述する電源線ＶＬと電気的に接続する。
＜メモリセルＭＥＭ＞
図２は、メモリセルアレイ４０の構成例を示す回路図である。図２において、メモリセルＭＥＭは、トランジスタＴｒ１と、トランジスタＴｒ２と、容量素子Ｃ１を有する。なお、以下において、トランジスタＴｒ１およびトランジスタＴｒ２は、ｎチャネル型トランジスタとして説明を行う。
メモリセルＭＥＭにおいて、トランジスタＴｒ１のゲートは信号線ＷＷに電気的に接続され、トランジスタＴｒ１のソースまたはドレインの一方は、信号線ＢＬに電気的に接続され、トランジスタＴｒ１のソースまたはドレインの他方は、トランジスタＴｒ２のゲートに電気的に接続される。トランジスタＴｒ２のソースまたはドレインの一方はトランジスタＴｒ１のソースまたはドレインの一方に電気的に接続され、トランジスタＴｒ２のソースまたはドレインの他方は電源線ＶＢに電気的に接続される。容量素子Ｃ１の第１端子はトランジスタＴｒ２のゲートに電気的に接続され、容量素子Ｃ１の第２端子は信号線ＲＷに電気的に接続される。なお、トランジスタＴｒ２のゲートをノードＮ１と呼称する場合もある。
メモリセルＭＥＭはＮビットのデータを格納することができる。具体的に言うと、メモリセルＭＥＭはノードＮ１にＮビットのデータに対応する電位を格納することができる。
トランジスタＴｒ１およびトランジスタＴｒ２には、ＯＳトランジスタを用いることができる。特に、トランジスタＴｒ１にＯＳトランジスタを用いることが好ましい。ＯＳトランジスタはオフ電流が小さく好適である。なお、オフ電流が小さいとは、ソースとドレインとの間の電圧を１．８Ｖとし、チャネル幅１μｍあたりの規格化されたオフ電流が、室温において１×１０−２０Ａ以下、８５℃において１×１０−１８Ａ以下、又は１２５℃において１×１０−１６Ａ以下、であることをいう。トランジスタＴｒ１にＯＳトランジスタを用いることで、メモリセルＭＥＭは、ノードＮ１に格納されたデータを長期間保持することができる。すなわち、記憶装置１０Ａを不揮発性メモリとして動作させることができる。
また、同一の信号線ＢＬおよび電源線ＶＢを共有するメモリセルＭＥＭを積層する構成が好ましい。また、同一の信号線ＷＷおよび信号線ＲＷを共有するメモリセルＭＥＭを積層する構成が好ましい。例えば、メモリセルＭＥＭ［１、１］乃至ＭＥＭ［１、Ｓ×Ｌ］を構成するＯＳトランジスタを第１の層に設け、メモリセルＭＥＭ［２、１］乃至ＭＥＭ［２、Ｓ×Ｌ］を構成するＯＳトランジスタを第２の層に設け、メモリセルＭＥＭ［Ｍ、１］乃至ＭＥＭ［Ｍ、Ｓ×Ｌ］を構成するＯＳトランジスタを第Ｍの層に設ける構成が可能である。
図３は、信号線ＢＬ［１］および電源線ＶＢ［１］を共有するメモリセルＭＥＭ［１、１］乃至ＭＥＭ［Ｍ、１］を積層させた例である。この場合、トランジスタＴｒ１およびトランジスタＴｒ２は、ＯＳトランジスタを用いて形成している。このようにすることで、高集積化されたメモリセルを有する記憶装置を提供することができる。
再び図２に説明を戻す。信号線ＷＷにＨレベルが与えられると、信号線ＢＬから供給されるデータに対応した第１の電位がノードＮ１に格納される。このとき、信号線ＲＷは高電位とし、電源線ＶＢは低電位とすることが好ましい。また、トランジスタＴｒ２は飽和領域で動作するものとする。
メモリセルＭＥＭは、信号線ＷＷにＬレベルが与えられると、トランジスタＴｒ１がオフ状態になり、ノードＮ１に格納された第１の電位を保持する。トランジスタＴｒ１はオフ電流が小さいため、ノードＮ１に格納された第１の電位は、トランジスタＴｒ１がオフ状態の間保持される。
信号線ＲＷに高電位が与えられると、トランジスタＴｒ２は、第１の電位に対応した電流を信号線ＢＬに供給する。このとき、トランジスタＴｒ２は飽和領域で動作するものとする。
記憶装置１０Ａは、信号線ＢＬに流れる電流値を、ノードＮ１に格納される電位に変換することで、メモリセルＭＥＭに多値データを書き込む。また、記憶装置１０Ａは、ノードＮ１に格納された電位を、信号線ＢＬに流れる電流値に変換することで、メモリセルＭＥＭに書き込まれた多値データを読み出すことができる。すなわち、記憶装置１０Ａは、信号線ＢＬを流れる電流を介して、多値データの書き込みと読み出しを行う。こうすることで、記憶装置１０Ａは、信号線ＢＬの寄生容量の影響を受けにくくなり、より高精度に多値データの書き込みと読み出しを行うことができる。
＜回路２０＞
図４（Ａ）は、回路２０の構成例を示すブロック図である。回路２０は、回路２１［１］乃至２１［Ｓ］および、回路２２［１］乃至２２［Ｓ］を有する。
入力端子ＤＩＮから入力されたＳ×Ｎビットのデジタルデータは、Ｎビットごとに分割され、それぞれ回路２１［１］乃至２１［Ｓ］へ分配される。回路２１［１］乃至２１［Ｓ］は、受け取ったＮビットのデジタルデータをアナログデータに変換し、それぞれ信号線ＷＢ［１］乃至ＷＢ［Ｓ］に出力する機能を有する。
回路２２［１］乃至２２［Ｓ］は、それぞれ信号線ＲＢ［１］乃至ＲＢ［Ｓ］から入力されたアナログデータを、Ｎビットのデジタルデータに変換し出力する機能を有する。回路２２［１］乃至２２［Ｓ］は合計でＳ×Ｎビットのデジタルデータを生成し、出力端子ＤＯＵＴへ出力する機能を有する。
なお、本明細書において、アナログデータとは、２値（「１」と「０」、または「Ｈｉｇｈ」と「Ｌｏｗ」）で表すことのできないデータのことを言う。なお、４値や８値などの多値データをアナログデータと言う場合がある。
図４（Ｂ）は回路２１の具体的な回路構成例を示し、図４（Ｃ）は回路２２の具体的な回路構成例を示している。
なお、本明細書中において、電源線ＶＨは高電位が与えられる電源線を表し、電源線ＶＬは低電位が与えられる電源線を表している。
回路２１は、トランジスタＴｒ３乃至トランジスタＴｒ５と、Ｄ／Ａコンバータ２３を有する。ここで、トランジスタＴｒ３乃至トランジスタＴｒ５は飽和領域で動作するものとする。Ｄ／Ａコンバータ２３は、抵抗方式、容量方式など公知の構成が適用可能である。
Ｄ／Ａコンバータ２３は、入力端子ＤＩＮから供給されるＳ×Ｎビットのデータのうち、Ｎビットのデジタルデータをアナログデータに変換し、これをトランジスタＴｒ３のゲート電位として出力する。トランジスタＴｒ３は当該ゲート電位に対応したドレイン電流をトランジスタＴｒ４に供給する。トランジスタＴｒ４とトランジスタＴｒ５はカレントミラー回路を構成しているため、トランジスタＴｒ４に流れる電流は信号線ＷＢに供給される。すなわち、回路２１は、入力端子ＤＩＮから供給されるＮビットのデジタルデータに対応した電流を、信号線ＷＢに供給する機能を有する。
回路２２は、トランジスタＴｒ６、Ａ／Ｄコンバータ２４を有する。トランジスタＴｒ６は信号線ＲＢＩＡＳから供給されるバイアス電圧により、定電流源として機能する。Ａ／Ｄコンバータ２４は、信号線ＲＢの電位（アナログデータ）を、Ｎビットのデジタルデータとして、出力端子ＤＯＵＴへ出力する機能を有する。
＜Ａ／Ｄコンバータ２４＞
次にＡ／Ｄコンバータ２４の具体的な回路構成例（Ａ／Ｄコンバータ２４ａ、２４ｂ、２４ｃ）について、図５乃至図７を用いて説明を行う。
［Ａ／Ｄコンバータ２４ａ］
図５に示すＡ／Ｄコンバータ２４ａは、抵抗素子２５［１］乃至２５［２Ｎ］と、コンパレータ２６［１］乃至２６［２Ｎ−１］と、エンコーダ２７を有する。
抵抗素子２５［１］乃至２５［２Ｎ］は、電源線ＡＤＨと電源線ＡＤＬの間の電圧を抵抗分割して２Ｎ−１個の基準電位を生成する。なお、電源線ＡＤＨには高電位が与えられ、電源線ＡＤＬには低電位が与えられる。
コンパレータ２６の一方の入力端子に先述の基準電位の一が供給され、他方の入力端子に信号線ＲＢの電位（アナログデータ）が供給される。当該電位の方が基準電位より高い場合、コンパレータ２６の出力はＨレベルとなり、その他の場合、コンパレータ２６の出力はＬレベルとなる。
エンコーダ２７は、コンパレータ２６［１］乃至２６［２Ｎ−１］の出力をエンコードすることで、出力端子ＤＯＵＴからＮビットのデータを出力する。
Ａ／Ｄコンバータ２４ａは、処理速度が速く、高速にＡ／Ｄ変換を行うことができる。
また、Ａ／Ｄコンバータ２４ａは、Ｎビット以下の多値データを扱うこともできる。その結果、記憶装置１０Ａは、１ビットからＮビットまで、可変的に多値データを扱うことができる。
［Ａ／Ｄコンバータ２４ｂ］
図６（Ａ）に示すＡ／Ｄコンバータ２４ｂは、コンパレータ８０、ラッチ８１と、ＡＮＤ回路８２と、カウンタ８３から構成される。Ａ／Ｄコンバータ２４ｂは、シングルスロープ型のＡ／Ｄコンバータである。また、ラッチ８１とＡＮＤ回路８２はクロックゲーティング回路であり、カウンタ８３の動作を安定させる機能を有する。
以下、図６（Ｂ）に示すタイミングチャートを用いて、Ａ／Ｄコンバータ２４ｂの動作例について説明を行う。なお、コンパレータ８０の一方の入力端子に信号ＲＡＭＰ、他方の入力端子に信号線ＲＢのアナログ電位を供給する。
時刻Ｔ３１乃至時刻Ｔ４０において、信号ＲＡＭＰとして供給する電位を次第に大きくしながら、信号ＣＬＫ（クロック信号）を入力する。カウンタ８３は、入力される信号ＧＣＬＫ（ゲートクロック信号）のパルスの数を計数する。なお、時刻Ｔ３１において、信号ＲＳＴ（リセット信号）をＨレベルとすることで、出力端子ＤＯＵＴはＬレベルを出力する。
時刻Ｔ３１乃至時刻Ｔ３６において、信号ＲＡＭＰの電位より信号線ＲＢの電位の方が高い。したがって、コンパレータ８０が出力する信号ＣＭＰはＨレベルで、カウンタ８３の計数値は、信号ＧＣＬＫ（または信号ＣＬＫ）のパルスが立ち上がるタイミングで１つずつ増加していく。出力端子ＤＯＵＴにはカウンタ８３の計数値（デジタルデータ）が出力される。
時刻Ｔ３６乃至時刻Ｔ３７において、信号ＲＡＭＰの電位が信号線ＲＢの電位を上回る。したがって、信号ＣＭＰはＬレベルとなる。
時刻Ｔ３７以降、ラッチ８１とＡＮＤ回路８２で構成したクロックゲーティング回路により、信号ＧＣＬＫは停止する。したがって、カウンタ８３の計数値は増加しない。出力端子ＤＯＵＴには、時刻Ｔ３７以前の計数値が出力される。
時刻Ｔ４０以降、それまでのカウンタ８３の計数値を、Ａ／Ｄ変換の結果とすることで、Ａ／Ｄコンバータ２４ｂは、Ｎビットのデジタルデータを出力することができる。
Ａ／Ｄコンバータ２４ｂは、Ａ／Ｄコンバータ２４ａのようなフラッシュ型のＡ／Ｄコンバータに比べて回路規模を小さくすることができる。また、扱う多値データのビット数が大きくなっても、回路規模を一定に保つことができる。メモリセルＭＥＭの集積度が高くなると、回路２２［１］乃至２２［Ｓ］に割りあてられる面積は小さくなる。Ａ／Ｄコンバータ２４ｂは、メモリセルＭＥＭの集積度が高くても、回路２２［１］乃至２２［Ｓ］に含めることができる。
また、Ａ／Ｄコンバータ２４ｂは、図６（Ｂ）における信号ＲＡＭＰの電位増加率を調整することで、扱う多値データのビット数を変更することができる。例えば、扱う多値データのビット数が大きい場合は、長時間かけて信号ＲＡＭＰの電位を増加させればよい。例えば、扱う多値データのビット数が小さい場合は、短時間で信号ＲＡＭＰの電位を増加させればよい。その結果、記憶装置１０Ａは、扱う多値データのビット数を任意に選択することができる。
［Ａ／Ｄコンバータ２４ｃ］
図７（Ａ）に示すＡ／Ｄコンバータ２４ｃは、コンパレータ７１、ＳＡＲ（逐次変換レジスタ）７２、Ｄ／Ａコンバータ７３から構成される。ＳＡＲ７２はＮ個のレジスタ７４［Ｎ：１］を有し、各レジスタ７４の出力端子は、ビットごとに、出力端子ＤＯＵＴ［Ｎ：１］に対応する。
レジスタ７４［Ｎ：１］は、リセット信号である信号ＲＳＴがＨレベルのときにリセットされる（レジスタ７４の出力ＱがＬレベルとなる）。また、レジスタ７４［Ｎ：１］は、セット信号である信号ＳＥＴ［Ｎ：１］がＨレベルのときにセットされる（レジスタ７４［Ｎ：１］の出力ＱがＨレベルとなる）。また、レジスタ７４［Ｎ：１］は、クロック信号である信号ＣＬＫ［Ｎ：１］のパルスが立ち上がるときに入力Ｄの値が格納され出力Ｑとなる。
レジスタ７４［Ｎ：１］から出力された信号は、Ｄ／Ａコンバータ７３で信号ＤＡＣＯＵＴ（アナログ電位）となり、コンパレータ７１の一方の入力端子に入力される。また、コンパレータ７１の他方の入力端子には信号線ＲＢの電位が入力される。コンパレータ７１の出力端子は、レジスタ７４［Ｎ：１］の入力端子となる。
なお、信号ＳＥＴ［Ｎ］をレジスタ７４［Ｎ］のセット信号、及び、レジスタ７４［Ｎ−１］乃至７４［１］のリセット信号として共通化する構成が可能である。また、信号ＳＥＴ［Ｎ−１］を、レジスタ７４［Ｎ−１］のセット信号、及び、レジスタ７４［Ｎ］のクロック信号として共通化する構成が可能である。以下、同様に、信号ＳＥＴ［１］を、レジスタ７４［１］のセット信号、及び、レジスタ７４［２］のクロック信号として共通化する構成が可能である。
以下、図７（Ｂ）に示すタイミングチャートを用いて、Ａ／Ｄコンバータ２４ｃの動作例を説明する。
時刻Ｔ３１において、信号ＲＳＴをＨレベルとして、レジスタ７４［Ｎ：１］をリセットする。このとき、ＳＡＲ７２の出力はデータ“０００．．．００”となる。
時刻Ｔ３２において、信号ＳＥＴ［Ｎ］をＨレベルとする。このとき、レジスタ７４［Ｎ］はセットされ、ＳＡＲ７２の出力はデータ“１００．．．００”となる。また、信号ＤＡＣＯＵＴの電位は、データ“１００．．．００”に対応した第１電位となる。コンパレータ７１で第１電位と信号線ＲＢの電位を比較する。ここでは、信号線ＲＢの電位の方が第１電位より高いものとする。すなわち、コンパレータ７１から出力される信号ＣＭＰがＨレベルとなる。
時刻Ｔ３３において、信号ＣＬＫ［Ｎ］、信号ＳＥＴ［Ｎ−１］をＨレベルとする。このとき、レジスタ７４［Ｎ］は信号ＣＭＰのＨレベルを格納し、レジスタ７４［Ｎ−１］はセットされ、ＳＡＲ７２の出力はデータ“１１０．．．００”となる。また、信号ＤＡＣＯＵＴの電位は、データ“１１０．．．００”に対応した第２電位となる。コンパレータ７１で第２電位と信号線ＲＢの電位を比較する。ここでは、信号線ＲＢの電位の方が第２電位より低いものとする。すなわち、信号ＣＭＰがＬレベルとなる。以下、同様の動作を繰り返す。
時刻Ｔ３６において、信号ＣＬＫ［２］、信号ＳＥＴ［１］をＨレベルとする。このとき、レジスタ７４［２］は信号ＣＭＰのＬレベルを格納し、レジスタ７４［１］はセットされ、ＳＡＲ７２の出力はデータ“１００．．．０１”となる。また、信号ＤＡＣＯＵＴの電位は、データ“１００．．．０１”に対応した第３電位となる。コンパレータ７１で第３電位と信号線ＲＢの電位を比較する。ここでは、信号線ＲＢの電位の方が第３電位より高いものとする。すなわち、信号ＣＭＰがＨレベルとなる。
時刻Ｔ３７において、信号ＣＬＫ［１］をＨレベルとする。このとき、レジスタ７４［１］は信号ＣＭＰのＨレベルを格納し、ＳＡＲ７２の出力はデータ“１００．．．０１”となる。
時刻Ｔ３８以降において、ＳＡＲ７２の出力をＡ／Ｄコンバータ２４ｃの出力とすることで、出力端子ＤＯＵＴからＮビットのデジタルデータ“１００．．．０１”が取得できる。
Ａ／Ｄコンバータ２４ｃは、扱う多値データのビット数（Ｎ）が大きい場合、Ｎに比例して回路規模が大きくなる。そのため、Ｎ２に比例して回路規模が大きくなるＡ／Ｄコンバータ２４ａと比較すると、多値データのビット数が大きい場合、回路規模を相対的に小さくすることができる。メモリセルＭＥＭの集積度が高くなると、回路２２［１］乃至２２［Ｓ］に割りあてられる面積は小さくなる。Ａ／Ｄコンバータ２４ｃは、メモリセルＭＥＭの集積度が高くても、回路２２［１］乃至２２［Ｓ］に含めることができる。
また、Ａ／Ｄコンバータ２４ｃは、Ｎビット以下の多値データも扱うことができる。その結果、記憶装置１０Ａは、扱う多値データのビット数を１ビットからＮビットの範囲で任意に選択することができる。
＜選択回路３０＞
図８は、選択回路３０の回路構成例を示す。図８は、信号線ＷＢ［１］乃至信号線ＷＢ［Ｓ］のうち信号線ＷＢ［１］と、信号線ＲＢ［１］乃至ＲＢ［Ｓ］のうち信号線ＲＢ［１］と、信号線ＢＬ［１］乃至ＢＬ［Ｓ×Ｌ］のうち信号線ＢＬ［１］乃至ＢＬ［Ｌ］と、に対応した部分を示す。他の信号線ＷＢ［２］乃至ＷＢ［Ｓ］と、信号線ＲＢ［２］乃至ＲＢ［Ｓ］と、信号線ＢＬ［Ｌ＋１］乃至ＢＬ［Ｓ×Ｌ］と、に対応した部分も同様な構成である。
選択回路３０は、トランジスタＴｒ９［１］乃至Ｔｒ９［Ｌ］と、トランジスタＴｒ１０［１］乃至Ｔｒ１０［Ｌ］と、トランジスタＴｒ１１［１］乃至Ｔｒ１１［Ｌ］と、トランジスタＴｒ１２［１］乃至Ｔｒ１２［Ｌ］と、トランジスタＴｒ１３［１］乃至Ｔｒ１３［Ｌ］と、トランジスタＴｒ１４［１］乃至Ｔｒ１４［Ｌ］と、回路ＲＤ［１］乃至回路ＲＤ［Ｌ］と、を有する。
信号線ＷＳ［１］乃至ＷＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ９［１］乃至Ｔｒ９［Ｌ］のオン・オフを制御し、信号線ＷＢ［１］と信号線ＢＬ［１］乃至ＢＬ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＷＳ［１］乃至ＷＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１０［１］乃至Ｔｒ１０［Ｌ］のオン・オフを制御し、電源線ＶＬと電源線ＶＢ［１］乃至ＶＢ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＲＳ［１］乃至ＲＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１１［１］乃至Ｔｒ１１［Ｌ］のオン・オフを制御し、信号線ＲＢ［１］と信号線ＢＬ［１］乃至ＢＬ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＲＳ［１］乃至ＲＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１２［１］乃至Ｔｒ１２［Ｌ］のオン・オフを制御し、電源線ＶＨと電源線ＶＢ［１］乃至ＶＢ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＰＲＥ［１］乃至ＰＲＥ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１３［１］乃至Ｔｒ１３［Ｌ］のオン・オフを制御し、回路ＲＤ［１］乃至ＲＤ［Ｌ］と信号線ＢＬ［１］乃至ＢＬ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＰＲＥ［１］乃至ＰＲＥ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１４［１］乃至Ｔｒ１４［Ｌ］のオン・オフを制御し、電源線ＶＬと電源線ＶＢ［１］乃至ＶＢ［Ｌ］との導通・非導通を切り替えることができる。
回路ＲＤは、トランジスタＴｒ７と、トランジスタＴｒ８と、容量素子Ｃ２を有する。トランジスタＴｒ７はｎチャネル型トランジスタ、トランジスタＴｒ８はｐチャネル型トランジスタとする。また、トランジスタＴｒ８は飽和領域で動作するものとする。
トランジスタＴｒ７のゲートは信号線ＰＲに電気的に接続され、トランジスタＴｒ７のソースまたはドレインの一方は、トランジスタＴｒ１３を介して、信号線ＢＬに電気的に接続され、トランジスタＴｒ７のソースまたはドレインの他方はトランジスタＴｒ８のゲートに電気的に接続される。トランジスタＴｒ８のソースまたはドレインの一方はトランジスタＴｒ７のソースまたはドレインの一方に電気的に接続され、トランジスタＴｒ８のソースまたはドレインの他方は電源線ＶＨに電気的に接続される。容量素子Ｃ２の第１端子は、トランジスタＴｒ７のソースまたはドレインの他方に電気的に接続され、容量素子Ｃ２の第２端子は、電源線ＶＨに電気的に接続される。
回路ＲＤは、信号線ＰＲをＨレベルとすることで、信号線ＢＬに流れる電流に対応した電位が容量素子Ｃ２に格納される。
トランジスタＴｒ７は、ＯＳトランジスタを用いることが好ましい。トランジスタＴｒ７にＯＳトランジスタを用いることで、回路ＲＤは、容量素子Ｃ２に格納されたデータを長期間保持することができる。
＜タイミングチャート＞
図９は、記憶装置１０Ａの動作の一例を示すタイミングチャートである。時刻Ｔ０１乃至時刻Ｔ１３はメモリセルＭＥＭにデータを書き込む動作に相当し、時刻Ｔ２１乃至時刻Ｔ２７はメモリセルＭＥＭからデータを読み出す動作に相当する。なお、ここでは、第１列乃至第Ｌ列に配置されたメモリセルＭＥＭの動作について説明するが、他の列に配置されたメモリセルＭＥＭの動作についても、同様に説明することができる。
時刻Ｔ０１乃至時刻Ｔ０２において、信号線ＰＲ、ＰＲＥ［１］乃至ＰＲＥ［Ｌ］をＨレベルとし、信号線ＲＷ［１］を高電位とする。このとき、信号線ＢＬ［１］乃至ＢＬ［Ｌ］のそれぞれにおいて、第１行のメモリセルＭＥＭに格納されたデータに対応する第１の電流が流れる。その後、回路ＲＤ［１］乃至ＲＤ［Ｌ］の容量素子Ｃ２に、第１の電流を流し得る電位が設定される。
時刻Ｔ０２乃至時刻Ｔ０３において、信号線ＷＳ［１］、ＷＷ［１］、ＰＲＥ［２］乃至ＰＲＥ［Ｌ］をＨレベル、信号線ＰＲＥ［１］、ＰＲをＬレベル、信号線ＲＷ［１］を高電位とする。このとき、回路２１［１］で生成されたデータＤ１１に対応した第２の電流が、信号線ＷＢ［１］に供給される。第２の電流は信号線ＢＬ［１］に供給される。一方、信号線ＢＬ［２］乃至ＢＬ［Ｌ］には、回路ＲＤ［２］乃至ＲＤ［Ｌ］から先述の第１の電流が供給される。ここで、メモリセルＭＥＭ［１、１］には第２の電流を流し得る電位が容量素子Ｃ１に格納される。また、メモリセルＭＥＭ［１、２］乃至ＭＥＭ［１、Ｌ］には第１の電流を流し得る電位が容量素子Ｃ１に格納される。つまりメモリセルＭＥＭ［１、１］にはデータＤ１１に対応した電位が格納され、メモリセルＭＥＭ［１、２］乃至ＭＥＭ［１、Ｌ］には、時刻Ｔ０２で書き込まれていたデータに対応した電位が格納される。従って、メモリセルＭＥＭ［１、１］乃至ＭＥＭ［１、Ｌ］のうち、メモリセルＭＥＭ［１、１］のデータのみ更新することができる。
以下、同様に、時刻Ｔ０３乃至時刻Ｔ０５において、メモリセルＭＥＭ［１、Ｌ］にデータＤ１Ｌに対応した電位が格納され、時刻Ｔ０５乃至時刻Ｔ０７において、メモリセルＭＥＭ［２、１］にデータＤ２１に対応した電位が格納され、時刻Ｔ０７乃至時刻Ｔ０９において、メモリセルＭＥＭ［２、Ｌ］にデータＤ２Ｌに対応した電位が格納され、時刻Ｔ０９乃至時刻Ｔ１１において、メモリセルＭＥＭ［Ｍ、１］にデータＤＭ１に対応した電位が格納され、時刻Ｔ１１乃至時刻Ｔ１３において、メモリセルＭＥＭ［Ｍ、Ｌ］にデータＤＭＬに対応した電位が格納される。
時刻Ｔ２１乃至時刻Ｔ２２において、信号線ＲＳ［１］をＨレベル、信号線ＲＷ［１］を高電位とする。このとき、メモリセルＭＥＭ［１、１］のトランジスタＴｒ２と回路２２［１］のトランジスタＴｒ６は、トランジスタＴｒ６を電流源とするソースフォロア回路を構成し、メモリセルＭＥＭ［１、１］のデータに対応した電位、すなわち、データＤ１１に対応した電位（アナログデータ）は、信号線ＲＢ［１］に出力される。当該電位をＡ／Ｄコンバータ２４でデジタルデータに変換し、出力端子ＤＯＵＴからデータＤ１１を出力することができる。
以下、同様に、時刻Ｔ２２乃至時刻Ｔ２３において、メモリセルＭＥＭ［１、Ｌ］のデータＤ１Ｌ、時刻Ｔ２３乃至時刻Ｔ２４において、メモリセルＭＥＭ［２、１］のデータＤ２１、時刻Ｔ２４乃至時刻Ｔ２５において、メモリセルＭＥＭ［２、Ｌ］のデータＤ２Ｌ、時刻Ｔ２５乃至時刻Ｔ２６において、メモリセルＭＥＭ［Ｍ、１］のデータＤＭ１、時刻Ｔ２６乃至時刻Ｔ２７において、メモリセルＭＥＭ［Ｍ、Ｌ］のデータＤＭＬ、を取得することができる。
上述のように、記憶装置１０Ａは、書き込み（あるいは読み出し）の対象となるメモリセルを選択することで、同じ行に接続された全てのメモリセルを同時に書き込む（あるいは読み出す）場合よりも、効率的にデータの書き込み（あるいは読み出し）を行うことができる。その結果、記憶装置１０Ａは、高集積化されたメモリセルに対して、効率的にデータのやり取りを行うことができる。また、記憶装置１０Ａは、高集積化されたメモリセルを有することで、チップ１つあたりの記憶容量を大きくすることができる。その結果、記憶装置の１ビットあたりの価格を低く抑えることができる。
以上、記憶装置１０Ａを上記構成とすることで、多値のデータを記憶することが可能な記憶装置を提供することができる。また、高集積化されたメモリセルを有する記憶装置を提供することができる。また、積層されたメモリセルを有する記憶装置を提供することができる。
（実施の形態２）
本実施の形態では、本発明の一形態である記憶装置について図１０乃至図１３を用いて説明を行う。
＜記憶装置１０Ｂ＞
図１０は、記憶装置１０Ｂの構成例を示すブロック図である。記憶装置１０Ｂは、回路２０と、選択回路３０と、メモリセルアレイ４０と、デコーダ５０と、デコーダ６０と、を有する。
図１０に示す記憶装置１０Ｂは、図１に示す記憶装置１０Ａと比較して、選択回路３０が異なる。図１０は選択回路３０に信号線ＰＲと信号線ＰＲＢが接続されている点で図１と異なる。記憶装置１０Ｂのその他の構成要素（回路２０、メモリセルアレイ４０、デコーダ５０およびデコーダ６０）は記憶装置１０Ａと同一であり、これらの詳細は実施の形態１の記載を参照すればよい。
図１１は、記憶装置１０Ｂが有する選択回路３０の回路構成例を示す。図１１は、信号線ＷＢ［１］乃至ＷＢ［Ｓ］のうち信号線ＷＢ［１］と、信号線ＲＢ［１］乃至ＲＢ［Ｓ］のうち信号線ＲＢ［１］と、信号線ＢＬ［１］乃至ＢＬ［Ｓ×Ｌ］のうち信号線ＢＬ［１］乃至ＢＬ［Ｌ］と、に対応した部分を示す。他の信号線ＷＢ［２］乃至ＷＢ［Ｓ］と、信号線ＲＢ［２］乃至ＲＢ［Ｓ］と、信号線ＢＬ［Ｌ＋１］乃至ＢＬ［Ｓ×Ｌ］と、に対応した部分も同様な構成である。
選択回路３０は、トランジスタＴｒ９［１］乃至Ｔｒ９［Ｌ］と、トランジスタＴｒ１０［１］乃至Ｔｒ１０［Ｌ］と、トランジスタＴｒ１１［１］乃至Ｔｒ１１［Ｌ］と、トランジスタＴｒ１２［１］乃至Ｔｒ１２［Ｌ］と、トランジスタＴｒ１３［１］乃至Ｔｒ１３［Ｌ］と、トランジスタＴｒ１４［１］乃至Ｔｒ１４［Ｌ］と、回路ＲＤ［１］乃至ＲＤ［Ｌ］と、を有する。
信号線ＷＳ［１］乃至ＷＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ９［１］乃至Ｔｒ９［Ｌ］のオン・オフを制御し、信号線ＷＢと信号線ＢＬ［１］乃至ＢＬ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＷＳ［１］乃至ＷＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１０［１］乃至Ｔｒ１０［Ｌ］のオン・オフを制御し、電源線ＶＬと電源線ＶＢ［１］乃至ＶＢ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＲＳ［１］乃至ＲＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１１［１］乃至Ｔｒ１１［Ｌ］のオン・オフを制御し、信号線ＲＢと信号線ＢＬ［１］乃至ＢＬ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＲＳ［１］乃至ＲＳ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１２［１］乃至Ｔｒ１２［Ｌ］のオン・オフを制御し、電源線ＶＨと電源線ＶＢ［１］乃至ＶＢ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＰＲＥ［１］乃至ＰＲＥ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１３［１］乃至Ｔｒ１３［Ｌ］のオン・オフを制御し、回路ＲＤ［１］乃至ＲＤ［Ｌ］と信号線ＢＬ［１］乃至ＢＬ［Ｌ］との導通・非導通を切り替えることができる。
信号線ＰＲＥ［１］乃至ＰＲＥ［Ｌ］に選択信号を与えることで、トランジスタＴｒ１４［１］乃至Ｔｒ１４［Ｌ］のオン・オフを制御し、電源線ＶＬと電源線ＶＢ［１］乃至ＶＢ［Ｌ］との導通・非導通を切り替えることができる。
記憶装置１０Ｂが有する回路ＲＤの構成例を図１２に示す。回路ＲＤは、トランジスタＴｒ７と、トランジスタＴｒ８と、トランジスタＴｒ１５と、トランジスタＴｒ１６と、トランジスタＴｒ１７と、トランジスタＴｒ１８と、容量素子Ｃ２と、を有する。トランジスタＴｒ７およびトランジスタＴｒ８はｎチャネル型トランジスタとし、トランジスタＴｒ１５乃至トランジスタＴｒ１８はｐチャネル型トランジスタとする。また、トランジスタＴｒ８、トランジスタＴｒ１５及びトランジスタＴｒ１６は飽和領域で動作するものとする。
トランジスタＴｒ１５のゲートはトランジスタＴｒ１６のゲートに電気的に接続され、トランジスタＴｒ１５のソースまたはドレインの一方は信号線ＢＬに電気的に接続され、トランジスタＴｒ１５のソースまたはドレインの他方は電源線ＶＨに電気的に接続される。トランジスタＴｒ１６のソースまたはドレインの一方は、トランジスタＴｒ８のソースまたはドレインの一方に電気的に接続され、トランジスタＴｒ１６のソースまたはドレインの他方は電源線ＶＨに電気的に接続される。トランジスタＴｒ８のゲートは容量素子Ｃ２の第１端子に電気的に接続され、トランジスタＴｒ８のソースまたはドレインの他方は電源線ＶＬに電気的に接続される。容量素子Ｃ２の第２端子は電源線ＶＬに電気的に接続される。
トランジスタＴｒ１５のゲートは、トランジスタＴｒ１７を介して、トランジスタＴｒ１５のソースまたはドレインの一方に電気的に接続され、トランジスタＴｒ１６のゲートは、トランジスタＴｒ１８を介して、トランジスタＴｒ１６のソースまたはドレインの一方に電気的に接続される。トランジスタＴｒ８のゲートは、トランジスタＴｒ７を介して、トランジスタＴｒ８のソースまたはドレインの一方に電気的に接続される。
トランジスタＴｒ１７のゲートは信号線ＰＲＢに電気的に接続され、トランジスタＴｒ１８のゲートは信号線ＰＲに電気的に接続され、トランジスタＴｒ７のゲートは信号線ＰＲに電気的に接続される。
トランジスタＴｒ７のゲートは信号線ＰＲに電気的に接続され、トランジスタＴｒ７のソースまたはドレインの一方は、トランジスタＴｒ８のゲートに電気的に接続され、トランジスタＴｒ７のソースまたはドレインの他方は、トランジスタＴｒ８のソースまたはドレインの一方に電気的に接続される。トランジスタＴｒ８のゲートは容量素子Ｃ２の第１端子に電気的に接続され、トランジスタＴｒ８のソースまたはドレインの一方は、トランジスタＴｒ１６のソースまたはドレインの一方に電気的に接続され、トランジスタＴｒ８のソースまたはドレインの他方は電源線ＶＬに電気的に接続される。容量素子Ｃ２の第２端子は電源線ＶＬに電気的に接続される。
回路ＲＤは、信号線ＰＲをＨレベル、信号線ＰＲＢをＬレベルとすることで、トランジスタＴｒ１７およびトランジスタＴｒ７がオン、トランジスタＴｒ１８がオフになる。トランジスタＴｒ１５およびトランジスタＴｒ１６はカレントミラー回路として機能し、信号線ＢＬに流れる電流に対応した電位が容量素子Ｃ２に格納される。すなわち、容量素子Ｃ２にデータが書き込まれる。
回路ＲＤは、信号線ＰＲをＬレベル、信号線ＰＲＢをＨレベルとすることで、トランジスタＴｒ１７およびトランジスタＴｒ７がオフ、トランジスタＴｒ１８がオンになる。容量素子Ｃ２に格納した電位に応じてトランジスタＴｒ８にドレイン電流が流れる。また、トランジスタＴｒ１５およびトランジスタＴｒ１６はカレントミラー回路として機能し、トランジスタＴｒ８を流れるドレイン電流が信号線ＢＬに供給される。すなわち、容量素子Ｃ２が格納しているデータが読み出される。
トランジスタＴｒ７は、ＯＳトランジスタを用いることが好ましい。トランジスタＴｒ７にＯＳトランジスタを用いることで、回路ＲＤは、容量素子Ｃ２に格納されたデータを長期間保持することができる。
図２に示すメモリセルＭＥＭは容量素子Ｃ１にｎチャネル型のトランジスタＴｒ１とｎチャネル型のトランジスタＴｒ２が接続されている。また、図８に示す回路ＲＤは容量素子Ｃ２にｎチャネル型のトランジスタＴｒ７とｐチャネル型のトランジスタＴｒ８が接続され、図１２に示す回路ＲＤは容量素子Ｃ２にｎチャネル型のトランジスタＴｒ７とｎチャネル型のトランジスタＴｒ８が接続されている。つまり、メモリセルＭＥＭと図１２に示す回路ＲＤは、１つの容量素子に２つのｎチャネル型トランジスタが接続されている点で共通している。
図１２に示す回路ＲＤは、メモリセルＭＥＭとトランジスタサイズ（チャネル長、チャネル幅）を同一とすることで、閾値やゲインをメモリセルＭＥＭに近い値にすることができる。つまり、図１２に示す回路ＲＤは、図８に示す回路ＲＤよりも、メモリセルＭＥＭに格納されたデータをより正確にコピーして記憶することができる。
＜タイミングチャート＞
図１３は、記憶装置１０Ｂの動作の一例を示すタイミングチャートである。時刻Ｔ０１乃至時刻Ｔ１３はメモリセルＭＥＭにデータを書き込む動作に相当し、時刻Ｔ２１乃至時刻Ｔ２７はメモリセルＭＥＭからデータを読み出す動作に相当する。なお、ここでは、第１列乃至第Ｌ列に配置されたメモリセルＭＥＭの動作について説明するが、他の列に配置されたメモリセルＭＥＭの動作についても、同様に説明することができる。
時刻Ｔ０１乃至時刻Ｔ０２において、信号線ＰＲ、ＰＲＥ［１］乃至ＰＲＥ［Ｌ］をＨレベルとし、信号線ＰＲＢをＬレベルとし、信号線ＲＷ［１］を高電位とする。このとき、信号線ＢＬ［１］乃至ＢＬ［Ｌ］のそれぞれにおいて、第１行のメモリセルＭＥＭに格納されたデータに対応する第１の電流が流れる。その後、回路ＲＤ［１］乃至ＲＤ［Ｌ］の容量素子Ｃ２に、第１の電流を流し得る電位が設定される。
時刻Ｔ０２乃至時刻Ｔ０３において、信号線ＰＲＢ、ＷＳ［１］、ＷＷ［１］、ＰＲＥ［２］乃至ＰＲＥ［Ｌ］をＨレベル、信号線ＰＲ、ＰＲＥ［１］をＬレベル、信号線ＲＷ［１］を高電位とする。このとき、回路２１［１］で生成されたデータＤ１１に対応した第２の電流が、信号線ＷＢ［１］に供給される。第２の電流は信号線ＢＬ［１］に供給される。一方、信号線ＢＬ［２］乃至ＢＬ［Ｌ］には、回路ＲＤ［２］乃至ＲＤ［Ｌ］から先述の第１の電流が供給される。ここで、メモリセルＭＥＭ［１、１］には第２の電流を流し得る電位が容量素子Ｃ１に格納される。また、メモリセルＭＥＭ［１、２］乃至ＭＥＭ［１、Ｌ］には第１の電流を流し得る電位が容量素子Ｃ１に格納される。つまりメモリセルＭＥＭ［１、１］にはデータＤ１１に対応した電位が格納され、メモリセルＭＥＭ［１、２］乃至ＭＥＭ［１、Ｌ］には、時刻Ｔ０２で書き込まれていたデータに対応した電位が格納される。従って、メモリセルＭＥＭ［１、１］乃至ＭＥＭ［１、Ｌ］のうち、メモリセルＭＥＭ［１、１］のデータのみ更新することができる。
以下、同様に、時刻Ｔ０３乃至時刻Ｔ０５において、メモリセルＭＥＭ［１、Ｌ］にデータＤ１Ｌに対応した電位が格納され、時刻Ｔ０５乃至時刻Ｔ０７において、メモリセルＭＥＭ［２、１］にデータＤ２１に対応した電位が格納され、時刻Ｔ０７乃至時刻Ｔ０９において、メモリセルＭＥＭ［２、Ｌ］にデータＤ２Ｌに対応した電位が格納され、時刻Ｔ０９乃至時刻Ｔ１１において、メモリセルＭＥＭ［Ｍ、１］にデータＤＭ１に対応した電位が格納され、時刻Ｔ１１乃至時刻Ｔ１３において、メモリセルＭＥＭ［Ｍ、Ｌ］にデータＤＭＬに対応した電位が格納される。
時刻Ｔ２１乃至時刻Ｔ２２において、信号線ＰＲ、ＲＳ［１］をＨレベル、信号線ＰＲＢをＬレベル、信号線ＲＷ［１］を高電位とする。このとき、メモリセルＭＥＭ［１、１］のトランジスタＴｒ２と回路２２［１］のトランジスタＴｒ６は、トランジスタＴｒ６を電流源とするソースフォロア回路を構成し、メモリセルＭＥＭ［１、１］のデータに対応した電位、すなわち、データＤ１１に対応した電位（アナログデータ）は、信号線ＲＢ［１］に出力される。当該電位をＡ／Ｄコンバータ２４でデジタルデータに変換し、出力端子ＤＯＵＴからデータＤ１１を出力することができる。
以下、同様に、時刻Ｔ２２乃至時刻Ｔ２３において、メモリセルＭＥＭ［１、Ｌ］のデータＤ１Ｌ、時刻Ｔ２３乃至時刻Ｔ２４において、メモリセルＭＥＭ［２、１］のデータＤ２１、時刻Ｔ２４乃至時刻Ｔ２５において、メモリセルＭＥＭ［２、Ｌ］のデータＤ２Ｌ、時刻Ｔ２５乃至時刻Ｔ２６において、メモリセルＭＥＭ［Ｍ、１］のデータＤＭ１、時刻Ｔ２６乃至時刻Ｔ２７において、メモリセルＭＥＭ［Ｍ、Ｌ］のデータＤＭＬ、を取得することができる。
なお、時刻Ｔ１３以降、信号線ＰＲＥ［１］乃至ＰＲＥ［Ｌ］が全てＬレベルのとき、すなわち、回路ＲＤの書き込みも読み出しも行っていないとき、信号線ＰＲをＨレベル、信号線ＰＲＢをＬレベルとすることで、回路ＲＤにて、トランジスタＴｒ１５のゲート電位はトランジスタＴｒ１５がオフとなる電位に固定され、トランジスタＴｒ１６もオフとなる。また、容量素子Ｃ２に設定される電位はトランジスタＴｒ８をオフにする。したがって、回路ＲＤにおける消費電力を低減することができる。
上述のように、記憶装置１０Ｂは、書き込み（あるいは読み出し）の対象となるメモリセルを選択することで、同じ行に接続された全てのメモリセルを同時に書き込む（あるいは読み出す）場合よりも、効率的にデータの書き込み（あるいは読み出し）を行うことができる。その結果、記憶装置１０Ｂは、高集積化されたメモリセルに対して、効率的にデータのやり取りを行うことができる。また、記憶装置１０Ｂは、高集積化されたメモリセルを有することで、チップ１つあたりの記憶容量を大きくすることができる。その結果、記憶装置の１ビットあたりの価格を低く抑えることができる。
以上、記憶装置１０Ｂを上記構成とすることで、多値のデータを記憶することが可能な記憶装置を提供することができる。また、高集積化されたメモリセルを有する記憶装置を提供することができる。また、積層されたメモリセルを有する記憶装置を提供することができる。
（実施の形態３）
本実施の形態では、上記実施の形態に記載の記憶装置１０Ａおよび記憶装置１０Ｂ（以下、まとめて記憶装置１０と記載）の一形態を、図１４および図１５を用いて説明する。
＜記憶装置１０の断面構造＞
図１４は記憶装置１０の一例を示す断面模式図である。記憶装置１０は、トランジスタ３００と、トランジスタ２００、および容量素子１００を有する。トランジスタ２００はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００、およびトランジスタ２００の上方に設けられている。
トランジスタ２００はチャネル形成領域に酸化物半導体を有するＯＳトランジスタである。ＯＳトランジスタは微細化しても歩留まり良く形成できるので、トランジスタ２００の微細化を図ることができる。このようなトランジスタを記憶装置に用いることで、記憶装置の微細化または高集積化を図ることができる。ＯＳトランジスタは、オフ電流が小さいため、これを記憶装置に用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、あるいは、リフレッシュ動作の頻度が極めて少ないため、記憶装置の消費電力を十分に低減することができる。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、およびソース領域またはドレイン領域として機能する低抵抗領域３１４ａ、および低抵抗領域３１４ｂを有する。
トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、またはドレイン領域となる低抵抗領域３１４ａ、および低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。
低抵抗領域３１４ａ、および低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
図１４に示すトランジスタ３００はチャネルが形成される半導体領域３１３（基板３１１の一部）が凸形状を有する。また、半導体領域３１３の側面および上面を、絶縁体３１５を介して、導電体３１６が覆うように設けられている。なお、導電体３１６は仕事関数を調整する材料を用いてもよい。このようなトランジスタ３００は半導体基板の凸部を利用していることからＦＩＮ型トランジスタとも呼ばれる。なお、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図１４に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
また、絶縁体３２４には、基板３１１、またはトランジスタ３００などから、トランジスタ２００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には導電体３２８、および導電体３３０等が埋め込まれている。なお、導電体３２８、および導電体３３０はプラグ、または配線としての機能を有する。また、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグ、および配線（導電体３２８、および導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体３２６、および導電体３３０上に、配線層を設けてもよい。例えば、図１４において、絶縁体３５０、絶縁体３５２、絶縁体３５４、絶縁体３６０、絶縁体３６２、絶縁体３６４、絶縁体３７０、絶縁体３７２、絶縁体３７４、絶縁体３８０、絶縁体３８２および絶縁体３８４が順に積層して設けられている。また、これら絶縁体には、導電体３５６、導電体３６６、導電体３７６および導電体３８６が形成されている。これら導電体は、プラグ、または配線としての機能を有する。なおこれら導電体は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
なお、絶縁体３５０、絶縁体３６０、絶縁体３７０および絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６、導電体３６６、導電体３７６および導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。例えば、絶縁体３５０と導電体３５６についてみた場合、絶縁体３５０が有する開口部に導電体３５６が形成されることで、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。他の絶縁体と導電体についても同じことが言える。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。
絶縁体３８４上には絶縁体２１４および絶縁体２１６が積層して設けられている。絶縁体２１４および絶縁体２１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
例えば、絶縁体２１４には、例えば、基板３１１またはトランジスタ３００を設ける領域などから、トランジスタ２００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ２００等の酸化物半導体を有する半導体素子に、水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ２００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
また、水素に対するバリア性を有する膜として、例えば、絶縁体２１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、例えば、絶縁体２１６には、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２１４および絶縁体２１６には、導電体２１８、及びトランジスタ２００を構成する導電体（例えばバックゲートとして機能する電極）等が埋め込まれている。導電体２１８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ２００とは、酸素、水素、および水に対するバリア性を有する層で、完全に分離することができ、トランジスタ３００からトランジスタ２００への水素の拡散を抑制することができる。
絶縁体２１６の上方には、トランジスタ２００が設けられている。なお、トランジスタ２００としては、ＯＳトランジスタを用いればよい。トランジスタ２００の詳細は後述する実施の形態４で説明を行う。
トランジスタ２００の上方には、絶縁体２８０を設ける。絶縁体２８０には、過剰酸素領域が形成されていることが好ましい。特に、トランジスタ２００に酸化物半導体を用いる場合、トランジスタ２００近傍の層間膜などに、過剰酸素領域を有する絶縁体を設けることで、トランジスタ２００が有する金属酸化物４０６の酸素欠損を低減することで、信頼性を向上させることができる。また、トランジスタ２００を覆う絶縁体２８０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。なお、絶縁体２８０は、トランジスタ２００の上部に形成される絶縁体２２５に接して設けられる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体２８０上に、絶縁体２８２を設ける構成にしてもよい。絶縁体２８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。例えば、絶縁体２８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。また、例えば、絶縁体２８２をスパッタリング法によって、酸素を含むプラズマを用いて成膜すると該酸化物の下地層となる絶縁体２８０へ酸素を添加することができる。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ２００への混入を防止することができる。また、トランジスタ２００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ２００に対する保護膜として用いることに適している。
また、絶縁体２８２上には、絶縁体２８６が設けられている。絶縁体２８６は、絶縁体３２０と同様の材料を用いることができる。また、比較的誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体２８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体２２０、絶縁体２２２、絶縁体２２４、絶縁体２２５、絶縁体２８０、絶縁体２８２、および絶縁体２８６には、導電体２４６、および導電体２４８等が埋め込まれている。
導電体２４６、および導電体２４８は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
続いて、トランジスタ２００の上方には、容量素子１００が設けられている。容量素子１００は、導電体１１０と、導電体１２０、および絶縁体１３０とを有する。
また、導電体２４６、および導電体２４８上に、導電体１１２を設けてもよい。なお、導電体１１２、および導電体１１０は、同時に形成することができる。
導電体１１２、および導電体１１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
図１４では、導電体１１２、および導電体１１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、および導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
また、導電体１１２、および導電体１１０上に、容量素子１００の誘電体として、絶縁体１３０を設ける。絶縁体１３０は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設けることができる。
例えば、絶縁体１３０には、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いるとよい。当該構成により、容量素子１００は、絶縁体１３０を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。
絶縁体１３０上に、導電体１１０と重畳するように、導電体１２０を設ける。なお、導電体１２０は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
導電体１２０、および絶縁体１３０上には、絶縁体１５０が設けられている。絶縁体１５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体１５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
以上が構成例についての説明である。本構成を用いることで、ＯＳトランジスタを用いた記憶装置において、電気特性の変動を抑制すると共に、信頼性を向上させることができる。または、ＯＳトランジスタを用いた記憶装置において、消費電力を低減することができる。または、ＯＳトランジスタを用いた記憶装置において、微細化または高集積化を図ることができる。または、微細化または高集積化された記憶装置を生産性良く提供することができる。
＜記憶装置１０の変形例１＞
また、本実施の形態の変形例の一例を、図１５に示す。
図１５は、図１４のトランジスタ２００をトランジスタ２０１に置き替えた場合の断面模式図である。トランジスタ２００と同様、トランジスタ２０１はＯＳトランジスタである。なお、トランジスタ２０１の詳細は後述する実施の形態４で説明を行う。
図１５のその他の構成例の詳細は、図１４の記載を参酌すればよい。
（実施の形態４）
本実施の形態では、実施の形態３に示すトランジスタ２００およびトランジスタ２０１の詳細について、図１６乃至図２０を用いて説明を行う。
＜＜トランジスタ２００＞＞
まず、図１４に示すトランジスタ２００の詳細について説明を行う。
図１６（Ａ）は、トランジスタ２００を有する半導体装置の上面図である。また、図１６（Ｂ）は、図１６（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル長方向の断面図でもある。また、図１６（Ｃ）は、図１６（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２００のチャネル幅方向の断面図でもある。図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１６（Ａ）から（Ｃ）に示すように、トランジスタ２００は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上に配置された絶縁体４１２と、絶縁体４１２の上に配置された導電体４０４ａと、導電体４０４ａの上に配置された導電体４０４ｂと、導電体４０４ｂの上に配置された絶縁体４１９と、絶縁体４１２、導電体４０４ａ、および導電体４０４ｂ、および絶縁体４１９の側面に接して配置された絶縁体４１８と、金属酸化物４０６ｂの上面に接し、かつ絶縁体４１８の側面に接して配置された絶縁体２２５と、を有する。ここで、図１６（Ｂ）に示すように、絶縁体４１８の上面は、絶縁体４１９の上面と略一致することが好ましい。また、絶縁体２２５は、絶縁体４１９、導電体４０４、絶縁体４１８、および金属酸化物４０６を覆って設けられることが好ましい。
以下において、金属酸化物４０６ａと金属酸化物４０６ｂをまとめて金属酸化物４０６という場合がある。なお、トランジスタ２００では、金属酸化物４０６ａおよび金属酸化物４０６ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、金属酸化物４０６ｂのみを設ける構成にしてもよい。また、導電体４０４ａと導電体４０４ｂをまとめて導電体４０４という場合がある。なお、トランジスタ２００では、導電体４０４ａおよび導電体４０４ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４０４ｂのみを設ける構成にしてもよい。
導電体４４０は、絶縁体３８４の開口の内壁に接して導電体４４０ａが形成され、さらに内側に導電体４４０ｂが形成されている。ここで、導電体４４０ａおよび導電体４４０ｂの上面の高さと、絶縁体３８４の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体４４０ａおよび導電体４４０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４４０ｂのみを設ける構成にしてもよい。
導電体３１０は、絶縁体２１４および絶縁体２１６の開口の内壁に接して導電体３１０ａが形成され、さらに内側に導電体３１０ｂが形成されている。よって、導電体３１０ａは導電体４４０ｂに接する構成が好ましい。ここで、導電体３１０ａおよび導電体３１０ｂの上面の高さと、絶縁体２１６の上面の高さは同程度にできる。なお、トランジスタ２００では、導電体３１０ａおよび導電体３１０ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体３１０ｂのみを設ける構成にしてもよい。
導電体４０４は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体４４０は、導電体４０４と同様にチャネル幅方向に延伸されており、導電体３１０、すなわちバックゲートに電位を印加する配線として機能する。ここで、バックゲートの配線として機能する導電体４４０の上に積層して、絶縁体２１４および絶縁体２１６に埋め込まれた導電体３１０を設けることにより、導電体４４０と導電体４０４の間に絶縁体２１４および絶縁体２１６などが設けられ、導電体４４０と導電体４０４の間の寄生容量を低減し、絶縁耐圧を高めることができる。導電体４４０と導電体４０４の間の寄生容量を低減することで、トランジスタのスイッチング速度を向上させ、高い周波数特性を有するトランジスタにすることができる。また、導電体４４０と導電体４０４の間の絶縁耐圧を高めることで、トランジスタ２００の信頼性を向上させることができる。よって、絶縁体２１４および絶縁体２１６の膜厚を大きくすることが好ましい。なお、導電体４４０の延伸方向はこれに限られず、例えば、トランジスタ２００のチャネル長方向に延伸されてもよい。
ここで、導電体３１０ａおよび導電体４４０ａは、水または水素などの不純物の透過を抑制する機能を有する（透過しにくい）導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、下層から水素、水などの不純物が導電体４４０および導電体３１０を通じて上層に拡散するのを抑制することができる。なお、導電体３１０ａおよび導電体４４０ａは、水素原子、水素分子、水分子、酸素原子、酸素分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物または、酸素（例えば、酸素原子、酸素分子など）の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する導電性材料について記載する場合も同様である。導電体３１０ａおよび導電体４４０ａが酸素の透過を抑制する機能を持つことにより、導電体３１０ｂおよび導電体４４０ｂが酸化して導電率が低下することを防ぐことができる。
また、導電体３１０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体３１０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
また、導電体４４０ｂは、配線として機能するため、導電体３１０ｂより導電性が高い導電体を用いることが好ましく、例えば、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、図示しないが、導電体４４０ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁体２１４は、下層から水または水素などの不純物がトランジスタに混入するのを防ぐバリア絶縁膜として機能できる。絶縁体２１４は、水または水素などの不純物の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２１４として窒化シリコンなどを用いることが好ましい。これにより、水素、水などの不純物が絶縁体２１４より上層に拡散するのを抑制することができる。なお、絶縁体２１４は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の少なくとも一の透過を抑制する機能を有することが好ましい。また、以下において、不純物の透過を抑制する機能を有する絶縁性材料について記載する場合も同様である。
また、絶縁体２１４は、酸素（例えば、酸素原子または酸素分子など）の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。これにより、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、導電体４４０の上に導電体３１０を積層して設ける構成にすることにより、導電体４４０と導電体３１０の間に絶縁体２１４を設けることができる。ここで、導電体４４０ｂに銅など拡散しやすい金属を用いても、絶縁体２１４として窒化シリコンなどを設けることにより、当該金属が絶縁体２１４より上の層に拡散するのを防ぐことができる。
また、絶縁体２２２は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体２２２より下層から水素、水などの不純物が絶縁体２２２より上層に拡散するのを抑制することができる。さらに、絶縁体２２４などに含まれる酸素が下方拡散するのを抑制することができる。
また、絶縁体２２４中の水、水素または窒素酸化物などの不純物濃度が低減されていることが好ましい。例えば、絶縁体２２４の水素の脱離量は、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ））において、５０℃から５００℃の範囲において、水素分子に換算した脱離量が、絶縁体２２４の面積当たりに換算して、２×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、好ましくは１×１０１５ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下、より好ましくは５×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以下であればよい。また、絶縁体２２４は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
絶縁体４１２は、第１のゲート絶縁膜として機能でき、絶縁体２２０、絶縁体２２２、および絶縁体２２４は、第２のゲート絶縁膜として機能できる。なお、トランジスタ２００では、絶縁体２２０、絶縁体２２２、および絶縁体２２４を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、絶縁体２２０、絶縁体２２２、および絶縁体２２４のうちいずれか２層を積層した構造にしてもよいし、いずれか１層を用いる構造にしてもよい。
金属酸化物４０６は、酸化物半導体として機能する金属酸化物を用いることが好ましい。金属酸化物としては、エネルギーギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、エネルギーギャップの広い金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
金属酸化物を用いたトランジスタは、非導通状態において極めてリーク電流が小さいため、低消費電力の半導体装置が提供できる。また、金属酸化物は、スパッタリング法などを用いて成膜できるため、高集積型の半導体装置を構成するトランジスタに用いることができる。
金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここでは、金属酸化物４０６が、インジウム、元素Ｍおよび亜鉛を有するＩｎ−Ｍ−Ｚｎ酸化物である場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
ここで、金属酸化物４０６ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、金属酸化物４０６ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、金属酸化物４０６ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
以上のような金属酸化物を金属酸化物４０６ａとして用いて、金属酸化物４０６ａの伝導帯下端のエネルギーが、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における、伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、金属酸化物４０６ａの電子親和力が、金属酸化物４０６ｂの伝導帯下端のエネルギーが低い領域における電子親和力より小さいことが好ましい。
ここで、金属酸化物４０６ａおよび金属酸化物４０６ｂにおいて、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようにするためには、金属酸化物４０６ａと金属酸化物４０６ｂとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、金属酸化物４０６ａと金属酸化物４０６ｂが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、金属酸化物４０６ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、金属酸化物４０６ａとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は金属酸化物４０６ｂに形成されるナローギャップ部分となる。金属酸化物４０６ａと金属酸化物４０６ｂとの界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
また、金属酸化物４０６は、領域４２６ａ、領域４２６ｂ、および領域４２６ｃを有する。領域４２６ａは、図１６（Ｂ）に示すように、領域４２６ｂと領域４２６ｃに挟まれる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜により低抵抗化された領域であり、領域４２６ａより導電性が高い領域となる。領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜雰囲気に含まれる、水素または窒素などの不純物元素が添加される。これにより、金属酸化物４０６ｂの絶縁体２２５と重なる領域を中心に、添加された不純物元素により酸素欠損が形成され、さらに当該不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなり、低抵抗化される。
よって、領域４２６ｂおよび領域４２６ｃは、領域４２６ａより、水素および窒素の少なくとも一方の濃度が大きくなることが好ましい。水素または窒素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。ここで、領域４２６ａの水素または窒素の濃度としては、金属酸化物４０６ｂの絶縁体４１２と重なる領域の中央近傍（例えば、金属酸化物４０６ｂの絶縁体４１２のチャネル長方向の両側面からの距離が概略等しい部分）の水素または窒素の濃度を測定すればよい。
なお、領域４２６ｂおよび領域４２６ｃは、酸素欠損を形成する元素、または酸素欠損と結合する元素を添加されることで低抵抗化される。このような元素としては、代表的には水素、ホウ素、炭素、窒素、フッ素、リン、硫黄、塩素、チタン、希ガス等が挙げられる。また、希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。よって、領域４２６ｂおよび領域４２６ｃは、上記元素の一つまたは複数を含む構成にすればよい。
また、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおいて、元素Ｍに対するＩｎの原子数比が、金属酸化物４０６ｂの元素Ｍに対するＩｎの原子数比と同程度になることが好ましい。言い換えると、金属酸化物４０６ａは、領域４２６ｂおよび領域４２６ｃにおける元素Ｍに対するＩｎの原子数比が、領域４２６ａにおける元素Ｍに対するＩｎの原子数比より大きいことが好ましい。ここで、金属酸化物４０６は、インジウムの含有率を高くすることで、キャリア密度を高くし、低抵抗化を図ることができる。このような構成にすることにより、トランジスタ２００の作製工程において、金属酸化物４０６ｂの膜厚が薄くなり、金属酸化物４０６ｂの電気抵抗が大きくなった場合でも、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ａが十分低抵抗化されており、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃはソース領域およびドレイン領域として機能させることができる。
図１６（Ｂ）に示す領域４２６ａ近傍の拡大図を、図１７（Ａ）に示す。図１７（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃは、金属酸化物４０６の少なくとも絶縁体２２５と重なる領域に形成される。ここで、金属酸化物４０６ｂの領域４２６ｂおよび領域４２６ｃの一方は、ソース領域として機能でき、他方はドレイン領域として機能できる。また、金属酸化物４０６ｂの領域４２６ａはチャネル形成領域として機能できる。
なお、図１６（Ｂ）および図１７（Ａ）では、領域４２６ａ、領域４２６ｂ、および領域４２６ｃが、金属酸化物４０６ｂおよび金属酸化物４０６ａに形成されているが、これらの領域は少なくとも金属酸化物４０６ｂに形成されていればよい。また、図１６（Ｂ）などでは、領域４２６ａと領域４２６ｂの境界、および領域４２６ａと領域４２６ｃの境界を金属酸化物４０６の上面に対して略垂直に表示しているが、本実施の形態はこれに限られるものではない。例えば、領域４２６ｂおよび領域４２６ｃが金属酸化物４０６ｂの表面近傍では導電体４０４側に張り出し、金属酸化物４０６ａの下面近傍では、絶縁体２２５側に後退する形状になる場合がある。
トランジスタ２００では、図１７（Ａ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５と接する領域と、絶縁体４１８、および絶縁体４１２の両端部近傍と重なる領域に形成される。このとき、領域４２６ｂおよび領域４２６ｃの導電体４０４と重なる部分は、所謂オーバーラップ領域（Ｌｏｖ領域ともいう）として機能する。Ｌｏｖ領域を有する構造とすることで、金属酸化物４０６のチャネル形成領域と、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流および移動度を大きくすることができる。
ただし、本実施の形態に示す半導体装置はこれに限られるものではない。例えば、図１７（Ｂ）に示すように、領域４２６ｂおよび領域４２６ｃが、金属酸化物４０６の絶縁体２２５および絶縁体４１８と重なる領域に形成される構成にしてもよい。なお、図１７（Ｂ）に示す構成を別言すると、導電体４０４のチャネル長方向の幅と、領域４２６ａとの幅と、が概略一致している構成である。図１７（Ｂ）に示す構成とすることで、ソース領域およびドレイン領域との間に高抵抗領域が形成されないため、トランジスタのオン電流を大きくすることができる。また、図１７（Ｂ）に示す構成とすることで、チャネル長方向において、ソース領域およびドレイン領域と、ゲートとが重ならないため、不要な容量が形成されるのを抑制することができる。
このように、領域４２６ｂおよび領域４２６ｃの範囲を適宜選択することにより、回路設計に合わせて、要求に見合う電気特性を有するトランジスタを容易に提供することができる。
絶縁体４１２は、金属酸化物４０６ｂの上面に接して配置されることが好ましい。絶縁体４１２は、加熱により酸素が放出される絶縁体を用いて形成することが好ましい。このような絶縁体４１２を金属酸化物４０６ｂの上面に接して設けることにより、金属酸化物４０６ｂに効果的に酸素を供給することができる。また、絶縁体２２４と同様に、絶縁体４１２中の水または水素などの不純物濃度が低減されていることが好ましい。絶縁体４１２の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましく、例えば、１ｎｍ程度の膜厚にすればよい。
絶縁体４１２は酸素を含むことが好ましい。例えば、昇温脱離ガス分光法分析（ＴＤＳ分析）にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で、酸素分子の脱離量を絶縁体４１２の面積当たりに換算して、１×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、好ましくは２×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上、より好ましくは４×１０１４ｍｏｌｅｃｕｌｅｓ／ｃｍ２以上であればよい。
絶縁体４１２、導電体４０４、および絶縁体４１９は、金属酸化物４０６ｂと重なる領域を有する。また、絶縁体４１２、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１９の側面は略一致することが好ましい。
導電体４０４ａとして、導電性酸化物を用いることが好ましい。例えば、金属酸化物４０６ａまたは金属酸化物４０６ｂとして用いることができる金属酸化物を用いることができる。特に、Ｉｎ−Ｇａ−Ｚｎ系酸化物のうち、導電性が高い、金属の原子数比が［Ｉｎ］：［Ｇａ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値のものを用いることが好ましい。このような導電体４０４ａを設けることで、導電体４０４ｂへの酸素の透過を抑制し、酸化によって導電体４０４ｂの電気抵抗値が増加することを防ぐことができる。
また、このような導電性酸化物を、スパッタリング法を用いて成膜することで、絶縁体４１２に酸素を添加し、金属酸化物４０６ｂに酸素を供給することが可能となる。これにより、金属酸化物４０６の領域４２６ａの酸素欠損を低減することができる。
導電体４０４ｂは、例えばタングステンなどの金属を用いることができる。また、導電体４０４ｂとして、導電体４０４ａに窒素などの不純物を添加して導電体４０４ａの導電性を向上できる導電体を用いてもよい。例えば導電体４０４ｂは、窒化チタンなどを用いることが好ましい。また、導電体４０４ｂを、窒化チタンなどの金属窒化物と、その上にタングステンなどの金属を積層した構造にしてもよい。
ここで、ゲート電極の機能を有する導電体４０４が、絶縁体４１２を介して、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を覆うように設けられる。従って、ゲート電極としての機能を有する導電体４０４の電界によって、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面を電気的に取り囲むことができる。導電体４０４の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造とよぶ。そのため、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面にチャネルを形成することができるので、ソース−ドレイン間に大電流を流すことができ、導通時の電流（オン電流）を大きくすることができる。また、金属酸化物４０６ｂの領域４２６ａ近傍の上面及びチャネル幅方向の側面が、導電体４０４の電界によって取り囲まれていることから、非導通時のリーク電流（オフ電流）を小さくすることができる。
導電体４０４ｂの上に絶縁体４１９が配置されることが好ましい。また、絶縁体４１９、導電体４０４ａ、導電体４０４ｂ、および絶縁体４１２の側面は略一致することが好ましい。絶縁体４１９は、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて成膜することが好ましい。これにより、絶縁体４１９の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは５ｎｍ以上５１０ｎｍ以下程度で成膜することができる。ここで、絶縁体４１９は、絶縁体４１８と同様に、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。
このような絶縁体４１９を設けることにより、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁体４１９と絶縁体４１８で導電体４０４の上面と側面を覆うことができる。これにより、導電体４０４を介して、水または水素などの不純物が金属酸化物４０６に混入することを防ぐことができる。このように、絶縁体４１８と絶縁体４１９はゲートを保護するゲートキャップとしての機能を有する。
絶縁体４１８は、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接して設けられる。また、絶縁体４１８の上面は、絶縁体４１９の上面に略一致することが好ましい。絶縁体４１８は、ＡＬＤ法を用いて成膜することが好ましい。これにより、絶縁体４１８の膜厚を１ｎｍ以上２０ｎｍ以下程度、好ましくは１ｎｍ以上３ｎｍ以下程度、例えば１ｎｍで成膜することができる。
上記の通り、金属酸化物４０６の領域４２６ｂおよび領域４２６ｃは、絶縁体２２５の成膜で添加された不純物元素によって形成される。トランジスタが微細化され、チャネル長が１０ｎｍ乃至３０ｎｍ程度に形成されている場合、ソース領域またはドレイン領域に含まれる不純物元素が拡散し、ソース領域とドレイン領域が電気的に導通する恐れがある。これに対して、本実施の形態に示すように、絶縁体４１８を形成することにより、金属酸化物４０６の絶縁体２２５と接する領域どうしの間の距離を大きくすることができるので、ソース領域とドレイン領域が電気的に導通することを防ぐことができる。さらに、ＡＬＤ法を用いて、絶縁体４１８を形成することで、微細化されたチャネル長と同程度以下の膜厚にし、必要以上にソース領域とドレイン領域の距離が広がって、抵抗が増大することをふせぐことができる。
ここで、絶縁体４１８は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましく、例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体４１２中の酸素が外部に拡散することを防ぐことができる。また、絶縁体４１２の端部などから金属酸化物４０６に水素、水などの不純物が浸入するのを抑制することができる。
絶縁体４１８は、ＡＬＤ法を用いて絶縁膜を成膜してから、異方性エッチングを行って、当該絶縁膜のうち、絶縁体４１２、導電体４０４、および絶縁体４１９の側面に接する部分を残存させて形成することが好ましい。これにより、上記のように膜厚の薄い絶縁体を容易に形成することができる。また、このとき、導電体４０４の上に、絶縁体４１９を設けておくことで、当該異方性エッチングで絶縁体４１９が一部除去されても、絶縁体４１８の絶縁体４１２および導電体４０４に接する部分を十分残存させることができる。
絶縁体２２５は、絶縁体４１９、絶縁体４１８、金属酸化物４０６および絶縁体２２４を覆って設けられる。ここで、絶縁体２２５は、絶縁体４１９および絶縁体４１８の上面に接し、かつ絶縁体４１８の側面に接して設けられる。絶縁体２２５は、上述の通り、水素または窒素などの不純物を金属酸化物４０６に添加して、領域４２６ｂおよび領域４２６ｃを形成する。このため、絶縁体２２５は、水素および窒素の少なくとも一方を有することが好ましい。
また、絶縁体２２５は、金属酸化物４０６ｂの上面に加えて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面に接して設けられることが好ましい。これにより、領域４２６ｂおよび領域４２６ｃにおいて、金属酸化物４０６ｂの側面および金属酸化物４０６ａの側面まで低抵抗化することができる。
また、絶縁体２２５は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体２２５として、窒化シリコン、窒化酸化シリコン、酸化窒化シリコン、窒化アルミニウム、窒化酸化アルミニウムなどを用いることが好ましい。このような絶縁体２２５を形成することで、絶縁体２２５を透過して酸素が浸入し、領域４２６ｂおよび領域４２６ｃの酸素欠損に酸素を供給して、キャリア密度が低下するのを防ぐことができる。また、絶縁体２２５を透過して水または水素などの不純物が浸入し、領域４２６ｂおよび領域４２６ｃが過剰に領域４２６ａ側に拡張するのを防ぐことができる。
絶縁体２２５の上に絶縁体２８０を設けることが好ましい。絶縁体２８０は、絶縁体２２４などと同様に、膜中の水または水素などの不純物濃度が低減されていることが好ましい。
絶縁体２８０および絶縁体２２５に形成された開口に導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、が配置される。導電体４５０ａおよび導電体４５１ａと、導電体４５０ｂおよび導電体４５１ｂと、は、導電体４０４を挟んで対向して設けられることが好ましい。
ここで、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ａが形成され、さらに内側に導電体４５１ａが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｂが位置しており、導電体４５０ａは領域４２６ｂと接する。同様に、絶縁体２８０および絶縁体２２５の開口の内壁に接して導電体４５０ｂが形成され、さらに内側に導電体４５１ｂが形成されている。当該開口の底部の少なくとも一部には金属酸化物４０６の領域４２６ｃが位置しており、導電体４５０ｂは領域４２６ｃと接する。
ここで、図１６（Ａ）にＡ５−Ａ６の一点鎖線で示す部位の断面図を図１８（Ａ）に示す。なお、図１８（Ａ）では、導電体４５０ｂおよび導電体４５１ｂの断面図を示すが、導電体４５０ａおよび導電体４５１ａの構造も同様である。
図１６（Ｂ）および図１８（Ａ）に示すように、導電体４５０ｂは、少なくとも金属酸化物４０６の上面と接し、さらに金属酸化物４０６の側面と接することが好ましい。特に、図１８（Ａ）に示すように、導電体４５０ｂは、金属酸化物４０６のチャネル幅方向のＡ５側の側面およびＡ６側の側面双方、または一方と接することが好ましい。また、図１６（Ｂ）に示すように、導電体４５０ｂが、金属酸化物４０６のチャネル長方向のＡ２側の側面と接する構成にしてもよい。このように、導電体４５０ｂが金属酸化物４０６の上面に加えて、金属酸化物４０６の側面と接する構成にすることにより、導電体４５０ｂと金属酸化物４０６のコンタクト部の上面積を増やすことなく、コンタクト部の接触面積を増加させ、導電体４５０ｂと金属酸化物４０６の接触抵抗を低減することができる。これにより、トランジスタのソース電極およびドレイン電極の微細化を図りつつ、オン電流を大きくすることができる。なお、導電体４５０ａおよび導電体４５１ａについても上記と同様のことが言える。
ここで、導電体４５０ａはトランジスタ２００のソース領域およびドレイン領域の一方として機能する領域４２６ｂと接しており、導電体４５０ｂはトランジスタ２００のソース領域およびドレイン領域の他方として機能する領域４２６ｃと接している。よって、導電体４５０ａおよび導電体４５１ａはソース電極およびドレイン電極の一方として機能でき、導電体４５０ｂおよび導電体４５１ｂはソース電極およびドレイン電極の他方として機能できる。領域４２６ｂおよび領域４２６ｃは低抵抗化されているので、導電体４５０ａと領域４２６ｂの接触抵抗、および導電体４５０ｂと領域４２６ｃの接触抵抗を低減し、トランジスタ２００のオン電流を大きくすることができる。
ここで、導電体４５０ａおよび導電体４５０ｂは、導電体３１０ａなどと同様に、水または水素などの不純物の透過を抑制する機能を有する導電性材料を用いることが好ましい。例えば、タンタル、窒化タンタル、チタン、窒化チタン、ルテニウムまたは酸化ルテニウムなどを用いることが好ましく、単層または積層とすればよい。これにより、絶縁体２８０より上層から水素、水などの不純物が導電体４５１ａおよび導電体４５１ｂを通じて金属酸化物４０６に混入するのを抑制することができる。
また、導電体４５１ａおよび導電体４５１ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、図示しないが、導電体４５１ａおよび導電体４５１ｂは積層構造としても良く、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
なお、図１６（Ｂ）および図１８（Ａ）では、導電体４５０ａおよび導電体４５０ｂが、金属酸化物４０６ａおよび金属酸化物４０６ｂの両方と接しているが、これに限られず、例えば、金属酸化物４０６ｂのみと接する構成にしてもよい。また、導電体４５０ａ、導電体４５１ａ、導電体４５０ｂ、および導電体４５１ｂの上面の高さは同程度にできる。また、トランジスタ２００では、導電体４５０ａと導電体４５１ａを積層にし、導電体４５０ｂと導電体４５１ｂを積層にする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体４５１ａと導電体４５１ｂのみを設ける構成にしてもよい。
また、図１６（Ｂ）および図１８（Ａ）では、絶縁体２２４が、導電体４５０ａおよび導電体４５０ｂが設けられる開口の底部になっているが、本実施の形態はこれに限られるものではない。図１８（Ｂ）に示すように、絶縁体２２２が、導電体４５０ａおよび導電体４５０ｂが設けられる開口の底部になる場合もある。図１６（Ｂ）および図１８（Ａ）に示す場合は、導電体４５０ｂ（導電体４５０ａ）が、絶縁体２２４、金属酸化物４０６ａ、金属酸化物４０６ｂ、絶縁体２２５、および絶縁体２８０と接する。図１８（Ｂ）に示す場合では、導電体４５０ｂ（導電体４５０ａ）が、絶縁体２２２、絶縁体２２４、金属酸化物４０６ａ、金属酸化物４０６ｂ、絶縁体２２５、および絶縁体２８０と接する。
次に、トランジスタ２００の構成材料について説明する。
＜基板＞
トランジスタ２００を形成する基板としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。
また、基板として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板が伸縮性を有してもよい。また、基板は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板は、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下の厚さとなる領域を有する。基板を薄くすると、トランジスタを有する半導体装置を軽量化することができる。また、基板を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。
可とう性基板である基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板としては、例えば、線膨張率が１×１０−３／Ｋ以下、５×１０−５／Ｋ以下、または１×１０−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板として好適である。
＜絶縁体＞
絶縁体としては、絶縁性を有する酸化物、窒化物、酸化窒化物、窒化酸化物、金属酸化物、金属酸化窒化物、金属窒化酸化物などがある。
トランジスタを、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体で囲うことによって、トランジスタの電気特性を安定にすることができる。例えば、絶縁体２２２、絶縁体２１４として、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。
水素などの不純物および酸素の透過を抑制する機能を有する絶縁体としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。
また、例えば、絶縁体２２２および絶縁体２１４としては、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。なお、絶縁体２２２および絶縁体２１４は、酸化アルミニウムまたは酸化ハフニウムなどを有することが好ましい。
絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体３８４、絶縁体２１６、絶縁体２２０、絶縁体２２４および絶縁体４１２としては、酸化シリコン、酸化窒化シリコンまたは、窒化シリコンを有することが好ましい。
絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、比誘電率の高い絶縁体を有することが好ましい。例えば、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化ガリウム、酸化ハフニウム、酸化ジルコニウム、アルミニウムおよびハフニウムを有する酸化物、アルミニウムおよびハフニウムを有する酸化窒化物、シリコンおよびハフニウムを有する酸化物、シリコンおよびハフニウムを有する酸化窒化物またはシリコンおよびハフニウムを有する窒化物などを有することが好ましい。または、絶縁体２２０、絶縁体２２２、絶縁体２２４、および／または絶縁体４１２は、酸化シリコンまたは酸化窒化シリコンと、比誘電率の高い絶縁体と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、比誘電率の高い絶縁体と組み合わせることで、熱的に安定かつ比誘電率の高い積層構造とすることができる。例えば、絶縁体２２４および絶縁体４１２において、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムを金属酸化物４０６と接する構造とすることで、酸化シリコンまたは酸化窒化シリコンに含まれるシリコンが、金属酸化物４０６に混入することを抑制することができる。また、例えば、絶縁体２２４および絶縁体４１２において、酸化シリコンまたは酸化窒化シリコンを金属酸化物４０６と接する構造とすることで、酸化アルミニウム、酸化ガリウムまたは酸化ハフニウムと、酸化シリコンまたは酸化窒化シリコンと、の界面にトラップセンターが形成される場合がある。該トラップセンターは、電子を捕獲することでトランジスタのしきい値電圧をプラス方向に変動させることができる場合がある。
絶縁体３８４、絶縁体２１６、および絶縁体２８０は、比誘電率の低い絶縁体を有することが好ましい。例えば、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコン、空孔を有する酸化シリコンまたは樹脂などを有することが好ましい。または、絶縁体３８４、絶縁体２１６、および絶縁体２８０は、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素および窒素を添加した酸化シリコンまたは空孔を有する酸化シリコンと、樹脂と、の積層構造を有することが好ましい。酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、樹脂と組み合わせることで、熱的に安定かつ比誘電率の低い積層構造とすることができる。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネートまたはアクリルなどがある。
絶縁体４１８および絶縁体４１９としては、水素などの不純物および酸素の透過を抑制する機能を有する絶縁体を用いればよい。絶縁体４１８および絶縁体４１９としては、例えば、酸化アルミニウム、酸化ハフニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
＜導電体＞
導電体４０４ａ、導電体４０４ｂ、導電体３１０ａ、導電体３１０ｂ、導電体４５０ａ、導電体４５０ｂ、導電体４５１ａおよび導電体４５１ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記導電体、特に導電体４０４ａ、導電体３１０ａ、導電体４５０ａ、および導電体４５０ｂとして、金属酸化物４０６に適用可能な金属酸化物に含まれる金属元素および酸素を含む導電性材料を用いてもよい。また、前述した金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。このような材料を用いることで、金属酸化物４０６に含まれる水素を捕獲することができる場合がある。または、外方の絶縁体などから混入する水素を捕獲することができる場合がある。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、トランジスタのチャネル形成領域に酸化物を用いる場合は、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いることが好ましい。この場合は、酸素を含む導電性材料をチャネル形成領域側に設けるとよい。酸素を含む導電性材料をチャネル形成領域側に設けることで、当該導電性材料から離脱した酸素がチャネル形成領域に供給されやすくなる。
＜金属酸化物４０６に適用可能な金属酸化物＞
以下に、本発明に係る金属酸化物４０６について説明する。金属酸化物４０６として、酸化物半導体として機能する金属酸化物を用いることが好ましい。
金属酸化物４０６は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、金属酸化物４０６が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、金属酸化物４０６が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
以下に、図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）を用いて、金属酸化物４０６が有するインジウム、元素Ｍおよび亜鉛の原子数比の好ましい範囲について説明する。なお、図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）には、酸素の原子数比については記載しない。
図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるラインを表す。
また、図１９（Ａ）、図１９（Ｂ）、および図１９（Ｃ）に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比、およびその近傍値の金属酸化物は、スピネル型の結晶構造をとりやすい。
また、金属酸化物中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の近傍値である場合、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０の近傍値である場合、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。金属酸化物中に複数の相が共存する場合、異なる結晶構造の間において、結晶粒界が形成される場合がある。
図１９（Ａ）に示す領域Ａは、金属酸化物４０６が有する、インジウム、元素Ｍ、および亜鉛の原子数比の好ましい範囲の一例について示している。
金属酸化物は、インジウムの含有率を高くすることで、金属酸化物のキャリア移動度（電子移動度）を高くすることができる。従って、インジウムの含有率が高い金属酸化物はインジウムの含有率が低い金属酸化物と比較してキャリア移動度が高くなる。
一方、金属酸化物中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、およびその近傍値である場合（例えば図１９（Ｃ）に示す領域Ｃ）は、絶縁性が高くなる。
例えば、金属酸化物４０６ｂに用いる金属酸化物は、キャリア移動度が高い、図１９（Ａ）の領域Ａで示される原子数比を有することが好ましい。金属酸化物４０６ｂに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝４：２：３から４．１、およびその近傍値程度になるようにすればよい。一方、金属酸化物４０６ａに用いる金属酸化物は、絶縁性が比較的高い、図１９（Ｃ）の領域Ｃで示される原子数比を有することが好ましい。金属酸化物４０６ａに用いる金属酸化物は、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：４程度になるようにすればよい。
特に、図１９（Ｂ）に示す領域Ｂでは、領域Ａの中でも、キャリア移動度が高く、信頼性が高い優れた金属酸化物が得られる。
なお、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を含む。近傍値には、例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。また、領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：６、およびその近傍値、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：７、およびその近傍値を含む。
また、金属酸化物４０６として、Ｉｎ−Ｍ−Ｚｎ酸化物を用いる場合、スパッタリングターゲットとしては、多結晶のＩｎ−Ｍ−Ｚｎ酸化物を含むターゲットを用いると好ましい。なお、成膜される金属酸化物の原子数比は、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス４０％の変動を含む。例えば、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］の近傍となる場合がある。また、金属酸化物４０６に用いるスパッタリングターゲットの組成がＩｎ：Ｇａ：Ｚｎ＝５：１：７［原子数比］の場合、成膜される金属酸化物の組成は、Ｉｎ：Ｇａ：Ｚｎ＝５：１：６［原子数比］の近傍となる場合がある。
なお、金属酸化物が有する性質は、原子数比によって一義的に定まらない。同じ原子数比であっても、形成条件により、金属酸化物の性質が異なる場合がある。例えば、金属酸化物４０６をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。また、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。従って、図示する領域は、金属酸化物が特定の特性を有する傾向がある原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
＜金属酸化物の構成＞
以下では、ＯＳトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）−ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、及びＣＡＣ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ−ＯＳまたはＣＡＣ−ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ−ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。
ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜金属酸化物を有するトランジスタ＞
続いて、上記金属酸化物をトランジスタに用いる場合について説明する。
なお、上記金属酸化物をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度の低いことが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。例えば、金属酸化物４０６ｂの領域４２６ａにおけるキャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減することが有効である。また、金属酸化物４０６ｂの領域４２６ａ中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物４０６ｂの領域４２６ａにおけるシリコンや炭素の濃度（ＳＩＭＳにより得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａにおいて、アルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物４０６ｂの領域４２６ａ中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、金属酸化物４０６ｂの領域４２６ａに窒素が含まれているトランジスタはノーマリーオン特性となりやすい。従って、金属酸化物４０６ｂの領域４２６ａにおいて、窒素はできる限り低減されていることが好ましい、例えば、金属酸化物４０６ｂの領域４２６ａ中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、金属酸化物４０６ｂの領域４２６ａに水素が多く含まれているトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物４０６ｂの領域４２６ａ中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
金属酸化物４０６ｂの領域４２６ａ中の不純物を十分に低減することで、トランジスタに安定した電気特性を付与することができる。
＜＜トランジスタ２０１＞＞
次に、図１５に示すトランジスタ２０１の詳細について説明を行う。
図２０（Ａ）は、トランジスタ２０１を有する半導体装置の上面図である。また、図２０（Ｂ）は、図２０（Ａ）にＡ１−Ａ２の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル長方向の断面図でもある。また、図２０（Ｃ）は、図２０（Ａ）にＡ３−Ａ４の一点鎖線で示す部位の断面図であり、トランジスタ２０１のチャネル幅方向の断面図でもある。図２０（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、トランジスタ２０１の構成要素のうち、トランジスタ２００と共通のものについては、符号を同じくする。
図２０（Ａ）から（Ｃ）に示すように、トランジスタ２０１は、基板（図示せず）の上に配置された絶縁体２２４と、絶縁体２２４の上に配置された金属酸化物４０６ａと、金属酸化物４０６ａの上面の少なくとも一部に接して配置された金属酸化物４０６ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接して配置された導電体４５２ａおよび導電体４５２ｂと、金属酸化物４０６ｂの上面の少なくとも一部に接し且つ導電体４５２ａおよび導電体４５２ｂの上に配置された金属酸化物４０６ｃと、金属酸化物４０６ｃの上に配置された絶縁体４１３と、絶縁体４１３の上に配置された導電体４０５ａと、導電体４０５ａの上に配置された導電体４０５ｂと、導電体４０５ｂの上に配置された絶縁体４２０と、を有する。
導電体４０５（導電体４０５ａおよび導電体４０５ｂ）は、トップゲートとして機能でき、導電体３１０は、バックゲートとして機能できる。バックゲートの電位は、トップゲートと同電位としてもよいし、接地電位や、任意の電位としてもよい。また、バックゲートの電位をトップゲートと連動させず独立して変化させることで、トランジスタのしきい値電圧を変化させることができる。
導電体４０５ａは、図１６の導電体４０４ａと同様の材料を用いて設けることができる。導電体４０５ｂは、図１６の導電体４０４ｂと同様の材料を用いて設けることができる。
導電体４５２ａはソース電極またはドレイン電極の一方としての機能を有し、導電体４５２ｂはソース電極またはドレイン電極の他方としての機能を有する。
導電体４５２ａ、４５２ｂは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、図では単層構造を示したが、２層以上の積層構造としてもよい。また、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
トランジスタ２０１において、チャネルは金属酸化物４０６ｂに形成されることが好ましい。そのため、金属酸化物４０６ｃは金属酸化物４０６ｂよりも絶縁性が比較的高い材料を用いることが好ましい。金属酸化物４０６ｃは、金属酸化物４０６ａと同様の材料を用いればよい。
トランジスタ２０１は、金属酸化物４０６ｃを設けることで、トランジスタ２０１を埋め込みチャネル型のトランジスタとすることができる。また、導電体４５２ａおよび導電体４５２ｂの端部の酸化を防ぐことができる。また、導電体４０５と導電体４５２ａ（または導電体４０５と導電体４５２ｂ）との間のリーク電流を防ぐことができる。なお、金属酸化物４０６ｃは、場合によっては省略してもよい。
絶縁体４２０は、水または水素などの不純物、および酸素の透過を抑制する機能を有する絶縁性材料を用いることが好ましい。例えば、絶縁体４２０として、酸化アルミニウム、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いればよい。
トランジスタ２０１に、絶縁体４２０を設けることで、導電体４０５が酸化することを防ぐことができる。また、水または水素などの不純物が、金属酸化物４０６へ侵入することを防ぐことができる。
トランジスタ２０１は、トランジスタ２００と比べて、金属酸化物４０６ｂと電極（ソース電極またはドレイン電極）との接触面積を大きくすることができる。また、図１６に示す領域４２６ｂおよび領域４２６ｃを作製する工程が不要になる。そのため、トランジスタ２０１は、トランジスタ２００よりもオン電流を大きくすることができる。また製造工程を簡略化することができる。
トランジスタ２０１のその他の構成要素の詳細は、トランジスタ２００の記載を参照すればよい。
（実施の形態５）
本実施の形態では、本発明の一形態である記憶装置について図２１及び図２２を用いて説明を行う。
＜メモリセル６００の構成例＞
図２１（Ａ）に示すメモリセル６００は、信号線Ｓ１と、ワード線ＷＬと、トランジスタ６０１と、トランジスタ６０２と、容量素子６０３と、から構成されている。トランジスタ６０１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ６０２はＯＳトランジスタを用いることが好ましい。ここで、トランジスタ６０２は、実施の形態４に示すトランジスタ２００またはトランジスタ２０１と同様の構成とするのが好ましい。また、トランジスタ６０１は、実施の形態３に示すトランジスタ３００と同様の構成とするのが好ましい。また、メモリセル６００は、ソース線ＳＬ及びビット線Ｂ１と電気的に接続されており、トランジスタ（他のメモリセルを構成するものも含む。）を介して、ソース線ＳＬ及びビット線Ｂ１と電気的に接続されていてもよい。
ここで、トランジスタ６０１のゲート電極と、トランジスタ６０２のソース電極またはドレイン電極の一方と、容量素子６０３の電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ６０１のソース電極とは、電気的に接続され、ビット線Ｂ１と、トランジスタ６０１のドレイン電極とは、電気的に接続され、信号線Ｓ１と、トランジスタ６０２のゲート電極とは、電気的に接続され、ワード線ＷＬと、トランジスタ６０２のソース電極またはドレイン電極の他方と、容量素子６０３の電極の他方とは、電気的に接続されている。なお、ソース線ＳＬと、トランジスタ６０１のソース電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。また、ビット線Ｂ１と、トランジスタ６０１のドレイン電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。
＜記憶装置１１の構成例＞
図２２に、ｍ×ｎビットの記憶容量を有する記憶装置１１のブロック回路図を示す。ここでは一例として、メモリセル６００が直列に接続されたＮＡＮＤ型の半導体装置を示す。
本発明の一態様に係る半導体装置は、ｍ本のワード線ＷＬと、ｎ本のビット線Ｂ１及び信号線Ｓ１と、２本の選択線ＳＥＬ（１）、ＳＥＬ（２）と、複数のメモリセル６００（１、１）乃至６００（ｍ、ｎ）が縦ｍ個（行）×横ｎ個（列）（ｍ、ｎは２以上の整数）のマトリクス状に配置されたメモリセルアレイ６１０と、選択線ＳＥＬ（１）に沿って、ビット線Ｂ１（１）乃至Ｂ１（ｎ）とメモリセル６００（１、１）乃至６００（１、ｎ）の間に配置されたトランジスタ６１５（１、１）乃至６１５（１、ｎ）と、選択線ＳＥＬ（２）に沿って、ソース線ＳＬ（１）乃至ＳＬ（ｎ）とメモリセル６００（ｍ、１）乃至６００（ｍ、ｎ）の間に配置されたトランジスタ６１５（２、１）乃至６１５（２、ｎ）と、ビット線及び信号線の駆動回路６１１と、ワード線の駆動回路６１３と、読み出し回路６１２といった周辺回路によって構成されている。他の周辺回路として、リフレッシュ回路等が設けられてもよい。
メモリセル６００（ｉ、ｊ）（ｉは１以上ｍ以下の整数、ｊは１以上ｎ以下の整数）は、信号線Ｓ１（ｊ）及びワード線ＷＬ（ｉ）にそれぞれ接続されている。また、メモリセル６００（ｉ１、ｊ）（ｉ１は２以上、ｍ以下の整数）が有するトランジスタ６０１のドレイン電極は、メモリセル６００（ｉ１−１、ｊ）が有するトランジスタ６０１のソース電極に接続される。メモリセル６００（１、ｊ）が有するトランジスタ６０１のドレイン電極は、トランジスタ６１５（１、ｊ）のソース電極に接続され、メモリセル６００（ｍ、ｊ）が有するトランジスタ６０１のソース電極は、トランジスタ６１５（２、ｊ）のドレイン電極に接続される。トランジスタ６１５（１、ｊ）のドレイン電極はビット線Ｂ１（ｊ）に接続され、トランジスタ６１５（２、ｊ）のソース電極はソース線ＳＬ（ｊ）に接続される。また、トランジスタ６１５（１，ｊ）のゲート電極は、選択線ＳＥＬ（１）に接続され、トランジスタ６１５（２，ｊ）のゲート電極は、選択線ＳＥＬ（２）に接続される。
また、ビット線Ｂ１（１）乃至Ｂ１（ｎ）及び信号線Ｓ１（１）乃至Ｓ１（ｎ）は駆動回路６１１に、ワード線ＷＬ（１）乃至ＷＬ（ｍ）及び選択線ＳＥＬ（１）、ＳＥＬ（２）は駆動回路６１３にそれぞれ接続されている。また、ビット線Ｂ１（１）乃至Ｂ１（ｎ）は、読み出し回路６１２にも接続されている。ソース線ＳＬ（１）乃至ＳＬ（ｎ）には電位Ｖｓが与えられている。なお、ソース線ＳＬ（１）乃至ＳＬ（ｎ）は必ずしも分離されている必要はなく、互いに電気的に接続されているような構成にしてもよい。
＜記憶装置１１の動作例＞
次に、図２２に示した記憶装置の動作について説明する。本構成では、書き込みは列ごと、読み出しは行ごとに行う。
第ｊ列のメモリセル６００（１，ｊ）乃至６００（ｍ，ｊ）に書き込みを行う場合は、信号線Ｓ１（ｊ）の電位をＶ１（任意の電位、例えば２Ｖ）、とし、対象メモリセルのトランジスタ６０２をオン状態とする。一方、第ｊ列以外の信号線Ｓ１の電位はＶ０（任意の電位、例えば０Ｖ）とし、対象ではないメモリセルのトランジスタ６０２をオフ状態とする。他の配線は、ビット線Ｂ１（１）乃至Ｂ１（ｎ）の電位をＶ０、選択線ＳＥＬ（１）、ＳＥＬ（２）の電位をＶ０、ソース線ＳＬ（１）乃至ＳＬ（ｎ）の電位ＶｓをＶ０とする。ここで、電位Ｖ１は、ゲート電極に印加することにより、トランジスタ６０１、トランジスタ６０２及びトランジスタ６１５をオン状態とする程度の電位とし、電位Ｖ０は、ゲート電極に印加することにより、トランジスタ６０１、トランジスタ６０２及びトランジスタ６１５をオフ状態とする程度の電位とする。
この状態で、ワード線ＷＬの電位ＶＷＬを所定の電位とすることにより、データの書き込みが行われる。例えば、データ”１”を書き込む場合には、対象メモリセルに接続されたワード線ＷＬの電位をＶｗ＿１とし、データ”０”を書き込む場合には、対象メモリセルに接続されたワード線ＷＬの電位をＶｗ＿０とする。なお、書き込み終了にあたっては、ワード線ＷＬの電位が変化する前に、信号線Ｓ１（ｊ）の電位をＶ０として、対象メモリセルのトランジスタ６０２をオフ状態にする。
ここで、トランジスタ６０１のゲート電極に接続されるノード（以下、ノードＡ）には、書き込み時のワード線ＷＬの電位ＶＷＬに応じた電荷ＱＡが蓄積され、これによってデータが格納されることになる。ここで、トランジスタ６０２のオフ電流が極めて小さいことから、書き込まれたデータは長時間にわたって保持される。他の列のメモリセルでは、ノードＡに蓄積された電荷ＱＡは変化しない。
なお、書き込み時のビット線Ｂ１（１）乃至Ｂ１（ｎ）の電位はＶ０としたが、トランジスタ６１５（１，１）乃至６１５（１，ｎ）がオフ状態の範囲で、フローティング状態や任意の電位に充電されていても構わない。
また、書き込み時において、ＳＯＩ基板上にトランジスタを形成した場合など、半導体装置が基板電位を有さない場合には、例えば次のようにメモリセルにデータの書き込みを行う。まず、選択線ＳＥＬ（１）の電位をＶ０、選択線ＳＥＬ（２）の電位をＶ１として、トランジスタ６１５（１，ｊ）をオフ状態、トランジスタ６１５（２，ｊ）をオン状態とする。また、信号線Ｓ１（ｊ）の電位をＶ１とし、第ｊ列のメモリセル６００（１、ｊ）乃至６００（ｍ，ｊ）のトランジスタ６０２をオン状態とする。また、ワード線ＷＬ（１）乃至ＷＬ（ｍ）の電位をＶ１とし、第ｊ列のメモリセル６００（１，ｊ）乃至６００（ｍ，ｊ）のトランジスタ６０１をオン状態とする。次に、第１行のメモリセル６００（１，ｊ）から順にワード線ＷＬの電位ＶＷＬを所定の電位とすることで、上述のデータの書き込みを行う。第ｍ行のメモリセル６００（ｍ，ｊ）までデータの書き込みが終了したら、選択線ＳＥＬ（２）の電位をＶ０として、トランジスタ６１５（２，ｊ）をオフ状態とする。これにより、第ｊ列のメモリセルのトランジスタ６０１のソース電極の電位を約Ｖ０としながらデータの書き込みを行うことができる。また、他の配線については、上述のデータの書き込みと同様にすればよい。なお、第１行目から第ｍ行目の順番でデータを書き込む方法について説明したが、これに限られることなく、ビット線Ｂ１（１）乃至Ｂ１（ｎ）の電位をＶ０とし、選択線ＳＥＬ（１）の電位をＶ１としてトランジスタ６１５（１，ｊ）をオン状態として、第ｍ行目から第１行目の順番でデータの書き込みを行っても良い。
一方、単結晶半導体基板上にトランジスタを形成した場合など、半導体装置が基板電位を有する場合には、基板電位を０Ｖとして上述のデータの書き込みを行えばよい。
第ｉ行のメモリセル６００（ｉ，１）乃至６００（ｉ，ｎ）の読み出しも、ワード線ＷＬの電位ＶＷＬを所定の電位とすることにより行われる。第ｉ行のメモリセル６００（ｉ，１）乃至６００（ｉ，ｎ）の読み出しを行う場合は、選択線ＳＥＬ（１）、ＳＥＬ（２）の電位をＶ１、信号線Ｓ１（１）乃至Ｓ１（ｎ）の電位をＶ０、ソース線ＳＬ（１）乃至ＳＬ（ｎ）の電位ＶｓをＶ０、ビット線Ｂ１（１）乃至Ｂ１（ｎ）に接続されている読み出し回路６１２を動作状態とする。これにより、トランジスタ６１５（１、１）乃至６１５（２、ｎ）をオン状態とし、全てのメモリセルのトランジスタ６０２をオフ状態とする。
そして、ワード線ＷＬ（ｉ）の電位をＶｒ＿１、第ｉ行以外のワード線ＷＬの電位をＶｒ＿０とする。このとき、第ｉ行以外のメモリセルのトランジスタ６０１はオン状態となる。その結果、第ｉ行のメモリセルのトランジスタ６０１がオン状態かオフ状態かでメモリセル列の抵抗状態が決まる。第ｉ行のメモリセルのうち、データ”０”を有するメモリセルでは、トランジスタ６０１はオフ状態となり、メモリセル列が高抵抗状態になる。一方、第ｉ行のメモリセルのうち、データ”１”を有するメモリセルでは、トランジスタ６０１がオン状態となり、メモリセル列が低抵抗状態になる。その結果、読み出し回路６１２は、メモリセル列の抵抗状態の違いから、データ”０”，”１”を読み出すことができる。
次に、書き込みの際のワード線ＷＬの電位Ｖｗ＿０、Ｖｗ＿１、および、読み出しの際のワード線ＷＬの電位Ｖｒ＿０、Ｖｒ＿１の決定方法について説明する。
トランジスタ６０１の状態を決めるノードＡの電位ＶＡは、トランジスタ６０１のゲート−ソース（ドレイン）間の容量ＣＧＳと、容量素子６０３の容量ＣＳに依存する。ＶＡは、書き込み時のワード線ＷＬの電位ＶＷＬ（書）、及び、読み出し時のワード線ＷＬの電位ＶＷＬ（読）を用いて、次のように表すことができる。
ＶＡ＝（ＣＧＳ・ＶＷＬ（書）＋ＣＳ・ＶＷＬ（読））／（ＣＧＳ＋ＣＳ）
読み出しが選択状態にあるメモリセル６００においては、ＶＷＬ（読）＝Ｖｒ＿１であり、読み出しが非選択状態にあるメモリセル６００においては、ＶＷＬ（読）＝Ｖｒ＿０である。また、データ”１”書き込み時はＶＷＬ（書）＝Ｖｗ＿１であり、データ”０”書き込み時はＶＷＬ（書）＝Ｖｗ＿０である。つまり、各状態におけるノードＡの電位は、次のように表すことができる。
読み出しが選択状態、データ”１”
ＶＡ≒（ＣＧＳ・Ｖｗ＿１＋ＣＳ・Ｖｒ＿１）／（ＣＧＳ＋ＣＳ）
読み出しが選択状態、データ”０”
ＶＡ≒（ＣＧＳ・Ｖｗ＿０＋ＣＳ・Ｖｒ＿１）／（ＣＧＳ＋ＣＳ）
読み出しが非選択状態、データ”１”
ＶＡ≒（ＣＧＳ・Ｖｗ＿１＋ＣＳ・Ｖｒ＿０）／（ＣＧＳ＋ＣＳ）
読み出しが非選択状態、データ”０”
ＶＡ≒（ＣＧＳ・Ｖｗ＿０＋ＣＳ・Ｖｒ＿０）／（ＣＧＳ＋ＣＳ）
読み出しが選択状態にある場合であって、データ”１”が書き込まれている場合には、トランジスタ６０１はオン状態となることが望ましく、ノードＡの電位ＶＡはトランジスタ６０１のしきい値電圧Ｖｔｈを上回ることが望ましい。つまり、以下の式を満たすことが望ましい。
（ＣＧＳ・Ｖｗ＿１＋ＣＳ・Ｖｒ＿１）／（ＣＧＳ＋ＣＳ）＞Ｖｔｈ
読み出しが選択状態にある場合であって、データ”０”が書き込まれている場合には、トランジスタ６０１はオフ状態となることが望ましく、ノードＡの電位ＶＡはトランジスタ６０１のしきい値電圧Ｖｔｈを下回ることが望ましい。つまり、以下の式を満たすことが望ましい。
（ＣＧＳ・Ｖｗ＿０＋ＣＳ・Ｖｒ＿１）／（ＣＧＳ＋ＣＳ）＜Ｖｔｈ
読み出しが非選択状態にある場合には、データ”１”またはデータ”０”のいずれが書き込まれている場合であっても、トランジスタ６０１はオン状態となる必要があるため、ノードＡの電位ＶＡはトランジスタ６０１のしきい値電圧Ｖｔｈを上回ることが条件となる。つまり、以下の式を満たす必要がある。
（ＣＧＳ・Ｖｗ＿１＋ＣＳ・Ｖｒ＿０）／（ＣＧＳ＋ＣＳ）＞Ｖｔｈ
（ＣＧＳ・Ｖｗ＿０＋ＣＳ・Ｖｒ＿０）／（ＣＧＳ＋ＣＳ）＞Ｖｔｈ
上述の関係を満たすようにＶｗ＿０、Ｖｗ＿１、Ｖｒ＿０、Ｖｒ＿１、などを決定することで、半導体装置を動作させることができる。例えば、トランジスタ６０１のしきい値電圧Ｖｔｈ＝０．３（Ｖ）、ＣＧＳ／ＣＳ＝１の場合には、Ｖ０＝０（Ｖ）、Ｖ１＝２（Ｖ）、Ｖｗ＿０＝０（Ｖ）、Ｖｗ＿１＝２（Ｖ）、Ｖｒ＿０＝２（Ｖ）、Ｖｒ＿１＝０（Ｖ）とすることができる。なお、これらの電位は一例に過ぎず、上記の条件を満たす範囲で適宜変更することが可能である。
ここで、ＣＧＳ／ＣＳ＜＜１の条件では、ノードＡとワード線ＷＬが強く結合することになるため、トランジスタ６０２のオン状態・オフ状態に関わらず、ワード線ＷＬの電位とノードＡの電位は同程度となる。このため、トランジスタ６０２をオンにして書き込みを行っても、ノードＡが蓄積できる電荷は僅かであるから、データ”０”とデータ”１”の差は小さいものになってしまう。
具体的には、選択したワード線ＷＬの電位をＶｒ＿１として上述した読み出しを行う場合、データ”０”、データ”１”のいずれを書き込んだ場合であっても、メモリセルのノードＡの電位は下降し、トランジスタ６０１がオフ状態となってしまう。その結果、データを読み出すことが困難になる。
一方、ＣＧＳ／ＣＳ＞＞１の条件では、ノードＡとワード線ＷＬの結合は弱いため、ワード線ＷＬの電位を変化させてもノードＡの電位はほとんど変化しない。このため、トランジスタ６０１のオン状態・オフ状態を制御することが可能なノードＡの電位は非常に限られたものとなり、トランジスタ６０１のオン状態・オフ状態を制御することが困難になる。
具体的には、非選択のワード線ＷＬの電位をＶｒ＿０として上述した読み出しを行う場合、メモリセルのノードＡの電位はほとんど上がらず、データ”０”のトランジスタ６０１はオフ状態となってしまう。その結果、データを読み出すことが困難になる。
このように、ＣＧＳとＣＳの大きさによってはその動作が困難になる場合があるから、これらの決定に関しては留意が必要である。なお、Ｖｗ＿０＝０（Ｖ）、Ｖｗ＿１＝Ｖｄｄ、Ｖｒ＿０＝０（Ｖ）、Ｖｒ＿１＝Ｖｄｄとする場合には、ＣＧＳ／ＣＳがＶｔｈ／（Ｖｄｄ−Ｖｔｈ）以上（Ｖｄｄ−Ｖｔｈ）／Ｖｔｈ以下の間にあれば、十分に動作させることが可能である。
なお、データ”１”とデータ”０”は便宜上の区別に過ぎないから、入れ替えて用いても構わない。また、Ｖ０として接地電位ＧＮＤなどを採用し、Ｖ１として電源電位Ｖｄｄなどを採用しても良い。
ＯＳトランジスタはオフ電流が極めて小さいため、これを用いることにより極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
また、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速動作も容易に実現しうる。また、フラッシュメモリなどにおいて必要とされる情報を消去するための動作が不要であるというメリットもある。
＜メモリセル６２０の構成例＞
次に、メモリセル６００とは異なるメモリセルの一形態を図２１（Ｂ）に示す。図２１（Ｂ）に示すメモリセル６２０は、信号線Ｓ１と、ワード線ＷＬと、トランジスタ６２１と、トランジスタ６２２と、容量素子６２３とから構成されている。トランジスタ６２１は、酸化物半導体以外の材料を用いて形成されており、トランジスタ６２２はＯＳトランジスタを用いることが好ましい。ここで、トランジスタ６２１は、実施の形態３に示すトランジスタ３００と同様の構成とするのが好ましい。また、トランジスタ６２２は、実施の形態４に示すトランジスタ２００またはトランジスタ２０１と同様の構成とするのが好ましい。また、メモリセル６２０は、ソース線ＳＬ及びビット線Ｂ１と電気的に接続されており、トランジスタ（他のメモリセルを構成するものも含む）を介して、ソース線ＳＬ及びビット線Ｂ１と電気的に接続されていてもよい。
ここで、トランジスタ６２１のゲート電極と、トランジスタ６２２のソース電極またはドレイン電極の一方と、容量素子６２３の電極の一方とは、電気的に接続されている。また、ソース線ＳＬと、トランジスタ６２１のソース電極とは、電気的に接続され、ビット線Ｂ１と、トランジスタ６２１のドレイン電極とは、電気的に接続され、信号線Ｓ１と、トランジスタ６２２のソース電極またはドレイン電極の他方とは、電気的に接続され、ワード線ＷＬと、トランジスタ６２２のゲート電極と、容量素子６２３の電極の他方とは、電気的に接続されている。なお、ソース線ＳＬと、トランジスタ６２１のソース電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。また、ビット線Ｂ１と、トランジスタ６２１のドレイン電極とは、トランジスタ（他のメモリセルを構成するものも含む。）を介して接続されていてもよい。
＜メモリセル６２０の動作＞
次に、メモリセル６２０の動作について具体的に説明する。
メモリセル６２０への書き込みを行う場合は、トランジスタ６２１のソース電極またはドレイン電極の電位をＶ０（任意の電位、例えば０Ｖ）、ワード線ＷＬの電位をＶ１（任意の電位、例えば２Ｖ）とする。このとき、トランジスタ６２２はオン状態となる。
この状態で、信号線Ｓ１の電位ＶＳ１を所定の電位とすることにより、データの書き込みが行われる。例えば、データ”１”を書き込む場合には、信号線Ｓ１の電位をＶｗ＿１とし、データ”０”を書き込む場合には、信号線Ｓ１の電位をＶｗ＿０とする。なお、書き込み終了にあたっては、信号線Ｓ１の電位が変化する前に、ワード線ＷＬの電位をＶ０として、トランジスタ６２２をオフ状態にする。
トランジスタ６２１のゲート電極に接続されるノード（以下、ノードＡ）には、書き込み時の信号線Ｓ１の電位に応じた電荷ＱＡが蓄積され、これによってデータが格納されることになる。ここで、トランジスタ６２２のオフ電流が極めて小さい、あるいは実質０であることから、書き込まれたデータは長時間にわたって保持される。
メモリセル６２０の読み出しは、ワード線ＷＬの電位ＶＷＬを所定の電位とすることにより行われる。例えば、読み出しを行うメモリセル６２０は、ワード線ＷＬの電位をＶｒ＿１とし、読み出しを行わないメモリセル６２０は、ワード線ＷＬの電位をＶｒ＿０とする。いずれの場合も信号線Ｓ１の電位をＶ１とする。
書き込み時の信号線Ｓ１の電位Ｖｗ＿１、Ｖｗ＿０、及び、読み出し時のワード線ＷＬの電位Ｖｒ＿１、Ｖｒ＿０は、ワード線ＷＬの電位をＶｒ＿１としたときに、データ”１”が格納されたメモリセルのトランジスタ６２１がオン状態となり、データ”０”が格納されたメモリセルのトランジスタ６２１がオフ状態となるように設定する。また、トランジスタ６２２がオフ状態となるように設定する。さらに、ワード線ＷＬの電位をＶｒ＿０としたときに、データ”０”、データ”１”のいずれが格納されたかに関わらず、メモリセルのトランジスタ６２１がオン状態となり、かつ、トランジスタ６２２がオフ状態となるように設定する。
メモリセル６２０を用いてＮＡＮＤ型の不揮発性メモリを構成する場合には、上述のような関係の電位を用いることで、読み出し動作を行うことができる。つまり、読み出しが選択されたメモリセルでは格納されたデータによって抵抗状態を異ならせることが可能であり、メモリセル列の他のメモリセルでは格納されたデータにかかわらず低抵抗状態とすることができる。その結果、ビット線Ｂ１の抵抗状態の違いを検出する読み出し回路を用いて、メモリセルのデータを読み出すことができる。
なお、データ”１”とデータ”０”は便宜上の区別に過ぎないから、入れ替えて用いても構わない。また、Ｖ０として接地電位ＧＮＤなどを採用し、Ｖ１として電源電位Ｖｄｄなどを採用しても良い。
なお、本実施の形態において示したメモリセル６２０を用いる場合にも、マトリクス状の半導体装置を実現することができる。マトリクス状の半導体装置は、先の実施の形態で示した構成と同様な回路を用い、駆動回路や読み出し回路、書き込み回路を信号線の構成にあわせて適宜構成することで実現できる。なお、メモリセル６２０を用いる場合には、読み出しおよび書き込みは、いずれも行ごとに行う構成とする。
（実施の形態６）
本実施の形態では、上記実施の形態の記憶装置を有する半導体装置の一形態を、図２３、および図２４を用いて説明する。
＜半導体ウエハ、チップ＞
図２３（Ａ）は、ダイシング処理が行なわれる前の基板７１１の上面図を示している。基板７１１としては、例えば、半導体基板（「半導体ウエハ」ともいう。）を用いることができる。基板７１１上には、複数の回路領域７１２が設けられている。回路領域７１２には、本発明の一態様に係る半導体装置などを設けることができる。
複数の回路領域７１２は、それぞれが分離領域７１３に囲まれている。分離領域７１３と重なる位置に分離線（「ダイシングライン」ともいう。）７１４が設定される。分離線７１４に沿って基板７１１を切断することで、回路領域７１２を含むチップ７１５を基板７１１から切り出すことができる。図２３（Ｂ）にチップ７１５の拡大図を示す。
また、分離領域７１３に導電層、半導体層などを設けてもよい。分離領域７１３に導電層、半導体層などを設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程に起因する歩留まりの低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に供給しながら行なう。分離領域７１３に導電層、半導体層などを設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
＜電子部品＞
チップ７１５を用いた電子部品の一例について、図２４（Ａ）および図２４（Ｂ）を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向、端子の形状などに応じて、複数の規格、名称などが存在する。
電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図２４（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において基板７１１に本発明の一態様に係る半導体装置などを形成した後、基板７１１の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ７２１）。研削により基板７１１を薄くすることで、電子部品の小型化を図ることができる。
次に、基板７１１を複数のチップ７１５に分離する「ダイシング工程」を行う（ステップＳ７２２）。そして、分離したチップ７１５を個々のリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ７２３）。ダイボンディング工程におけるチップ７１５とリードフレームとの接合は、樹脂による接合、またはテープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップ７１５を接合してもよい。
次いで、リードフレームのリードとチップ７１５上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ７２４）。金属の細線には、銀線、金線などを用いることができる。また、ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップ７１５は、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップ７１５とリードを接続するワイヤーを機械的な外力から保護することができ、また水分、埃などによる特性の劣化（信頼性の低下）を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ７２７）。
次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ７２８）。そして外観形状の良否、動作不良の有無などを調べる「検査工程」（ステップＳ７２９）を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図２４（Ｂ）に示す。図２４（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）の斜視模式図を示している。図２４（Ｂ）に示す電子部品７５０は、リード７５５およびチップ７１５を有する。電子部品７５０は、チップ７１５を複数有していてもよい。
図２４（Ｂ）に示す電子部品７５０は、例えばプリント基板７５２に実装される。このような電子部品７５０が複数組み合わされて、それぞれがプリント基板７５２上で電気的に接続されることで電子部品が実装された基板（実装基板７５４）が完成する。完成した実装基板７５４は、電子機器などに用いられる。
（実施の形態７）
＜電子機器＞
上記実施の形態に示す記憶装置は、様々な電子機器に用いることができる。図２５に、記憶装置１０を用いた電子機器の具体例を示す。
図２５（Ａ）は、自動車の一例を示す外観図である。自動車２９８０は、車体２９８１、車輪２９８２、ダッシュボード２９８３、およびライト２９８４等を有する。また、自動車２９８０は、アンテナ、バッテリなどを備える。
図２５（Ｂ）に示す情報端末２９１０は、筐体２９１１、表示部２９１２、マイク２９１７、スピーカ部２９１４、カメラ２９１３、外部接続部２９１６、および操作スイッチ２９１５等を有する。表示部２９１２には、可撓性基板が用いられた表示パネルおよびタッチスクリーンを備える。また、情報端末２９１０は、筐体２９１１の内側にアンテナ、バッテリなどを備える。情報端末２９１０は、例えば、スマートフォン、携帯電話、タブレット型情報端末、タブレット型パーソナルコンピュータ、電子書籍端末等として用いることができる。
図２５（Ｃ）に示すノート型パーソナルコンピュータ２９２０は、筐体２９２１、表示部２９２２、キーボード２９２３、およびポインティングデバイス２９２４等を有する。また、ノート型パーソナルコンピュータ２９２０は、筐体２９２１の内側にアンテナ、バッテリなどを備える。
図２５（Ｄ）に示すビデオカメラ２９４０は、筐体２９４１、筐体２９４２、表示部２９４３、操作スイッチ２９４４、レンズ２９４５、および接続部２９４６等を有する。操作スイッチ２９４４およびレンズ２９４５は筐体２９４１に設けられており、表示部２９４３は筐体２９４２に設けられている。また、ビデオカメラ２９４０は、筐体２９４１の内側にアンテナ、バッテリなどを備える。そして、筐体２９４１と筐体２９４２は、接続部２９４６により接続されており、筐体２９４１と筐体２９４２の間の角度は、接続部２９４６により変えることが可能な構造となっている。筐体２９４１に対する筐体２９４２の角度によって、表示部２９４３に表示される画像の向きの変更や、画像の表示／非表示の切り換えを行うことができる。
図２５（Ｅ）にバングル型の情報端末の一例を示す。情報端末２９５０は、筐体２９５１、および表示部２９５２等を有する。また、情報端末２９５０は、筐体２９５１の内側にアンテナ、バッテリなどを備える。表示部２９５２は、曲面を有する筐体２９５１に支持されている。表示部２９５２には、可撓性基板を用いた表示パネルを備えているため、フレキシブルかつ軽くて使い勝手の良い情報端末２９５０を提供することができる。
図２５（Ｆ）に腕時計型の情報端末の一例を示す。情報端末２９６０は、筐体２９６１、表示部２９６２、バンド２９６３、バックル２９６４、操作スイッチ２９６５、入出力端子２９６６などを備える。また、情報端末２９６０は、筐体２９６１の内側にアンテナ、バッテリなどを備える。情報端末２９６０は、移動電話、電子メール、文章閲覧及び作成、音楽再生、インターネット通信、コンピュータゲームなどの種々のアプリケーションを実行することができる。
表示部２９６２の表示面は湾曲しており、湾曲した表示面に沿って表示を行うことができる。また、表示部２９６２はタッチセンサを備え、指やスタイラスなどで画面に触れることで操作することができる。例えば、表示部２９６２に表示されたアイコン２９６７に触れることで、アプリケーションを起動することができる。操作スイッチ２９６５は、時刻設定のほか、電源のオン、オフ動作、無線通信のオン、オフ動作、マナーモードの実行及び解除、省電力モードの実行及び解除など、様々な機能を持たせることができる。例えば、情報端末２９６０に組み込まれたオペレーティングシステムにより、操作スイッチ２９６５の機能を設定することもできる。
また、情報端末２９６０は、通信規格された近距離無線通信を実行することが可能である。例えば無線通信可能なヘッドセットと相互通信することによって、ハンズフリーで通話することもできる。また、情報端末２９６０は入出力端子２９６６を備え、他の情報端末とコネクターを介して直接データのやりとりを行うことができる。また入出力端子２９６６を介して充電を行うこともできる。なお、充電動作は入出力端子２９６６を介さずに無線給電により行ってもよい。
例えば、上記実施の形態に示す記憶装置は、上述した電子機器の制御情報や、制御プログラムなどを長期間保持することができる。本発明の一態様に係る半導体装置を用いることで、信頼性の高い電子機器を実現することができる。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０−２１Ａ未満である、とは、トランジスタのオフ電流が１０−２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソースまたはドレインの一方」（又は第１電極、又は第１端子）と表記し、ソースとドレインとの他方を「ソースまたはドレインの他方」（又は第２電極、又は第２端子）と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース（ドレイン）端子や、ソース（ドレイン）電極等、状況に応じて適切に言い換えることができる。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
Ｂ１ ビット線、ＢＬ 信号線、Ｃ１ 容量素子、Ｃ２ 容量素子、Ｄ１Ｌ データ、Ｄ２Ｌ データ、Ｄ１１ データ、Ｄ２１ データ、ＤＭ１ データ、ＤＭＬ データ、ＭＥＭ メモリセル、Ｎ１ ノード、ＰＲ 信号線、ＰＲＢ 信号線、ＰＲＥ 信号線、ＲＢ 信号線、ＲＢＩＡＳ 信号線、ＲＤ 回路、ＲＳ 信号線、ＲＷ 信号線、Ｓ１ 信号線、Ｔ０１ 時刻、Ｔ０２ 時刻、Ｔ０３ 時刻、Ｔ０５ 時刻、Ｔ０７ 時刻、Ｔ０９ 時刻、Ｔ１１ 時刻、Ｔ１３ 時刻、Ｔ２１ 時刻、Ｔ２２ 時刻、Ｔ２３ 時刻、Ｔ２４ 時刻、Ｔ２５ 時刻、Ｔ２６ 時刻、Ｔ２７ 時刻、Ｔ３１ 時刻、Ｔ３２ 時刻、Ｔ３３ 時刻、Ｔ３６ 時刻、Ｔ３７ 時刻、Ｔ３８ 時刻、Ｔ４０ 時刻、Ｔｒ１ トランジスタ、Ｔｒ２ トランジスタ、Ｔｒ３ トランジスタ、Ｔｒ４ トランジスタ、Ｔｒ５ トランジスタ、Ｔｒ６ トランジスタ、Ｔｒ７ トランジスタ、Ｔｒ８ トランジスタ、Ｔｒ９ トランジスタ、Ｔｒ１０ トランジスタ、Ｔｒ１１ トランジスタ、Ｔｒ１２ トランジスタ、Ｔｒ１３ トランジスタ、Ｔｒ１４ トランジスタ、Ｔｒ１５ トランジスタ、Ｔｒ１６ トランジスタ、Ｔｒ１７ トランジスタ、Ｔｒ１８ トランジスタ、Ｖ０ 電位、Ｖ１ 電位、ＶＡ 電位、Ｖｓ 電位、Ｖｒ＿０ 電位、Ｖｒ＿１ 電位、ＶＳ１ 電位、Ｖｗ＿０ 電位、Ｖｗ＿１ 電位、ＶＷＬ 電位、ＷＢ 信号線、ＷＳ 信号線、ＷＷ 信号線、１０ 記憶装置、１０Ａ 記憶装置、１０Ｂ 記憶装置、１１ 記憶装置、２０ 回路、２１ 回路、２２ 回路、２３ Ｄ／Ａコンバータ、２４ Ａ／Ｄコンバータ、２４ａ Ａ／Ｄコンバータ、２４ｂ Ａ／Ｄコンバータ、２４ｃ Ａ／Ｄコンバータ、２５ 抵抗素子、２６ コンパレータ、２７ エンコーダ、３０ 選択回路、４０ メモリセルアレイ、５０ デコーダ、６０ デコーダ、７１ コンパレータ、７３ Ｄ／Ａコンバータ、７４ レジスタ、８０ コンパレータ、８１ ラッチ、８２ ＡＮＤ回路、８３ カウンタ、１００ 容量素子、１１０ 導電体、１１２ 導電体、１２０ 導電体、１３０ 絶縁体、１５０ 絶縁体、２００ トランジスタ、２０１ トランジスタ、２１４ 絶縁体、２１６ 絶縁体、２１８ 導電体、２２０ 絶縁体、２２２ 絶縁体、２２４ 絶縁体、２２５ 絶縁体、２４６ 導電体、２４８ 導電体、２８０ 絶縁体、２８２ 絶縁体、２８６ 絶縁体、３００ トランジスタ、３１０ 導電体、３１０ａ 導電体、３１０ｂ 導電体、３１１ 基板、３１３ 半導体領域、３１４ａ 低抵抗領域、３１４ｂ 低抵抗領域、３１５ 絶縁体、３１６ 導電体、３２０ 絶縁体、３２２ 絶縁体、３２４ 絶縁体、３２６ 絶縁体、３２８ 導電体、３３０ 導電体、３５０ 絶縁体、３５２ 絶縁体、３５４ 絶縁体、３５６ 導電体、３６０ 絶縁体、３６２ 絶縁体、３６４ 絶縁体、３６６ 導電体、３７０ 絶縁体、３７２ 絶縁体、３７４ 絶縁体、３７６ 導電体、３８０ 絶縁体、３８２ 絶縁体、３８４ 絶縁体、３８６ 導電体、４０４ 導電体、４０４ａ 導電体、４０４ｂ 導電体、４０５ 導電体、４０５ａ 導電体、４０５ｂ 導電体、４０６ 金属酸化物、４０６ａ 金属酸化物、４０６ｂ 金属酸化物、４０６ｃ 金属酸化物、４１２ 絶縁体、４１３ 絶縁体、４１８ 絶縁体、４１９ 絶縁体、４２０ 絶縁体、４２６ａ 領域、４２６ｂ 領域、４２６ｃ 領域、４４０ 導電体、４４０ａ 導電体、４４０ｂ 導電体、４５０ａ 導電体、４５０ｂ 導電体、４５１ａ 導電体、４５１ｂ 導電体、４５２ａ 導電体、４５２ｂ 導電体、６００ メモリセル、６０１ トランジスタ、６０２ トランジスタ、６０３ 容量素子、６１０ メモリセルアレイ、６１１ 駆動回路、６１２ 回路、６１３ 駆動回路、６１５ トランジスタ、６２０ メモリセル、６２１ トランジスタ、６２２ トランジスタ、６２３ 容量素子、７１１ 基板、７１２ 回路領域、７１３ 分離領域、７１４ 分離線、７１５ チップ、７５０ 電子部品、７５２ プリント基板、７５４ 実装基板、７５５ リード、２９１０ 情報端末、２９１１ 筐体、２９１２ 表示部、２９１３ カメラ、２９１４ スピーカ部、２９１５ 操作スイッチ、２９１６ 外部接続部、２９１７ マイク、２９２０ ノート型パーソナルコンピュータ、２９２１ 筐体、２９２２ 表示部、２９２３ キーボード、２９２４ ポインティングデバイス、２９４０ ビデオカメラ、２９４１ 筐体、２９４２ 筐体、２９４３ 表示部、２９４４ 操作スイッチ、２９４５ レンズ、２９４６ 接続部、２９５０ 情報端末、２９５１ 筐体、２９５２ 表示部、２９６０ 情報端末、２９６１ 筐体、２９６２ 表示部、２９６３ バンド、２９６４ バックル、２９６５ 操作スイッチ、２９６６ 入出力端子、２９６７ アイコン、２９８０ 自動車、２９８１ 車体、２９８２ 車輪、２９８３ ダッシュボード、２９８４ ライト

Claims (15)

  1. メモリセルと、
    第１回路と、
    第１乃至第４信号線と、
    第１電源線と、を有し、
    前記メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、
    前記第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、第２電源線と、を有し、
    前記第１トランジスタのソースまたはドレインの一方は前記第１信号線に電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は前記第２トランジスタのゲートに電気的に接続され、
    前記第１トランジスタのゲートは前記第２信号線に電気的に接続され、
    前記第１トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第２トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は前記第１電源線に電気的に接続され、
    前記第１容量素子の第１端子は前記第２トランジスタのゲートに電気的に接続され、
    前記第１容量素子の第２端子は前記第３信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は、前記第１信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は前記第４トランジスタのゲートに電気的に接続され、
    前記第３トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第３トランジスタのゲートは、前記第４信号線に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は前記第２電源線に電気的に接続され、
    前記第２容量素子の第１端子は前記第４トランジスタのゲートに電気的に接続され、
    前記第２容量素子の第２端子は前記第２電源線に電気的に接続されることを特徴とする記憶装置。
  2. 請求項１において、
    前記第１回路は、前記メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有することを特徴とする記憶装置。
  3. 請求項１または請求項２において、
    Ｄ／Ａコンバータと、第５トランジスタと、第５信号線と、を有し、
    前記Ｄ／Ａコンバータの出力端子は、前記第５トランジスタのゲートに電気的に接続され、
    前記第５トランジスタに流れるドレイン電流は、前記第５信号線に流れ、
    前記第５信号線は、前記第１信号線に電気的に接続されていることを特徴とする記憶装置。
  4. 請求項３において、
    前記第５トランジスタに流れるドレイン電流は、カレントミラー回路を介して、前記第５信号線に流れることを特徴とする記憶装置。
  5. 請求項１乃至請求項４の何れか一項において、
    Ａ／Ｄコンバータと、第６トランジスタと、第６信号線と、第３電源線と、を有し、
    前記第６トランジスタのソースまたはドレインの一方は、前記第６信号線に電気的に接続され、
    前記第６トランジスタのソースまたはドレインの他方は、前記第３電源線に電気的に接続され、
    前記Ａ／Ｄコンバータの入力端子は、前記第６信号線に電気的に接続され、
    前記第６信号線は前記第１信号線に電気的に接続されることを特徴とする記憶装置。
  6. 請求項５において、
    前記Ａ／Ｄコンバータは、直列に接続された複数の抵抗素子と、前記複数の抵抗素子の１つに接続された複数のコンパレータを有することを特徴とする記憶装置。
  7. メモリセルと、
    第１回路と、
    第２回路と、
    第１乃至第４信号線と、
    第１電源線と、を有し、
    前記メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、
    前記第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、第２電源線と、を有し、
    前記第１トランジスタのソースまたはドレインの一方は前記第１信号線に電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は前記第２トランジスタのゲートに電気的に接続され、
    前記第１トランジスタのゲートは前記第２信号線に電気的に接続され、
    前記第１トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第２トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は前記第１電源線に電気的に接続され、
    前記第１容量素子の第１端子は前記第２トランジスタのゲートに電気的に接続され、
    前記第１容量素子の第２端子は前記第３信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は、前記第１信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は前記第４トランジスタのゲートに電気的に接続され、
    前記第３トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第３トランジスタのゲートは、前記第４信号線に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は前記第２電源線に電気的に接続され、
    前記第２容量素子の第１端子は前記第４トランジスタのゲートに電気的に接続され、
    前記第２容量素子の第２端子は前記第２電源線に電気的に接続され、
    前記第１回路は、前記メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有し、
    前記第２回路は、Ａ／Ｄコンバータと、第５信号線と、を有し、
    前記第５信号線は前記第１信号線と電気的に接続され、
    前記Ａ／Ｄコンバータは、前記第５信号線の第３アナログデータをデジタルデータに変換する機能を有し、
    前記Ａ／Ｄコンバータは、コンパレータと、カウンタを有することを特徴とする記憶装置。
  8. メモリセルと、
    第１回路と、
    第２回路と、
    第１乃至第４信号線と、
    第１電源線と、を有し、
    前記メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、
    前記第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、第２電源線と、を有し、
    前記第１トランジスタのソースまたはドレインの一方は前記第１信号線に電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は前記第２トランジスタのゲートに電気的に接続され、
    前記第１トランジスタのゲートは前記第２信号線に電気的に接続され、
    前記第１トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第２トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は前記第１電源線に電気的に接続され、
    前記第１容量素子の第１端子は前記第２トランジスタのゲートに電気的に接続され、
    前記第１容量素子の第２端子は前記第３信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は、前記第１信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は前記第４トランジスタのゲートに電気的に接続され、
    前記第３トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第３トランジスタのゲートは、前記第４信号線に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は前記第２電源線に電気的に接続され、
    前記第２容量素子の第１端子は前記第４トランジスタのゲートに電気的に接続され、
    前記第２容量素子の第２端子は前記第２電源線に電気的に接続され、
    前記第１回路は、前記メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有し、
    前記第２回路は、Ａ／Ｄコンバータと、第５信号線と、を有し、
    前記第５信号線は前記第１信号線と電気的に接続され、
    前記Ａ／Ｄコンバータは、前記第５信号線の第３アナログデータをデジタルデータに変換する機能を有し、
    前記Ａ／Ｄコンバータは、コンパレータと、逐次変換レジスタと、Ｄ／Ａコンバータと、を有することを特徴とする記憶装置。
  9. メモリセルと、
    第１回路と、
    第１乃至第４信号線と、
    第１電源線と、
    第２電源線と、を有し、
    前記メモリセルは、第１トランジスタと、第２トランジスタと、第１容量素子と、を有し、
    前記第１回路は、第３トランジスタと、第４トランジスタと、第２容量素子と、を有し、
    前記第１トランジスタのソースまたはドレインの一方は前記第１信号線に電気的に接続され、
    前記第１トランジスタのソースまたはドレインの他方は前記第２トランジスタのゲートに電気的に接続され、
    前記第１トランジスタのゲートは前記第２信号線に電気的に接続され、
    前記第１トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第２トランジスタのソースまたはドレインの一方は前記第１トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第２トランジスタのソースまたはドレインの他方は前記第１電源線に電気的に接続され、
    前記第２トランジスタは、ｎチャネル型トランジスタであり、
    前記第１容量素子の第１端子は前記第２トランジスタのゲートに電気的に接続され、
    前記第１容量素子の第２端子は前記第３信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの一方は、前記第１信号線に電気的に接続され、
    前記第３トランジスタのソースまたはドレインの他方は前記第４トランジスタのゲートに電気的に接続され、
    前記第３トランジスタはチャネル形成領域に金属酸化物を有し、
    前記第３トランジスタのゲートは、前記第４信号線に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの一方は前記第３トランジスタのソースまたはドレインの一方に電気的に接続され、
    前記第４トランジスタのソースまたはドレインの他方は前記第２電源線に電気的に接続され、
    前記第２容量素子の第１端子は前記第４トランジスタのゲートに電気的に接続され、
    前記第２容量素子の第２端子は前記第２電源線に電気的に接続され、
    前記第４トランジスタはｎチャネル型トランジスタであり、
    前記第４トランジスタに流れるドレイン電流は、前記第１信号線に流れることを特徴とする記憶装置。
  10. 請求項９において、
    前記第１回路はカレントミラー回路を有し、
    前記第４トランジスタに流れるドレイン電流は、前記カレントミラー回路を介して、前記第１信号線に流れることを特徴とする記憶装置。
  11. 請求項９または請求項１０において、
    前記第１回路は、前記メモリセルが格納する第１アナログデータを、第２アナログデータとして格納する機能を有することを特徴とする記憶装置。
  12. 請求項９乃至請求項１１の何れか一項において、
    Ｄ／Ａコンバータと、第５トランジスタと、第５信号線と、を有し、
    前記Ｄ／Ａコンバータの出力端子は、前記第５トランジスタのゲートに電気的に接続され、
    前記第５トランジスタに流れるドレイン電流は、前記第５信号線に流れ、
    前記第５信号線は、前記第１信号線に電気的に接続されていることを特徴とする記憶装置。
  13. 請求項９乃至請求項１２の何れか一項において、
    Ａ／Ｄコンバータと、第６トランジスタと、第６信号線と、第３電源線と、を有し、
    前記第６トランジスタのソースまたはドレインの一方は、前記第６信号線に電気的に接続され、
    前記第６トランジスタのソースまたはドレインの他方は、前記第３電源線に電気的に接続され、
    前記Ａ／Ｄコンバータの入力端子は、前記第６信号線に電気的に接続され、
    前記第６信号線は前記第１信号線に電気的に接続されることを特徴とする記憶装置。
  14. 請求項１乃至請求項１３のいずれか一項に記載の記憶装置を複数有し、
    分離領域を有する半導体ウエハ。
  15. 請求項１乃至請求項１３のいずれか一項に記載の記憶装置と、バッテリと、を有する電子機器。
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