KR20210142695A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20210142695A
KR20210142695A KR1020217033820A KR20217033820A KR20210142695A KR 20210142695 A KR20210142695 A KR 20210142695A KR 1020217033820 A KR1020217033820 A KR 1020217033820A KR 20217033820 A KR20217033820 A KR 20217033820A KR 20210142695 A KR20210142695 A KR 20210142695A
Authority
KR
South Korea
Prior art keywords
transistor
oxide
insulator
bit line
conductor
Prior art date
Application number
KR1020217033820A
Other languages
English (en)
Inventor
세이야 사이토
유토 야쿠보
다츠야 오누키
슈헤이 나가츠카
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20210142695A publication Critical patent/KR20210142695A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • H01L27/108—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

신규 반도체 장치를 제공한다. 반도체 장치는 실리콘 기판을 채널에 사용한 트랜지스터를 복수로 가지는 구동 회로와, 금속 산화물을 채널에 사용한 트랜지스터를 복수로 가지는 제 1 트랜지스터층 및 제 2 트랜지스터층을 가진다. 제 1 트랜지스터층 및 제 2 트랜지스터층은 실리콘 기판 위에 제공된다. 제 1 트랜지스터층은 제 1 트랜지스터 및 제 1 커패시터를 가지는 제 1 메모리 셀을 가진다. 제 1 트랜지스터는 제 1 로컬 비트선에 전기적으로 접속된다. 제 2 트랜지스터층은 게이트가 제 1 로컬 비트선에 전기적으로 접속된 제 2 트랜지스터와, 제 2 트랜지스터에 전기적으로 접속된 제 1 보정 회로를 가진다. 제 1 보정 회로는 제 1 글로벌 비트선에 전기적으로 접속된다. 제 1 보정 회로는 제 2 트랜지스터의 문턱 전압에 따른 전압을 제 2 트랜지스터의 게이트에 유지시키는 기능을 가진다.

Description

반도체 장치
본 명세서에서는 반도체 장치 등에 대하여 설명한다.
본 명세서에서 반도체 장치란, 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치 등을 말한다. 또한 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 말한다. 예를 들어 집적 회로, 집적 회로를 가진 칩이나, 칩을 패키지에 수납한 전자 부품은 반도체 장치의 일례이다. 또한 기억 장치, 표시 장치, 발광 장치, 조명 장치, 및 전자 기기 등은 그 자체가 반도체 장치이고, 또는 반도체 장치를 가지는 경우가 있다.
트랜지스터에 적용 가능한 반도체로서, 금속 산화물이 주목을 받고 있다. "IGZO", "이그조" 등이라고 불리는 In-Ga-Zn 산화물은 다원계 금속 산화물의 대표적인 것이다. IGZO에 관한 연구에서, 단결정도 비정질도 아닌, CAAC(c-axis aligned crystalline) 구조 및 nc(nanocrystalline) 구조가 발견되었다(예를 들어 비특허문헌 1).
채널 형성 영역에 금속 산화물 반도체를 가지는 트랜지스터(이하, "산화물 반도체 트랜지스터" 또는 "OS 트랜지스터"라고 부르는 경우가 있음)는 오프 전류가 매우 작다는 것이 보고되어 있다(예를 들어 비특허문헌 1, 비특허문헌 2). OS 트랜지스터가 사용된 다양한 반도체 장치가 제작되어 있다(예를 들어, 비특허문헌 3, 비특허문헌 4).
OS 트랜지스터의 제조 프로세스는 종래의 Si 트랜지스터의 CMOS 프로세스에 포함시킬 수 있고, OS 트랜지스터는 Si 트랜지스터에 적층하는 것이 가능하다. 예를 들어 특허문헌 1에는 OS 트랜지스터를 가지는 메모리 셀 어레이의 층을 Si 트랜지스터가 제공된 기판 위에 복수로 적층한 구성에 대하여 개시(開示)되어 있다.
미국 특허출원 공개공보 US2012/0063208호 명세서
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014). K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012). S. Amano et al., "Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency," SID Symp. Dig. Papers, vol.41, pp.626-629(2010). T. Ishizu et al., "Embedded Oxide Semiconductor Memories:A Key Enabler for Low-Power ULSI," ECS Tran., vol.79, pp.149-156(2017).
본 발명의 일 형태는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 제조 비용의 저감을 도모할 수 있는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서, 저소비 전력화에 뛰어난 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 장치의 소형화를 도모할 수 있는 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 판독되는 데이터의 신뢰성이 우수한 신규 구성의 반도체 장치 등을 제공하는 것을 과제 중 하나로 한다.
복수의 과제의 기재는 서로의 과제의 존재를 방해하는 것이 아니다. 본 발명의 일 형태는 예시한 과제를 모두 해결할 필요는 없다. 또한 열거한 것 외의 과제가 본 명세서의 기재로부터 저절로 명백해지고, 이러한 과제들도 본 발명의 일 형태의 과제가 될 수 있다.
본 발명의 일 형태는 실리콘 기판을 채널에 사용한 트랜지스터를 복수로 가지는 구동 회로와, 금속 산화물을 채널에 사용한 트랜지스터를 복수로 가지는 제 1 트랜지스터층 및 제 2 트랜지스터층을 가지고, 제 1 트랜지스터층 및 제 2 트랜지스터층은 실리콘 기판 위에 제공되고, 제 1 트랜지스터층은 제 1 트랜지스터 및 제 1 커패시터를 가지는 제 1 메모리 셀을 가지고, 제 1 트랜지스터는 제 1 로컬 비트선에 전기적으로 접속되고, 제 2 트랜지스터층은 게이트가 제 1 로컬 비트선에 전기적으로 접속된 제 2 트랜지스터와, 제 2 트랜지스터에 전기적으로 접속된 제 1 보정 회로를 가지고, 제 1 보정 회로는 제 1 글로벌 비트선에 전기적으로 접속되고, 제 1 보정 회로는 제 2 트랜지스터의 문턱 전압에 따른 전압을 제 2 트랜지스터의 게이트에 유지시키는 기능을 가지는 반도체 장치이다.
본 발명의 일 형태는 실리콘 기판을 채널에 사용한 트랜지스터를 복수로 가지는 구동 회로와, 복수의 트랜지스터층이 적층되어 제공되는 소자층을 가지고, 소자층은 금속 산화물을 채널에 사용한 트랜지스터를 복수로 가지는 제 1 트랜지스터층 및 제 2 트랜지스터층을 가지고, 제 1 트랜지스터층 및 제 2 트랜지스터층은 실리콘 기판 위에 제공되고, 제 1 트랜지스터층은 제 1 트랜지스터 및 제 1 커패시터를 가지는 제 1 메모리 셀을 가지고, 제 1 트랜지스터는 제 1 로컬 비트선에 전기적으로 접속되고, 제 2 트랜지스터층은 게이트가 제 1 로컬 비트선에 전기적으로 접속된 제 2 트랜지스터와, 제 2 트랜지스터에 전기적으로 접속된 제 1 보정 회로를 가지고, 제 1 보정 회로는 제 1 글로벌 비트선에 전기적으로 접속되고, 제 1 보정 회로는 제 2 트랜지스터의 문턱 전압에 따른 전압을 제 2 트랜지스터의 게이트에 유지시키는 기능을 가지는 반도체 장치이다.
본 발명의 일 형태에서 반도체 장치는 제 1 로컬 비트선이 실리콘 기판의 표면에 대하여 수직 방향 또는 실질적으로 수직 방향으로 제공되는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 제 1 글로벌 비트선이 제 1 보정 회로와 구동 회로를 전기적으로 접속하는 기능을 가지는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 제 1 글로벌 비트선이 실리콘 기판의 표면에 대하여 수직 방향 또는 실질적으로 수직 방향으로 제공되는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 금속 산화물이 In과, Ga과, Zn을 포함하는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 제 1 보정 회로가 제 3 트랜지스터 내지 제 5 트랜지스터를 가지고, 제 3 트랜지스터가 제 2 트랜지스터의 게이트와 제 2 트랜지스터의 소스 및 드레인 중 한쪽 사이의 도통 상태를 제어하는 기능을 가지고, 제 4 트랜지스터가 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽과 제 2 트랜지스터에 전류를 흐르게 하기 위한 전위가 공급된 배선 사이의 도통 상태를 제어하는 기능을 가지고, 제 5 트랜지스터가 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 제 1 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 보정 동작이 수행되는 기간에 제 1 트랜지스터가 비도통 상태가 되는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 제 2 메모리 셀과, 제 2 로컬 비트선과, 제 2 보정 회로와, 제 2 글로벌 비트선과, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 7 트랜지스터를 가지고, 구동 회로가 비트선쌍으로서 기능하는 제 1 비트선 및 제 2 비트선에 전기적으로 접속된 감지 증폭기를 가지고, 제 2 메모리 셀이 제 2 로컬 비트선에 전기적으로 접속되고, 제 2 로컬 비트선이 제 2 보정 회로에 전기적으로 접속되고, 제 2 보정 회로가 제 2 글로벌 비트선에 전기적으로 접속되고, 제 5 트랜지스터가 제 1 비트선과 제 1 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지고, 제 6 트랜지스터가 제 2 비트선과 제 2 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지고, 제 7 트랜지스터가 제 1 글로벌 비트선과 제 2 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지는 것이 바람직하다.
본 발명의 일 형태에서 반도체 장치는 제 5 트랜지스터 내지 제 7 트랜지스터가 금속 산화물을 채널에 사용한 트랜지스터인 것이 바람직하다.
또한 상술한 것 외의 본 발명의 일 형태에 대해서는 후술하는 실시형태에서의 설명 및 도면에 기재되어 있다.
본 발명의 일 형태는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 제조 비용의 저감을 도모할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 저소비 전력화에 뛰어난 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 장치의 소형화를 도모할 수 있는 신규 구성의 반도체 장치 등을 제공할 수 있다. 또는 본 발명의 일 형태는 매우 작은 오프 전류를 이용한 기억 장치로서 기능하는 반도체 장치에서 판독되는 데이터의 신뢰성이 우수한 신규 구성의 반도체 장치 등을 제공할 수 있다.
복수의 효과의 기재는 다른 효과의 존재를 방해하는 것은 아니다. 또한 본 발명의 일 형태는 예시한 효과 모두를 반드시 가질 필요는 없다. 또한 본 발명의 일 형태에서 상기 외의 과제, 효과, 및 신규 특징에 대해서는 본 명세서의 기재 및 도면으로부터 저절로 명백해진다.
도 1은 반도체 장치의 구성예를 나타낸 블록도이다.
도 2의 (A), (B)는 반도체 장치의 구성예를 나타낸 블록도 및 회로도이다.
도 3의 (A), (B), (C)는 반도체 장치의 동작을 설명하기 위한 도면이다.
도 4의 (A), (B)는 반도체 장치의 구성예를 나타낸 흐름도 및 회로도이다.
도 5의 (A), (B)는 반도체 장치의 구성예를 나타낸 흐름도 및 회로도이다.
도 6의 (A), (B)는 반도체 장치의 구성예를 나타낸 회로도이다.
도 7은 반도체 장치의 구성예를 나타낸 흐름도이다.
도 8의 (A), (B)는 반도체 장치의 구성예를 나타낸 흐름도 및 회로도이다.
도 9의 (A), (B)는 반도체 장치의 구성예를 나타낸 흐름도 및 회로도이다.
도 10의 (A), (B)는 반도체 장치의 구성예를 나타낸 모식도이다.
도 11은 반도체 장치의 구성예를 나타낸 모식도이다.
도 12의 (A), (B)는 반도체 장치의 구성예를 나타낸 회로도이다.
도 13의 (A), (B)는 반도체 장치의 구성예를 나타낸 블록도 및 회로도이다.
도 14의 (A), (B)는 반도체 장치의 구성예를 나타낸 블록도이다.
도 15의 (A), (B), (C), (D)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 16의 (A), (B)는 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 17은 반도체 장치의 구성예를 설명하기 위한 회로도이다.
도 18은 반도체 장치의 구성예를 설명하기 위한 타이밍 차트이다.
도 19의 (A), (B), (C)는 반도체 장치의 구성예를 설명하기 위한 회로도 및 타이밍 차트이다.
도 20은 반도체 장치의 구성예를 설명하기 위한 타이밍 차트이다.
도 21은 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 22의 (A), (B)는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 23의 (A), (B), (C)는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 24는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 25는 반도체 장치의 구성예를 나타낸 단면 모식도이다.
도 26의 (A), (B), (C)는 반도체 장치의 구성예를 나타낸 상면도 및 단면 모식도이다.
도 27의 (A), (B), (C), (D)는 반도체 장치의 구성예를 설명하기 위한 상면도이다.
도 28의 (A), (B), (C)는 IGZO의 결정 구조의 분류를 설명하는 도면, 석영 유리의 XRD 스펙트럼을 설명하는 도면, Crystalline IGZO의 XRD 스펙트럼을 설명하는 도면이다.
도 29는 반도체 장치의 구성예를 설명하는 블록도이다.
도 30은 반도체 장치의 구성예를 나타낸 개념도이다.
도 31의 (A), (B)는 전자 부품의 일례를 설명하는 모식도이다.
도 32는 전자 기기의 예를 나타낸 도면이다.
이하에서 본 발명의 실시형태에 대하여 설명한다. 다만, 본 발명의 일 형태는 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 사항을 다양하게 변경할 수 있다는 것은 통상의 기술자라면 용이하게 이해된다. 따라서 본 발명의 일 형태는 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한 본 명세서 등에서 '제 1', '제 2' 및 '제 3'이라는 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다. 따라서 구성 요소의 수를 한정하는 것은 아니다. 또한 구성 요소의 순서를 한정하는 것은 아니다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소가 다른 실시형태 또는 청구범위에서 '제 2'라고 언급된 구성 요소가 될 수도 있다. 또한 예를 들어 본 명세서 등의 한 실시형태에서 '제 1'이라고 언급된 구성 요소를 다른 실시형태 또는 청구범위에서 생략할 수도 있다.
도면에서 동일한 요소 또는 같은 기능을 가지는 요소, 동일한 재질의 요소, 또는 동시에 형성되는 요소 등에는 동일한 부호를 붙이는 경우가 있고, 이의 반복적인 설명은 생략하는 경우가 있다.
본 명세서에서 예를 들어 전원 전위 VDD를 전위(VDD), VDD 등이라고 생략하여 기재하는 경우가 있다. 이는 다른 구성 요소(예를 들어 신호, 전압, 회로, 소자, 전극, 배선 등)에 대해서도 마찬가지이다.
또한 복수의 요소에 같은 부호를 사용하는 경우, 특히 이들을 구별할 필요가 있을 때는 부호에 "_1", "_2", "[n]", "[m, n]" 등의 식별용 부호를 부기하여 기재하는 경우가 있다. 예를 들어 두 번째의 배선(GL)을 배선(GL[2])이라고 기재한다.
(실시형태 1)
본 발명의 일 형태인 반도체 장치의 구성예에 대하여, 도 1 내지 도 18을 참조하여 설명한다.
또한 반도체 장치는 반도체 특성을 이용한 장치이며 반도체 소자(트랜지스터, 다이오드, 포토다이오드 등)를 포함하는 회로, 이 회로를 가지는 장치이다. 본 실시형태에서 설명하는 반도체 장치는 오프 전류가 매우 작은 트랜지스터를 이용한 기억 장치로서 기능시킬 수 있다.
도 1에는 반도체 장치(10)의 단면 구조의 모식도를 설명하기 위한 블록도를 나타내었다.
반도체 장치(10)는 실리콘 기판(50) 위에 복수의 소자층(20_1 내지 20_M(M은 자연수))을 가진다. 소자층(20_1) 내지 소자층(20_M)은 각각 트랜지스터층(30) 및 트랜지스터층(40)을 가진다. 트랜지스터층(40)은 복수의 트랜지스터층(41_1 내지 41_k(k는 2 이상의 자연수))으로 구성된다.
도 1에 나타낸 모식도는 각 구성의 배치를 설명하기 위하여 z축 방향을 규정한다. z축 방향이란 실리콘 기판(50)의 면에 대한 수직 방향 또는 실질적으로 수직 방향을 말한다. 또한 "실질적으로 수직"이란, 85° 이상 95° 이하의 각도로 배치된 상태를 말한다. 또한 이해를 쉽게 하기 위하여 z축 방향을 수직 방향이라고 부르는 경우가 있다. 또한 실리콘 기판(50)의 면은 z축 방향에 대하여 수직 방향 또는 실질적으로 수직 방향으로 규정된 x축 및 y축이 이루는 면에 대응한다. 또한 이해를 쉽게 하기 위하여, x축 방향을 깊이 방향이라고 부르고, y축 방향을 수평 방향이라고 부르는 경우가 있다.
복수의 트랜지스터층(41_1 내지 41_k)으로 구성되는 트랜지스터층(40)은 각 트랜지스터층에서 복수의 메모리 셀(도시 생략)을 가진다. 각 메모리 셀은 트랜지스터 및 커패시터를 가진다. 또한 커패시터를 용량 소자라고 부르는 경우가 있다. 또한 소자층이란 커패시터나 트랜지스터 등의 소자가 제공되는 층을 말하고, 이 소자층은 도전체, 반도체, 절연체 등의 부재를 가지는 층이다.
또한 트랜지스터층(41_1) 내지 트랜지스터층(41_k)이 각각 가지는 메모리 셀은 채널 형성 영역에 산화물 반도체를 가지는 트랜지스터(이하, OS 트랜지스터라고 함)를 메모리에 사용한 DOSRAM(Dynamic Oxide Semiconductor Random Access Memory)이라고 부를 수 있다. 하나의 트랜지스터 및 하나의 용량 소자로 구성할 수 있으므로 메모리의 고밀도화를 실현할 수 있다. 또한 OS 트랜지스터를 사용함으로써 데이터의 유지 기간을 길게 할 수 있다.
본 발명의 일 형태의 구성에서는 OS 트랜지스터를 가지는 메모리 셀을 사용하는 구성으로 함으로써, 오프 시에 소스와 드레인 사이를 흐르는 누설 전류(이하, 오프 전류)가 매우 작은 것을 이용하여, 원하는 전압에 따른 전하를 소스 및 드레인 중 다른 쪽에 있는 커패시터에 유지시킬 수 있다. 즉 메모리 셀에서 한 번 기록한 데이터를 장시간 유지시킬 수 있다. 그러므로, 데이터 리프레시의 빈도를 낮추고 저소비 전력화를 도모할 수 있다.
이에 더하여, OS 트랜지스터를 사용한 메모리 셀에서는 전하를 충전 또는 방전함으로써 데이터를 재기록 및 판독할 수 있게 되므로 데이터의 기록 및 판독 횟수를 실질적으로 무제한으로 할 수 있다. OS 트랜지스터를 사용한 메모리 셀은 자기 메모리 또는 저항 변화형 메모리 등과 달리, 원자 레벨에서의 구조 변화가 일어나지 않으므로 재기록 내성이 우수하다. 또한 OS 트랜지스터를 사용한 메모리 셀에서는 플래시 메모리와 달리, 재기록 동작을 반복하여도 전자 포획 중심의 증가로 인한 불안정성이 확인되지 않는다.
또한 OS 트랜지스터를 사용한 메모리 셀은 채널 형성 영역에 실리콘을 가지는 트랜지스터(이하, Si 트랜지스터)를 가지는 실리콘 기판 위 등에 자유로이 배치할 수 있어 용이하게 집적화할 수 있다. 또한 OS 트랜지스터는 Si 트랜지스터와 같은 제조 장치를 사용하여 제작할 수 있으므로 낮은 비용으로 제작할 수 있다.
또한 OS 트랜지스터는 게이트 전극, 소스 전극, 및 드레인 전극에 더하여 백 게이트 전극을 포함하면, 4단자의 반도체 소자로 할 수 있다. 게이트 전극 또는 백 게이트 전극에 공급하는 전압에 따라 소스와 드레인 사이를 흐르는 신호의 입출력을 독립적으로 제어할 수 있는 전기 회로망으로 구성할 수 있다. 그러므로 LSI와 같은 사상으로 회로 설계를 수행할 수 있다. 그리고 OS 트랜지스터는 고온 환경하에서 Si 트랜지스터보다 우수한 전기 특성을 가진다. 구체적으로는 125℃ 이상 150℃ 이하와 같은 고온하에서도 온 전류와 오프 전류의 비가 크기 때문에 양호한 스위칭 동작을 수행할 수 있다.
트랜지스터층(30)은 트랜지스터층(40)이 가지는 복수의 메모리 셀 중에서 선택된 하나의 메모리 셀에 대하여, 데이터를 기록 및 판독할 수 있는 기능을 가진다.
트랜지스터층(30)은 데이터를 판독하기 위한 판독용 트랜지스터와, 데이터의 기록, 데이터의 판독, 및 판독되는 데이터를 보정하는 기능을 가지는 보정 회로를 가진다. 판독용 트랜지스터의 게이트는 복수의 메모리 셀 중 하나에 접속된 로컬 비트선에 접속된다. 상기 구성으로 함으로써, 판독용 트랜지스터는 데이터의 판독 시에 로컬 비트선의 미세한 전위차를 증폭하여 글로벌 비트선(GBL)에 출력할 수 있다. 보정 회로는 판독용 트랜지스터의 게이트에 상기 트랜지스터의 문턱 전압에 따른 전위를 유지시키는 구성을 가진다. 상기 구성으로 함으로써, 판독용 트랜지스터는 메모리 셀에서 판독되는 데이터의 편차를 저감할 수 있다.
또한 로컬 비트선은 메모리 셀에 직접 접속되는 비트선이다. 글로벌 비트선(GBL)은 복수의 로컬 비트선 중 어느 하나를 선택함으로써 보정 회로를 통하여 메모리 셀에 전기적으로 접속되는 비트선이다. 글로벌 비트선(GBL) 또는 로컬 비트선에 공급되는 데이터 신호는 메모리 셀에 기록되는 신호, 또는 메모리 셀에서 판독되는 신호에 상당한다. 데이터 신호를 데이터 1 또는 데이터 0에 대응하는 하이 레벨 또는 로 레벨의 전위를 가지는 2치 신호(binary signal)로서 설명한다. 또한 데이터 신호는 3치 이상의 다치 신호(multilevel signal)이어도 좋다.
트랜지스터층(40)은 도 1에 나타낸 바와 같이, z축 방향에서 트랜지스터층(30)과 적층되어 제공된다. 소자층(20_1) 내지 소자층(20_M)이 각각 가지는 트랜지스터층(40)은 트랜지스터층(30)이 가지는 보정 회로에 의하여 선택된다. 트랜지스터층(30)이 가지는 보정 회로는 트랜지스터층(30)이 가지는 판독용 트랜지스터에 흐르는 전류량의 차이를 이용함으로써 메모리 셀에 기록된 데이터 신호를 글로벌 비트선(GBL)의 전위의 변화로 변환하여 실리콘 기판(50)이 가지는 구동 회로에 출력하는 기능을 가진다. 또한 트랜지스터층(30)은 실리콘 기판(50)이 가지는 구동 회로가 출력하는 데이터 신호를 보정 회로에 의하여 선택된 로컬 비트선에 공급하는 기능을 가진다.
실리콘 기판(50)은 트랜지스터층(30)으로 선택된 메모리 셀에 대한 데이터의 기록 또는 판독을 글로벌 비트선(GBL) 및 로컬 비트선을 통하여 수행하기 위한 구동 회로를 가진다. 구동 회로는 실리콘 기판(50)을 채널에 사용한 복수의 Si 트랜지스터를 가진다.
본 발명의 일 형태는 각 소자층에 제공되는 트랜지스터로서, 오프 전류가 매우 낮은 OS 트랜지스터를 사용한다. 그러므로 메모리 셀에 유지된 데이터의 리프레시 빈도를 저감할 수 있어, 저소비 전력화가 도모된 반도체 장치로 할 수 있다. OS 트랜지스터는 적층하여 제공할 수 있고, 수직 방향으로 같은 제조 공정을 반복적으로 사용하여 제작할 수 있고, 제조 비용의 저감을 도모할 수 있다. 또한 본 발명의 일 형태는 메모리 셀을 구성하는 트랜지스터를 평면 방향이 아니라 수직 방향으로 배치함으로써, 메모리 밀도의 향상을 도모할 수 있고, 장치의 소형화를 도모할 수 있다. 또한 OS 트랜지스터는 고온 환경하에서도 Si 트랜지스터와 비교하여 전기 특성의 변동이 작으므로, 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다. 또한 본 발명의 일 형태는 데이터의 판독용 트랜지스터의 문턱 전압을 보정하는 구성으로 함으로써, 판독되는 데이터의 신뢰성이 우수한 기억 장치로서 기능하는 반도체 장치로 할 수 있다.
다음으로 도 2의 (A)에는 도 1의 소자층(20_1) 내지 소자층(20_M) 중 어느 하나에 상당하는 소자층(20)의 블록도를 나타내었다.
도 1에서도 나타낸 바와 같이, 본 발명의 일 형태에서 소자층(20)은 z축 방향으로 트랜지스터층(30) 위에, 메모리 셀을 가지는 복수의 트랜지스터층(40)을 가지는 구성으로 한다. 상기 구성으로 함으로써 트랜지스터층(30)과 트랜지스터층(40)의 거리를 가깝게 할 수 있다. 로컬 비트선이 짧아짐으로써 기생 용량을 저감할 수 있다. 복수의 트랜지스터층(41_1 내지 41_k)을 같은 제조 공정을 반복적으로 사용하여 수직 방향으로 제작함으로써, 제조 비용의 저감을 도모할 수 있다.
도 2의 (B)는 도 2의 (A)에 나타낸 소자층(20)에서의 각 구성을 회로 기호로 나타낸 도면이다.
트랜지스터층(30)은 판독용 트랜지스터(31)와 보정 회로(35)를 가진다. 보정 회로(35)는 트랜지스터(32), 트랜지스터(33), 및 트랜지스터(34)를 가진다. 트랜지스터층(41_1) 내지 트랜지스터층(41_k)은 각각 복수의 메모리 셀(42)을 가진다. 메모리 셀(42)은 트랜지스터(43) 및 커패시터(44)를 가진다. 트랜지스터(43)는 게이트에 접속된 워드선(WL)의 제어에 따라, 로컬 비트선(LBL)과 커패시터(44) 사이를 도통 상태(온) 또는 비도통 상태(오프)로 전환하는 스위치로서 기능한다. 로컬 비트선(LBL)은 트랜지스터(31)의 게이트에 접속된다. 워드선(WL)은 워드선(WL)에 공급되는 워드 신호(신호(WL)라고 하는 경우가 있음)에 의하여 트랜지스터(43)를 온 또는 오프로 전환한다. 커패시터(44)에는 고정 전위를 공급하는 배선(CSL)이 접속된다.
보정 회로(35)가 가지는 각 트랜지스터는 도 2의 (B)에 나타낸 바와 같이 접속된다. 구체적으로는 트랜지스터(33)의 소스 및 드레인 중 한쪽은 트랜지스터(31)의 게이트에 접속된다. 트랜지스터(33)의 소스 및 드레인 중 다른 쪽은 트랜지스터(34)의 소스 및 드레인 중 한쪽 및 트랜지스터(31)의 소스 및 드레인 중 한쪽에 접속된다. 트랜지스터(33)의 소스 및 드레인 중 한쪽은 트랜지스터(31)의 소스 및 드레인 중 다른 쪽에 접속된다. 트랜지스터(32)의 소스 및 드레인 중 다른 쪽은 배선(SL)에 접속된다. 트랜지스터(34)의 소스 및 드레인 중 다른 쪽은 글로벌 비트선(GBL)에 접속된다. 트랜지스터(32), 트랜지스터(33), 및 트랜지스터(34)는 게이트에 접속된 신호(RE), 신호(WE), 및 신호(MUX)의 제어에 따라 소스와 드레인 사이를 도통 상태 또는 비도통 상태로 전환하는 스위치로서 기능한다. 신호(RE), 신호(WE), 및 신호(MUX)는 각각 스위치로서 기능하는 트랜지스터를 온 또는 오프로 전환하기 위한 신호이고, 일례로서는 신호가 H 레벨로 온으로 하고, L 레벨로 오프로 할 수 있다.
트랜지스터(43)는 상술한 OS 트랜지스터이다. 또한 커패시터(44)는 전극이 되는 도전체 사이에 절연체를 끼운 구성을 가진다. 또한 전극을 구성하는 도전체로서는 금속 외에, 도전성을 부여한 반도체층 등을 사용할 수 있다. 또한 커패시터(44)의 배치에 대한 자세한 사항은 후술하지만, 트랜지스터(43)의 위쪽 또는 아래쪽으로 중첩되는 위치에 배치하는 구성 외에, 트랜지스터(43)를 구성하는 반도체층 또는 전극 등의 일부를 커패시터(44)의 한쪽 전극으로서 사용할 수 있다.
트랜지스터(31)는 로컬 비트선(LBL)의 전위에 따라 트랜지스터(31)의 소스와 드레인 사이에 전류를 흐르게 하는 기능을 가진다. 트랜지스터(31)의 게이트의 전위가 트랜지스터(31)의 문턱 전압을 초과함으로써 소스와 드레인 사이에 전류가 흐른다.
보정 회로(35)는 트랜지스터(31)의 소스와 드레인 사이에 흐르는 전류를 배선(SL)과 글로벌 비트선(GBL) 사이에서 흐르게 할지 여부를 제어하는 기능, 또는 글로벌 비트선(GBL)의 전위를 로컬 비트선(LBL)에 전달하는 기능을 가진다. 또는 트랜지스터(31)의 게이트의 전위를 트랜지스터(31)의 소스와 드레인 사이를 통하여 배선(SL)에 방전하는 기능을 가진다.
트랜지스터층(30)이 가지는 트랜지스터(31) 내지 트랜지스터(34)도 트랜지스터(43)와 마찬가지로 OS 트랜지스터로 구성되는 것이 바람직하다. OS 트랜지스터를 사용한 소자층(20)을 구성하는 트랜지스터층(30) 및 트랜지스터층(40)은 Si 트랜지스터를 가지는 실리콘 기판 위에 적층되어 배치될 수 있어, 용이하게 집적화할 수 있다.
도 3의 (A)는 반도체 장치(10)의 동작을 설명하기 위한 도면이다. 도 3의 (A)에 나타낸 바와 같이 반도체 장치(10)의 동작은, 데이터를 메모리 셀에 기록하기 위한 동작을 수행하는 기간(110), 데이터를 판독하기 위한 보정 동작을 수행하는 기간(120), 데이터를 판독하는 동작을 수행하는 기간(130)으로 크게 나눌 수 있다.
또한 반도체 장치(10)의 동작은 도 3의 (A)에 나타낸 순서에 한정되지 않는다. 본 발명의 일 형태에서는 보정 회로(35)가 가지는 각 트랜지스터를 오프로 함으로써 트랜지스터(31)의 게이트에 유지된 전위, 예를 들어 트랜지스터(31)의 문턱 전압에 상당하는 전위를 계속 유지할 수 있다. 그러므로 예를 들어 도 3의 (B)에 나타낸 바와 같이, 기간(120)과 기간(130) 사이에 문턱 전압을 유지한 채 동작을 정지하는 기간(140)을 설정하는 구성으로 할 수 있다. 또는 도 3의 (C)에 나타낸 바와 같이 예를 들어 기간(120)을 기간(120_1) 및 기간(120_2)과 같이 복수회 두고, 기간(140)과 반복하는 동작으로 함으로써, 트랜지스터(31)의 게이트에 유지된 전위, 예를 들어 트랜지스터(31)의 문턱 전압에 상당하는 전위의 리프레시 동작을 도모할 수 있다.
도 4의 (A), (B)는 기간(110), 즉 데이터 기록 동작을 설명하기 위한 흐름도 및 회로도이다.
데이터 기록 동작에서는 우선 도 4의 (A)에 나타낸 바와 같이, 신호(WE) 및 신호(MUX)를 H 레벨로 하고, 신호(WL) 및 신호(RE)를 L 레벨로 한다(동작(111)). 로컬 비트선(LBL)은 글로벌 비트선(GBL)에 전기적으로 접속된 상태가 된다. 로컬 비트선(LBL)은 글로벌 비트선(GBL)에 의하여 충전된다. 글로벌 비트선(GBL)은 메모리 셀(42)에 기록하는 데이터에 따른 전압으로 한다.
다음으로 도 4의 (A)에 나타낸 바와 같이, 신호(WL), 신호(WE), 및 신호(MUX)를 H 레벨로 하고, 신호(RE)를 L 레벨로 한다(동작(112)). 로컬 비트선(LBL)은 커패시터(44)에 전기적으로 접속된 상태가 된다. 커패시터(44)는 로컬 비트선(LBL)에 의하여 충전된다. 로컬 비트선(LBL)은 메모리 셀(42)에 기록되는 데이터에 따른 전압으로 한다. 또한 메모리 셀(42)에 데이터가 기록된다(동작(113)). 동작(113)의 모식적인 동작에 대해서는 도 4의 (B)에 나타내었다. 도 4의 (B)에 나타낸 파선 화살표는 메모리 셀(42)에 기록하는 데이터에 따른 전압(VDATA)을 나타낸다. 또한 도 4의 (B)에서 엑스 표시가 있는 트랜지스터 기호는 오프 상태를 나타내고, 엑스 표시가 없는 트랜지스터 기호는 온 상태를 나타낸다.
다음으로 도 4의 (A)에 나타낸 바와 같이, 신호(WE) 및 신호(MUX)를 H 레벨로 하고, 신호(WL), 신호(RE)를 L 레벨로 한다(동작(114)). 메모리 셀(42)의 커패시터(44)에서는 전압(VDATA)이 유지된다. 또한 도 4의 (A)에 나타낸 바와 같이, 신호(WE), 신호(MUX), 신호(WL), 및 신호(RE)를 L 레벨로 하고(동작(115)), 데이터 기록 동작이 완료된다. 또한 보정 동작으로 이행하는 경우, 동작(115)을 생략할 수도 있다.
도 5의 (A), (B), 도 6의 (A), (B), 및 도 7은 기간(120), 즉 보정 동작을 설명하기 위한 흐름도 및 회로도이다.
보정 동작에서는 우선 도 5의 (A)에 나타낸 바와 같이, 신호(WE) 및 신호(MUX)를 H 레벨로 하고, 신호(WL) 및 신호(RE)를 L 레벨로 한다(동작(121)). 로컬 비트선(LBL)은 글로벌 비트선(GBL)에 전기적으로 접속된 상태가 된다. 로컬 비트선(LBL)은 글로벌 비트선(GBL)에 의하여 충전된다. 글로벌 비트선(GBL)은 로컬 비트선(LBL)의 프리차지 전압(Vpre1)으로 한다. 또한 글로벌 비트선(GBL) 및 로컬 비트선(LBL)이 프리차지된다(동작(122): GBL, LBL 프리차지 동작). 동작(122)의 모식적인 동작에 대하여 도 5의 (B)에 나타내었다. 도 5의 (B)에 나타낸 파선 화살표는 글로벌 비트선(GBL) 및 로컬 비트선(LBL)에 기록하는 프리차지 전압(Vpre1)을 나타낸다. 또한 도 5의 (B)에서 엑스 표시가 있는 트랜지스터 기호는 오프 상태를 나타내고, 엑스 표시가 없는 트랜지스터 기호는 온 상태를 나타낸다.
다음으로 도 5의 (A)에 나타낸 바와 같이, 신호(WE) 및 신호(RE)를 H 레벨로 하고, 신호(WL) 및 신호(MUX)를 L 레벨로 한다(동작(123)). 로컬 비트선(LBL)은 트랜지스터(33), 트랜지스터(31), 및 트랜지스터(32)를 통하여 배선(SL)에 전기적으로 접속된 상태가 된다. 로컬 비트선(LBL)은 트랜지스터(33), 트랜지스터(31), 및 트랜지스터(32)를 통하여, 프리차지 전압(Vpre1)에 따른 전하가 방전된다. 또한 로컬 비트선(LBL)의 전위가, 트랜지스터(31)의 문턱 전압(Vth)으로 된 시점에서 방전이 정지되고, 문턱 전압(Vth)이 트랜지스터(31)의 게이트에 유지된다(동작(124): 문턱값 보정). 배선(SL)의 전위는 로컬 비트선(LBL)이 방전할 수 있는 전위로 하는 것이 바람직하다. 동작(124)의 모식적인 동작에 대하여 도 6의 (A)에 나타내었다. 도 6의 (A)에 나타낸 파선 화살표는 로컬 비트선(LBL)으로부터 배선(SL)을 향하여 방전에 의하여 흐르는 전류를 나타낸 것이다. 또한 도 6의 (A)에서 엑스 표시가 있는 트랜지스터 기호는 오프 상태를 나타내고, 엑스 표시가 없는 트랜지스터 기호는 온 상태를 나타낸다.
다음으로 도 5의 (A)에 나타낸 바와 같이, 신호(WE), 신호(RE), 신호(WL), 및 신호(MUX)를 L 레벨로 한다(동작(125)). 로컬 비트선(LBL)은 배선(SL)의 전위를 VSL로 하고, 트랜지스터(31)의 문턱 전압을 Vth로 하면 게이트와 소스 사이의 전압(Vgs)이 Vth가 된 상태(Vgs=Vth), 즉 (Vth+VSL)을 유지한 상태가 된다. 동작(125)의 모식적인 동작에 대해서는 도 6의 (B)에 나타내었다. 도 6의 (B)에서 엑스 표시가 있는 트랜지스터 기호는 오프 상태를 나타내고, 엑스 표시가 없는 트랜지스터 기호는 온 상태를 나타낸다.
또한 도 5의 (A)에 나타낸 동작의 흐름은 다른 구성으로 할 수도 있다. 예를 들어 도 7에 나타낸 바와 같은 동작으로 할 수 있다. 도 7에 나타낸 흐름은 배선(SL)의 전위를 동작마다 전환하는 점이 5의 (A)와 다르다. 구체적으로는 동작(121)에 대응하는 동작(121A), 및 동작(125)에 대응하는 동작(125A)에서는, 배선(SL)을 전위(VSL0)로 한다. 또한 동작(123)에 대응하는 동작(123A)에서는, 배선(SL)을 전위(VSL0)보다 큰 전위(VSL)로 한다. 상기 구성으로 함으로써, 로컬 비트선(LBL)의 전위가 작은 경우에도 배선(SL)에 전류를 흐르게 할 수 있다.
도 8의 (A), (B)는 기간(130), 즉 데이터 판독 동작을 설명하기 위한 흐름도 및 회로도이다.
데이터 판독 동작에서는 우선 도 8의 (A)에 나타낸 바와 같이 신호(WL)를 H 레벨로 하고, 신호(WE), 신호(MUX), 및 신호(RE)를 L 레벨로 한다(동작(131)). 상기 동작에 의하여 로컬 비트선(LBL)은 로컬 비트선(LBL)의 전압(VSL+Vth)과, 커패시터(44)의 전압(VDATA)이 전하 공유(charge sharing)(동작(132)), 즉 합쳐진 전하에 따른 전위(VDATA+Vth+VSL)가 된다.
다음으로 도 8의 (A)에 나타낸 바와 같이 신호(WL), 신호(RE), 및 신호(MUX)를 H 레벨로 하고, 신호(WE)를 L 레벨로 한다(동작(133)). 트랜지스터(31)는 게이트의 전위(VDATA+Vth+VSL)에 따라 전류(Idata)가 흐르는 상태가 된다. 글로벌 비트선(GBL)은 프리차지 전압(Vpre1)을 공급하고, 전기적으로 부유 상태(플로팅)로 한다. 글로벌 비트선(GBL)의 전위는 트랜지스터(31)를 흐르는 전류(Idata)에 따라 Vpre1에서 변동한다(동작(134)). 이 변동된 전압을 판독 전압(Vread)으로서 구동 회로로 판독한다(동작(135)). 동작(134)의 모식적인 동작에 대하여 도 8의 (B)에 나타내었다. 도 8의 (B)에서 엑스 표시가 있는 트랜지스터 기호는 오프 상태를 나타내고, 엑스 표시가 없는 트랜지스터 기호는 온 상태를 나타낸다.
도 9의 (A), (B)는 기간(140), 즉 정지 동작을 설명하기 위한 흐름도 및 회로도이다.
정지 동작에서는, 우선 도 9의 (A)에 나타낸 바와 같이 신호(WL), 신호(WE), 신호(MUX), 및 신호(RE)를 L 레벨로 한다(동작(141)). 상기 동작에 의하여 로컬 비트선(LBL)의 전압(VSL+Vth)과 커패시터(44)의 전압(VDATA)이 유지된다(동작(142)). 동작(142)의 모식적인 동작에 대하여 도 9의 (B)에 나타내었다. 도 9의 (B)에서 엑스 표시가 있는 트랜지스터 기호는 오프 상태를 나타내고, 엑스 표시가 없는 트랜지스터 기호는 온 상태를 나타낸다.
도 10의 (A)에서는 도 1에서 나타낸 소자층(20_1) 내지 소자층(20_M)을 실리콘 기판(50) 위에 배치한 반도체 장치(10)의 사시도를 나타내었다. 도 10의 (A)에서는 수직 방향(z축 방향)뿐만 아니라, 깊이 방향(x축 방향), 수평 방향(y축 방향)을 나타내었다.
도 10의 (A)에서는 트랜지스터층(41_1), 트랜지스터층(41_2)이 가지는 메모리 셀(42)을 점선으로 나타내었다.
도 10의 (A)에 나타낸 바와 같이 본 발명의 일 형태의 반도체 장치(10)는 OS 트랜지스터를 가지는 트랜지스터층(30), 트랜지스터층(40)을 적층하여 제공한다. 그러므로 같은 제조 공정을 반복적으로 사용하여 수직 방향으로 트랜지스터층을 제작할 수 있어 제조 비용의 저감을 도모할 수 있다. 또한 본 발명의 일 형태의 반도체 장치(10)는 메모리 셀(42)을 가지는 트랜지스터층(40)을 평면 방향이 아니라 수직 방향으로 적층하여 배치함으로써 메모리 밀도의 향상을 도모할 수 있고, 장치의 소형화를 도모할 수 있다.
또한 도 10의 (B)에서는 도 10의 (A)에 나타낸 소자층(20_1) 내지 소자층(20_M)이 가지는 각 구성을 생략하여 나타내고, 실리콘 기판(50)에 제공되는 각 회로를 나타낸 도면이다. 도 10의 (B)에서는 실리콘 기판(50)에서 Si 트랜지스터로 구성되는 컨트롤 로직 회로(61), 행 구동 회로(62), 열 구동 회로(63), 및 출력 회로(64)를 나타내었다. 컨트롤 로직 회로(61), 행 구동 회로(62), 열 구동 회로(63), 및 출력 회로(64)에 대해서는 실시형태 4에서 자세히 설명한다.
또한 도 11은 도 10의 (A)에 나타낸 반도체 장치(10)의 트랜지스터층(30), 트랜지스터층(41_1), 트랜지스터층(41_2)을 발췌하여 나타낸 도면에 상당한다. 도 11에서는 트랜지스터층(41_1), 트랜지스터층(41_2)에서의 메모리 셀이 가지는 트랜지스터(43) 및 커패시터(44), 로컬 비트선(LBL), 그리고 워드선(WL)을 나타내었다. 도 11에서 로컬 비트선(LBL)은 시인성을 높이기 위하여 파선으로 나타내었다. 또한 도 11에서는 z축 방향에서 각 트랜지스터층을 관통하여 제공되는 글로벌 비트선(GBL)을 나타내었다. 상술한 바와 같이 글로벌 비트선(GBL)은 시인성을 높이기 위하여 다른 선에 비하여 굵은 선으로 나타내었다.
도 11에 나타낸 바와 같이 반도체 장치(10)에서 메모리 셀이 가지는 트랜지스터(43)에 접속되는 로컬 비트선(LBL), 트랜지스터층(30)의 보정 회로 및 실리콘 기판(50)에 접속되는 글로벌 비트선(GBL)은 z축 방향, 즉 실리콘 기판(50)에 수직 방향으로 제공된다. 상기 구성으로 함으로써 각 메모리 셀에 접속되는 로컬 비트선(LBL)을 짧게 할 수 있다. 그러므로 로컬 비트선(LBL)의 기생 용량을 크게 삭감할 수 있어, 메모리 셀에 유지하는 데이터 신호를 다치화하여도 전위를 판독할 수 있다. 또한 본 발명의 일 형태는 메모리 셀에 유지된 데이터를 전류로서 판독할 수 있기 때문에 다치화하여도 데이터를 용이하게 판독할 수 있다.
도 12의 (A), (B)에서는 도 2의 (B)에 나타낸 트랜지스터(31) 및 보정 회로(35)의 변형예를 설명하기 위한 회로도를 나타내었다. 도 2의 (B)에서 각 트랜지스터는 백 게이트 전극이 없는 톱 게이트 구조 또는 보텀 게이트 구조의 트랜지스터로서 나타내었지만, 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들어 도 12의 (A)에 나타낸 바와 같이, 백 게이트 전극선(BGL)에 접속된 백 게이트 전극을 가지는 트랜지스터층(30A)으로 하여도 좋다. 도 12의 (A)의 구성으로 함으로써, 각 트랜지스터의 문턱 전압 등의 전기 특성을 외부에서 제어하기 쉽게 할 수 있다.
또는 도 12의 (B)에 나타낸 바와 같이 게이트 전극에 접속된 백 게이트 전극을 가지는 트랜지스터층(30B)으로 하여도 좋다. 도 12의 (B)의 구성으로 함으로써 각 트랜지스터를 흐르는 전류량을 늘릴 수 있다.
도 1의 반도체 장치(10)는 1종류의 메모리 셀을 가지는 것으로 하여 설명하였지만, 2종류 이상의 메모리 셀을 가져도 좋다. 도 13의 (A)에는 반도체 장치(10)의 변형예에 상당하는 반도체 장치(10A)의 블록도를 나타내었다.
반도체 장치(10A)는 트랜지스터층(20)과 트랜지스터층(30) 사이에 다른 회로 구성의 메모리 셀을 가지는 트랜지스터층(90)이 제공되는 점이 반도체 장치(10)와 다르다.
도 13의 (B)는 트랜지스터층(90)이 가지는 메모리 셀의 구성예를 나타낸 회로도이다. 메모리 셀(91)은 트랜지스터(92)와, 트랜지스터(93)와, 커패시터(94)를 가진다.
트랜지스터(92)의 소스 및 드레인 중 한쪽은 트랜지스터(93)의 게이트와 접속되어 있다. 트랜지스터(93)의 게이트는 커패시터(94)의 한쪽 전극과 접속되어 있다. 트랜지스터(92)의 소스 및 드레인 중 다른 쪽, 및 트랜지스터(92)의 소스 및 드레인 중 한쪽은 배선(BL2)과 접속되어 있다. 트랜지스터(93)의 소스 및 드레인 중 다른 쪽은 배선(SL2)과 접속되어 있다. 커패시터(94)의 다른 쪽 전극은 배선(CAL)과 전기적으로 접속되어 있다. 여기서 트랜지스터(92)의 소스 및 드레인 중 한쪽과, 트랜지스터(93)의 게이트와, 커패시터(94)의 한쪽 전극이 접속되는 노드를 노드(N)로 한다.
배선(CAL)은 커패시터(94)의 다른 쪽 전극에 소정의 전위를 인가하기 위한 배선으로서의 기능을 가진다. 메모리 셀(91)에서 데이터를 판독할 때의 배선(CAL)의 전위와, 메모리 셀(91)에 데이터를 기록할 때 및 메모리 셀(91)에 데이터를 유지하는 동안의 배선(CAL)의 전위를 상이하게 한다. 이에 의하여, 메모리 셀(91)에서 데이터를 판독할 때의 트랜지스터(93)의 외견상 문턱 전압과, 메모리 셀(91)에 데이터를 기록할 때 및 메모리 셀(91)에 데이터를 유지하는 동안의 트랜지스터(93)의 외견상 문턱 전압을 상이하게 할 수 있다.
메모리 셀(91)이 도 13의 (B)에 나타낸 구성을 가지는 경우, 메모리 셀(91)에 데이터를 기록할 때 및 메모리 셀(91)에 데이터를 유지하는 동안은 메모리 셀(91)에 기록된 데이터에 상관없이 배선(SL2)과 배선(BL2) 사이에 전류가 흐르지 않는다. 한편으로 메모리 셀(91)에서 데이터를 판독할 때는 배선(SL2)과 배선(BL2) 사이에, 메모리 셀(91)에 유지된 데이터에 대응하는 전류가 흐른다.
트랜지스터(92), 트랜지스터(93)는 OS 트랜지스터로 하는 것이 바람직하다. 상술한 바와 같이, OS 트랜지스터는 오프 전류가 매우 낮다. 따라서 메모리 셀(91)에 기록된 데이터에 대응하는 전하를 노드(N)에 장시간 유지시킬 수 있다. 즉, 메모리 셀(91)에 한 번 기록된 데이터를 장시간 유지할 수 있다. 그러므로 데이터 리프레시의 빈도를 낮추고, 본 발명의 일 형태의 반도체 장치의 소비 전력을 저감할 수 있다.
도 13의 (B)에 나타낸 구성의 메모리 셀(91)은 OS 트랜지스터를 메모리에 사용한 NOSRAM(Nonvolatile Oxide Semiconductor RAM)이라고 부를 수 있다. NOSRAM은 비파괴 판독이 가능하다는 특징을 가진다. 한편으로 상술한 DOSRAM은 유지된 데이터를 판독할 때는 파괴 판독을 수행한다.
반도체 장치(10A)는 메모리 셀(91)을 가짐으로써 판독 빈도가 높은 데이터를 DOSRAM에서 NOSRAM으로 옮겨 기록할 수 있다. 상술한 바와 같이, NOSRAM은 비파괴 판독이 가능하므로, 데이터 리프레시의 빈도를 낮출 수 있다. 따라서 본 발명의 일 형태의 반도체 장치의 소비 전력을 저감할 수 있다. 또한 도 13의 (B)에 나타낸 트랜지스터(92) 및 트랜지스터(93)에서는 하나의 게이트를 가지는 트랜지스터를 예시하지만 이에 한정되지 않는다. 예를 들어, 트랜지스터(92) 및 트랜지스터(93) 중 어느 한쪽 또는 양쪽은 2개의 게이트를 가지는 트랜지스터(프런트 게이트와 상기 프런트 게이트와 대향하는 백 게이트를 가지는 트랜지스터)로 하여도 좋다.
도 14의 (A), (B)에서는 도 1에 나타낸 반도체 장치(10)의 변형예를 설명하기 위한 모식도를 나타내었다.
도 14의 (A)는 도 1에 나타낸 반도체 장치(10)에서의 소자층(20_1) 내지 소자층(20_M)에서 트랜지스터층(40)을 트랜지스터층(30)의 아래층에 배치한 반도체 장치(10B)이다. 도 14의 (A)에 나타낸 반도체 장치(10B)는 트랜지스터층(30)의 아래층에서 트랜지스터층(49_1) 내지 트랜지스터층(49_k)을 가지는 트랜지스터층(49)을 가진다. 상기 구성에서도 판독용 트랜지스터의 문턱 전압의 보정을 수행하는 동작이 가능하다.
도 14의 (B)는 도 1에 나타낸 반도체 장치(10)에서의 소자층(20_1) 내지 소자층(20_M)에서 트랜지스터층(40)에 더하여 도 14의 (A)에서 설명한 트랜지스터층(49)을 추가한 반도체 장치(10C)이다. 상기 구성에서도 판독용 트랜지스터의 문턱 전압을 보정하는 동작이 가능하다.
도 15의 (A), (B)에는 도 2의 (B) 등에서 설명한 메모리 셀(42)에 대응하는 회로도, 및 상기 회로도에 대응하는 회로 블록을 설명하는 도면을 나타내었다. 도 15의 (A), (B)에 나타낸 바와 같이, 메모리 셀(42)은 도면 등에서 블록으로서 나타내어지는 경우가 있다.
또한 도 15의 (C), (D)에는 도 2의 (B) 등에서 설명한 트랜지스터(31) 및 보정 회로(35)를 가지는 트랜지스터층(30)에 대응하는 회로도, 및 상기 회로도에 대응하는 회로 블록을 설명하는 도면을 나타내었다. 도 15의 (C), (D)에 나타낸 바와 같이, 트랜지스터(31) 및 보정 회로(35)를 가지는 트랜지스터층(30)은 도면 등에서 회로(36)의 블록으로서 나타내어지는 경우가 있다.
또한 도 16의 (A)에는, 실리콘 기판(50)에 Si 트랜지스터로 구성되는 메모리 셀에 대한 데이터의 기록 및 판독을 제어하기 위한 제어 회로(51)의 회로 구성예를 나타내었다. 제어 회로(51)에서 스위치 회로(52), 프리차지 회로(53), 프리차지 회로(54), 감지 증폭기(55), 제어 회로(51)에 접속되는 글로벌 비트선(SA_GBL), 글로벌 비트선(SA_GBLB), 비트선(BL), 비트선(BLB)을 나타내었다.
도 16의 (A)에 나타낸 바와 같이 스위치 회로(52)는 예를 들어 n채널형 트랜지스터(52_1), n채널형 트랜지스터(52_2)를 가진다. 트랜지스터(52_1), 트랜지스터(52_2)는 신호(CSEL)에 따라 글로벌 비트선(SA_GBL), 글로벌 비트선(SA_GBLB)의 배선쌍과 비트선(BL), 비트선(BLB)의 배선쌍의 도통 상태를 전환한다.
도 16의 (A)에 나타낸 바와 같이 프리차지 회로(53)는 n채널형 트랜지스터(53_1) 내지 n채널형 트랜지스터(53_3)로 구성된다. 프리차지 회로(53)는 신호(EQ)에 따라 비트선(BL)과 비트선(BLB) 사이의 전위(VDD/2)에 상당하는 중간 전위(VPRE)에 프리차지하기 위한 회로이다.
도 16의 (A)에 나타낸 바와 같이 프리차지 회로(54)는 p채널형 트랜지스터(54_1) 내지 p채널형 트랜지스터(54_3)로 구성된다. 프리차지 회로(54)는 신호(EQB)에 따라 비트선(BL)과 비트선(BLB) 사이의 전위(VDD/2)에 상당하는 중간 전위(VPRE)에 프리차지하기 위한 회로이다.
도 16의 (A)에 나타낸 바와 같이 감지 증폭기(55)는 배선(SAP) 또는 배선(SAN)에 접속된, p채널형 트랜지스터(55_1), p채널형 트랜지스터(55_2), n채널형 트랜지스터(55_3), 및 n채널형 트랜지스터(55_4)로 구성된다. 배선(SAP) 또는 배선(SAN)은 VDD 또는 VSS를 공급하는 기능을 가지는 배선이다. 트랜지스터(55_1) 내지 트랜지스터(55_4)는 인버터 루프를 구성하는 트랜지스터이다.
또한 도 16의 (B)에는 도 16의 (A) 등에서 설명한 제어 회로(51)에 대응하는 회로 블록을 설명하는 도면을 나타내었다. 도 16의 (B)에 나타낸 바와 같이 제어 회로(51)는 도면 등에서 블록으로서 나타내어지는 경우가 있다.
도 17은 도 1의 반도체 장치(10)의 동작예를 설명하기 위한 회로도이다. 도 17에서는 도 15의 (A) 내지 (D), 및 도 16의 (A), (B)에서 설명한 회로 블록을 사용하였다.
도 17에 나타낸 바와 같이 트랜지스터층(41_k)을 포함하는 트랜지스터층(40)은 복수의 메모리 셀(42)을 가진다. 메모리 셀은 짝이 되는 로컬 비트선(LBL) 및 로컬 비트선(LBL_pre)에 접속된다. 로컬 비트선(LBL)에 접속되는 메모리 셀(42)은 데이터가 기록 또는 판독되는 메모리 셀이다. 로컬 비트선(LBL_pre)은 프리차지되는 로컬 비트선이고, 상기 로컬 비트선(LBL_pre)에 접속되는 메모리 셀에서는 데이터를 계속 유지한다.
로컬 비트선(LBL)은 회로(36)를 통하여 글로벌 비트선(GBL)에 전기적으로 접속된다. 로컬 비트선(LBL_pre)은 회로(36_pre)를 통하여 글로벌 비트선(GBLB)에 전기적으로 접속된다.
트랜지스터(97)는 글로벌 비트선(GBL)과 글로벌 비트선(GBLB) 사이의 도통 상태를 전환하기 위한 스위치로서 기능한다. 트랜지스터(97)는 신호(SW0)로 온 또는 오프가 전환된다.
트랜지스터(98)는 글로벌 비트선(GBL)과 제어 회로(51) 측에 있는 글로벌 비트선(SA_GBL) 사이의 도통 상태를 전환하기 위한 스위치로서 기능한다. 트랜지스터(98)는 신호(SW1)로 온 또는 오프가 전환된다.
트랜지스터(99)는 글로벌 비트선(GBLB)과 제어 회로(51) 측에 있는 글로벌 비트선(SA_GBLB) 사이의 도통 상태를 전환하기 위한 스위치로서 기능한다. 트랜지스터(99)는 신호(SW2)로 온 또는 오프가 전환된다.
또한 도 18에서는 도 17에 나타낸 회로도의 동작을 설명하기 위한 타이밍 차트를 나타내었다. 또한 도 18의 타이밍 차트에서는 글로벌 비트선(SA_GBL), 글로벌 비트선(SA_GBLB)의 배선쌍, 글로벌 비트선(GBL), 글로벌 비트선(GBLB)의 배선쌍에 대하여, 데이터가 H 레벨인 경우(data=H)와, 데이터가 L 레벨인 경우(data=L)로 나누어 나타내었다.
도 18에 나타낸 타이밍 차트에서 시각 T11 내지 시각 T13은 데이터 기록의 기간에 상당한다. 즉, 도 4의 (A)에서 설명한 동작을 수행하는 기간에 상당한다. 시각 T13 내지 시각 T16은 보정 기간에 상당한다. 즉, 도 5의 (A)에서 설명한 동작을 수행하는 기간에 상당한다. 시각 T16 내지 시각 T18은 데이터 판독의 기간에 상당한다. 즉, 도 8의 (A)에서 설명한 동작을 수행하는 기간에 상당한다. 또한 신호(CSEL)는 시각 T11 내지 T20에서 H 레벨로 한다.
시각 T11에서는 신호(MUX), 신호(WE)를 H 레벨로 한다. 신호(SW1), 신호(SW2)는 H 레벨로 하고, 신호(SW0)는 L 레벨로 한다. 그 후 배선(SAP), 배선(SAN)에 전원 전압(VDD), 전원 전압(VSS)을 공급함으로써 글로벌 비트선(SA_GBL) 및 글로벌 비트선(SA_GBLB)의 배선쌍 중 한쪽, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍 중 한쪽이 충전된다. 로컬 비트선(LBL)의 전위가 상승한다. 워드선(WL)의 전위를 H 레벨로 하여 로컬 비트선(LBL)에 공급된 전위(도 18의 경우에는 H 레벨)를 메모리 셀(42)에 기록한다.
시각 T12에서는 워드선(WL)의 전위를 L 레벨로 한다. 메모리 셀(42)에 데이터가 유지된다.
시각 T13에서는 배선(SAP), 배선(SAN)을 모두 VDD로 하고, 신호(EQ), 신호(EQB)를 반전시켜, 글로벌 비트선(SA_GBL) 및 글로벌 비트선(SA_GBLB)의 배선쌍, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍을 모두 H 레벨로 한다. 로컬 비트선(LBL_pre)이 H 레벨의 전위에 프리차지된다. 그 후 신호(MUX)를 L 레벨로 한다. 아울러 신호(WE)를 로 레벨로 하여도 좋다.
시각 T14에서는 신호(RE), 신호(WE)를 H 레벨로 한다. 로컬 비트선(LBL)의 전위 및 로컬 비트선(LBL_pre)의 전위는 트랜지스터(31)를 통한 방전에 의하여 하강한다. 트랜지스터(31)의 게이트와 소스 사이의 전압이 트랜지스터(31)의 문턱 전압이 된 시점에서 이 방전은 정지된다.
시각 T15에서는, 신호(WE) 및 신호(RE)를 모두 L 레벨로 한다. 로컬 비트선(LBL) 및 로컬 비트선(LBL_pre)에는 트랜지스터(31)의 문턱 전압에 따른 전위가 유지된다. 신호(EQ), 신호(EQB)는 다시 반전시켜, 프리차지를 정지한다. 즉, 글로벌 비트선(SA_GBL) 및 글로벌 비트선(SA_GBLB)의 배선쌍, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍은 전기적으로 부유 상태, 플로팅 상태가 된다.
시각 T16에서는 워드선(WL)을 H 레벨로 하고, 전하 공유를 수행한다. 로컬 비트선(LBL)의 전위가 메모리 셀(42)에 기록한 데이터에 따라 변화된다. H 레벨의 데이터를 메모리 셀(42)에 기록한 경우, 로컬 비트선(LBL)의 전위가 상승되고, L 레벨의 데이터를 메모리 셀(42)에 기록한 경우, 로컬 비트선(LBL)의 전위가 하강된다. 한편으로 로컬 비트선(LBL_pre)에서는 워드선(WL)의 동작에 의한 전하 공유를 수행하지 않으므로 전위가 변화되지 않는다.
시각 T17에서는 신호(RE), 신호(MUX)를 H 레벨로 함으로써, 로컬 비트선(LBL)과 로컬 비트선(LBL_pre)의 전위에 따라, 회로(36)가 가지는 트랜지스터(31)와, 회로(36_pre)가 가지는 트랜지스터(31)에 전류가 흐른다. 로컬 비트선(LBL)과 로컬 비트선(LBL_pre)의 전위가 상이하므로, 회로(36)가 가지는 트랜지스터(31)와, 회로(36_pre)가 가지는 트랜지스터(31)에서 흐르는 전류에 차이가 난다. 이 전류의 차이는 전하 공유에 의하여 변화되는 로컬 비트선(LBL)의 전위, 즉 메모리 셀(42)에서 판독되는 데이터에 따른 것이다. 그러므로 도 18에 나타낸 바와 같이 메모리 셀(42)의 데이터는 글로벌 비트선(SA_GBL), 글로벌 비트선(SA_GBLB)의 배선쌍, 글로벌 비트선(GBL), 글로벌 비트선(GBLB)의 배선쌍의 전위의 변화량으로 변환할 수 있다.
시각 T18에서는 신호(RE)를 L 레벨로 한다. 또한 배선(SAP), 배선(SAN)에 전원 전압(VDD), 전원 전압(VSS)을 공급함으로써 감지 증폭기(55)를 동작시킨다. 감지 증폭기(55)가 동작함으로써, 글로벌 비트선(SA_GBL) 및 글로벌 비트선(SA_GBLB)의 배선쌍, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍의 전위가 확정된다.
시각 T19에서는 신호(SW0)를 L 레벨로 하고, 신호(SW1)를 H 레벨로 하고, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍의 전위를, 판독된 데이터에 따라 전환한다. 구체적으로는 데이터가 H 레벨인 경우, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍의 전위가 모두 H 레벨로 전환된다. 또한 데이터가 L 레벨인 경우, 글로벌 비트선(GBL) 및 글로벌 비트선(GBLB)의 배선쌍의 전위가 모두 L 레벨로 전환된다. 이 상태로 워드선(WL)을 H 레벨로 함으로써 판독된 데이터의 논리에 따른 전압을 다시 메모리 셀(42)에 되돌려 기록할 수 있다.
시각 T20에서는, 신호(MUX), 신호(WL), 신호(WE)를 L 레벨로 한다. 메모리 셀(42)에서는 판독한 데이터의 논리에 따른 데이터를 리프레시할 수 있다.
또한 본 발명의 일 형태의 반도체 장치(10)는 메모리 셀(42)을 가지는 트랜지스터층(41_1) 내지 트랜지스터층(41_k)을 적층하는 구성을 가진다. 상기 구성은 로컬 비트선(LBL)을 짧게 하고, 메모리 셀(42)의 커패시터(44)의 용량을 작게 할 수 있다. 한편으로 메모리 셀(42)에서는 트랜지스터(43)의 게이트와 소스 및 드레인 중 한쪽 사이의 기생 용량에 기인하여 전위의 변동이 발생될 우려가 있다.
도 19의 (A)에는, 메모리 셀(42)이 가지는 트랜지스터(43) 및 커패시터(44), 및 로컬 비트선(LBL)을 발췌한 회로도를 나타내었다. 도 19의 (A)에서 트랜지스터(43)의 게이트와 소스 및 드레인 중 한쪽 사이의 기생 용량을 용량(Ctd), 용량(Cts)으로서 나타내었다.
워드선(WL)의 전위의 변동에 따라, 전기적으로 부유 상태인 로컬 비트선(LBL)의 전위는 용량(Ctd), 용량(Cts)의 용량 결합에 따라 변동한다. 이와 같은 용량 결합에 따른 전위의 변동은 특히 로컬 비트선(LBL)을 짧게 하고, 메모리 셀(42)의 커패시터(44)의 용량을 작게 한 경우에 커진다.
도 19의 (B)에는, 이 용량 결합에 따른 전위의 변동을 설명하기 위한 파형의 모식도를 나타내었다. 도 19의 (B)에서는, 도 18에서 나타낸 타이밍 차트의 기간 T16 내지 T17에서의 워드선(WL)의 전위의 변화에 따른, 로컬 비트선(LBL)의 전위 및 로컬 비트선(LBL_pre)의 전위의 변동을 나타내었다. 로컬 비트선(LBL)의 전위의 변동은 메모리 셀(42)에 기록되는 데이터가 H 레벨인 경우(data=H)와, L 레벨인 경우(data=L)로 나누어 따로 나타내었다.
상술한 바와 같이, 본 발명의 일 형태에 따르면 로컬 비트선(LBL)을 짧게 하고, 메모리 셀(42)의 커패시터(44)의 용량을 작게 할 수 있으므로 로컬 비트선(LBL)의 기생 용량 및 커패시터(44)의 용량을 작게 할 수 있다. 그러므로 워드선(WL)의 전위의 변동에 비하여 로컬 비트선(LBL)의 전위의 변동이 급격하게 나타난다. 구체적으로는, 시각 T16에서의 전하 공유에서 로컬 비트선(LBL)의 전위의 변동은, 워드선(WL)의 전위의 변동에 비하여 급격하게 나타난다(시각 T16_2). 전하 공유 중에서는 로컬 비트선(LBL) 및 커패시터(44)는 모두 전기적으로 부유 상태이기 때문에 데이터가 H레빌 및 L레빌인 경우에, 워드선(WL)의 전위의 상승에 따라 비트선(LBL)의 전위가 상승한다. 한편으로 워드선(WL)의 전위에 변화가 없는 로컬 비트선(LBL_pre)의 전위에 변동이 발생하지 않는다.
워드선(WL)의 전위의 상승에 따른, 로컬 비트선(LBL)의 전위의 상승에 의하여 시각 T17에서 로컬 비트선(LBL)과 로컬 비트선(LBL_pre)의 전위의 대소 관계가 반전되고, 이는 예를 들어 로컬 비트선(LBL)의 L 레벨의 전위를 판독할 경우에 로컬 비트선(LBL_pre)의 전위를 초과하여 상승된다는 불량을 초래한다.
그러므로 시각 T17에서 워드선(WL)은 H 레벨에서 L 레벨로 전환하는 구성으로 하는 것이 바람직하다. 바꿔 말하면, 트랜지스터(43)는 트랜지스터(31)에 전류를 흐르게 하여 트랜지스터(31)에 전류를 흐르게 하여 데이터 판독을 위한 트랜지스터(34)를 도통 상태로 하는 기간에서 비도통 상태로 하는 것이 바람직하다. 도 19의 (C)에는 시각 T17에서 워드선(WL)의 전위를 H 레벨에서 L 레벨로 전환하였을 때의 로컬 비트선(LBL)의 전위의 변동을 설명하기 위한 파형의 모식도를 나타내었다.
도 19의 (C)에서 시각 T16 내지 T16_2를 지난 워드선(WL)의 전위의 변화, 및 로컬 비트선(LBL)의 전위 및 로컬 비트선(LBL_pre)의 전위의 변동은 도 19의 (B)와 마찬가지이다. 시각 T17에서 워드선(WL)의 전위를 H 레벨에서 L 레벨로 전환한다. 시각 T17에서 로컬 비트선(LBL) 및 커패시터(44)는 모두 전기적으로 부유 상태이기 때문에, 데이터가 H 레벨인 경우이든 L 레벨인 경우이든 워드선(WL)의 전위의 하강에 따라 로컬 비트선(LBL)의 전위가 하강된다. 한편으로 워드선(WL)의 전위에 변화가 없는, 로컬 비트선(LBL_pre)의 전위에는 변동이 발생하지 않는다. 이와 같이 워드선(WL)의 전위를 시각 T17에서 반전시킴으로써 로컬 비트선(LBL)과 로컬 비트선(LBL_pre)의 전위의 대소 관계의 반전을 방지할 수 있다.
도 19의 (C)의 워드선(WL)의 동작을 도 18에 적용함으로써, 도 20의 타이밍 차트의 동작으로 할 수 있다.
본 발명의 일 형태에서의 메모리 셀 및 보정 회로를 가지는 트랜지스터층에서는 데이터를 판독용 트랜지스터의 문턱 전압이 보정된 신호로서 판독할 수 있는 구성으로 한다. 상기 구성으로 함으로써 메모리 셀에서 구동 회로에 판독되는 데이터의 신뢰성을 향상시킬 수 있다. 또한 본 발명의 일 형태에서의 반도체 장치에서는 짝이 되는 글로벌 비트선 사이에 스위치를 복수로 배치함으로써, 메모리 셀에서 판독되는 데이터의 논리로 메모리 셀에 데이터를 되돌려 기록할 수 있다.
(실시형태 2)
이하에서는, 본 발명의 일 형태에 따른 기억 장치로서 기능하는 반도체 장치의 일례에 대하여 설명한다.
도 21은 반도체 기판(311)에 제공된 회로를 가지는 소자층(411) 위에, 메모리 유닛(470)(메모리 유닛(470_1) 내지 메모리 유닛(470_m): m은 2 이상의 자연수)이 적층되어 제공된 반도체 장치의 예를 나타낸 도면이다. 도 21에서는 소자층(411)과, 소자층(411) 위에 메모리 유닛(470)이 복수로 적층되고, 복수의 메모리 유닛(470)에는 각각에 대응하는 트랜지스터층(413)(트랜지스터층(413_1) 내지 트랜지스터층(413_m))과, 각 트랜지스터층(413) 위의 복수의 메모리 디바이스층(415)(메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_n: n은 2 이상의 자연수))이 제공되는 예를 나타내었다. 또한 각 메모리 유닛(470)에서 트랜지스터층(413) 위에 메모리 디바이스층(415)이 제공되는 예를 나타내었지만, 본 실시형태에서는 이에 한정되지 않는다. 복수의 메모리 디바이스층(415) 위에 트랜지스터층(413)을 제공하여도 좋고, 트랜지스터층(413)의 위아래에 메모리 디바이스층(415)이 제공되어도 좋다.
소자층(411)은 반도체 기판(311)에 제공된 트랜지스터(300)를 가지고, 반도체 장치의 회로(주변 회로라고 부르는 경우가 있음)로서 기능할 수 있다. 회로의 예로서는 열 드라이버, 행 드라이버, 열 디코더, 행 디코더, 감지 증폭기, 프리차지 회로, 증폭 회로, 워드선 드라이버 회로, 출력 회로, 컨트롤 로직 회로 등을 들 수 있다.
트랜지스터층(413)은 트랜지스터(200T)를 가지고, 각 메모리 유닛(470)을 제어하는 회로로서 기능할 수 있다. 메모리 디바이스층(415)은 메모리 디바이스(420)를 가진다. 본 실시형태에 나타낸 메모리 디바이스(420)는 트랜지스터(200M)와 용량 소자(292)를 가진다.
또한 상기 m의 값에 대해서는 특별히 제한되지 않지만, 2 이상 100 이하, 바람직하게는 2 이상 50 이하, 더 바람직하게는 2 이상 10 이하이다. 또한 상기 n의 값에 대해서는 특별히 제한되지 않지만, 2 이상 100 이하, 바람직하게는 2 이상 50 이하, 더 바람직하게는 2 이상 10 이하이다. 또한 상기 m과 n의 곱은 4 이상 256 이하, 바람직하게는 4 이상 128 이하, 더 바람직하게는 4 이상 64 이하이다.
또한 도 21은 메모리 유닛에 포함되는 트랜지스터(200T), 및 트랜지스터(200M)의 채널 길이 방향의 단면도를 나타내었다.
도 21에 나타낸 바와 같이, 반도체 기판(311)에 트랜지스터(300)가 제공되고, 트랜지스터(300) 위에는 메모리 유닛(470)이 가지는 트랜지스터층(413)과 메모리 디바이스층(415)이 제공되고, 하나의 메모리 유닛(470) 내에서 트랜지스터층(413)이 가지는 트랜지스터(200T)와, 메모리 디바이스층(415)이 가지는 메모리 디바이스(420)는 복수의 도전체(424)에 의하여 전기적으로 접속되고, 트랜지스터(300)와, 각 메모리 유닛(470)에서의 트랜지스터층(413)이 가지는 트랜지스터(200T)는 도전체(426)에 의하여 전기적으로 접속된다. 또한 도전체(426)는 트랜지스터(200T)의 소스, 드레인, 게이트 중 어느 하나에 전기적으로 접속되는 도전체(428)를 통하여 트랜지스터(200T)에 전기적으로 접속되는 것이 바람직하다. 도전체(424)는 메모리 디바이스층(415)의 각 층에 제공되는 것이 바람직하다. 또한 도전체(426)는 트랜지스터층(413) 및 메모리 디바이스층(415)의 각 층에 제공되는 것이 바람직하다.
또한 자세한 사항은 후술하지만, 도전체(424)의 측면 및 도전체(426)의 측면에는 물 또는 수소 등의 불순물이나 산소의 투과를 억제하는 절연체를 제공하는 것이 바람직하다. 이와 같은 절연체로서 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등을 사용하면 좋다.
메모리 디바이스(420)는 트랜지스터(200M)와 용량 소자(292)를 가지고, 트랜지스터(200M)는 트랜지스터층(413)이 가지는 트랜지스터(200T)와 같은 구조로 할 수 있다. 또한 트랜지스터(200T)와 트랜지스터(200M)를 통틀어 트랜지스터(200)라고 하는 경우가 있다.
여기서, 트랜지스터(200)에는 채널이 형성되는 영역(이하, 채널 형성 영역이라고도 함)을 포함하는 반도체에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
산화물 반도체로서 예를 들어 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 또한 산화물 반도체로서 산화 인듐, In-Ga 산화물, In-Zn 산화물을 사용하여도 좋다. 또한 인듐의 비율이 높은 조성의 산화물 반도체로 함으로써, 트랜지스터의 온 전류 또는 전계 효과 이동도 등을 높일 수 있다.
채널 형성 영역에 산화물 반도체를 사용한 트랜지스터(200)는 비도통 상태에서 누설 전류가 매우 작기 때문에 저소비 전력의 반도체 장치를 제공할 수 있다. 또한 산화물 반도체는 스퍼터링법 등을 사용하여 성막할 수 있기 때문에, 고집적형 반도체 장치를 구성하는 트랜지스터(200)에 사용할 수 있다.
한편으로 산화물 반도체를 사용한 트랜지스터는 산화물 반도체 내의 불순물 및 산소 결손(VO: oxygen vacancy라고도 함)으로 인하여 그 전기 특성이 변동되므로, 노멀리 온 특성(게이트 전극에 전압을 인가하지 않아도 채널이 존재하고, 트랜지스터에 전류가 흐르는 특성)이 되기 쉽다.
그래서, 불순물 농도 및 결함 준위 밀도가 저감된 산화물 반도체를 사용하는 것이 좋다. 또한 본 명세서 등에서 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
따라서 산화물 반도체 내의 불순물 농도는 가능한 한 저감되어 있는 것이 바람직하다. 또한 산화물 반도체 내의 불순물로서는 예를 들어 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
특히, 산화물 반도체에 포함되는 불순물로서의 수소는 산화물 반도체 내에 산소 결손을 형성하는 경우가 있다. 또한 산소 결손에 수소가 들어간 결함(이하, VOH라고 하는 경우가 있음)은 캐리어가 되는 전자를 생성하는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 반응하여, 캐리어가 되는 전자가 생성되는 경우가 있다.
따라서 수소가 많이 포함되어 있는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 또한 산화물 반도체 내의 수소는 열, 전계 등의 스트레스로 인하여 움직이기 쉽기 때문에, 산화물 반도체에 많은 수소가 포함되면 트랜지스터의 신뢰성이 악화될 우려도 있다.
따라서 트랜지스터(200)에 사용되는 산화물 반도체는 수소 등의 불순물 및 산소 결손이 저감된 고순도 진성인 산화물 반도체를 사용하는 것이 바람직하다.
<밀봉 구조>
따라서 외부로부터 불순물이 혼입되는 것을 억제하기 위하여, 불순물의 확산을 억제하는 재료(이하, 불순물에 대한 배리어성 재료라고도 함)를 사용하여 트랜지스터(200)를 밀봉하는 것이 좋다.
또한 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는, 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
예를 들어 수소 및 산소의 확산을 억제하는 기능을 가지는 재료로서 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물, 질화 실리콘, 또는 질화산화 실리콘 등이 있다. 특히, 질화 실리콘 또는 질화산화 실리콘은 수소에 대한 배리어성이 높기 때문에, 밀봉하는 재질로서 사용하는 것이 바람직하다.
또한 예를 들어 수소를 포획 및 고착하는 기능을 가지는 재료로서 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물이 있다.
트랜지스터(300)와 트랜지스터(200) 사이에는 배리어성을 가지는 층으로서 절연체(211), 절연체(212), 및 절연체(214)가 제공되는 것이 바람직하다. 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나에 수소 등의 불순물의 확산이나 투과를 억제하는 재료를 사용함으로써, 반도체 기판(311), 트랜지스터(300) 등에 포함되는 수소나 물 등의 불순물이 트랜지스터(200)로 확산되는 것을 억제할 수 있다. 또한 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나에 산소의 투과를 억제하는 재료를 사용함으로써, 트랜지스터(200)의 채널 또는 트랜지스터층(413)에 포함되는 산소가 소자층(411)으로 확산되는 것을 억제할 수 있다. 예를 들어, 절연체(211) 및 절연체(212)로서 수소나 물 등의 불순물의 투과를 억제하는 재료를 사용하고, 절연체(214)로서 산소의 투과를 억제하는 재료를 사용하는 것이 바람직하다. 또한 절연체(214)로서 수소를 흡수하고, 흡장하는 특성을 가지는 재료를 사용하는 것이 더 바람직하다. 절연체(211) 및 절연체(212)로서 예를 들어 질화 실리콘, 질화산화 실리콘 등의 질화물을 사용할 수 있다. 절연체(214)로서 예를 들어 산화 알루미늄, 산화 하프늄, 산화 갈륨, 인듐 갈륨 아연 산화물 등의 금속 산화물을 사용할 수 있다. 절연체(214)로서 산화 알루미늄을 사용하는 것이 특히 바람직하다.
또한 트랜지스터층(413) 및 메모리 디바이스층(415)의 측면, 즉 메모리 유닛(470)의 측면에는 절연체(287)가 제공되는 것이 바람직하고, 메모리 유닛(470)의 상면에는 절연체(282)가 제공되는 것이 바람직하다. 이때 절연체(282)는 절연체(287)와 접하는 것이 바람직하고, 절연체(287)는 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나와 접하는 것이 바람직하다. 절연체(287) 및 절연체(282)로서 절연체(214)에 사용할 수 있는 재료를 사용하는 것이 바람직하다.
또한 절연체(282) 및 절연체(287)를 덮도록 절연체(283) 및 절연체(284)가 제공되는 것이 바람직하고, 절연체(283)는 절연체(211), 절연체(212), 및 절연체(214) 중 적어도 하나와 접하는 것이 바람직하다. 도 21에서는 절연체(287)가 절연체(214)의 측면, 절연체(212)의 측면, 및 절연체(211)의 상면 및 측면과 접하고, 절연체(283)가 절연체(287)의 상면 및 측면, 및 절연체(211)의 상면과 접하는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 절연체(287)가 절연체(214)의 측면, 및 절연체(212)의 상면 및 측면과 접하고, 절연체(283)가 절연체(287)의 상면 및 측면, 및 절연체(212)의 상면과 접하여도 좋다. 절연체(282) 및 절연체(287)로서 절연체(211) 및 절연체(212)에 사용할 수 있는 재료를 사용하는 것이 바람직하다.
상기 구조에서 절연체(287) 및 절연체(282)에 산소의 투과를 억제하는 재료를 사용하는 것이 바람직하다. 또한 절연체(287) 및 절연체(282)에 수소를 포획 및 고착하는 특성을 가지는 재료를 사용하는 것이 더 바람직하다. 트랜지스터(200)에 근접하는 측에 수소를 포획 및 고착하는 기능을 가지는 재료를 사용함으로써, 트랜지스터(200) 내 또는 메모리 유닛(470) 내의 수소는 절연체(214), 절연체(287), 및 절연체(282)에 포획 및 고착되기 때문에 트랜지스터(200) 내의 수소 농도를 저감할 수 있다. 또한 절연체(283) 및 절연체(284)에 수소나 물 등의 불순물의 투과를 억제하는 재료를 사용하는 것이 바람직하다.
상술한 바와 같은 구조로 함으로써, 메모리 유닛(470)은 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)로 둘러싸인다. 더 구체적으로는, 메모리 유닛(470)은 절연체(214), 절연체(287), 및 절연체(282)(제 1 구조체라고 표기하는 경우가 있음)로 둘러싸이고, 메모리 유닛(470) 및 제 1 구조체는 절연체(211), 절연체(212), 절연체(283), 및 절연체(284)(제 2 구조체라고 표기하는 경우가 있음)로 둘러싸인다. 또한 이와 같이 메모리 유닛(470)을 2층 이상의 복수의 구조체로 둘러싸는 구조를 네스팅 구조(nesting structure)라고 부르는 경우가 있다. 여기서, 메모리 유닛(470)이 복수의 구조체로 둘러싸이는 것을 메모리 유닛(470)이 복수의 절연체에 의하여 밀봉된다고 표기하는 경우가 있다.
또한 제 2 구조체는 제 1 구조체를 개재(介在)하여 트랜지스터(200)를 밀봉한다. 따라서 제 2 구조체의 외부에 존재하는 수소는, 제 2 구조체에 의하여 제 2 구조체 내부(트랜지스터(200) 측)로의 확산이 억제된다. 즉, 제 1 구조체는 제 2 구조체의 내부 구조에 존재하는 수소를 효율적으로 포획하고 고착할 수 있다.
상기 구조에서는, 구체적으로는, 제 1 구조체에 산화 알루미늄 등의 금속 산화물을 사용하고, 제 2 구조체에 질화 실리콘 등의 질화물을 사용할 수 있다. 더 구체적으로는 트랜지스터(200)와 질화 실리콘막 사이에 산화 알루미늄막을 배치하는 것이 좋다.
또한 구조체에 사용하는 재료는 성막 조건을 적절히 설정함으로써, 막 내의 수소 농도를 저감할 수 있다.
일반적으로, CVD법을 사용하여 성막한 막은 스퍼터링법을 사용하여 성막한 막보다 피복성이 높다. 한편으로 CVD법에 사용하는 화합물 가스는 수소를 포함하는 경우가 많고, CVD법을 사용하여 성막한 막은 스퍼터링법을 사용하여 성막한 막보다 수소의 함유량이 많다.
따라서 예를 들어 트랜지스터(200)와 근접하는 막으로서 막 내의 수소 농도가 저감된 막(구체적으로는 스퍼터링법을 사용하여 성막한 막)을 사용하는 것이 좋다. 한편으로 불순물의 확산을 억제하는 막으로서 피복성이 높으면서도 막 내의 수소 농도가 비교적 높은 막(구체적으로는 CVD법을 사용하여 성막한 막)을 사용하는 경우에는, 트랜지스터(200)와 피복성이 높으면서도 막 내의 수소 농도가 비교적 높은 막 사이에, 수소를 포획 및 고착하는 기능을 가지며 수소 농도가 저감된 막을 배치하는 것이 좋다.
즉, 트랜지스터(200)에 근접하여 배치하는 막으로서는 막 내의 수소 농도가 비교적 낮은 막을 사용하는 것이 좋다. 한편으로 막 내의 수소 농도가 비교적 높은 막은 트랜지스터(200)에서 떨어져 배치하는 것이 좋다.
상기 구조에서, 구체적으로는, 트랜지스터(200)를 CVD법을 사용하여 성막한 질화 실리콘막을 사용하여 밀봉하는 경우에는, 트랜지스터(200)와 CVD법을 사용하여 성막한 질화 실리콘막 사이에 스퍼터링법을 사용하여 성막한 산화 알루미늄막을 배치하는 것이 좋다. 더 바람직하게는 CVD법을 사용하여 성막한 질화 실리콘막과 스퍼터링법을 사용하여 성막한 산화 알루미늄막 사이에 스퍼터링법을 사용하여 성막한 질화 실리콘막을 배치하는 것이 좋다.
또한 CVD법을 사용하여 성막하는 경우에는, 수소 원자를 포함하지 않거나, 또는 수소 원자의 함유량이 적은 화합물 가스를 사용하여 성막함으로써, 성막한 막에 포함되는 수소 농도를 저감하여도 좋다.
또한 각 트랜지스터층(413)과 메모리 디바이스층(415) 사이, 또는 각각 메모리 디바이스층(415) 사이에도 절연체(282) 및 절연체(214)가 제공되는 것이 바람직하다. 또한 절연체(282)와 절연체(214) 사이에 절연체(296)가 제공되는 것이 바람직하다. 절연체(296)에는 절연체(283) 및 절연체(284)와 같은 재료를 사용할 수 있다. 또는 산화 실리콘, 산화질화 실리콘을 사용할 수 있다. 또는 공지의 절연성 재료를 사용하여도 좋다. 여기서 절연체(282), 절연체(296), 및 절연체(214)는 트랜지스터(200)를 구성하는 요소이어도 좋다. 절연체(282), 절연체(296), 및 절연체(214)가 트랜지스터(200)의 구성 요소를 겸함으로써, 반도체 장치의 제작에 필요한 공정 수를 삭감할 수 있기 때문에 바람직하다.
또한 각 트랜지스터층(413)과 메모리 디바이스층(415) 사이, 또는 각각 메모리 디바이스층(415) 사이에 제공되는 절연체(282), 절연체(296), 및 절연체(214) 각각의 측면은 절연체(287)와 접하는 것이 바람직하다. 이와 같은 구조로 함으로써, 트랜지스터층(413) 및 메모리 디바이스층(415)은 각각 절연체(282), 절연체(296), 절연체(214), 절연체(287), 절연체(283), 및 절연체(284)로 둘러싸이고 밀봉된다.
또한 절연체(284)의 주위에 절연체(274)를 제공하여도 좋다. 또한 절연체(274), 절연체(284), 절연체(283), 및 절연체(211)에 매립되도록 도전체(430)를 제공하여도 좋다. 도전체(430)는 트랜지스터(300), 즉 소자층(411)에 포함되는 회로에 전기적으로 접속된다.
또한 메모리 디바이스층(415)에서는 용량 소자(292)가 트랜지스터(200M)와 같은 층에 형성되어 있기 때문에, 메모리 디바이스(420)의 높이를 트랜지스터(200M)와 같은 정도로 할 수 있어, 각 메모리 디바이스층(415)의 높이가 지나치게 높아지는 것을 억제할 수 있다. 이로써, 비교적 용이하게 메모리 디바이스층(415)의 개수를 증가시킬 수 있다. 예를 들어, 트랜지스터층(413)과 메모리 디바이스층(415)으로 이루어진 적층을 (100)층 정도로 하여도 좋다.
<트랜지스터(200)>
도 22의 (A)를 사용하여, 트랜지스터층(413)이 가지는 트랜지스터(200T), 및 메모리 디바이스(420)가 가지는 트랜지스터(200M)에 사용할 수 있는 트랜지스터(200)에 대하여 설명한다.
도 22의 (A)에 나타낸 바와 같이, 트랜지스터(200)는 절연체(216)와, 도전체(205)(도전체(205a) 및 도전체(205b))와, 절연체(222)와, 절연체(224)와, 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))과, 도전체(242)(도전체(242a) 및 도전체(242b))와, 산화물(243)(산화물(243a) 및 산화물(243b))과, 절연체(272)와, 절연체(273)와, 절연체(250)와, 도전체(260)(도전체(260a) 및 도전체(260b))를 가진다.
또한 절연체(216) 및 도전체(205)는 절연체(214) 위에 제공되고, 절연체(273) 위에는 절연체(280) 및 절연체(282)가 제공된다. 절연체(214), 절연체(280), 및 절연체(282)는 트랜지스터(200)의 일부를 구성한다고 간주할 수 있다.
또한 본 발명의 일 형태의 반도체 장치는 트랜지스터(200)와 전기적으로 접속되고 플러그로서 기능하는 도전체(240)(도전체(240a) 및 도전체(240b))를 가진다. 또한 플러그로서 기능하는 도전체(240)의 측면에 접하여 절연체(241)(절연체(241a) 및 절연체(241b))가 제공되어도 좋다. 또한 절연체(282) 위 및 도전체(240) 위에는 도전체(240)와 전기적으로 접속되고 배선으로서 기능하는 도전체(246)(도전체(246a) 및 도전체(246b))가 제공된다.
또한 도전체(240a) 및 도전체(240b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(240a) 및 도전체(240b)는 적층 구조로 하여도 좋다.
또한 도전체(240)를 적층 구조로 하는 경우, 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 예를 들어, 탄탈럼, 질화 탄탈럼, 타이타늄, 질화 타이타늄, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다. 또한 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 기능을 가지는 도전성 재료는 단층 또는 적층으로 사용하여도 좋다. 상기 도전성 재료를 사용함으로써, 절연체(280) 등으로부터 확산되는 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 더 저감할 수 있다. 또한 절연체(280)에 첨가된 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
또한 도전체(240)의 측면과 접하여 제공되는 절연체(241)에는 예를 들어 질화 실리콘, 산화 알루미늄, 또는 질화산화 실리콘 등을 사용하면 좋다. 절연체(241)는 절연체(272), 절연체(273), 절연체(280), 및 절연체(282)와 접하여 제공되기 때문에 절연체(280) 등으로부터 물 또는 수소 등의 불순물이 도전체(240a) 및 도전체(240b)를 통하여 산화물(230)에 혼입되는 것을 억제할 수 있다. 특히, 질화 실리콘은 수소에 대한 차단성이 높기 때문에 적합하다. 또한 절연체(280)에 포함되는 산소가 도전체(240a) 및 도전체(240b)에 흡수되는 것을 방지할 수 있다.
도전체(246)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 상기 도전체는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다. 또한 상기 도전체는 절연체에 제공된 개구에 매립되도록 형성하여도 좋다.
트랜지스터(200)에서, 도전체(260)는 트랜지스터의 제 1 게이트로서 기능하고, 도전체(205)는 트랜지스터의 제 2 게이트로서 기능한다. 또한 도전체(242a) 및 도전체(242b)는 소스 전극 또는 드레인 전극으로서 기능한다.
산화물(230)은 채널 형성 영역을 가지는 반도체로서 기능한다.
절연체(250)는 제 1 게이트 절연체로서 기능하고, 절연체(222) 및 절연체(224)는 제 2 게이트 절연체로서 기능한다.
여기서 도 22의 (A)에 나타낸 트랜지스터(200)는 절연체(280), 절연체(273), 절연체(272), 도전체(242) 등에 제공된 개구부 내에, 산화물(230c) 및 절연체(250)를 개재하여 도전체(260)가 자기 정합(self-aligned)적으로 형성된다.
즉, 도전체(260)는 산화물(230c) 및 절연체(250)를 개재하여, 절연체(280) 등에 제공된 개구를 메우도록 형성되기 때문에 도전체(242a)와 도전체(242b) 사이의 영역에 도전체(260)의 위치를 맞출 필요가 없다.
여기서, 절연체(280) 등에 제공된 개구 내에 산화물(230c)을 제공하는 것이 바람직하다. 따라서 절연체(250) 및 도전체(260)는 산화물(230c)을 개재하여 산화물(230b) 및 산화물(230a)의 적층 구조와 중첩되는 영역을 가진다. 상기 구조로 함으로써 산화물(230c)과 절연체(250)를 연속 성막에 의하여 형성할 수 있기 때문에, 산화물(230)과 절연체(250)의 계면을 청정하게 유지할 수 있다. 따라서 계면 산란으로 인한 캐리어 전도에 대한 영향이 작아지고, 트랜지스터(200)는 높은 온 전류 및 높은 주파수 특성을 얻을 수 있다.
또한 도 22의 (A)에 나타낸 트랜지스터(200)는 도전체(260)의 저면 및 측면이 절연체(250)에 접한다. 또한 절연체(250)의 저면 및 측면은 산화물(230c)과 접한다.
또한 도 22의 (A)에 나타낸 바와 같이 트랜지스터(200)는 절연체(282)와 산화물(230c)이 직접 접하는 구조를 가진다. 상기 구조로 함으로써, 절연체(280)에 포함되는 산소가 도전체(260)로 확산되는 것을 억제할 수 있다.
따라서 절연체(280)에 포함되는 산소는 산화물(230c)을 통하여 산화물(230a) 및 산화물(230b)에 효율적으로 공급될 수 있기 때문에, 산화물(230a) 내 및 산화물(230b) 내의 산소 결손을 저감하고, 트랜지스터(200)의 전기 특성 및 신뢰성을 향상시킬 수 있다.
이하에서는, 본 발명의 일 형태에 따른 트랜지스터(200)를 가지는 반도체 장치의 자세한 구성에 대하여 설명한다.
트랜지스터(200)는 채널 형성 영역을 포함하는 산화물(230)(산화물(230a), 산화물(230b), 및 산화물(230c))에 산화물 반도체로서 기능하는 금속 산화물(이하, 산화물 반도체라고도 함)을 사용하는 것이 바람직하다.
예를 들어, 산화물 반도체로서 기능하는 금속 산화물은 에너지 갭이 2eV 이상, 바람직하게는 2.5eV 이상의 것을 사용하는 것이 바람직하다. 에너지 갭이 큰 금속 산화물을 사용함으로써, 트랜지스터(200)의 비도통 상태에서의 누설 전류(오프 전류)를 매우 작게 할 수 있다. 이와 같은 트랜지스터를 사용함으로써, 저소비 전력의 반도체 장치를 제공할 수 있다.
구체적으로 산화물(230)로서 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류) 등의 금속 산화물을 사용하는 것이 좋다. 특히, 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 또한 산화물(230)로서 In-M 산화물, In-Zn 산화물, 또는 M-Zn 산화물을 사용하여도 좋다.
도 22의 (A)에 나타낸 바와 같이, 산화물(230)은 절연체(224) 위의 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위에 배치되고, 적어도 일부가 산화물(230b)의 상면에 접하는 산화물(230c)을 가지는 것이 바람직하다. 여기서 산화물(230c)의 측면은 산화물(243a), 산화물(243b), 도전체(242a), 도전체(242b), 절연체(272), 절연체(273), 및 절연체(280)와 접하여 제공되어 있는 것이 바람직하다.
즉, 산화물(230)은 산화물(230a)과, 산화물(230a) 위의 산화물(230b)과, 산화물(230b) 위의 산화물(230c)을 가진다. 산화물(230b) 아래에 산화물(230a)을 가짐으로써, 산화물(230a)보다 아래쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다. 또한 산화물(230b) 위에 산화물(230c)을 가짐으로써, 산화물(230c)보다 위쪽에 형성된 구조물로부터 산화물(230b)로의 불순물의 확산을 억제할 수 있다.
또한 트랜지스터(200)에서 채널 형성 영역과 그 근방에서 산화물(230a), 산화물(230b), 및 산화물(230c)의 3층이 적층되는 구성을 나타내었지만, 본 발명은 이에 한정되는 것이 아니다. 예를 들어 산화물(230b)의 단층, 산화물(230b)과 산화물(230a)의 2층 구조, 산화물(230b)과 산화물(230c)의 2층 구조, 또는 4층 이상의 적층 구조를 제공하는 구성으로 하여도 좋다. 예를 들어, 산화물(230c)을 2층 구조로 하여, 4층의 적층 구조를 제공하는 구성으로 하여도 좋다.
또한 산화물(230)은 각 금속 원자의 원자수비가 상이한 복수의 산화물층의 적층 구조를 가지는 것이 바람직하다. 구체적으로는, 산화물(230a)에 사용하는 금속 산화물에서 구성 원소 중의 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 구성 원소 중의 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230a)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230b)에 사용하는 금속 산화물에서 원소 M에 대한 In의 원자수비가 산화물(230a)에 사용하는 금속 산화물에서의 원소 M에 대한 In의 원자수비보다 큰 것이 바람직하다. 또한 산화물(230c)에는 산화물(230a) 또는 산화물(230b)에 사용할 수 있는 금속 산화물을 사용할 수 있다.
구체적으로는 산화물(230a)로서 In:Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성, 또는 1:1:0.5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다.
또한 산화물(230b)로서 In: Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성, 또는 1:1:1[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)로서 In: Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성, 또는 In:Ga:Zn=10:1:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하여도 좋다. 또한 산화물(230b)로서 In-Zn 산화물(예를 들어, In: Zn=2:1[원자수비] 또는 그 근방의 조성, In: Zn=5:1[원자수비] 또는 그 근방의 조성, 또는 In:Zn=10:1[원자수비] 또는 그 근방의 조성)을 사용하여도 좋다. 또한 산화물(230b)로서 In 산화물을 사용하여도 좋다.
또한 산화물(230c)로서 In: Ga:Zn=1:3:4[원자수비 또는 그 근방의 조성], Ga: Zn=2:1[원자수비] 또는 그 근방의 조성, 또는 Ga:Zn=2:5[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다. 또한 산화물(230b)에 사용할 수 있는 재료를 산화물(230c)에 적용하고, 단층 또는 적층으로 제공하여도 좋다. 예를 들어, 산화물(230c)을 적층 구조로 하는 경우의 구체적인 예로서는 In: Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성과, In: Ga:Zn=1:3:4[원자수비] 또는 그 근방의 조성의 적층 구조, Ga: Zn=2:1[원자수비] 또는 그 근방의 조성과, In: Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, Ga: Zn=2:5[원자수비] 또는 그 근방의 조성과, In: Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조, 산화 갈륨과, In: Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 적층 구조 등을 들 수 있다.
또한 실시형태 1에 나타낸, 메모리 셀(42)이 가지는 OS 트랜지스터의 구성과, 트랜지스터층(30)이 가지는 OS 트랜지스터의 구성을 상이하게 하여도 좋다. 예를 들어 메모리 셀(42)에 제공되는 OS 트랜지스터가 가지는 산화물(230c)에는 In: Ga:Zn=4:2:3[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하고, 트랜지스터층(30)에 제공되는 OS 트랜지스터가 가지는 산화물(230c)에는 In: Ga:Zn=5:1:3[원자수비] 또는 그 근방의 조성, In: Ga:Zn=10:1:3[원자수비] 또는 그 근방의 조성, In: Zn=10:1[원자수비] 또는 그 근방의 조성, In: Zn=5:1[원자수비] 또는 그 근방의 조성, In: Zn=2:1[원자수비] 또는 그 근방의 조성의 금속 산화물을 사용하면 좋다.
또한 산화물(230b) 및 산화물(230c)에서 막 내의 인듐의 비율을 높이면 트랜지스터의 온 전류 또는 전계 효과 이동도 등을 높일 수 있기 때문에 적합하다. 또한 상술한 근방의 조성이란, 원하는 원자수비의 ±30%의 범위를 포함한 것이다.
또한 산화물(230b)은 결정성을 가져도 좋다. 예를 들어 후술하는 CAAC-OS(c-axis aligned crystalline oxide semiconductor)를 사용하는 것이 바람직하다. CAAC-OS 등의 결정성을 가지는 산화물은 불순물이나 결함(산소 결손 등)이 적고 결정성이 높으며 치밀한 구조를 가진다. 따라서 소스 전극 또는 드레인 전극에 의한 산화물(230b)로부터의 산소 추출을 억제할 수 있다. 또한 가열 처리를 수행하여도, 산화물(230b)로부터 산소가 추출되는 것을 저감할 수 있기 때문에, 트랜지스터(200)는 제조 공정에서의 높은 온도(소위 thermal budget)에 대하여 안정적이다.
도전체(205)는 산화물(230) 및 도전체(260)와 중첩되도록 배치된다. 또한 도전체(205)는 절연체(216)에 매립되어 제공되는 것이 바람직하다.
도전체(205)가 게이트 전극으로서 기능하는 경우, 도전체(205)에 인가하는 전위를 도전체(260)에 인가하는 전위와 연동시키지 않고 독립적으로 변화시킴으로써, 트랜지스터(200)의 문턱 전압(Vth)을 제어할 수 있다. 특히, 도전체(205)에 음의 전위를 인가함으로써, 트랜지스터(200)의 Vth를 크게 하고, 오프 전류를 저감할 수 있다. 따라서 도전체(205)에 음의 전위를 인가하는 것이, 인가하지 않은 경우보다 도전체(260)에 인가하는 전위가 0V일 때의 드레인 전류를 더 작게 할 수 있다.
또한 도전체(205)는 도 22의 (A)에 나타낸 바와 같이, 산화물(230)의 도전체(242a) 및 도전체(242b)와 중첩하지 않는 영역의 크기보다 크게 제공되는 것이 좋다. 여기서는 나타내지 않았지만, 도전체(205)는 산화물(230)의 채널 폭 방향에서 산화물(230a) 및 산화물(230b)보다 외측의 영역까지 연장되어 있는 것이 바람직하다. 즉, 산화물(230)의 채널 폭 방향에서의 측면의 외측에서 도전체(205)와 도전체(260)는 절연체를 개재하여 중첩되어 있는 것이 바람직하다. 도전체(205)를 크게 제공함으로써, 도전체(205)를 형성한 후의 제작 공정에서의 플라스마를 사용한 처리에 있어서 국소적인 차징(charging)(차지 업(charge up)이라고 함)의 완화를 할 수 있는 경우가 있다. 다만, 본 발명의 일 형태는 이에 한정되지 않는다. 도전체(205)는 적어도 도전체(242a)와 도전체(242b) 사이에 위치하는 산화물(230)과 중첩되면 좋다.
또한 절연체(224)의 저면을 기준으로 하여 산화물(230a) 및 산화물(230b)과, 도전체(260)가 중첩되지 않는 영역에서의 도전체(260)의 저면의 높이는 산화물(230b)의 저면의 높이보다 낮은 위치에 배치되어 있는 것이 바람직하다.
도시하지 않았지만, 채널 폭 방향에서 게이트로서 기능하는 도전체(260)는 채널 형성 영역의 산화물(230b)의 측면 및 상면을 산화물(230c) 및 절연체(250)를 개재하여 덮는 구조로 함으로써, 도전체(260)로부터 발생되는 전계를 산화물(230b)에 생기는 채널 형성 영역 전체에 작용시키기 쉬워진다. 따라서 트랜지스터(200)의 온 전류를 증대시키고 주파수 특성을 향상시킬 수 있다. 본 명세서에서는, 도전체(260) 및 도전체(205)의 전계로 채널 형성 영역을 전기적으로 둘러싸는 트랜지스터의 구조를 surrounded channel(S-channel) 구조라고 부른다.
또한 도전체(205a)는 물 또는 수소 등의 불순물 및 산소의 투과를 억제하는 도전체인 것이 바람직하다. 예를 들어 타이타늄, 질화 타이타늄, 탄탈럼, 또는 질화 탄탈럼을 사용할 수 있다. 또한 도전체(205b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(205)는 2층으로 도시하였지만, 3층 이상의 다층 구조를 가져도 좋다.
여기서 산화물 반도체와, 산화물 반도체의 아래층에 위치하는 절연체 또는 도전체와, 산화물 반도체의 위층에 위치하는 절연체 또는 도전체로서, 대기에 개방하지 않고 상이한 종류의 막을 연속적으로 성막함으로써, 불순물(특히 수소, 물)의 농도가 저감된, 실질적으로 고순도 진성인 산화물 반도체막을 성막할 수 있어 바람직하다.
절연체(222), 절연체(272), 및 절연체(273) 중 적어도 하나는 물 또는 수소 등의 불순물이 기판 측으로부터 또는 위쪽으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 따라서 절연체(222), 절연체(272), 및 절연체(273) 중 적어도 하나에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는(상기 불순물이 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 절연성 재료를 사용하는 것이 바람직하다.
예를 들어, 절연체(273)로서 질화 실리콘 또는 질화산화 실리콘 등을 사용하고, 절연체(222) 및 절연체(272)로서 산화 알루미늄 또는 산화 하프늄 등을 사용하는 것이 바람직하다.
이로써, 물 또는 수소 등의 불순물이 절연체(222)를 통하여 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 또는, 절연체(224) 등에 포함되는 산소가 절연체(222)를 통하여 기판 측으로 확산되는 것을 억제할 수 있다.
또한 물 또는 수소 등의 불순물이, 절연체(272) 및 절연체(273)를 개재하여 배치된 절연체(280) 등으로부터 트랜지스터(200) 측으로 확산되는 것을 억제할 수 있다. 이와 같이, 트랜지스터(200)를 물 또는 수소 등의 불순물 및 산소의 확산을 억제하는 기능을 가지는 절연체(272) 및 절연체(273)로 둘러싸는 구조로 하는 것이 바람직하다.
여기서, 산화물(230)과 접하는 절연체(224)는 가열에 의하여 산소가 이탈되는 것이 바람직하다. 본 명세서에서는, 가열에 의하여 이탈되는 산소를 과잉 산소라고 부르는 경우가 있다. 예를 들어, 절연체(224)에는 산화 실리콘 또는 산화질화 실리콘 등을 적절히 사용하면 좋다. 산소를 포함한 절연체를 산화물(230)과 접하여 제공함으로써, 산화물(230) 내의 산소 결손을 저감하여 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
절연체(224)로서, 구체적으로는 가열에 의하여 일부의 산소가 이탈되는 산화물 재료를 사용하는 것이 바람직하다. 가열에 의하여 산소가 이탈되는 산화물이란, 승온 이탈 가스 분석(TDS(Thermal Desorption Spectroscopy) 분석)에서, 산소 분자의 이탈량이 1.0×1018molecules/cm3 이상, 바람직하게는 1.0×1019molecules/cm3 이상, 더 바람직하게는 2.0×1019molecules/cm3 이상, 또는 3.0×1020molecules/cm3 이상인 산화물막이다. 또한 상기 TDS 분석 시에서의 막의 표면 온도로서는 100℃ 이상 700℃ 이하, 또는 100℃ 이상 400℃ 이하의 범위가 바람직하다.
절연체(222)는 물 또는 수소 등의 불순물이 기판 측으로부터 트랜지스터(200)에 혼입되는 것을 억제하는 배리어 절연막으로서 기능하는 것이 바람직하다. 예를 들어, 절연체(222)는 절연체(224)보다 수소 투과성이 낮은 것이 바람직하다. 절연체(222) 및 절연체(283)로 절연체(224) 및 산화물(230) 등을 둘러쌈으로써, 외부로부터 물 또는 수소 등의 불순물이 트랜지스터(200)로 침입하는 것을 억제할 수 있다.
또한 절연체(222)는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는(상기 산소가 투과하기 어려운) 것이 바람직하다. 예를 들어 절연체(222)는 절연체(224)보다 산소 투과성이 낮은 것이 바람직하다. 절연체(222)가 산소나 불순물의 확산을 억제하는 기능을 가지면, 산화물(230)에 포함되는 산소가 절연체(222)보다 아래쪽으로 확산되는 것을 저감할 수 있기 때문에 바람직하다. 또한 절연체(224)나 산화물(230)이 가지는 산소와 도전체(205)가 반응하는 것을 억제할 수 있다.
절연체(222)에는 절연성 재료인 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체를 사용하는 것이 좋다. 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체로서, 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다. 이와 같은 재료를 사용하여 절연체(222)를 형성한 경우, 절연체(222)는 산화물(230)로부터의 산소의 방출이나, 트랜지스터(200)의 주변부로부터 산화물(230)로의 수소 등의 불순물의 혼입을 억제하는 층으로서 기능한다.
또는, 이들 절연체에 예를 들어 산화 알루미늄, 산화 비스무트, 산화 저마늄, 산화 나이오븀, 산화 실리콘, 산화 타이타늄, 산화 텅스텐, 산화 이트륨, 산화 지르코늄을 첨가하여도 좋다. 또는 이들 절연체를 질화 처리하여도 좋다. 상기 절연체에 산화 실리콘, 산화질화 실리콘, 또는 질화 실리콘을 적층하여 사용하여도 좋다.
또한 절연체(222)에는 예를 들어 산화 알루미늄, 산화 하프늄, 산화 탄탈럼, 산화 지르코늄, 타이타늄산 지르콘산 연(PZT), 타이타늄산 스트론튬(SrTiO3), 또는 (Ba,Sr)TiO3(BST) 등 소위 high-k 재료를 포함한 절연체를 단층 또는 적층으로 사용하여도 좋다. 예를 들어, 절연체(222)를 적층으로 하는 경우, 산화 지르코늄과, 산화 알루미늄과, 산화 지르코늄이 이 순서대로 형성된 3층 적층이나, 산화 지르코늄과, 산화 알루미늄과, 산화 지르코늄과, 산화 알루미늄이 이 순서대로 형성된 4층 적층 등을 사용하면 좋다. 또한 절연체(222)에는 하프늄과 지르코늄이 포함된 화합물 등을 사용하여도 좋다. 반도체 장치의 미세화 및 고집적화가 진행되면, 게이트 절연체 및 용량 소자에 사용되는 유전체의 박막화로 인하여 트랜지스터나 용량 소자의 누설 전류 등의 문제가 발생하는 경우가 있다. 게이트 절연체, 및 용량 소자에 사용되는 유전체로서 기능하는 절연체에 high-k 재료를 사용함으로써, 물리적 막 두께를 유지하면서 트랜지스터 동작 시의 게이트 전위의 저감 및 용량 소자의 용량의 확보가 가능하다.
또한 절연체(222) 및 절연체(224)가 2층 이상의 적층 구조를 가져도 좋다. 그 경우, 같은 재료로 이루어지는 적층 구조에 한정되지 않고, 상이한 재료로 이루어지는 적층 구조이어도 좋다.
또한 산화물(230b)과, 소스 전극 또는 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b)) 사이에 산화물(243)(산화물(243a) 및 산화물(243b))을 배치하여도 좋다. 도전체(242)와 산화물(230b)이 접하지 않는 구성이 되므로, 도전체(242)가 산화물(230b)의 산소를 흡수하는 것을 억제할 수 있다. 즉 도전체(242)의 산화를 방지함으로써, 도전체(242)의 도전율 저하를 억제할 수 있다. 따라서 산화물(243)은 도전체(242)의 산화를 억제하는 기능을 가지는 것이 바람직하다.
소스 전극이나 드레인 전극으로서 기능하는 도전체(242)와 산화물(230b) 사이에 산소의 투과를 억제하는 기능을 가지는 산화물(243)을 배치함으로써, 도전체(242)와 산화물(230b) 사이의 전기 저항이 저감되어 바람직하다. 이와 같은 구성으로 함으로써, 트랜지스터(200)의 전기 특성 및 트랜지스터(200)의 신뢰성을 향상시킬 수 있다.
산화물(243)로서 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류로 이루어진 원소 M을 가진 금속 산화물을 사용하여도 좋다. 특히, 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다. 산화물(243)은 산화물(230b)보다 원소 M의 농도가 높은 것이 바람직하다. 또한 산화물(243)로서 산화 갈륨을 사용하여도 좋다. 또한 산화물(243)로서 In-M-Zn 산화물 등의 금속 산화물을 사용하여도 좋다. 구체적으로는 산화물(243)에 사용하는 금속 산화물에서 In에 대한 원소 M의 원자수비가, 산화물(230b)에 사용하는 금속 산화물에서의 In에 대한 원소 M의 원자수비보다 큰 것이 바람직하다. 또한 산화물(243)의 막 두께는 0.5nm 이상 5nm 이하가 바람직하고, 1nm 이상 3nm 이하가 더 바람직하다. 또한 산화물(243)은 결정성을 가지는 것이 바람직하다. 산화물(243)이 결정성을 가지는 경우, 산화물(230) 내의 산소의 방출을 적합하게 억제할 수 있다. 예를 들어 산화물(243)이 육방정 등의 결정 구조를 가지면, 산화물(230) 내의 산소가 방출되는 것을 억제할 수 있는 경우가 있다.
또한 산화물(243)은 반드시 제공될 필요는 없다. 그 경우, 도전체(242)(도전체(242a) 및 도전체(242b))와 산화물(230)이 접함으로써, 산화물(230) 내의 산소가 도전체(242)로 확산되어 도전체(242)가 산화되는 경우가 있다. 도전체(242)가 산화됨으로써, 도전체(242)의 도전율이 저하될 개연성이 높다. 또한 산화물(230) 내의 산소가 도전체(242)로 확산되는 것을 도전체(242)가 산화물(230) 내의 산소를 흡수한다고 환언할 수 있다.
또한 산화물(230) 내의 산소가 도전체(242)(도전체(242a) 및 도전체(242b))로 확산되면, 도전체(242a)와 산화물(230b) 사이, 및 도전체(242b)와 산화물(230b) 사이에 이층(異層)이 형성되는 경우가 있다. 이 이층은 도전체(242)보다 산소를 많이 포함하기 때문에 절연성을 가지는 것으로 추정된다. 이때 도전체(242)와 상기 이층과 산화물(230b)의 3층 구조는 금속-절연체-반도체로 이루어지는 3층 구조로 간주할 수 있고, MIS(Metal-Insulator-Semiconductor) 구조라고 부르거나, 또는 MIS 구조를 주로 한 다이오드 접합 구조라고 부르는 경우가 있다.
또한 상기 이층은 도전체(242)와 산화물(230b) 사이에 형성되는 것에 한정되지 않고, 예를 들어 이층이 도전체(242)와 산화물(230c) 사이에 형성되는 경우나, 도전체(242)와 산화물(230b) 사이, 및 도전체(242)와 산화물(230c) 사이에 형성되는 경우가 있다.
산화물(243) 위에는 소스 전극 및 드레인 전극으로서 기능하는 도전체(242)(도전체(242a) 및 도전체(242b))가 제공된다. 도전체(242)의 막 두께는 예를 들어 1nm 이상 50nm 이하, 바람직하게는 2nm 이상 25nm 이하로 하면 좋다.
도전체(242)로서는 알루미늄, 크로뮴, 구리, 은, 금, 백금, 탄탈럼, 니켈, 타이타늄, 몰리브데넘, 텅스텐, 하프늄, 바나듐, 나이오븀, 망가니즈, 마그네슘, 지르코늄, 베릴륨, 인듐, 루테늄, 이리듐, 스트론튬, 란타넘 중에서 선택된 금속 원소, 또는 상술한 금속 원소를 성분으로 하는 합금이나, 상술한 금속 원소를 조합한 합금 등을 사용하는 것이 바람직하다. 예를 들어 질화 탄탈럼, 질화 타이타늄, 텅스텐, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물 등을 사용하는 것이 바람직하다. 또한 질화 탄탈럼, 질화 타이타늄, 타이타늄과 알루미늄을 포함하는 질화물, 탄탈럼과 알루미늄을 포함하는 질화물, 산화 루테늄, 질화 루테늄, 스트론튬과 루테늄을 포함하는 산화물, 란타넘과 니켈을 포함하는 산화물은 산화되기 어려운 도전성 재료, 또는 산소를 흡수하여도 도전성을 유지하는 재료이기 때문에 바람직하다.
절연체(272)는 도전체(242) 상면과 접하여 제공되고, 배리어층으로서 기능하는 것이 바람직하다. 상기 구성으로 함으로써, 절연체(280)에 포함되는 과잉 산소를 도전체(242)가 흡수하는 것을 억제할 수 있다. 또한 도전체(242)의 산화를 억제함으로써, 트랜지스터(200)와 배선의 접촉 저항이 증가되는 것을 억제할 수 있다. 따라서 트랜지스터(200)에 양호한 전기 특성 및 신뢰성을 부여할 수 있다.
따라서 절연체(272)는 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 예를 들어, 절연체(272)는 절연체(280)보다 산소의 확산을 억제하는 기능을 가지는 것이 바람직하다. 절연체(272)로서는, 예를 들어 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함하는 절연체를 성막하는 것이 좋다. 또한 절연체(272)로서는 예를 들어 질화 알루미늄을 포함하는 절연체를 사용하면 좋다.
도 22의 (A)에 나타낸 바와 같이, 절연체(272)는 도전체(242b)의 상면의 일부, 및 도전체(242b)의 측면과 접한다. 또한 도시하지 않았지만, 절연체(272)는 도전체(242a)의 상면의 일부 및 도전체(242a)의 측면과 접한다. 또한 절연체(272) 위에 절연체(273)가 배치되어 있다. 이와 같이 함으로써 예를 들어 절연체(280)에 첨가된 산소가 도전체(242)에 흡수되는 것을 억제할 수 있다.
절연체(250)는 게이트 절연체로서 기능한다. 절연체(250)는 산화물(230c)의 상면에 접하여 배치하는 것이 바람직하다. 절연체(250)는 산화 실리콘, 산화질화 실리콘, 질화산화 실리콘, 질화 실리콘, 플루오린을 첨가한 산화 실리콘, 탄소를 첨가한 산화 실리콘, 탄소 및 질소를 첨가한 산화 실리콘, 공공을 가지는 산화 실리콘을 사용할 수 있다. 특히, 산화 실리콘 및 산화질화 실리콘은 열에 대하여 안정적이기 때문에 바람직하다.
절연체(224)와 마찬가지로 절연체(250)는 가열에 의하여 산소가 방출되는 절연체를 사용하여 형성되는 것이 바람직하다. 가열에 의하여 산소가 방출되는 절연체를 절연체(250)로서 산화물(230c)의 상면과 접하여 제공함으로써, 산화물(230b)의 채널 형성 영역에 산소를 효과적으로 공급할 수 있다. 또한 절연체(224)와 마찬가지로 절연체(250) 내의 물 또는 수소 등의 불순물의 농도가 저감되어 있는 것이 바람직하다. 절연체(250)의 막 두께는 1nm 이상 20nm 이하로 하는 것이 바람직하다.
또한 절연체(250)와 도전체(260) 사이에 금속 산화물을 제공하여도 좋다. 상기 금속 산화물은 절연체(250)로부터 도전체(260)로의 산소 확산을 억제하는 것이 바람직하다. 산소의 확산을 억제하는 금속 산화물을 제공함으로써, 절연체(250)로부터 도전체(260)로의 산소 확산이 억제된다. 즉, 산화물(230)에 공급하는 산소량의 감소를 억제할 수 있다. 또한 절연체(250)의 산소로 인한 도전체(260)의 산화를 억제할 수 있다.
또한 상기 금속 산화물은 게이트 절연체의 일부로서의 기능을 가지는 경우가 있다. 따라서 절연체(250)에 산화 실리콘이나 산화질화 실리콘 등을 사용하는 경우, 상기 금속 산화물로서는 비유전율이 높은 high-k 재료인 금속 산화물을 사용하는 것이 바람직하다. 게이트 절연체를 절연체(250)와 상기 금속 산화물의 적층 구조로 함으로써, 열에 대하여 안정적이고, 또한 비유전율이 높은 적층 구조로 할 수 있다. 따라서 게이트 절연체의 물리적 막 두께를 유지하면서 트랜지스터 동작 시에 인가되는 게이트 전위를 저감할 수 있다. 또한 게이트 절연체로서 기능하는 절연체의 등가 산화막 두께(EOT)를 저감할 수 있다.
구체적으로는 하프늄, 알루미늄, 갈륨, 이트륨, 지르코늄, 텅스텐, 타이타늄, 탄탈럼, 니켈, 저마늄, 및 마그네슘 등 중에서 선택된 1종류 또는 2종류 이상이 포함된 금속 산화물을 사용할 수 있다. 특히, 알루미늄 및 하프늄 중 한쪽 또는 양쪽의 산화물을 포함한 절연체인 산화 알루미늄, 산화 하프늄, 알루미늄 및 하프늄을 포함한 산화물(하프늄 알루미네이트) 등을 사용하는 것이 바람직하다.
또는 상기 금속 산화물은 게이트의 일부로서의 기능을 가지는 경우가 있다. 이 경우에는, 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공하는 것이 좋다. 산소를 포함한 도전성 재료를 채널 형성 영역 측에 제공함으로써, 상기 도전성 재료로부터 이탈된 산소가 채널 형성 영역에 공급되기 쉬워진다.
특히 게이트로서 기능하는 도전체로서, 채널이 형성되는 금속 산화물에 포함되는 금속 원소 및 산소를 포함한 도전성 재료를 사용하는 것이 바람직하다. 또한 상술한 금속 원소 및 질소를 포함한 도전성 재료를 사용하여도 좋다. 또한 인듐 주석 산화물, 산화 텅스텐을 포함한 인듐 산화물, 산화 텅스텐을 포함한 인듐 아연 산화물, 산화 타이타늄을 포함한 인듐 산화물, 산화 타이타늄을 포함한 인듐 주석 산화물, 인듐 아연 산화물, 실리콘을 첨가한 인듐 주석 산화물을 사용하여도 좋다. 또한 질소를 포함한 인듐 갈륨 아연 산화물을 사용하여도 좋다. 이와 같은 재료를 사용함으로써, 채널이 형성되는 금속 산화물에 포함되는 수소를 포획할 수 있는 경우가 있다. 또는, 외부의 절연체 등으로부터 혼입되는 수소를 포획할 수 있는 경우가 있다.
도 22의 (A)에서는 도전체(260)를 2층 구조로 나타내었지만, 단층 구조로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다.
도전체(260a)에는 수소 원자, 수소 분자, 물 분자, 질소 원자, 질소 분자, 산화 질소 분자(N2O, NO, NO2 등), 구리 원자 등의 불순물의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다. 또는 산소(예를 들어 산소 원자, 산소 분자 등 중 적어도 하나)의 확산을 억제하는 기능을 가지는 도전성 재료를 사용하는 것이 바람직하다.
또한 도전체(260a)가 산소의 확산을 억제하는 기능을 가짐으로써, 절연체(250)에 포함되는 산소로 인하여 도전체(260b)가 산화되어 도전율이 저하되는 것을 억제할 수 있다. 산소의 확산을 억제하는 기능을 가지는 도전성 재료로서는 예를 들어 탄탈럼, 질화 탄탈럼, 루테늄, 또는 산화 루테늄 등을 사용하는 것이 바람직하다.
또한 도전체(260b)에는 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용하는 것이 바람직하다. 또한 도전체(260)는 배선으로서도 기능하기 때문에, 도전성이 높은 도전체를 사용하는 것이 바람직하다. 예를 들어 텅스텐, 구리, 또는 알루미늄을 주성분으로 하는 도전성 재료를 사용할 수 있다. 또한 도전체(260b)는 적층 구조로 하여도 좋고, 예를 들어 타이타늄 또는 질화 타이타늄과 상기 도전성 재료의 적층으로 하여도 좋다.
<<금속 산화물>>
산화물(230)로서는 산화물 반도체로서 기능하는 금속 산화물을 사용하는 것이 바람직하다. 이하에서는, 본 발명에 따른 산화물(230)에 적용 가능한 금속 산화물에 대하여 설명한다.
금속 산화물은 적어도 인듐 또는 아연을 포함하는 것이 바람직하다. 특히, 인듐 및 아연을 포함하는 것이 바람직하다. 또한 이들에 더하여 갈륨, 이트륨, 주석 등이 포함되는 것이 바람직하다. 또한 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류가 포함되어도 좋다.
여기서는 금속 산화물이 인듐, 원소 M, 및 아연을 가지는 In-M-Zn 산화물(원소 M은 알루미늄, 갈륨, 이트륨, 주석, 구리, 바나듐, 베릴륨, 붕소, 타이타늄, 철, 니켈, 저마늄, 지르코늄, 몰리브데넘, 란타넘, 세륨, 네오디뮴, 하프늄, 탄탈럼, 텅스텐, 및 마그네슘 등 중에서 선택된 1종류 또는 복수 종류)인 경우를 생각한다. 특히, 원소 M으로서는 알루미늄, 갈륨, 이트륨, 또는 주석을 사용하면 좋다.
또한 본 명세서 등에서 질소를 가지는 금속 산화물도 금속 산화물(metal oxide)이라고 총칭하는 경우가 있다. 또한 질소를 가지는 금속 산화물을 금속 산질화물(metal oxynitride)이라고 불러도 좋다.
<트랜지스터(300)>
도 22의 (B)를 사용하여 트랜지스터(300)에 대하여 설명한다. 트랜지스터(300)는 반도체 기판(311) 위에 제공되고, 게이트로서 기능하는 도전체(316), 게이트 절연체로서 기능하는 절연체(315), 반도체 기판(311)의 일부로 이루어지는 반도체 영역(313), 및 소스 영역 또는 드레인 영역으로서 기능하는 저저항 영역(314a) 및 저저항 영역(314b)을 가진다. 트랜지스터(300)는 p채널형 및 n채널형 중 어느 쪽이어도 좋다.
여기서 도 22의 (B)에 나타낸 트랜지스터(300)는 채널이 형성되는 반도체 영역(313)(반도체 기판(311)의 일부)이 볼록 형상을 가진다. 또한 반도체 영역(313)의 측면 및 상면을, 절연체(315)를 개재하여 도전체(316)가 덮도록 제공된다. 또한 도전체(316)에는 일함수를 조정하는 재료를 사용하여도 좋다. 이와 같은 트랜지스터(300)는 반도체 기판(311)의 볼록부를 이용하기 때문에 FIN형 트랜지스터라고도 불린다. 또한 볼록부의 상부에 접하여 볼록부를 형성하기 위한 마스크로서 기능하는 절연체를 가져도 좋다. 또한 여기서는 반도체 기판(311)의 일부를 가공하여 볼록부를 형성하는 경우를 나타내었지만, SOI 기판을 가공하여 볼록 형상을 가지는 반도체막을 형성하여도 좋다.
또한 도 22의 (B)에 나타낸 트랜지스터(300)는 일례이고, 이 구조에 한정되지 않고, 회로 구성이나 구동 방법에 따라 적절한 트랜지스터를 사용하면 좋다.
<메모리 디바이스(420)>
다음으로 도 21에 나타낸 메모리 디바이스(420)에 대하여 설명한다. 또한 메모리 디바이스(420)가 가지는 트랜지스터(200M)에 대하여 트랜지스터(200)와 중복되는 설명은 생략한다.
메모리 디바이스(420)에서, 트랜지스터(200M)의 도전체(242a)는 용량 소자(292)의 한쪽 전극으로서 기능하고, 절연체(272) 및 절연체(273)는 유전체로서 기능한다. 절연체(272) 및 절연체(273)를 사이에 두고 도전체(242a)와 중첩되도록 도전체(290)가 제공되고, 용량 소자(292)의 다른 쪽 전극으로서 기능한다. 도전체(290)는 인접한 메모리 디바이스(420)가 가지는 용량 소자(292)의 다른 쪽 전극으로서 사용하여도 좋다. 또는, 도전체(290)는 인접한 메모리 디바이스(420)가 가지는 도전체(290)와 전기적으로 접속되어도 좋다.
도전체(290)는 절연체(272) 및 절연체(273)를 사이에 두고 도전체(242a)의 상면 및 도전체(242a)의 측면에도 배치된다. 이때 용량 소자(292)는 도전체(242a)와 도전체(290)가 중첩되는 면적에 의하여 얻어지는 용량보다 큰 용량을 얻을 수 있기 때문에 바람직하다.
도전체(424)는 도전체(242b)와 전기적으로 접속되며 도전체(205)를 통하여 아래층에 위치하는 도전체(424)와 전기적으로 접속된다.
용량 소자(292)의 유전체로서 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 및 산화 하프늄 등을 사용할 수 있다. 또한 이들 재료를 적층하여 사용할 수 있다. 용량 소자(292)의 유전체를 적층 구조로 하는 경우, 산화 알루미늄과 질화 실리콘의 적층, 산화 하프늄과 산화 실리콘의 적층을 사용할 수 있다. 여기서, 적층의 위아래는 한정되지 않는다. 예를 들어, 산화 알루미늄 위에 질화 실리콘이 적층되어도 좋고, 질화 실리콘 위에 산화 알루미늄이 적층되어도 좋다.
또한 용량 소자(292)의 유전체로서 상기 재료보다 높은 유전율을 가지는 산화 지르코늄을 사용하여도 좋다. 용량 소자(292)의 유전체로서 산화 지르코늄을 단층으로 사용하여도 좋고, 적층의 일부로서 사용하여도 좋다. 예를 들어, 산화 지르코늄과 산화 알루미늄의 적층을 사용할 수 있다. 또한 용량 소자(292)의 유전체를 3층의 적층으로 하여도 좋고, 제 1 층 및 제 3 층에 산화 지르코늄을 사용하고, 제 1 층과 제 3 층 사이의 제 2 층에 산화 알루미늄을 사용하여도 좋다.
용량 소자(292)의 유전체로서 높은 유전율을 가지는 산화 지르코늄을 사용함으로써, 용량 소자(292)가 메모리 디바이스(420)에서 점유하는 면적을 삭감할 수 있다. 그러므로, 메모리 디바이스(420)에 필요한 면적을 삭감할 수 있고, 비트 코스트(bit cost)를 향상시킬 수 있어 바람직하다.
또한 도전체(290)로서, 도전체(205), 도전체(242), 도전체(260), 도전체(424) 등에 사용할 수 있는 재료를 사용할 수 있다.
본 실시형태에서는, 도전체(424)를 사이에 두고 트랜지스터(200M) 및 용량 소자(292)가 대칭으로 배치되는 예를 나타내었다. 이와 같이 한 쌍의 트랜지스터(200M) 및 용량 소자(292)를 배치함으로써, 트랜지스터(200M)와 전기적으로 접속되는 도전체(424)의 개수를 줄일 수 있다. 그러므로, 메모리 디바이스(420)에 필요한 면적을 삭감할 수 있고, 비트 코스트를 향상시킬 수 있어 바람직하다.
도전체(424)의 측면에 절연체(241)가 제공되어 있는 경우, 도전체(424)는 도전체(242b)의 상면 중 적어도 일부와 접속된다.
도전체(424) 및 도전체(205)를 사용함으로써, 메모리 유닛(470) 내의 트랜지스터(200T)와 메모리 디바이스(420)를 전기적으로 접속할 수 있다.
<메모리 디바이스(420)의 변형예 1>
다음으로 도 23의 (B)를 사용하여, 메모리 디바이스(420)의 변형예로서 메모리 디바이스(420A)에 대하여 설명한다. 메모리 디바이스(420A)는 트랜지스터(200M)와, 트랜지스터(200M)에 전기적으로 접속되는 용량 소자(292A)를 가진다. 용량 소자(292A)는 트랜지스터(200M)의 아래쪽에 제공된다.
메모리 디바이스(420A)에서 도전체(242a)는 산화물(243a), 산화물(230b), 산화물(230a), 절연체(224), 및 절연체(222)에 제공된 개구 내에 배치되고, 상기 개구의 바닥 부분에서 도전체(205)와 전기적으로 접속된다. 도전체(205)는 용량 소자(292A)와 전기적으로 접속된다.
용량 소자(292A)는 전극 중 한쪽으로서 기능하는 도전체(294)와, 유전체로서 기능하는 절연체(295)와, 전극 중 다른 쪽으로서 기능하는 도전체(297)를 가진다. 도전체(297)는 절연체(295)를 사이에 두고 도전체(294)와 중첩된다. 또한 도전체(297)는 도전체(205)와 전기적으로 접속된다.
도전체(294)는 절연체(296) 위에 제공된 절연체(298)에 형성된 개구의 바닥 부분 및 측면에 제공되고, 절연체(295)는 절연체(298) 및 도전체(294)를 덮도록 제공된다. 또한 도전체(297)는 절연체(295)가 가지는 오목부에 매립되도록 제공된다.
또한 절연체(296)에 매립되도록 도전체(299)가 제공되고, 도전체(299)는 도전체(294)에 전기적으로 접속된다. 도전체(299)는 인접한 메모리 디바이스(420A)의 도전체(294)와 전기적으로 접속되어도 좋다.
도전체(297)는 절연체(295)를 사이에 두고 도전체(294)의 상면 및 도전체(294)의 측면에도 배치된다. 이때 용량 소자(292A)는 도전체(294)와 도전체(297)가 중첩되는 면적에 의하여 얻어지는 용량보다 큰 용량을 얻을 수 있기 때문에 바람직하다.
용량 소자(292A)의 유전체로서 기능하는 절연체(295)로서 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 및 산화 하프늄 등을 사용할 수 있다. 또한 이들 재료를 적층하여 사용할 수 있다. 절연체(295)를 적층 구조로 하는 경우, 산화 알루미늄과 질화 실리콘의 적층, 산화 하프늄과 산화 실리콘의 적층을 사용할 수 있다. 여기서, 적층의 위아래는 한정되지 않는다. 예를 들어, 산화 알루미늄 위에 질화 실리콘이 적층되어도 좋고, 질화 실리콘 위에 산화 알루미늄이 적층되어도 좋다.
또한 절연체(295)로서 상기 재료보다 높은 유전율을 가지는 산화 지르코늄을 사용하여도 좋다. 절연체(295)로서 산화 지르코늄을 단층으로 사용하여도 좋고, 적층의 일부로서 사용하여도 좋다. 예를 들어, 산화 지르코늄과 산화 알루미늄의 적층을 사용할 수 있다. 또한 절연체(295)를 3층의 적층으로 하여도 좋고, 제 1 층 및 제 3 층에 산화 지르코늄을 사용하고, 제 1 층과 제 3 층 사이의 제 2 층에 산화 알루미늄을 사용하여도 좋다.
절연체(295)로서 높은 유전율을 가지는 산화 지르코늄을 사용함으로써, 용량 소자(292A)가 메모리 디바이스(420A)에서 점유하는 면적을 삭감할 수 있다. 그러므로, 메모리 디바이스(420A)에 필요한 면적을 삭감할 수 있고, 비트 코스트를 향상시킬 수 있어 바람직하다.
또한 도전체(297), 도전체(294), 및 도전체(299)로서, 도전체(205), 도전체(242), 도전체(260), 도전체(424) 등에 사용할 수 있는 재료를 사용할 수 있다.
또한 절연체(298)로서 절연체(214), 절연체(216), 절연체(224), 및 절연체(280) 등에 사용할 수 있는 재료를 사용할 수 있다.
<메모리 디바이스(420)의 변형예 2>
다음으로 도 23의 (C)를 사용하여, 메모리 디바이스(420)의 변형예로서 메모리 디바이스(420B)에 대하여 설명한다. 메모리 디바이스(420B)는 트랜지스터(200M)와, 트랜지스터(200M)에 전기적으로 접속되는 용량 소자(292B)를 가진다. 용량 소자(292B)는 트랜지스터(200M)의 위쪽에 제공된다.
용량 소자(292B)는 전극 중 한쪽으로서 기능하는 도전체(276)와, 유전체로서 기능하는 절연체(277)와, 전극 중 다른 쪽으로서 기능하는 도전체(278)를 가진다. 도전체(278)는 절연체(277)를 사이에 두고 도전체(276)와 중첩된다.
절연체(282) 위에 절연체(275)가 제공되고, 도전체(276)는 절연체(275), 절연체(282), 절연체(280), 절연체(273), 및 절연체(272)에 형성된 개구의 바닥 부분 및 측면에 제공된다. 절연체(277)는 절연체(282) 및 도전체(276)를 덮도록 제공된다. 또한 도전체(278)는 절연체(277)가 가지는 오목부 내에서 도전체(276)와 중첩되도록 제공되고, 적어도 그 일부는 절연체(277)를 개재하여 절연체(275) 위에 제공된다. 도전체(278)는 인접한 메모리 디바이스(420B)가 가지는 용량 소자(292B)의 다른 쪽 전극으로서 사용하여도 좋다. 또는 도전체(278)는 인접한 메모리 디바이스(420B)가 가지는 도전체(278)와 전기적으로 접속되어도 좋다.
도전체(278)는 절연체(277)를 사이에 두고 도전체(276)의 상면 및 도전체(276)의 측면에도 배치된다. 이때 용량 소자(292B)는 도전체(276)와 도전체(278)가 중첩되는 면적에 의하여 얻어지는 용량보다 큰 용량을 얻을 수 있기 때문에 바람직하다.
또한 도전체(278)가 가지는 오목부를 매립하도록 절연체(279)를 제공하여도 좋다.
용량 소자(292B)의 유전체로서 기능하는 절연체(277)로서 질화 실리콘, 질화산화 실리콘, 산화 알루미늄, 및 산화 하프늄 등을 사용할 수 있다. 또한 이들 재료를 적층하여 사용할 수 있다. 절연체(277)를 적층 구조로 하는 경우, 산화 알루미늄과 질화 실리콘의 적층, 산화 하프늄과 산화 실리콘의 적층을 사용할 수 있다. 여기서, 적층의 위아래는 한정되지 않는다. 예를 들어, 산화 알루미늄 위에 질화 실리콘이 적층되어도 좋고, 질화 실리콘 위에 산화 알루미늄이 적층되어도 좋다.
또한 절연체(277)로서 상기 재료보다 높은 유전율을 가지는 산화 지르코늄을 사용하여도 좋다. 절연체(277)로서 산화 지르코늄을 단층으로 사용하여도 좋고, 적층의 일부로서 사용하여도 좋다. 예를 들어, 산화 지르코늄과 산화 알루미늄의 적층을 사용할 수 있다. 또한 절연체(277)를 3층의 적층으로 하여도 좋고, 제 1 층 및 제 3 층에 산화 지르코늄을 사용하고, 제 1 층과 제 3 층 사이의 제 2 층에 산화 알루미늄을 사용하여도 좋다.
절연체(277)로서 높은 유전율을 가지는 산화 지르코늄을 사용함으로써, 용량 소자(292B)가 메모리 디바이스(420B)에서 점유하는 면적을 삭감할 수 있다. 그러므로, 메모리 디바이스(420B)에 필요한 면적을 삭감할 수 있고, 비트 코스트를 향상시킬 수 있어 바람직하다.
또한 도전체(276) 및 도전체(278)로서, 도전체(205), 도전체(242), 도전체(260), 도전체(424) 등에 사용할 수 있는 재료를 사용할 수 있다.
또한 절연체(275) 및 절연체(279)로서, 절연체(214), 절연체(216), 절연체(224), 및 절연체(280) 등에 사용할 수 있는 재료를 사용할 수 있다.
<메모리 디바이스(420)와 트랜지스터(200T)의 접속>
도 21에서 일점쇄선으로 둘러싼 영역(422)에서 메모리 디바이스(420)는 도전체(424) 및 도전체(205)를 통하여 트랜지스터(200T)의 게이트와 전기적으로 접속되지만, 본 실시형태는 이에 한정되지 않는다.
도 24는 메모리 디바이스(420)가 도전체(424), 도전체(205), 도전체(246b), 및 도전체(240b)를 통하여 트랜지스터(200T)의 소스 및 드레인 중 한쪽으로서 기능하는 도전체(242b)와 전기적으로 접속하는 예를 나타낸 것이다.
이와 같이, 트랜지스터층(413)이 가지는 회로의 기능에 따라 메모리 디바이스(420)와 트랜지스터(200T)의 접속 방법을 결정할 수 있다.
도 25는 메모리 유닛(470)이 트랜지스터(200T)를 가지는 트랜지스터층(413)과, 4층의 메모리 디바이스층(415)(메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_4))을 가지는 예를 나타낸 것이다.
메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_4)은 각각 복수의 메모리 디바이스(420)를 가진다.
메모리 디바이스(420)는 도전체(424) 및 도전체(205)를 통하여, 다른 메모리 디바이스층(415)이 가지는 메모리 디바이스(420) 및 트랜지스터층(413)이 가지는 트랜지스터(200T)와 전기적으로 접속된다.
메모리 유닛(470)은 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 의하여 밀봉된다. 절연체(284)의 주위에는 절연체(274)가 제공된다. 또한 절연체(274), 절연체(284), 절연체(283), 및 절연체(211)에는 도전체(430)가 제공되고, 소자층(411)과 전기적으로 접속된다.
또한 밀봉 구조의 내부에는 절연체(280)가 제공된다. 절연체(280)는 가열에 의하여 산소를 방출하는 기능을 가진다. 또는, 절연체(280)는 과잉 산소 영역을 가진다.
또한 절연체(211), 절연체(283), 및 절연체(284)는 수소에 대한 차단성이 높은 기능을 가지는 재료이면 적합하다. 또한 절연체(214), 절연체(282), 및 절연체(287)는 수소를 포획하거나 또는 수소를 고착하는 기능을 가지는 재료이면 적합하다.
예를 들어, 상기 수소에 대한 차단성이 높은 기능을 가지는 재료는 질화 실리콘, 또는 질화 산화 실리콘 등이 들 수 있다. 또한 수소를 포획하거나 또는 수소를 고착하는 기능을 가지는 상기 재료로서 산화 알루미늄, 산화 하프늄, 그리고 알루미늄 및 하프늄을 포함하는 산화물(하프늄 알루미네이트) 등을 들 수 있다.
또한 본 명세서에서 배리어성이란, 대응하는 물질의 확산을 억제하는 기능(투과성이 낮다고도 함)을 말한다. 또는, 대응하는 물질을 포획 및 고착하는(게터링이라고도 함) 기능을 말한다.
또한 절연체(211), 절연체(212), 절연체(214), 절연체(287), 절연체(282), 절연체(283), 및 절연체(284)에 사용하는 재료의 결정 구조에 대해서는 특별히 한정되지 않지만, 비정질 또는 결정성을 가지는 구조로 하면 좋다. 예를 들어, 수소를 포획하거나 또는 수소를 고착하는 기능을 가지는 재료로서 비정질 산화 알루미늄막을 사용하면 적합하다. 비정질 산화 알루미늄은 결정성이 높은 산화 알루미늄보다 수소를 포획 및 고착하는 양이 많은 경우가 있다.
여기서, 절연체(280) 내의 과잉 산소와, 절연체(280)와 접하는 산화물 반도체 내의 수소의 확산에 대해서는 아래와 같은 모델이 생각된다.
산화물 반도체 내에 존재하는 수소는 산화물 반도체에 접하는 절연체(280)를 통하여 다른 구조체로 확산된다. 상기 수소의 확산은 절연체(280) 내의 과잉 산소가 산화물 반도체 내의 수소와 반응하여 OH 결합이 되고, 상기 수소는 절연체(280) 내로 확산된다. OH 결합을 가진 수소 원자가 수소를 포획하거나 또는 수소를 고착하는 기능을 가지는 재료(대표적으로는 절연체(282))에 도달하였을 때, 수소 원자는 절연체(282) 내의 원자(예를 들어 금속 원자 등)와 결합된 산소 원자와 반응하여 절연체(282) 내에 포획 또는 고착된다. 한편으로 OH 결합을 가진 과잉 산소의 산소 원자는 과잉 산소로서 절연체(280) 내에 잔존한다고 추측된다. 즉, 상기 수소의 확산에서, 절연체(280) 내의 과잉 산소가 중개적인 역할을 맡을 개연성이 높다.
상기 모델을 만족시키기 위해서는 반도체 장치의 제작 공정이 중요한 요소 중 하나이다.
일례로서, 산화물 반도체 위에 과잉 산소를 가지는 절연체(280)를 형성하고, 그 후에 절연체(282)를 형성한다. 그 다음으로, 가열 처리를 수행하는 것이 바람직하다. 상기 가열 처리는 구체적으로는 산소를 포함하는 분위기, 질소를 포함하는 분위기, 또는 산소와 질소의 혼합 분위기에서 350℃ 이상, 바람직하게는 400℃ 이상의 온도에서 가열 처리를 수행한다. 가열 처리의 시간은 1시간 이상, 바람직하게는 4시간 이상, 더 바람직하게는 8시간 이상으로 한다.
상기 가열 처리에 의하여 산화물 반도체 내의 수소는 절연체(280), 절연체(282), 및 절연체(287)를 통하여 외부로 확산될 수 있다. 즉, 산화물 반도체 및 상기 산화물 반도체 근방에 존재하는 수소의 절대량을 저감할 수 있다.
상기 가열 처리 후에 절연체(283) 및 절연체(284)를 형성한다. 절연체(283) 및 절연체(284)는 수소에 대한 차단성이 높은 기능을 가지는 재료이므로 외부로 확산된 수소 또는 외부에 존재하는 수소가 내부, 구체적으로는 산화물 반도체 또는 절연체(280) 측에 들어가는 것을 억제할 수 있다.
또한 상기 가열 처리를, 절연체(282)를 형성한 후에 수행하는 구성에 대하여 예시하였지만, 이에 한정되지 않는다. 예를 들어, 트랜지스터층(413)의 형성 후, 또는 메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_3)의 형성 후에 각각 상기 가열 처리를 수행하여도 좋다. 또한 상기 가열 처리에 의하여 수소를 외부로 확산시킬 때에는 트랜지스터층(413)의 위쪽 또는 가로 방향으로 수소가 확산된다. 마찬가지로, 메모리 디바이스층(415_1) 내지 메모리 디바이스층(415_3)의 형성 후에 가열 처리를 하는 경우에는 수소는 위쪽 또는 가로 방향으로 확산된다.
또한 상기 제작 공정에서, 절연체(211)와 절연체(283)가 접착됨으로써 상술한 밀봉 구조가 형성된다.
상술한 바와 같이, 상기 구조 및 상기 제작 공정으로 함으로써, 수소 농도가 저감된 산화물 반도체를 사용한 반도체 장치를 제공할 수 있다. 따라서 신뢰성이 양호한 반도체 장치를 제공할 수 있다. 또한 본 발명의 일 형태에 의하여 전기 특성이 양호한 반도체 장치를 제공할 수 있다.
도 26의 (A) 내지 (C)는 도전체(424)의 배치가 도 25와 다른 예를 나타낸 도면이다. 도 26의 (A)는 메모리 디바이스(420)를 상면으로부터 본 레이아웃도를 나타낸 것이고, 도 26의 (B)는 도 26의 (A)에 A1-A2의 일점쇄선으로 나타낸 부분의 단면도이고, 도 26의 (C)는 도 26의 (A)에 B1-B2의 일점쇄선으로 나타낸 부분의 단면도이다. 또한 도 26의 (A)에서는 도면을 쉽게 이해하기 위하여 도전체(205)의 도시를 생략하였다. 도전체(205)를 제공하는 경우, 도전체(205)는 도전체(260) 및 도전체(424)와 중첩되는 영역을 가진다.
도 26의 (A)에 나타낸 바와 같이, 도전체(424)는 도전체(424)가 제공되는 개구, 즉 산화물(230a) 및 산화물(230b)과 중첩되는 영역뿐만 아니라, 산화물(230a) 및 산화물(230b)의 외측에도 제공된다. 도 26의 (A)에서는 도전체(424)가 산화물(230a) 및 산화물(230b)의 B2 측으로 돌출되도록 제공되는 예를 나타내었지만, 본 실시형태는 이에 한정되지 않는다. 도전체(424)는 산화물(230a) 및 산화물(230b)의 B1 측으로 돌출되도록 제공되어도 좋고, B1 측 및 B2 측 양쪽으로 돌출되도록 제공되어도 좋다.
도 26의 (B) 및 (C)에는 메모리 디바이스층(415_p-1) 위에 메모리 디바이스층(415_p)이 적층되는 예를 나타내었다(p는 2 이상 n 이하의 자연수). 메모리 디바이스층(415_p-1)이 가지는 메모리 디바이스(420)는 도전체(424) 및 도전체(205)를 통하여 메모리 디바이스층(415_p)이 가지는 메모리 디바이스(420)와 전기적으로 접속된다.
도 26의 (B)에서는 메모리 디바이스층(415_p-1)에서 도전체(424)는 메모리 디바이스층(415_p-1)의 도전체(242), 및 메모리 디바이스층(415_p)의 도전체(205)와 접속하는 예를 나타내었다. 여기서 도전체(424)는 도전체(242), 산화물(243), 산화물(230b), 및 산화물(230a)의 B2 측의 외측에서 메모리 디바이스층(415_p-1)의 도전체(205)와도 접속되어 있다.
도 26의 (C)에서는 도전체(424)가 도전체(242), 산화물(243), 산화물(230b), 및 산화물(230a)의 B2 측의 측면을 따라 형성되고, 절연체(280), 절연체(273), 절연체(272), 절연체(224), 및 절연체(222)에 형성된 개구를 통하여 도전체(205)와 전기적으로 접속되어 있는 것을 알 수 있다. 여기서 도전체(424)가 도전체(242), 산화물(243), 산화물(230b), 및 산화물(230a)의 B2 측의 측면을 따라 제공되는 예를 도 26의 (B)에서는 점선으로 나타내었다. 또한 도전체(242), 산화물(243), 산화물(230b), 산화물(230a), 절연체(224), 및 절연체(222)의 B2 측의 측면과 도전체(424) 사이에 절연체(241)가 형성되는 경우가 있다.
도전체(242) 등과 중첩되지 않는 영역에도 도전체(424)를 제공함으로써, 메모리 디바이스(420)는 상이한 메모리 디바이스층(415)에 제공된 메모리 디바이스(420)와 전기적으로 접속될 수 있다. 또한 메모리 디바이스(420)는 트랜지스터층(413)에 제공된 트랜지스터(200T)에도 전기적으로 접속될 수 있다.
또한 도전체(424)를 비트선으로 하였을 때, 도전체(242) 등과 중첩되지 않는 영역에도 도전체(424)를 제공함으로써, B1-B2 방향으로 인접한 메모리 디바이스(420)의 비트선의 거리를 길게 할 수 있다. 도 26의 (A)에 나타낸 바와 같이 도전체(242) 위에서의 도전체(424)끼리의 간격은 d1이지만, 산화물(230a)보다 아래층, 즉 절연체(224) 및 절연체(222)에 형성된 개구 내에 위치하는 도전체(424)끼리의 간격은 d2가 되고, d2는 d1보다 크다. 일부의 간격을 d2로 하면, B1-B2 방향으로 인접한 도전체(424)끼리의 간격이 d1인 경우에 비하여 도전체(424)의 기생 용량을 저감할 수 있다. 도전체(424)의 기생 용량을 저감함으로써 용량 소자(292)에 필요한 용량을 저감할 수 있으므로 바람직하다.
메모리 디바이스(420)에는 2개의 메모리 셀에 대하여 공통의 비트선으로서 기능하는 도전체(424)가 제공된다. 용량 소자에 사용되는 유전체의 유전율이나, 비트선 간의 기생 용량을 적절히 조정함으로써 각 메모리 셀의 셀 크기를 축소할 수 있다. 여기서는 채널 길이를 30nm(30nm 노드라고도 함)로 하였을 때의 메모리 셀의 셀 크기의 추산, 비트 밀도의 추산, 및 비트 코스트의 추산에 대하여 설명한다. 또한 이하에서 설명하는 도 27의 (A) 내지 (D)에서는 도면을 쉽게 이해하기 위하여 도전체(205)의 도시를 생략하였다. 도전체(205)를 제공하는 경우, 도전체(205)는 도전체(260) 및 도전체(424)와 중첩되는 영역을 가진다.
도 27의 (A)에는 용량 소자의 유전체로서 두께가 10nm의 산화 하프늄과 그 위에 1nm의 산화 실리콘을 순차적으로 적층하고, 메모리 디바이스(420)가 가지는 각 메모리 셀의 도전체(242), 산화물(243), 산화물(230a), 및 산화물(230b) 사이에는 슬릿이 제공되고, 도전체(242) 및 상기 슬릿과 중첩하되도록 비트선으로서 기능하는 도전체(424)가 제공되는 예를 나타내었다. 이와 같이 하여 얻어진 메모리 셀(432)을 셀 A라고 부른다.
셀 A의 셀 크기는 45.25F2이다.
도 27의 (B)에는 용량 소자의 유전체로서 제 1 산화 지르코늄과, 그 위에 산화 알루미늄과, 그 위에 제 2 산화 지르코늄을 순차적으로 적층하고, 메모리 디바이스(420)가 가지는 각 메모리 셀의 도전체(242), 산화물(243), 산화물(230a), 및 산화물(230b) 사이에는 슬릿이 제공되고, 도전체(242) 및 상기 슬릿과 중첩되도록 비트선으로서 기능하는 도전체(424)가 제공되는 예를 나타내었다. 이와 같이 하여 얻어진 메모리 셀(433)을 셀 B라고 부른다.
셀 B는 셀 A와 비교하여 용량 소자에 사용하는 유전체의 유전율이 높기 때문에 용량 소자의 면적을 축소할 수 있다. 따라서 셀 B는 셀 A에 비하여 셀 크기를 축소할 수 있다. 셀 B의 셀 크기는 25.53F2이다.
셀A, 및 셀B는 도 21, 도 23의 (A) 내지 (C), 및 도 24에 나타낸 메모리 디바이스(420), 메모리 디바이스(420A), 또는 메모리 디바이스(420B)가 가지는 메모리 셀에 대응한다.
도 27의 (C)에는 용량 소자의 유전체로서 제 1 산화 지르코늄과, 그 위에 산화 알루미늄과, 그 위에 제 2 산화 지르코늄을 적층하고, 메모리 디바이스(420)가 가지는 도전체(242), 산화물(243), 산화물(230a), 및 산화물(230b)을 각 메모리 셀이 공유하고, 도전체(242)와 중첩되는 일부, 및 도전체(242)의 외측의 일부와 중첩되도록 비트선으로서 기능하는 도전체(424)가 제공되는 예를 나타내었다. 이와 같이 하여 얻어진 메모리 셀(434)을 셀 C라고 부른다.
셀 C에서의 도전체(424)의 간격은 도전체(242)의 위쪽과 비교하여 산화물(230a)보다 아래층에서 넓어진다. 그러므로, 도전체(424)의 기생 용량을 저감할 수 있어 용량 소자의 면적을 축소할 수 있다. 또한 도전체(242), 산화물(243), 산화물(230a), 및 산화물(230b)에 슬릿을 제공하지 않는다. 이로써, 셀 C는 셀 A 및 셀 B에 비하여 셀 크기를 축소할 수 있다. 셀 C의 셀 크기는 17.20F2이다.
도 27의 (D)에는 셀 C에서 도전체(205) 및 절연체(216)를 제공하지 않는 예를 나타내었다. 이와 같은 메모리 셀(435)을 셀 D라고 부른다.
셀 D에 도전체(205) 및 절연체(216)를 제공하지 않으면 메모리 디바이스(420)를 얇게 할 수 있다. 그러므로, 메모리 디바이스(420)를 가지는 메모리 디바이스층(415)을 얇게 할 수 있어, 메모리 디바이스층(415)을 복수 적층한 메모리 유닛(470)의 높이를 낮게 할 수 있다. 도전체(424) 및 도전체(205)를 비트선으로 간주하였을 때, 메모리 유닛(470) 내에서 비트선을 짧게 할 수 있다. 비트선을 짧게 할 수 있기 때문에 비트선의 기생 부하가 저감되고, 도전체(424)의 기생 용량을 더 저감할 수 있어 용량 소자의 면적을 축소할 수 있다. 또한 도전체(242), 산화물(243), 산화물(230a), 및 산화물(230b)에 슬릿을 제공하지 않는다. 이로써, 셀 D는 셀 A, 셀 B, 및 셀 C에 비하여 셀 크기를 축소할 수 있다. 셀 D의 셀 크기는 15.12F2이다.
셀 C 및 셀 D는 도 26의 (A) 내지 (C)에 나타낸 메모리 디바이스(420)가 가지는 메모리 셀에 대응한다.
여기서, 셀 A 내지 셀 D, 및 셀 D에서 다치화한 셀 E에 대하여 비트 밀도 및 비트 코스트 Cb를 추산하였다. 또한 얻어진 추산과, 현재 시판되고 있는 DRAM의 비트 밀도 및 비트 코스트의 예상값을 비교하였다.
본 발명의 일 형태의 반도체 장치에서의 비트 코스트 Cb를 수학식 (1)을 사용하여 추산하였다.
[수학식 1]
Figure pct00001
여기서, n은 메모리 디바이스층의 적층 수, Pc는 공통 부분으로서 주로 소자층(411)의 패터닝 횟수, Ps는 메모리 디바이스층(415) 및 트랜지스터층(413)의 1층당 패터닝 횟수, Dd는 DRAM의 비트 밀도, D3d는 메모리 디바이스층(415) 1층의 비트 밀도, Pd는 DRAM의 패터닝 횟수를 나타낸다. 다만, Pd에는 스케일링에 따른 증가분이 포함된다.
시판되고 있는 DRAM의 비트 밀도의 예상값 및 본 발명의 일 형태의 반도체 장치의 비트 밀도의 추산을 표 1에 나타낸다. 또한 시판되고 있는 DRAM의 프로세스 노드는 18nm 및 1Xnm의 2종류이다. 또한 본 발명의 일 형태의 반도체 장치에서 프로세스 노드를 30nm로 하고, 셀 A 내지 셀 E의 메모리 디바이스층의 적층 수를 5층, 10층, 및 20층으로 하여 비트 밀도를 추산하였다.
[표 1]
Figure pct00002
시판되고 있는 DRAM의 비트 코스트로부터, 본 발명의 일 형태의 반도체 장치의 상대적 비트 코스트를 추산한 결과를 표 2에 나타낸다. 또한 비트 코스트의 비교에는 프로세스 노드가 1Xnm인 DRAM을 사용하였다. 또한 본 발명의 일 형태의 반도체 장치에서 프로세스 노드를 30nm로 하고, 셀 A 내지 셀 D에서의 메모리 디바이스층의 적층 수를 5층, 10층, 및 20층으로 하여 상대적 비트 코스트를 추산하였다.
[표 2]
Figure pct00003
또한 표 3에는 표 1과 다른 비트 밀도의 추산으로서, 시판되는 DRAM의 비트 밀도의 예상값, 및 본 발명의 일 형태의 반도체 장치의 비트 밀도의 추산을 나타내었다. 또한 시판되는 DRAM은 프로세스 노드가 1Xnm이다. 본 발명의 일 형태의 반도체 장치의 프로세스 노드는 30nm로 하고, 셀 C에서 메모리 디바이스층(415) 및 트랜지스터층(413)의 적층수를 5층, 10층, 및 4bit/cell의 다치화가 수행된 10층으로 하여 추산하였다. 또한 표 3에서는 시판되는 DRAM의 비트 코스트로부터, 본 발명의 일 형태의 반도체 장치의 상대 비트 코스트를 추산한 결과를 나타내었다. 비트 밀도와 마찬가지로 본 발명의 일 형태의 반도체 장치의 프로세스 노드는 30nm로 하고, 셀 C에서 메모리 디바이스층(415) 및 트랜지스터층(413)의 적층 수를 5층, 10층, 및 4bit/cell의 다치화가 수행된 10층으로 하여 추산하였다.
[표 3]
Figure pct00004
DRAM의 미세화에는 한계가 있지만, 본 발명의 일 형태의 반도체 장치는 DRAM에서는 원리적으로 불가능한 다치화를 수행함으로써 미세화의 한계에 도달할 일 없이, DRAM보다 높은 비트 밀도, 낮은 비용, 및 대폭적으로 낮은 소비 전력을 실현할 수 있다. 또한 데이터 리프레시 빈도가 DRAM의 대략 6만분의 1(DRAM: 64ms에 한 번, 본 발명의 일 형태의 반도체 장치: 1h에 한 번)이므로, 메모리 용량이 크게 증가되어도 전력 절약화가 가능한 메모리로 할 수 있다.
본 실시형태에 기재된 구성은 다른 실시형태 등에 기재되는 구성과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 위의 실시형태에서 설명한 OS 트랜지스터에 사용할 수 있는 금속 산화물인 CAC-OS(Cloud-Aligned Composite Oxide Semiconductor) 및 CAAC-OS(c-axis Aligned Crystal Oxide Semiconductor)의 구성에 대하여 설명한다.
<금속 산화물의 구성>
CAC-OS 또는 CAC-metal oxide는 재료의 일부에서는 도전성의 기능을 가지고, 재료의 일부에서는 절연성의 기능을 가지고, 재료의 전체에서는 반도체로서의 기능을 가진다. 또한 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 활성층에 사용하는 경우, 도전성의 기능은 캐리어가 되는 전자(또는 홀)를 흘리는 기능이고, 절연성의 기능은 캐리어가 되는 전자를 흘리지 않는 기능이다. 도전성의 기능과 절연성의 기능을 각각 상보적으로 작용시킴으로써, 스위칭 기능(On/Off시키는 기능)을 CAC-OS 또는 CAC-metal oxide에 부여할 수 있다. CAC-OS 또는 CAC-metal oxide에서 각각의 기능을 분리시킴으로써, 양쪽의 기능을 최대한 높일 수 있다.
또한 CAC-OS 또는 CAC-metal oxide는 도전성 영역 및 절연성 영역을 가진다. 도전성 영역은 상술한 도전성의 기능을 가지고, 절연성 영역은 상술한 절연성의 기능을 가진다. 또한 재료 내에서 도전성 영역과 절연성 영역은 나노 입자 레벨로 분리되어 있는 경우가 있다. 또한 도전성 영역과 절연성 영역은 각각 재료 내에 편재하는 경우가 있다. 또한 도전성 영역은 주변이 흐릿해져 클라우드상으로 연결되어 관찰되는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide에서 도전성 영역과 절연성 영역은 각각 0.5nm 이상 10nm 이하, 바람직하게는 0.5nm 이상 3nm 이하의 크기로 재료 내에 분산되어 있는 경우가 있다.
또한 CAC-OS 또는 CAC-metal oxide는 상이한 밴드 갭을 가지는 성분으로 구성된다. 예를 들어, CAC-OS 또는 CAC-metal oxide는 절연성 영역에 기인하는 와이드 갭을 가지는 성분과 도전성 영역에 기인하는 내로 갭을 가지는 성분으로 구성된다. 상기 구성의 경우, 캐리어를 흘릴 때 내로 갭을 가지는 성분에서 주로 캐리어가 흐른다. 또한 내로 갭을 가지는 성분이 와이드 갭을 가지는 성분에 상보적으로 작용하고, 내로 갭을 가지는 성분과 연동하여 와이드 갭을 가지는 성분에도 캐리어가 흐른다. 그러므로 상기 CAC-OS 또는 CAC-metal oxide를 트랜지스터의 채널 형성 영역에 사용하는 경우, 트랜지스터의 온 상태에서 높은 전류 구동력, 즉 큰 온 전류 및 높은 전계 효과 이동도를 얻을 수 있다.
즉, CAC-OS 또는 CAC-metal oxide는 매트릭스 복합재(matrix composite) 또는 금속 매트릭스 복합재(metal matrix composite)라고 부를 수도 있다.
<금속 산화물의 구조>
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나누어진다. 비단결정 산화물 반도체로서는 예를 들어 CAAC-OS(c-axis aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), a-like OS(amorphous-like oxide semiconductor), 및 비정질 산화물 반도체 등이 있다.
또한 산화물 반도체는 결정 구조에 착안한 경우, 상기와는 상이한 분류가 되는 경우가 있다. 여기서 산화물 반도체에서의 결정 구조의 분류에 대하여, 도 28의 (A)를 사용하여 설명한다. 도 28의 (A)는 산화물 반도체, 대표적으로는 IGZO(In과, Ga과, Zn을 포함하는 금속 산화물)의 결정 구조의 분류를 설명하는 도면이다.
도 28의 (A)에 나타낸 바와 같이, IGZO는 크게 나누어 Amorphous와, Crystalline과, Crystal로 분류된다. 또한 Amorphous의 범주에는 completely amorphous가 포함된다. 또한 Crystalline의 범주에는 CAAC(c-axis aligned crystalline), nc(nanocrystalline), 및 CAC(Cloud-Aligned Composite)가 포함된다. 또한 Crystal의 범주에는 single crystal 및 poly crystal이 포함된다.
또한 도 28의 (A)에 굵은 선으로 둘러싼 범위 내의 구조는, New crystalline phase에 속하는 구조다. 상기 구조는 Amorphous와 Crystal 사이의 경계 영역에 있다. 즉, 에너지적으로 불안정한 Amorphous와, Crystalline은 전혀 다른 구조라고 바꿔 말할 수 있다.
또한 막 또는 기판의 결정 구조는 X선 회절(XRD: X-Ray Diffraction)상을 사용하여 평가할 수 있다. 여기서 석영 유리와 Crystalline로 분류되는 결정 구조를 가지는 IGZO(Crystalline IGZO라고도 함)의 XRD 스펙트럼을 도 28의 (B), (C)에 나타내었다. 또한 도 28의 (B)가 석영 유리, 도 28의 (C)가 Crystalline IGZO의 XRD 스펙트럼이다. 또한 도 28의 (C)에 나타낸 Crystalline IGZO로서는 In: Ga:Zn=4:2:3[원자수비]의 조성이다. 또한 도 28의 (C)에 나타낸 Crystalline IGZO로서는 두께가 500nm이다.
도 28의 (B)의 화살표에 나타낸 바와 같이, 석영 유리는 XRD 스펙트럼의 피크가 거의 대칭이다. 한편으로 도 28의 (C)의 화살표로 나타낸 바와 같이, Crystalline IGZO는 XRD 스펙트럼의 피크가 비대칭이다. XRD 스펙트럼의 피크가 비대칭인 것은 결정의 존재를 명시하고 있다. 바꿔 말하면, XRD 스펙트럼의 피크가 좌우 대칭이 아니면 Amorphous라고는 말할 수 없다.
CAAC-OS는 c축 배향성을 가지며 a-b면 방향에서 복수의 나노 결정이 연결되어 변형을 가지는 결정 구조가 되어 있다. 또한 변형이란, 복수의 나노 결정이 연결되는 영역에서, 격자 배열이 정렬된 영역과 격자 배열이 정렬된 다른 영역 사이에서 격자 배열의 방향이 변화되는 부분을 가리킨다.
나노 결정은 육각형이 기본이지만, 정육각형에 한정되지 않고, 비정육각형인 경우가 있다. 또한 변형에서 오각형 및 칠각형 등의 격자 배열을 가지는 경우가 있다. 또한 CAAC-OS에서는 변형 근방에 있어서도 명확한 결정립계(그레인 바운더리라고도 함)를 확인할 수 없다. 즉, 격자 배열의 변형에 의하여 결정립계의 형성이 억제되어 있는 것을 알 수 있다. 이는, CAAC-OS가 a-b면 방향에서 산소 원자의 배열이 조밀하지 않거나, 금속 원소가 치환됨으로써 원자 사이의 결합 거리가 변화되는 것 등에 의하여, 변형을 허용할 수 있기 때문이다. 또한 명확한 결정립계(그레인 바운더리)가 확인되는 결정 구조는 소위 다결정(polycrystal)이라고 불린다. 결정립계는 재결합 중심이 되고, 캐리어가 포획되어 트랜지스터의 온 전류의 저하 또는 전계 효과 이동도의 저하를 일으킬 가능성이 높다. 따라서 명확한 결정립계가 확인되지 않는 CAAC-OS는 트랜지스터의 반도체층에 적합한 결정 구조를 가지는 결정성의 산화물의 하나이다. 또한 CAAC-OS를 구성하기 위해서는 Zn을 가지는 구성이 바람직하다. 예를 들어, In-Zn 산화물 및 In-Ga-Zn 산화물은 In 산화물보다 결정립계의 발생을 억제할 수 있기 때문에 적합하다.
또한 CAAC-OS는 인듐 및 산소를 가지는 층(이하, In층)과 원소 M, 아연, 및 산소를 가지는 층(이하, (M, Zn)층)이 적층된 층상의 결정 구조(층상 구조라고도 함)를 가지는 경향이 있다. 또한 인듐과 원소 M은 서로 치환할 수 있고, (M, Zn)층의 원소 M이 인듐과 치환된 경우, (In, M, Zn)층이라고 나타낼 수도 있다. 또한 In층의 인듐이 원소 M과 치환된 경우, (In, M)층이라고 나타낼 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 한편으로 CAAC-OS는 명확한 결정립계를 확인할 수 없기 때문에, 결정립계에 기인하는 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다. 또한 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등으로 인하여 저하되는 경우가 있기 때문에, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다. 따라서 CAAC-OS를 가지는 산화물 반도체는 물리적 성질이 안정된다. 그러므로 CAAC-OS를 가지는 산화물 반도체는 열에 강하고 신뢰성이 높다. 또한 CAAC-OS는 제조 공정에서의 높은 온도(소위 thermal budget)에 대해서도 안정적이다. 따라서 OS 트랜지스터에 CAAC-OS를 사용하면, 제조 공정의 자유도를 넓힐 수 있다.
nc-OS는 미소한 영역(예를 들어 1nm 이상 10nm 이하의 영역, 특히 1nm 이상 3nm 이하의 영역)에서 원자 배열에 주기성을 가진다. 또한 nc-OS는 상이한 나노 결정 사이에서 결정 방위에 규칙성이 보이지 않는다. 따라서 막 전체에서 배향성이 보이지 않는다. 그러므로 nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별이 되지 않는 경우가 있다.
a-like OS는 nc-OS와 비정질 산화물 반도체의 중간의 구조를 가지는 산화물 반도체이다. a-like OS는 공동(void) 또는 저밀도 영역을 가진다. 즉, a-like OS는 nc-OS 및 CAAC-OS에 비하여 결정성이 낮다.
산화물 반도체는 다양한 구조를 취하고, 각각이 상이한 특성을 가진다. 본 발명의 일 형태의 산화물 반도체는 비정질 산화물 반도체, 다결정 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종류 이상을 포함하여도 좋다.
<산화물 반도체를 가지는 트랜지스터>
이어서, 상기 산화물 반도체를 트랜지스터에 사용하는 경우에 대하여 설명한다.
상기 산화물 반도체를 트랜지스터에 사용함으로써, 전계 효과 이동도가 높은 트랜지스터를 실현할 수 있다. 또한 신뢰성이 높은 트랜지스터를 실현할 수 있다.
또한 트랜지스터에는 캐리어 농도가 낮은 산화물 반도체를 사용하는 것이 바람직하다. 산화물 반도체막의 캐리어 농도를 낮추는 경우에는, 산화물 반도체막 내의 불순물 농도를 낮추고, 결함 준위 밀도를 낮추면 좋다. 본 명세서 등에서, 불순물 농도가 낮고 결함 준위 밀도가 낮은 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 한다.
또한 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다.
또한 산화물 반도체의 트랩 준위에 포획된 전하는 소실되는 데 걸리는 시간이 길고, 마치 고정 전하처럼 작용하는 경우가 있다. 그러므로 트랩 준위 밀도가 높은 산화물 반도체에 채널 형성 영역이 형성되는 트랜지스터는 전기 특성이 불안정해지는 경우가 있다.
따라서 트랜지스터의 전기 특성을 안정적으로 하기 위해서는, 산화물 반도체 내의 불순물 농도를 저감하는 것이 유효하다. 또한 산화물 반도체 내의 불순물 농도를 저감하기 위해서는, 근접한 막 내의 불순물 농도도 저감하는 것이 바람직하다. 불순물로서는 수소, 질소, 알칼리 금속, 알칼리 토금속, 철, 니켈, 실리콘 등이 있다.
<불순물>
여기서, 산화물 반도체 내에서의 각 불순물의 영향에 대하여 설명한다.
산화물 반도체에 14족 원소 중 하나인 실리콘이나 탄소가 포함되면, 산화물 반도체에서 결함 준위가 형성된다. 그러므로 산화물 반도체에서의 실리콘이나 탄소의 농도와, 산화물 반도체와의 계면 근방의 실리콘이나 탄소의 농도(이차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectrometry)에 의하여 얻어지는 농도)를 2×1018atoms/cm3 이하, 바람직하게는 2×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 알칼리 금속 또는 알칼리 토금속이 포함되면, 결함 준위를 형성하여 캐리어를 생성하는 경우가 있다. 따라서 알칼리 금속 또는 알칼리 토금속이 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 구체적으로는, SIMS에 의하여 얻어지는 산화물 반도체 내의 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018atoms/cm3 이하, 바람직하게는 2×1016atoms/cm3 이하로 한다.
또한 산화물 반도체에 질소가 포함되면, 캐리어인 전자가 발생하고 캐리어 농도가 증가되어 n형화되기 쉽다. 그러므로 질소가 포함되는 산화물 반도체를 반도체에 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 따라서 상기 산화물 반도체에서 질소는 가능한 한 저감되어 있는 것이 바람직하고, 예를 들어 산화물 반도체 내의 질소 농도는 SIMS에서 5×1019atoms/cm3 미만, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 1×1018atoms/cm3 이하, 더욱 바람직하게는 5×1017atoms/cm3 이하로 한다.
또한 산화물 반도체에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 되기 때문에, 산소 결손을 형성하는 경우가 있다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한 수소의 일부가 금속 원자와 결합하는 산소와 결합하여, 캐리어인 전자를 생성하는 경우가 있다. 따라서 수소가 포함되는 산화물 반도체를 사용한 트랜지스터는 노멀리 온 특성을 가지기 쉽다. 그러므로 산화물 반도체 내의 수소는 가능한 한 저감되어 있는 것이 바람직하다. 구체적으로는, 산화물 반도체에서 SIMS에 의하여 얻어지는 수소 농도를 1×1020atoms/cm3 미만, 바람직하게는 1×1019atoms/cm3 미만, 더 바람직하게는 5×1018atoms/cm3 미만, 더 바람직하게는 1×1018atoms/cm3 미만으로 한다.
불순물이 충분히 저감된 산화물 반도체를 트랜지스터의 채널 형성 영역에 사용함으로써, 안정된 전기 특성을 부여할 수 있다.
또한 본 실시형태는 본 명세서에서 설명하는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는 실시형태 1에 기재된 반도체 장치(10)에서의 실리콘 기판(50)에 제공된 컨트롤 로직 회로(61), 행 구동 회로(62), 열 구동 회로(63), 및 출력 회로(64)에 대하여 설명한다.
도 29는 메모리 장치로서 기능하는 반도체 장치의 구성예를 나타낸 블록도이다. 반도체 장치(10E)는 주변 회로(80) 및 메모리 셀 어레이(70)를 가진다. 주변 회로(80)는 컨트롤 로직 회로(61), 행 구동 회로(62), 열 구동 회로(63), 출력 회로(64)를 가진다.
메모리 셀 어레이(70)는 복수의 메모리 셀(42)을 가진다. 행 구동 회로(62)는 행 디코더(71) 및 워드선 드라이버 회로(72)를 가진다. 열 구동 회로(63)는 열 디코더(81), 프리차지 회로(82), 증폭 회로(83), 및 기록 회로(84)를 가진다. 프리차지 회로(82)는 글로벌 비트선(GBL) 또는 로컬 비트선(LBL) 등을 프리차지하는 기능을 가진다. 증폭 회로(83)는 글로벌 비트선(GBL) 또는 로컬 비트선(LBL)에서 판독된 데이터 신호를 증폭하는 기능을 가진다. 증폭된 데이터 신호는 출력 회로(64)를 통하여 디지털의 데이터 신호(RDATA)로서 반도체 장치(10E) 외부에 출력된다.
반도체 장치(10E)에는 외부로부터 전원 전압으로서 저전원 전압(VSS), 주변 회로(80)용 고전원 전압(VDD), 메모리 셀 어레이(70)용 고전원 전압(VIL)이 공급된다.
또한 반도체 장치(10E)에는 제어 신호(CE, WE, RE), 어드레스 신호(ADDR), 데이터 신호(WDATA)가 외부로부터 입력된다. 어드레스 신호(ADDR)는 행 디코더(71) 및 열 디코더(81)에 입력되고, WDATA는 기록 회로(84)에 입력된다.
컨트롤 로직 회로(61)는 외부로부터의 입력 신호(CE, WE, RE)를 처리하여 행 디코더(71), 열 디코더(81)의 제어 신호를 생성한다. CE는 칩 인에이블 신호이고, WE는 기록 인에이블 신호이고, RE는 판독 인에이블 신호이다. 컨트롤 로직 회로(61)가 처리하는 신호는 이에 한정되지 않고, 필요에 따라 다른 제어 신호를 입력하면 좋다. 예를 들어, 불량 비트를 판정하기 위한 제어 신호를 입력하고, 특정된 메모리 셀의 어드레스로부터 판독되는 데이터 신호를 불량 비트로서 특정하여도 좋다.
또한 상술한 각 회로 또는 각 신호는 필요에 따라 적절히 취사할 수 있다.
일반적으로 컴퓨터 등의 반도체 장치에서는 용도에 따라 다양한 기억 장치(메모리)가 사용된다. 도 30에 각종 기억 장치의 계층 구조를 나타내었다. 상층에 위치하는 기억 장치일수록 빠른 액세스 속도가 요구되고, 하층에 위치하는 기억 장치일수록 큰 기억 용량과 높은 기록 밀도가 요구된다. 도 30에서는 가장 위의 층으로부터 순차적으로 CPU 등의 연산 처리 장치에 레지스터로서 혼재되는 메모리, SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) ,3D NAND 메모리를 나타내었다.
CPU 등의 연산 처리 장치에 레지스터로서 포함되는 메모리는 연산 결과의 일시적인 저장 등에 사용되기 때문에, 연산 처리 장치로부터의 액세스 빈도가 높다. 따라서 빠른 동작 속도가 기억 용량보다 더 요구된다. 또한 레지스터는 연산 처리 장치의 설정 정보 등을 유지하는 기능도 가진다.
SRAM은 예를 들어 캐시(cache)에 사용된다. 캐시는 메인 메모리에 유지되는 정보의 일부를 복제하여 유지하는 기능을 가진다. 사용 빈도가 높은 데이터를 캐시에 복제함으로써 데이터에 대한 액세스 속도를 빠르게 할 수 있다.
DRAM은 예를 들어 메인 메모리에 사용된다. 메인 메모리는 스토리지에서 판독된 프로그램이나 데이터를 유지하는 기능을 가진다. DRAM의 기록 밀도는 약 0.1Gbit/mm2 내지 0.3Gbit/mm2이다.
(3D) NAND 메모리는 예를 들어 스토리지에 사용된다. 스토리지는 장기간 저장할 필요가 있는 데이터나 연산 처리 장치에서 사용되는 각종 프로그램 등을 유지하는 기능을 가진다. 따라서 스토리지에서는 큰 기억 용량과 높은 기록 밀도가 동작 속도보다 더 요구된다. 스토리지에 사용되는 기억 장치의 기록 밀도는 약 0.6Gbit/mm2 내지 6.0Gbit/mm2이다.
본 발명의 일 형태의 기억 장치로서 기능하는 반도체 장치는 동작 속도가 빠르고, 장기간에 걸친 데이터 유지가 가능하다. 본 발명의 일 형태의 반도체 장치는 캐시가 위치하는 계층과 메인 메모리가 위치하는 계층의 양쪽을 포함하는 경계 영역(901)에 위치하는 반도체 장치로서 적합하게 사용할 수 있다. 또한 본 발명의 일 형태의 반도체 장치는 메인 메모리가 위치하는 계층과 스토리지가 위치하는 계층의 양쪽을 포함하는 경계 영역(902)에 위치하는 반도체 장치로서 적합하게 사용할 수 있다.
(실시형태 5)
본 실시형태는 상기 실시형태에 나타낸 반도체 장치 등이 제공된 전자 부품 및 전자 기기의 일례를 나타낸 것이다.
<전자 부품>
우선 반도체 장치(10) 등이 제공된 전자 부품의 예에 대하여, 도 31의 (A) 및 (B)를 사용하여 설명한다.
도 31의 (A)에 전자 부품(700) 및 전자 부품(700)이 실장된 기판(실장 기판(704))의 사시도를 나타내었다. 도 31의 (A)에 나타낸 전자 부품(700)은 몰드(711) 내에, 실리콘 기판(50) 위에 소자층(20)이 적층된 반도체 장치(10)를 가진다. 도 31의 (A)는 전자 부품(700)의 내부를 나타내기 위하여 일부를 도면에 반영하지 않았다. 전자 부품(700)은 몰드(711)의 외측에 랜드(712)를 가진다. 랜드(712)는 전극 패드(713)에 전기적으로 접속되고, 전극 패드(713)는 반도체 장치(10)와 와이어(714)에 의하여 전기적으로 접속된다. 전자 부품(700)은 예를 들어 인쇄 기판(702)에 실장된다. 이러한 전자 부품이 복수로 조합되고 각각이 인쇄 기판(702) 위에서 전기적으로 접속됨으로써, 실장 기판(704)이 완성된다.
도 31의 (B)에 전자 부품(730)의 사시도를 나타내었다. 전자 부품(730)은 SiP(System in package) 또는 MCM(Multi Chip Module)의 일례이다. 전자 부품(730)은 패키지 기판(732)(인쇄 기판) 위에 인터포저(731)가 제공되고, 인터포저(731) 위에 반도체 장치(735) 및 복수의 반도체 장치(10)가 제공되어 있다.
전자 부품(730)에서는 반도체 장치(10)를 광대역 메모리(HBM: High Bandwidth Memory)로서 사용하는 예를 나타내었다. 또한 반도체 장치(735)로서는 CPU, GPU, FPGA 등의 집적 회로(반도체 장치)를 사용할 수 있다.
패키지 기판(732)으로서는 세라믹 기판, 플라스틱 기판, 또는 유리 에폭시 기판 등을 사용할 수 있다. 인터포저(731)로서는 실리콘 인터포저, 수지 인터포저 등을 사용할 수 있다.
인터포저(731)는 복수의 배선을 가지고, 단자 피치가 상이한 복수의 집적 회로를 전기적으로 접속하는 기능을 가진다. 복수의 배선은 단층 또는 다층으로 제공된다. 또한 인터포저(731)는 인터포저(731) 위에 제공된 집적 회로를 패키지 기판(732)에 제공된 전극과 전기적으로 접속하는 기능을 가진다. 그러므로 인터포저를 "재배선 기판" 또는 "중간 기판"이라고 하는 경우가 있다. 또한 인터포저(731)에 관통 전극을 제공하고, 상기 관통 전극을 사용하여 집적 회로와 패키지 기판(732)을 전기적으로 접속하는 경우도 있다. 또한 실리콘 인터포저에서는 관통 전극으로서 TSV(Through Silicon Via)를 사용할 수도 있다.
인터포저(731)로서 실리콘 인터포저를 사용하는 것이 바람직하다. 실리콘 인터포저에서는 능동 소자를 제공할 필요가 없기 때문에, 집적 회로보다 낮은 비용으로 제작할 수 있다. 한편으로 실리콘 인터포저의 배선은 반도체 프로세스로 형성할 수 있으므로, 수지 인터포저에서는 어려운 미세 배선을 형성하기 쉽다.
HBM에서는 넓은 메모리 밴드 폭을 실현하기 위하여 많은 배선을 접속할 필요가 있다. 그러므로 HBM을 실장하는 인터포저에는 미세하고 밀도가 높은 배선의 형성이 요구된다. 따라서 HBM을 실장하는 인터포저에는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 실리콘 인터포저를 사용한 SiP나 MCM 등에서는, 집적 회로와 인터포저 사이의 팽창 계수의 차이로 인한 신뢰성의 저하가 발생하기 어렵다. 또한 실리콘 인터포저는 표면의 평탄성이 높으므로 실리콘 인터포저 위에 제공되는 집적 회로와 실리콘 인터포저 사이의 접속 불량이 발생하기 어렵다. 특히, 인터포저 위에 복수의 집적 회로를 나란히 배치하는 2.5D 패키지(2.5차원 실장)에서는 실리콘 인터포저를 사용하는 것이 바람직하다.
또한 전자 부품(730)과 중첩시켜 히트 싱크(방열판)를 제공하여도 좋다. 히트 싱크를 제공하는 경우에는 인터포저(731) 위에 제공하는 집적 회로의 높이를 일치시키는 것이 바람직하다. 예를 들어 본 실시형태에 나타낸 전자 부품(730)에서는 반도체 장치(10)와 반도체 장치(735)의 높이를 일치시키는 것이 바람직하다.
전자 부품(730)을 다른 기판에 실장하기 위하여 패키지 기판(732)의 바닥부에 전극(733)을 제공하여도 좋다. 도 31의 (B)에는 전극(733)을 땜납 볼로 형성하는 예를 나타내었다. 패키지 기판(732)의 바닥부에 땜납 볼을 매트릭스상으로 제공함으로써 BGA(Ball Grid Array) 실장을 실현할 수 있다. 또한 전극(733)을 도전성의 핀으로 형성하여도 좋다. 패키지 기판(732)의 바닥부에 도전성의 핀을 매트릭스상으로 제공함으로써 PGA(Pin Grid Array) 실장을 실현할 수 있다.
전자 부품(730)은 BGA 및 PGA에 한정되지 않고, 다양한 실장 방법을 사용하여 다른 기판에 실장할 수 있다. 예를 들어, SPGA(Staggered Pin Grid Array), LGA(Land Grid Array), QFP(Quad Flat Package), QFJ(Quad Flat J-leaded package), 또는 QFN(Quad Flat Non-leaded package) 등의 실장 방법을 사용할 수 있다.
<전자 기기>
다음으로 상기 전자 부품을 가진 전자 기기의 예에 대하여 도 32를 사용하여 설명한다.
로봇(7100)은 조도 센서, 마이크로폰, 카메라, 스피커, 디스플레이, 각종 센서(적외선 센서, 초음파 센서, 가속도 센서, 피에조 센서, 광 센서, 자이로 센서 등), 및 이동 기구 등을 가진다. 전자 부품(730)은 프로세서 등을 가지고, 이들 주변 기기를 제어하는 기능을 가진다. 예를 들어 전자 부품(700)은 센서로 취득된 데이터를 기억하는 기능을 가진다.
마이크로폰은 사용자의 음성 및 환경 소리 등의 음향 신호를 검지하는 기능을 가진다. 또한 스피커는 음성 및 경고음 등의 오디오 신호를 출력하는 기능을 가진다. 로봇(7100)은 마이크로폰을 통하여 입력된 오디오 신호를 해석하고, 필요한 오디오 신호를 스피커로부터 출력할 수 있다. 로봇(7100)은 마이크로폰 및 스피커를 사용하여, 사용자와 의사소통할 수 있다.
카메라는 로봇(7100)의 주위를 촬상하는 기능을 가진다. 또한 로봇(7100)은 이동 기구를 사용하여 이동하는 기능을 가진다. 로봇(7100)은 카메라를 사용하여 주위의 화상을 촬상하고, 화상을 해석하여 이동할 때의 장애물의 유무 등을 검지할 수 있다.
비행체(7120)는 프로펠러, 카메라, 및 배터리 등을 가지고, 자율적으로 비행하는 기능을 가진다. 전자 부품(730)은 이들 주변 기기를 제어하는 기능을 가진다.
예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 기억된다. 전자 부품(730)은 화상 데이터를 해석하여, 이동할 때의 장애물의 유무 등을 검지할 수 있다. 또한 전자 부품(730)에 의하여 배터리의 축전 용량의 변화로부터 배터리 잔량을 추정할 수 있다.
로봇 청소기(7140)는 상면에 배치된 디스플레이, 측면에 배치된 복수의 카메라, 브러시, 조작 버튼, 각종 센서 등을 가진다. 도시하지 않았지만, 로봇 청소기(7300)에는 타이어, 흡입구 등이 구비되어 있다. 로봇 청소기(7300)는 자율적으로 주행하고, 먼지를 검지하고, 하면에 제공된 흡입구로부터 먼지를 흡인할 수 있다.
예를 들어 전자 부품(730)은 카메라가 촬영한 화상을 해석하여 벽, 가구, 또는 단차 등의 장애물의 유무를 판단할 수 있다. 또한 화상 해석에 의하여 배선 등 브러시에 얽히기 쉬운 물체를 검지한 경우에는 브러시의 회전을 멈출 수 있다.
자동차(7160)는 엔진, 타이어, 브레이크, 조타 장치, 카메라 등을 가진다. 예를 들어 전자 부품(730)은 내비게이션 정보, 속도, 엔진의 상태, 기어의 선택 상태, 브레이크의 사용 빈도 등의 데이터에 의거하여, 자동차(7160)의 주행 상태를 최적화하기 위한 제어를 수행한다. 예를 들어 카메라로 촬영된 화상 데이터는 전자 부품(700)에 저장된다.
전자 부품(700) 및/또는 전자 부품(730)은 TV 장치(7200)(텔레비전 수상 장치), 스마트폰(7210), PC(퍼스널 컴퓨터)(7220, 7230), 게임기(7240), 게임기(7260) 등에 제공될 수 있다.
예를 들어 TV 장치(7200)에 내장된 전자 부품(730)은 화상 엔진으로서 기능시킬 수 있다. 예를 들어 전자 부품(730)은 노이즈 제거, 해상도 업컨버전 등의 화상 처리를 수행한다.
스마트폰(7210)은 휴대 정보 단말기의 일례이다. 스마트폰(7210)은 마이크로폰, 카메라, 스피커, 각종 센서, 및 표시부를 가진다. 전자 부품(730)에 의하여 이들 주변 기기가 제어된다.
PC(7220), PC(7230)는 각각 노트북형 PC, 거치형 PC의 예이다. PC(7230)에는 키보드(7232) 및 모니터 장치(7233)를 무선 또는 유선으로 접속할 수 있다. 게임기(7240)는 휴대용 게임기의 예이다. 게임기(7260)는 거치형 게임기의 예이다. 게임기(7260)에는 무선 또는 유선으로 컨트롤러(7262)가 접속되어 있다. 컨트롤러(7262)에 전자 부품(700) 및/또는 전자 부품(730)을 제공할 수도 있다.
본 실시형태는 다른 실시형태 등에 기재된 구성과 적절히 조합하여 실시할 수 있다.
(본 명세서 등의 기재에 관한 부기)
상술한 실시형태 및 실시형태에서의 각 구성의 설명에 대하여 이하에 부기한다.
각 실시형태에 기재된 구성은, 다른 실시형태 또는 실시예에 기재되는 구성과 적절히 조합하여 본 발명의 일 형태로 할 수 있다. 또한 하나의 실시형태에 복수의 구성예가 제시되는 경우에는 구성예를 적절히 조합할 수 있다.
또한 어느 하나의 실시형태에 기재되는 내용(일부의 내용이어도 좋음)은 그 실시형태에 기재되는 다른 내용(일부의 내용이어도 좋음) 및/또는 하나 또는 복수의 다른 실시형태에 기재되는 내용(일부의 내용이어도 좋음)에 대하여 적용, 조합, 또는 치환 등을 행할 수 있다.
또한 실시형태에서 설명하는 내용이란, 각 실시형태에서 다양한 도면을 사용하여 설명하는 내용, 또는 명세서에 기재되는 문장을 사용하여 설명하는 내용을 말한다.
또한 어느 하나의 실시형태에서 설명하는 도면(일부이어도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부이어도 좋음), 및/또는 하나 또는 복수의 다른 실시형태에서 설명하는 도면(일부이어도 좋음)을 조합함으로써 더 많은 도면을 구성할 수 있다.
또한 본 명세서 등의 블록도에서는 구성 요소를 기능마다 분류하고, 서로 독립적인 블록으로서 나타내었다. 그러나 실제의 회로 등에서는, 구성 요소를 기능마다 분류하기가 어려우므로, 하나의 회로에 복수의 기능이 관련되는 경우나, 복수의 회로에 하나의 기능이 관련되는 경우가 있을 수 있다. 따라서 블록도의 블록은 명세서에서 설명한 구성 요소에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 도면에서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서 반드시 그 스케일에 한정되지는 않는다. 또한 도면은 명확성을 위하여 모식적으로 나타낸 것이고, 도면에 나타낸 형상 또는 값 등에 한정되지 않는다. 예를 들어 노이즈로 인한 신호, 전압, 또는 전류의 편차, 또는 타이밍 차이로 인한 신호, 전압, 또는 전류의 편차 등을 포함할 수 있다.
또한 도면 등에 도시된 구성 요소의 위치 관계는 상대적이다. 따라서 도면을 참조하여 구성 요소를 설명할 때, 위치 관계를 나타내는 "위에", "아래에" 등의 말은 편의상 사용되는 경우가 있다. 구성 요소의 위치 관계는 본 명세서의 기재 내용에 한정되지 않고, 상황에 따라 적절히 바꿔 말할 수 있다.
본 명세서 등에서 트랜지스터의 접속 관계를 설명하는 경우, "소스 및 드레인 중 한쪽"(또는 제 1 전극 또는 제 1 단자), "소스 및 드레인 중 다른 쪽"(또는 제 2 전극 또는 제 2 단자)이라는 표기를 사용한 다. 이는, 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나 소스(드레인) 전극 등, 상황에 따라 적절히 바꿔 말할 수 있다.
또한 본 명세서 등에서 "전극"이나 "배선"이라는 용어는, 이들 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어 "전극"은 "배선"의 일부로서 사용되는 경우가 있고, 그 반대도 마찬가지이다. 또한 "전극"이나 "배선"이라는 용어는, 복수의 "전극"이나 "배선"이 일체가 되어 형성되어 있는 경우 등도 포함한다.
또한 본 명세서 등에서 전압과 전위는 적절히 바꿔 말할 수 있다. 전압은 기준이 되는 전위로부터의 전위차를 말하고, 예를 들어 기준이 되는 전위가 그라운드 전압(접지 전압)인 경우, 전압을 전위로 바꿔 말할 수 있다. 그라운드 전위는 반드시 0V를 뜻하는 것은 아니다. 또한 전위는 상대적인 것이고, 기준이 되는 전위에 따라서는 배선 등에 공급되는 전위를 변화시키는 경우가 있다.
또한 본 명세서 등에서 노드는 회로 구성이나 디바이스 구조 등에 따라 단자, 배선, 전극, 도전층, 도전체, 불순물 영역 등으로 바꿔 말할 수 있다. 또한 단자, 배선 등을 노드로 바꿔 말할 수 있다.
본 명세서 등에서 "A와 B가 접속되어 있다"란, A와 B가 전기적으로 접속되어 있는 것을 말한다. 여기서, "A와 B가 전기적으로 접속되어 있다"란 A와 B 사이에서 대상물(스위치, 트랜지스터 소자, 또는 다이오드 등의 소자, 혹은 상기 소자 및 배선을 포함하는 회로 등을 가리킴)이 존재하는 경우에 A와 B의 전기 신호의 전달이 가능한 접속을 말한다. 또한 A와 B가 전기적으로 접속되어 있는 경우에는 A와 B가 직접 접속되어 있는 경우가 포함된다. 여기서, "A와 B가 직접 접속되어 있다"란 상기 대상물을 통하지 않고, A와 B 사이의 배선(또는 전극) 등을 통하여 A와 B에서 전기 신호의 전달이 가능한 접속을 말한다. 바꿔 말하면, 직접 접속이란 등가 회로로 나타내었을 때 같은 회로도로 간주할 수 있는 접속을 말한다.
본 명세서 등에서 스위치란 도통 상태(온 상태) 또는 비도통 상태(오프 상태)가 되어 전류를 흘릴지 여부를 제어하는 기능을 가지는 것을 말한다. 또는 스위치란, 전류를 흘리는 경로를 선택하고 전환하는 기능을 가지는 것을 말한다.
본 명세서 등에서 채널 길이란 예를 들어 트랜지스터의 상면도에서 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트가 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인 사이의 거리를 말한다.
본 명세서 등에서 채널 폭이란, 예를 들어 반도체(또는 트랜지스터가 온 상태일 때 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스와 드레인이 대향하는 부분의 길이를 말한다.
또한 본 명세서 등에서 "막", "층" 등이라는 어구는 경우에 따라 또는 상황에 따라 서로 교체할 수 있다. 예를 들어, "도전층"이라는 용어를, "도전막"이라는 용어로 변경할 수 있는 경우가 있다. 또는 예를 들어 "절연막"이라는 용어를, "절연층"이라는 용어로 변경할 수 있는 경우가 있다.
:BL2: 배선, SL2: 배선, SW0: 신호, SW1: 신호, SW2: 신호, T11: 시각, T12: 시각, T13: 시각, T14: 시각, T15: 시각, T16: 시각, T17: 시각, T18: 시각, T19: 시각, 10: 반도체 장치, 10A: 반도체 장치, 10B: 반도체 장치, 10C: 반도체 장치, 10E: 반도체 장치, 20: 소자층, 20_M: 소자층, 20_1: 소자층, 30: 트랜지스터층, 30A: 트랜지스터층, 30B: 트랜지스터층, 31: 트랜지스터, 32: 트랜지스터, 33: 트랜지스터, 34: 트랜지스터, 35: 보정 회로, 36: 회로, 36_pre: 회로, 40: 트랜지스터층, 41_k: 트랜지스터층, 41_1: 트랜지스터층, 41_2: 트랜지스터층, 42: 메모리 셀, 43: 트랜지스터, 44: 커패시터, 49: 트랜지스터층, 49_k: 트랜지스터층, 49_1: 트랜지스터층, 50: 실리콘 기판, 51: 제어 회로, 52: 스위치 회로, 52_1: 트랜지스터, 52_2: 트랜지스터, 53: 프리차지 회로, 53_1: 트랜지스터, 53_3: 트랜지스터, 54: 프리차지 회로, 54_1: 트랜지스터, 54_3: 트랜지스터, 55: 감지 증폭기, 55_1: 트랜지스터, 55_2: 트랜지스터, 55_3: 트랜지스터, 55_4: 트랜지스터, 61: 컨트롤 로직 회로, 62: 행 구동 회로, 63: 열 구동 회로, 64: 출력 회로, 70: 메모리 셀 어레이, 71: 행 디코더, 72: 워드선 드라이버 회로, 80: 주변 회로, 81: 열 디코더, 82: 프리차지 회로, 83: 증폭 회로, 84: 회로, 90: 트랜지스터층, 91: 메모리 셀, 92: 트랜지스터, 93: 트랜지스터, 94: 커패시터, 97: 트랜지스터, 98: 트랜지스터, 99: 트랜지스터, 100: 기억 장치, 110: 기간, 111: 동작, 112: 동작, 113: 동작, 114: 동작, 115: 동작, 120: 기간, 120_1: 기간, 120_2: 기간, 121: 동작, 121A: 동작, 122: 동작, 123: 동작, 123A: 동작, 124: 동작, 125: 동작, 125A: 동작, 130: 기간, 131: 동작, 132: 동작, 133: 동작, 134: 동작, 135: 동작, 140: 기간, 141: 동작, 142: 동작, 144: 커패시터, 200: 트랜지스터, 200M: 트랜지스터, 200T: 트랜지스터, 205: 도전체, 205a: 도전체, 205b: 도전체, 211: 절연체, 212: 절연체, 214: 절연체, 216: 절연체, 222: 절연체, 224: 절연체, 230: 산화물, 230a: 산화물, 230b: 산화물, 230c: 산화물, 240: 도전체, 240a: 도전체, 240b: 도전체, 241: 절연체, 241a: 절연체, 241b: 절연체, 242: 도전체, 242a: 도전체, 242b: 도전체, 243: 산화물, 243a: 산화물, 243b: 산화물, 246: 도전체, 246a: 도전체, 246b: 도전체, 250: 절연체, 260: 도전체, 260a: 도전체, 260b: 도전체, 272: 절연체, 273: 절연체, 274: 절연체, 275: 절연체, 276: 도전체, 277: 절연체, 278: 도전체, 279: 절연체, 280: 절연체, 282: 절연체, 283: 절연체, 284: 절연체, 287: 절연체, 290: 도전체, 292: 용량 소자, 292A: 용량 소자, 292B: 용량 소자, 294: 도전체, 295: 절연체, 296: 절연체, 297: 도전체, 298: 절연체, 299: 도전체, 300: 트랜지스터, 311: 반도체 기판, 313: 반도체 영역, 314a: 저저항 영역, 314b: 저저항 영역, 315: 절연체, 316: 도전체, 411: 소자층, 413: 트랜지스터층, 413_m: 트랜지스터층, 413_1: 트랜지스터층, 415: 메모리 디바이스층, 415_n: 메모리 디바이스층, 415_p: 메모리 디바이스층, 415_p-1: 메모리 디바이스층, 415_1: 메모리 디바이스층, 415_3: 메모리 디바이스층, 415_4: 메모리 디바이스층, 420: 메모리 디바이스, 420A: 메모리 디바이스, 420B: 메모리 디바이스, 422: 영역, 424: 도전체, 426: 도전체, 428: 도전체, 430: 도전체, 432: 메모리 셀, 433: 메모리 셀, 434: 메모리 셀, 435: 메모리 셀, 470: 메모리 유닛, 470_m: 메모리 유닛, 470_1: 메모리 유닛, 700: 전자 부품, 702: 프린트 기판, 704: 실장 기판, 711: 몰드, 712: 랜드, 713: 전극 패드, 714: 와이어, 730: 전자 부품, 731: 인터포저, 732: 패키지 기판, 733: 전극, 735: 반도체 장치, 820: 주변 회로, 901: 경계 영역, 902: 경계 영역, 7100: 로봇, 7120: 비행체, 7140: 로봇 청소기, 7160: 자동차, 7200: TV 장치, 7210: 스마트폰, 7220: PC, 7230: PC, 7232: 키보드, 7233: 모니터 장치, 7240: 게임기, 7260: 게임기, 7262: 컨트롤러, 7300: 로봇 청소기

Claims (10)

  1. 반도체 장치로서,
    실리콘 기판을 채널에 사용한 트랜지스터를 복수로 가지는 구동 회로와,
    금속 산화물을 채널에 사용한 트랜지스터를 복수로 가지는 제 1 트랜지스터층 및 제 2 트랜지스터층을 가지고,
    상기 제 1 트랜지스터층 및 제 2 트랜지스터층은 상기 실리콘 기판 위에 제공되고,
    상기 제 1 트랜지스터층은 제 1 트랜지스터 및 제 1 커패시터를 가지는 제 1 메모리 셀을 가지고,
    상기 제 1 트랜지스터는 제 1 로컬 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터층은 게이트가 상기 제 1 로컬 비트선에 전기적으로 접속된 제 2 트랜지스터와, 상기 제 2 트랜지스터에 전기적으로 접속된 제 1 보정 회로를 가지고,
    상기 제 1 보정 회로는 제 1 글로벌 비트선에 전기적으로 접속되고,
    상기 제 1 보정 회로는 상기 제 2 트랜지스터의 문턱 전압에 따른 전압을 상기 제 2 트랜지스터의 게이트에 유지시키는 기능을 가지는, 반도체 장치.
  2. 반도체 장치로서,
    실리콘 기판을 채널에 사용한 트랜지스터를 복수로 가지는 구동 회로와,
    복수의 트랜지스터층이 적층되어 제공되는 소자층을 가지고,
    상기 소자층은 금속 산화물을 채널에 사용한 트랜지스터를 복수로 가지는 제 1 트랜지스터층 및 제 2 트랜지스터층을 가지고,
    상기 제 1 트랜지스터층 및 제 2 트랜지스터층은 상기 실리콘 기판 위에 제공되고,
    상기 제 1 트랜지스터층은 제 1 트랜지스터 및 제 1 커패시터를 가지는 제 1 메모리 셀을 가지고,
    상기 제 1 트랜지스터는 제 1 로컬 비트선에 전기적으로 접속되고,
    상기 제 2 트랜지스터층은 게이트가 상기 제 1 로컬 비트선에 전기적으로 접속된 제 2 트랜지스터와, 상기 제 2 트랜지스터에 전기적으로 접속된 제 1 보정 회로를 가지고,
    상기 제 1 보정 회로는 제 1 글로벌 비트선에 전기적으로 접속되고,
    상기 제 1 보정 회로는 상기 제 2 트랜지스터의 문턱 전압에 따른 전압을 상기 제 2 트랜지스터의 게이트에 유지시키는 기능을 가지는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 1 로컬 비트선은 상기 실리콘 기판의 표면에 대하여 수직 방향 또는 실질적으로 수직 방향으로 제공되는, 반도체 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 글로벌 비트선은 상기 제 1 보정 회로와 상기 구동 회로를 전기적으로 접속하는 기능을 가지는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 제 1 글로벌 비트선은 상기 실리콘 기판의 표면에 대하여 수직 방향 또는 실질적으로 수직 방향으로 제공되는, 반도체 장치.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 금속 산화물은 In과, Ga과, Zn을 포함하는, 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 보정 회로는 제 3 트랜지스터 내지 제 5 트랜지스터를 가지고,
    상기 제 3 트랜지스터는 상기 제 2 트랜지스터의 게이트와 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽 사이의 도통 상태를 제어하는 기능을 가지고,
    상기 제 4 트랜지스터는 상기 제 2 트랜지스터의 소스 및 드레인 중 다른 쪽과, 상기 제 2 트랜지스터에 전류를 흐르게 하기 위한 전위가 공급된 배선 사이의 도통 상태를 제어하는 기능을 가지고,
    상기 제 5 트랜지스터는 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽과 상기 제 1 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 제 1 트랜지스터는 보정 동작을 수행하는 기간에 비도통 상태가 되는, 반도체 장치.
  9. 제 1 항 내지 제 8항 중 어느 한 항에 있어서,
    제 2 메모리 셀과, 제 2 로컬 비트선과, 제 2 보정 회로와, 제 2 글로벌 비트선과, 제 5 트랜지스터와, 제 6 트랜지스터와, 제 7 트랜지스터를 가지고,
    상기 구동 회로는 비트선쌍으로서 기능하는 제 1 비트선 및 제 2 비트선에 전기적으로 접속된 감지 증폭기를 가지고,
    상기 제 2 메모리 셀은 상기 제 2 로컬 비트선에 전기적으로 접속되고,
    상기 제 2 로컬 비트선은 상기 제 2 보정 회로에 전기적으로 접속되고,
    상기 제 2 보정 회로는 상기 제 2 글로벌 비트선에 전기적으로 접속되고,
    상기 제 5 트랜지스터는 상기 제 1 비트선과 상기 제 1 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지고,
    상기 제 6 트랜지스터는 상기 제 2 비트선과 상기 제 2 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지고,
    상기 제 7 트랜지스터는 상기 제 1 글로벌 비트선과 상기 제 2 글로벌 비트선 사이의 도통 상태를 제어하는 기능을 가지는, 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 5 트랜지스터 내지 상기 제 7 트랜지스터는 금속 산화물을 채널에 사용한 트랜지스터인, 반도체 장치.
KR1020217033820A 2019-03-29 2020-03-16 반도체 장치 KR20210142695A (ko)

Applications Claiming Priority (9)

Application Number Priority Date Filing Date Title
JP2019065475 2019-03-29
JP2019065473 2019-03-29
JPJP-P-2019-065475 2019-03-29
JPJP-P-2019-065473 2019-03-29
JPJP-P-2019-073992 2019-04-09
JP2019073992 2019-04-09
JP2019102753 2019-05-31
JPJP-P-2019-102753 2019-05-31
PCT/IB2020/052357 WO2020201865A1 (ja) 2019-03-29 2020-03-16 半導体装置

Publications (1)

Publication Number Publication Date
KR20210142695A true KR20210142695A (ko) 2021-11-25

Family

ID=72666597

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020217033820A KR20210142695A (ko) 2019-03-29 2020-03-16 반도체 장치

Country Status (5)

Country Link
US (2) US11948626B2 (ko)
JP (2) JP7429686B2 (ko)
KR (1) KR20210142695A (ko)
CN (1) CN113646839A (ko)
WO (1) WO2020201865A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023152586A1 (ja) * 2022-02-10 2023-08-17 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2023156883A1 (ja) * 2022-02-18 2023-08-24 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
WO2023166374A1 (ja) * 2022-03-04 2023-09-07 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
US11984165B2 (en) * 2022-05-24 2024-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory device with reduced area
WO2024047486A1 (ja) * 2022-09-01 2024-03-07 株式会社半導体エネルギー研究所 記憶装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063208A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5117113A (en) 1990-07-06 1992-05-26 Thompson And Nielson Electronics Ltd. Direct reading dosimeter
JP3279615B2 (ja) 1991-04-15 2002-04-30 株式会社日立製作所 半導体装置
JP3248468B2 (ja) 1997-10-30 2002-01-21 日本電気株式会社 半導体記憶装置
JPH11260054A (ja) 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP4260469B2 (ja) 2002-12-16 2009-04-30 株式会社ルネサステクノロジ 半導体記憶装置
JP5518313B2 (ja) 2008-08-29 2014-06-11 ピーエスフォー ルクスコ エスエイアールエル センスアンプ回路及び半導体記憶装置
JP2013065638A (ja) 2011-09-15 2013-04-11 Elpida Memory Inc 半導体装置
JP2015041388A (ja) * 2013-08-20 2015-03-02 株式会社半導体エネルギー研究所 記憶装置、及び半導体装置
US9653611B2 (en) 2014-03-07 2017-05-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2017055967A1 (en) 2015-09-30 2017-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US10236875B2 (en) * 2016-04-15 2019-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for operating the semiconductor device
US10446226B2 (en) 2016-08-08 2019-10-15 Micron Technology, Inc. Apparatuses including multi-level memory cells and methods of operation of same
US10192871B2 (en) * 2016-09-23 2019-01-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN117355134A (zh) * 2017-01-27 2024-01-05 株式会社半导体能源研究所 电容器、半导体装置及半导体装置的制造方法
KR102496132B1 (ko) 2017-06-27 2023-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억 장치
JP7328146B2 (ja) * 2017-09-06 2023-08-16 株式会社半導体エネルギー研究所 記憶装置及び電子機器
US20220236785A1 (en) * 2019-06-04 2022-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, and electronic device
JPWO2021234500A1 (ko) * 2020-05-22 2021-11-25

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120063208A1 (en) 2010-09-13 2012-03-15 Semiconductor Energy Laboratory Co., Ltd. Memory device

Non-Patent Citations (4)

* Cited by examiner, † Cited by third party
Title
K.Kato et al., "Evaluation of Off-State Current Characteristics of Transistor Using Oxide Semiconductor Material, Indium-Gallium-Zinc Oxide," Jpn.J.Appl.Phys., vol.51, 021201(2012).
S. Amano et al., "Low Power LC Display Using In-Ga-Zn-Oxide TFTs Based on Variable Frame Frequency," SID Symp. Dig. Papers, vol.41, pp.626-629(2010).
S. Yamazaki et al., "Properties of crystalline In-Ga-Zn-oxide semiconductor and its transistor characteristics," Jpn.J.Appl.Phys., vol.53, 04ED18(2014).
T. Ishizu et al., "Embedded Oxide Semiconductor Memories:A Key Enabler for Low-Power ULSI," ECS Tran., vol.79, pp.149-156(2017).

Also Published As

Publication number Publication date
US20220180920A1 (en) 2022-06-09
WO2020201865A1 (ja) 2020-10-08
US20240194252A1 (en) 2024-06-13
CN113646839A (zh) 2021-11-12
US11948626B2 (en) 2024-04-02
JPWO2020201865A1 (ko) 2020-10-08
JP2024046762A (ja) 2024-04-04
JP7429686B2 (ja) 2024-02-08
TW202101468A (zh) 2021-01-01

Similar Documents

Publication Publication Date Title
JP7462575B2 (ja) 半導体装置
WO2020201865A1 (ja) 半導体装置
KR102608086B1 (ko) 반도체 장치, 반도체 장치의 제작 방법
JP7459079B2 (ja) 半導体装置
CN113330554A (zh) 存储装置
JP7117322B2 (ja) 半導体装置
WO2020170067A1 (ja) 半導体装置および当該半導体装置を有する電気機器
KR20200138305A (ko) 기억 장치 및 전자 기기
JP7160834B2 (ja) 半導体装置
TWI842855B (zh) 半導體裝置
JP7467430B2 (ja) 記憶装置
WO2020170069A1 (ja) エラー検出機能を有する記憶装置、半導体装置、および、電子機器
JP7344904B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A201 Request for examination