JP7160834B2 - 半導体装置 - Google Patents

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Description

本発明の一態様は半導体装置に関する。
また、本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、その駆動方法、または、その作製方法に関する。
なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。記憶装置、表示装置、電気光学装置、蓄電装置、半導体回路及び電子機器は、半導体装置を有する場合がある。
トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体（ＯＳ：Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が注目されている。酸化物半導体としては、例えば、酸化インジウム、酸化亜鉛などの一元系金属の酸化物のみでなく、多元系金属の酸化物も知られている。多元系金属の酸化物の中でも、特に、Ｉｎ－Ｇａ－Ｚｎ酸化物（以下、ＩＧＺＯとも呼ぶ。）に関する研究が盛んに行われている。
ＩＧＺＯに関する研究により、酸化物半導体において、単結晶でも非晶質でもない、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ）構造およびｎｃ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ）構造が見出された（非特許文献１乃至非特許文献３参照。）。非特許文献１および非特許文献２では、ＣＡＡＣ構造を有する酸化物半導体を用いてトランジスタを作製する技術も開示されている。さらに、ＣＡＡＣ構造およびｎｃ構造よりも結晶性の低い酸化物半導体でさえも、微小な結晶を有することが、非特許文献４および非特許文献５に示されている。
さらに、ＩＧＺＯを活性層として用いたトランジスタは極めて低いオフ電流を持ち（非特許文献６参照。）、その特性を利用したＬＳＩおよびディスプレイが報告されている（非特許文献７および非特許文献８参照。）。
また、チャネル形成領域に酸化物半導体を有するトランジスタ（以下、「ＯＳトランジスタ」とも呼ぶ。）を利用した様々な半導体装置が提案されている。
特許文献１には、ＯＳトランジスタを、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いた例が開示されている。ＯＳトランジスタは、オフ状態でのリーク電流（オフ電流）が非常に小さいので、リフレッシュ期間が長く消費電力の少ないＤＲＡＭを作製することができる。
また、特許文献２には、ＯＳトランジスタを用いた不揮発性メモリが開示されている。これら不揮発性メモリは、フラッシュメモリと異なり、書き換え可能回数に制限がなく、高速な動作が容易に実現でき、消費電力も少ない。
これらＯＳトランジスタを用いたメモリは、ＯＳトランジスタのしきい値電圧を高くすることで、オフ電流を小さくすることが可能になり、メモリのデータ保持特性を向上させることができる。特許文献２には、ＯＳトランジスタに第２ゲートを設けて、ＯＳトランジスタのしきい値電圧を制御し、オフ電流を下げた例が開示されている。
上記メモリが長期間のデータ保持を行うためには、ＯＳトランジスタの第２ゲートに、ある一定の負電位を与え続ける必要がある。特許文献２および特許文献３には、ＯＳトランジスタの第２ゲートを駆動するための回路の構成例が開示されている。
特開２０１３－１６８６３１号公報 特開２０１２－０６９９３２号公報 特開２０１２－１４６９６５号公報
Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１２，ｖｏｌｕｍｅ ４３，ｉｓｓｕｅ １，ｐ．１８３－１８６ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１４，ｖｏｌｕｍｅ ５３，Ｎｕｍｂｅｒ ４Ｓ，ｐ．０４ＥＤ１８－１－０４ＥＤ１８－１０ Ｓ．Ｉｔｏ ｅｔ ａｌ．，"Ｔｈｅ Ｐｒｏｃｅｅｄｉｎｇｓ ｏｆ ＡＭ－ＦＰＤ’１３ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１３，ｐ．１５１－１５４ Ｓ．Ｙａｍａｚａｋｉ ｅｔ ａｌ．，"ＥＣＳ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ Ｓｔａｔｅ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ"，２０１４，ｖｏｌｕｍｅ ３，ｉｓｓｕｅ ９，ｐ．Ｑ３０１２－Ｑ３０２２ Ｓ．Ｙａｍａｚａｋｉ，"ＥＣＳ Ｔｒａｎｓａｃｔｉｏｎｓ"，２０１４，ｖｏｌｕｍｅ ６４，ｉｓｓｕｅ １０，ｐ．１５５－１６４ Ｋ．Ｋａｔｏ ｅｔ ａｌ．，"Ｊａｐａｎｅｓｅ Ｊｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ"，２０１２，ｖｏｌｕｍｅ ５１，ｐ．０２１２０１－１－０２１２０１－７ Ｓ．Ｍａｔｓｕｄａ ｅｔ ａｌ．，"２０１５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１５，ｐ．Ｔ２１６－Ｔ２１７ Ｓ．Ａｍａｎｏ ｅｔ ａｌ．，"ＳＩＤ Ｓｙｍｐｏｓｉｕｍ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ"，２０１０，ｖｏｌｕｍｅ ４１，ｉｓｓｕｅ １，ｐ．６２６－６２９
本発明の一態様は、オン電流が高い半導体装置を提供することを課題の一とする。また、本発明の一態様は、動作速度が速い半導体装置を提供することを課題の一とする。また、広い温度範囲で使用できる半導体装置を提供することを課題の一とする。また、本発明の一態様は、長期間においてデータの保持が可能な半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力が低減された半導体装置を提供することを課題の一とする。本発明の一態様は、新規な半導体装置を提供することを課題の一とする。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はない。また、列記した以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、これらの課題も、本発明の一態様の課題となり得る。
本発明の一態様は、トランジスタと、第１回路と、を有する半導体装置である。トランジスタは、第１ゲートおよび第２ゲートを有し、第１ゲートおよび第２ゲートは、半導体層を間に介して互いに重なる領域を有する。第１回路は、温度センサと、電圧制御回路と、を有する。温度センサは、温度情報を取得し、温度情報を電圧制御回路に出力する機能を有する。電圧制御回路は、温度情報を制御電圧に変換する機能を有し、第１回路は、制御電圧を第２ゲートに印加する。
前述の半導体装置において、電圧制御回路は、変換式をもとに温度情報を記制御電圧に変換すると好ましい。
前述の半導体装置において、電圧制御回路は、マイコンまたはアンプを有すると好ましい。
前述の半導体装置において、半導体層は金属酸化物を有することが好ましい。
前述の半導体装置において、さらに第２回路を有し、第２回路は、第２ゲートに負電圧を印加することが好ましい。
前述の半導体装置において、第２回路は、負電圧を保持できる。
前述の半導体装置において、第２回路は、チャネル形成領域に金属酸化物を含むトランジスタを有すると好ましい。
前述の半導体装置は、第１ゲートに正電圧または負電圧を印加する機能と、第２ゲートに負電圧を印加する機能と、を有することが好ましい。
本発明の一態様により、オン電流が高い半導体装置を提供できる。また、本発明の一態様により、動作速度が速い半導体装置を提供できる。また、本発明の一態様により、広い温度範囲で使用できる半導体装置を提供できる。また、本発明の一態様により、長期間においてデータの保持が可能な半導体装置を提供できる。また、本発明の一態様により、消費電力が低減された半導体装置を提供できる。また、本発明の一態様により、新規な半導体装置を提供できる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
半導体装置の構成例を示すブロック図。 電圧生成回路の構成例を示す回路図。 電圧保持回路の構成例を示す回路図。 ＯＳトランジスタのＶＧ－ＩＤ特性の温度依存性を説明する図。 ＯＳトランジスタのＶＧ－ＩＤ特性の温度依存性を説明する図。 温度補正を説明する図。 半導体装置の構成例を示すブロック図。 記憶装置の構成例を説明する図。 メモリセルアレイの構成例を説明する図。 メモリセルの構成例を説明する回路図。 記憶装置の構成例を説明する図。 記憶装置の構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 トランジスタの構成例を説明する図。 電子部品の一例を説明する図。 電子機器の一例を説明する図。 記憶装置の構成例を説明する図。 動作周波数の算出方法を説明する図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 想定したＤＯＳＲＡＭの概略図。 動作周波数の算出結果を示す図。 動作周波数の算出結果を示す図。 トランジスタのＩＤ－ＶＧ特性を示す図。 漏れ電流の測定回路を示す図。 ゲートリーク電流の温度依存性を示す図。 バックゲート電圧としきい値電圧の関係を示す図。 バックゲート電圧と相互コンダクタンスの関係を示す図。 バックゲート電極の有無と遮断周波数の関係を示す図。 遮断周波数の測定結果を示す図。 オフ電流の温度依存性を示す図。 ＣＡＡＣ－ＩＧＺＯ膜の、Ｈａｌｌ移動度およびキャリア密度の温度依存性を示す図。 遮断周波数の温度依存性を示す図。
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書中において、高電源電圧をＨレベル（又はＶＤＤ）、低電源電圧をＬレベル（又はＧＮＤ）と呼ぶ場合がある。
なお、電圧とは２点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー（電気的な位置エネルギー）のことをいう。ただし、一般的に、ある一点における電位と基準となる電位（例えば接地電位）との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書などでは、明示する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
また、本明細書は、以下の実施の形態及び実施例を適宜組み合わせることが可能である。また、１つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体などに分類される。例えば、トランジスタの半導体層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。また、ＯＳトランジスタと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。また、本明細書等において、窒素を有する金属酸化物も金属酸化物と総称する場合がある。
（実施の形態１）
本発明の一態様である半導体装置は、温度センサ及び電圧補正回路を有する。半導体装置は、記憶装置等に含まれるトランジスタと電気的に接続し、温度に応じた電圧をトランジスタのバックゲートに印加する機能を有する。温度によらずトランジスタのカットオフ電流が概略同じになる様にバックゲート電圧を制御することで、広い温度範囲で高い動作周波数を有する記憶装置等とすることができる。
＜半導体装置１００＞
図１は、本発明の一態様である半導体装置１００の構成例を示す回路図である。半導体装置１００は、電圧生成回路１１と、電圧保持回路１２と、補正回路２０を有する。電圧生成回路１１は電圧保持回路１２に電気的に接続され、電圧保持回路１２は補正回路２０と電気的に接続されている。なお、補正回路２０と電圧保持回路１２との結節点をノードＮＤと呼称する。電圧保持回路１２と補正回路２０は、ノードＮＤを介して出力端子ＶＯＵＴと電気的に接続される。
また、半導体装置１００は、出力端子ＶＯＵＴを介して、複数のトランジスタＭ１０の第２ゲートに電気的に接続される。それぞれのトランジスタＭ１０は第１ゲート（「フロントゲート」または単に「ゲート」ともいう。）及び第２ゲート（「バックゲート」ともいう。）を有する。これら第２ゲートは、それぞれのトランジスタＭ１０のしきい値電圧（Ｖｔｈ０）を制御する機能を有する。トランジスタＭ１０において、第１ゲートと第２ゲートとは、半導体層を間に介して互いに重なる領域を有することが好ましい。半導体装置１００は、出力端子ＶＯＵＴを介して、トランジスタＭ１０の第２ゲートに電気的に接続されている。
トランジスタＭ１０は、記憶装置、画素装置、演算装置などに含まれる様々な回路に用いられるトランジスタを表している。例えば、ＮＯＲ型またはＮＡＮＤ型などの記憶装置に含まれるトランジスタを表している。また、例えば、液晶表示装置またはＥＬ表示装置などの表示装置に含まれるトランジスタを表している。また、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、またはＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）などに含まれるトランジスタを表している。図１は、３つのトランジスタＭ１０が図示されているが、これに限定されず半導体装置１００はさらに多くのトランジスタＭ１０と接続されていてもよい。なお、以降の説明において、トランジスタＭ１０はｎチャネル型トランジスタとして説明を行う。
チャネルが形成される半導体層にシリコンを用いたトランジスタ（「Ｓｉトランジスタ」ともいう。）と比較して、ＯＳトランジスタは高温下の動作においてもオフ電流が増加しにくい。また、ＯＳトランジスタは、動作温度の上昇と共にＶｔｈがマイナス方向にシフトし、オン電流が増加する。一方で、Ｓｉトランジスタは、温度の上昇と共に、オフ電流が増加する。また、Ｓｉトランジスタは、温度の上昇と共にＶｔｈがプラス方向にシフトし、オン電流が低下する。よって、トランジスタＭ１０としてＯＳトランジスタを用いることで、高温下の動作においてもトランジスタＭ１０を含む半導体装置全体の消費電力を下げることができる。
半導体装置１００は、トランジスタＭ１０の第２ゲートに電圧ＶＢＧを書き込み、さらにそれを保持する機能を有する。例えば、電圧ＶＢＧとして負電位が与えられた場合、トランジスタＭ１０は第２ゲートの負電位が保持されている間、Ｖｔｈ０をプラス側にシフトさせることができる。トランジスタＭ１０はＶｔｈ０を高く保つことで、ノーマリーオンを防ぐことができ、トランジスタＭ１０を含む半導体装置全体の消費電力を下げることができる。例えば、トランジスタＭ１０をメモリセルの選択トランジスタに用いた場合、ストレージとして機能する容量素子の電荷を長期間保持することができる。
〔電圧生成回路１１〕
電圧生成回路１１の回路構成例を図２（Ａ）及び図２（Ｂ）に示す。これらの回路図は降圧型のチャージポンプであり、入力端子ＩＮにＧＮＤが入力され、出力端子ＯＵＴからＶＢＧ０が出力される。ここでは、一例として、チャージポンプ回路の基本回路の段数は４段としているが、これに限定されず任意の段数でチャージポンプ回路を構成してもよい。
図２（Ａ）に示す電圧生成回路１１ａは、トランジスタＭ２１乃至トランジスタＭ２４、および容量素子Ｃ２１乃至容量素子Ｃ２４を有する。以降、トランジスタＭ２１乃至トランジスタＭ２４はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ２１乃至トランジスタＭ２４は、入力端子ＩＮと出力端子ＯＵＴ間に直列に接続されており、それぞれのゲートと第１電極がダイオードとして機能するように接続されている。トランジスタＭ２１乃至トランジスタＭ２４のゲートは、それぞれ、容量素子Ｃ２１乃至容量素子Ｃ２４が接続されている。
奇数段の容量素子Ｃ２１、容量素子Ｃ２３の第１電極には、ＣＬＫが入力され、偶数段の容量素子Ｃ２２、容量素子Ｃ２４の第１電極には、ＣＬＫＢが入力される。ＣＬＫＢは、ＣＬＫの位相を反転した反転クロック信号である。
電圧生成回路１１ａは、入力端子ＩＮに入力されたＧＮＤを降圧し、ＶＢＧ０を生成する機能を有する。電圧生成回路１１ａは、ＣＬＫ、ＣＬＫＢの供給のみで、負電位を生成することができる。
上述したトランジスタＭ２１乃至トランジスタＭ２４は、ＯＳトランジスタで形成してもよい。ＯＳトランジスタを用いることで、ダイオード接続されたトランジスタＭ２１乃至トランジスタＭ２４の逆方向電流が低減できて好ましい。
図２（Ｂ）に示す電圧生成回路１１ｂは、ｐチャネル型トランジスタであるトランジスタＭ３１乃至トランジスタＭ３４で構成されている。その他の構成要素については、電圧生成回路１１ａの説明を援用する。
〔電圧保持回路１２〕
電圧保持回路１２は、トランジスタＭ１１を有する（図１参照）。トランジスタＭ１１は第１ゲートおよび第２ゲートを有する。第１ゲート及び第２ゲートは半導体層を間に介して互いに重なる領域を有することが好ましい。なお、以降の説明において、トランジスタＭ１１はｎチャネル型トランジスタとして説明を行う。
トランジスタＭ１１の第１端子は電圧生成回路１１に電気的に接続され、トランジスタＭ１１の第２端子はノードＮＤに電気的に接続されている。トランジスタＭ１１の第２端子は、トランジスタＭ１１の第１ゲートおよびトランジスタＭ１１の第２ゲートに電気的に接続されでいる。トランジスタＭ１１はダイオードとしての機能を有する。
電圧保持回路１２は、電圧生成回路１１が生成した電圧ＶＢＧ０を、電圧ＶＢＧとして、トランジスタＭ１０が有する第２ゲートに印加し保持する機能を有する。なお、トランジスタＭ１１のしきい値電圧をＶｔｈ１とすると、ＶＢＧ０＝ＶＢＧ－Ｖｔｈ１の関係が成り立つ。
トランジスタＭ１１は、トランジスタＭ１０の第２ゲートに電位を書き込み、保持する機能を有する。図３（Ａ）は、一例として、トランジスタＭ１０の第２ゲートに負電位（－５Ｖ）が書き込まれた例を示している。トランジスタＭ１０の第２ゲートに書き込まれた負電位はトランジスタＭ１０のＶｔｈ０をプラスにシフトさせる。トランジスタＭ１１はその第１端子をＧＮＤにすることで、書き込まれた負電位を保持し、トランジスタＭ１０はノーマリ・オフを維持することができる。
図３（Ａ）において、トランジスタＭ１１はＶＧが０Ｖとなる。ＶＧ＝０Ｖにおけるドレイン電流（以降、「カットオフ電流」または「Ｉｃｕｔ」と呼ぶ）が十分に小さければ、トランジスタＭ１１は電荷の流れを遮断し、電圧保持回路１２は上記負電位を長期間保持することができる。
トランジスタＭ１１のチャネル長は、トランジスタＭ１０のチャネル長よりも長いことが好ましい。例えば、トランジスタＭ１０のチャネル長を１μｍ未満とした場合、トランジスタＭ１１のチャネル長は１μｍ以上、さらに好ましくは３μｍ以上、さらに好ましくは５μｍ以上、さらに好ましくは１０μｍ以上である。トランジスタＭ１１のチャネル長を長くすることで、トランジスタＭ１１は短チャネル効果の影響を受けず、カットオフ電流を低く抑えることができる。また、トランジスタＭ１１はソースとドレイン間の耐圧を高くすることができる。トランジスタＭ１１のソースとドレイン間の耐圧が高いと、高電圧を生成する電圧生成回路１１と、トランジスタＭ１０との接続を容易にすることができ好ましい。
トランジスタＭ１１には、ＯＳトランジスタやチャネル形成領域にワイドバンドギャップ半導体を用いたトランジスタを用いることが好ましい。ＯＳトランジスタやワイドバンドギャップ半導体を用いたトランジスタは、カットオフ電流が小さく、ソースとドレイン間の耐圧が高い。なお、本明細書においてワイドバンドギャップ半導体とは、バンドギャップが２．２ｅＶ以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
トランジスタＭ１１はトランジスタＭ１０よりも小さいカットオフ電流が要求される。一方で、トランジスタＭ１０はトランジスタＭ１１よりも大きなオン電流が要求される。このように、要求される性質が異なるトランジスタを同一基板上に作る場合、異なる半導体を用いてそれぞれのトランジスタを形成すればよい。トランジスタＭ１１はトランジスタＭ１０よりも、バンドギャップの大きい半導体をチャネル形成領域に用いることが好ましい。また、トランジスタＭ１０はトランジスタＭ１１よりも、電子移動度の高い半導体をチャネル形成領域に用いることが好ましい。
なお、トランジスタＭ１１の第２ゲートは、場合によっては省略してもよい。
また、電圧保持回路１２は、直列に接続された複数のトランジスタＭ１１で構成されていてもよい（図３（Ｂ）参照）。
〔補正回路２０〕
補正回路２０は、温度を測定し、得られた温度情報に応じてトランジスタＭ１０の第２ゲートに印加される電圧を制御する機能を有する。補正回路２０は、温度が異なる場合においても、トランジスタＭ１０のオフ電流が概略等しくなるように第２ゲートに印加される電圧を制御する。
図４はＯＳトランジスタのＩＤ（ドレイン電流）－ＶＧ（ゲート電圧）特性の温度依存性を示す模式図である。ＩＤ－ＶＧ特性は、ゲート電圧（ＶＧ）の変化に対するドレイン電流（ＩＤ）の変化を示す。図４において、横軸はＶｇをリニアスケールで示し、縦軸はＩＤをログスケールで示している。
図４において、温度Ａは８５℃、温度Ｂは２７℃、温度Ｃは－４０℃で測定したＯＳトランジスタのＩＤ－ＶＧ特性の例を示している。なお、それぞれの温度でバックゲート電圧は同じにしている。ＯＳトランジスタは、低温になるほどしきい値電圧がプラスにシフトしオン電流が低下する。その結果、回路の動作速度が低下する。また、高温になるほどしきい値電圧がマイナスにシフトし、サブスレッショルド係数が増大する。その結果、カットオフ電流が増大する。図４において、温度Ａでのカットオフ電流をＩｃｕｔＡ、温度ＢをＩｃｕｔＢ、温度ＣをＩｃｕｔＣで示している。図４に示すように、温度が高くなるほど、カットオフ電流が増大する。
トランジスタＭ１０にＯＳトランジスタを用いた場合、図４に示すように、温度によってしきい値電圧（Ｖｔｈ０）が変動してしまう。低温になるほどＶｔｈ０はプラスにシフトし、高温になるほどＶｔｈ０はマイナスにシフトする。これは、回路にとって動作可能な温度範囲を狭めてしまう要因となる。そのため、半導体装置１００は補正回路２０を有することが好ましい。半導体装置１００は、例えば、低温になるほど高いバックゲート電圧をトランジスタＭ１０に印加する機能を有し、トランジスタＭ１０のＶｔｈ０をマイナス方向にシフトさせ、オン電流を高くすることができる。それにより、回路の動作速度を上昇させることができる。
補正回路２０は、温度センサ１７、電圧制御回路１８、バッファ１５及び容量素子１４を有する（図１参照）。
温度センサ１７は、半導体装置１００の温度をセンシングし、温度情報ＶＴｅｍｐを出力する機能を有する。温度情報ＶＴｅｍｐはアナログデータであり、温度センサ１７がセンシングした温度に対応する。温度情報ＶＴｅｍｐは、電圧であってもよいし、電流であってもよい。
温度センサ１７として、例えば、白金、ニッケルまたは銅などの測温抵抗体、サーミスタ、熱電対、ＩＣ温度センサなどを用いることができる。
電圧制御回路１８は、温度センサ１７から取得した温度情報ＶＴｅｍｐに応じて、トランジスタＭ１０の第２ゲートに印加される電圧を制御する機能を有する。電圧制御回路１８は、マイクロコンピュータ、マイクロプロセッサまたはアンプを有し、変換式をもとに温度情報ＶＴｅｍｐを変換して制御電圧ＶＣＴＲを出力する。なお、本明細書等において、マイクロコンピュータまたはマイクロプロセッサをマイコンと記す場合がある。
制御電圧ＶＣＴＲは、トランジスタＭ１０のカットオフ電流が温度によらず概略同じになるようにバックゲート電圧ＶＢＧを制御する。前述の変換式は、温度情報ＶＴｅｍｐから、温度に応じた制御電圧ＶＣＴＲに変換する式である。温度に応じて異なるバックゲート電圧ＶＢＧを用い、トランジスタＭ１０のカットオフ電流を概略同じにすることで、出力端子ＶＯＵＴと電気的に接続された回路は広い温度範囲で高い動作周波数を有することができる。
トランジスタＭ１０のカットオフ電流が概略同じになるようにバックゲート電圧ＶＢＧを制御した場合の、ＩＤ－ＶＧ特性を図５に示す。図５は、温度Ａ、温度Ｂ及び温度Ｃそれぞれのカットオフ電流がＩｃｕｔ０になるようにバックゲート電圧ＶＢＧを調整する例を示している。Ｉｃｕｔ０として、例えば、半導体装置の仕様から、トランジスタに求められるカットオフ電流値を用いてもよい。
Ｉｃｕｔ０として、例えば、仕様の温度範囲において最も高くなるカットオフ電流値を用いてもよい。図４及び図５に示した例では、カットオフ電流が最も高い温度ＡのＩｃｕｔＡを、Ｉｃｕｔ０として用いることができる。温度Ｂでカットオフ電流をＩｃｕｔ０とするには、温度Ａよりも高い制御電圧ＶＣＴＲを出力し、温度Ａよりも高いバックゲート電圧ＶＢＧとする。温度Ｃでカットオフ電流をＩｃｕｔ０とするには、温度Ｂよりも高い制御電圧ＶＣＴＲを出力し、温度Ｂよりも高いバックゲート電圧ＶＢＧとする。
温度情報ＶＴｅｍｐから制御電圧ＶＣＴＲへの変換の例を図６（Ａ）、図６（Ｂ）及び図６（Ｃ）に示す。図６（Ａ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲは線形関係を有する構成とすることができる。図６（Ｂ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲは非線形関係を有する構成としてもよい。図６（Ａ）及び図６（Ｂ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲの変換式を用いることで、温度の違いを細かく補正できる。なお、図６（Ａ）及び図６（Ｂ）は、温度が高いほど温度情報ＶＴｅｍｐが高い値となる例を示している。また、図６（Ｃ）に示すように、温度情報ＶＴｅｍｐと制御電圧ＶＣＴＲのテーブルを用いて変換する構成としてもよい。例えば、温度情報ＶＴｅｍｐ１乃至ＶＴｅｍｐｎそれぞれに対し、制御電圧ＶＣＴＲ１乃至ＶＣＴＲｎを出力する構成としてもよい（ｎは２以上の整数）。
トランジスタＭ１０と同じまたは類似の構造のトランジスタの特性から、図６（Ａ）及び図６（Ｂ）に示す変換式、または図６（Ｃ）に示すテーブルを予め作成し、該変換式または該テーブルを電圧制御回路１８に保持させる。電圧制御回路１８に保持された変換式またはテーブルを用いることにより、電圧制御回路１８は温度情報ＶＴｅｍｐに応じた制御電圧ＶＣＴＲを出力できる。
電圧制御回路１８が出力する制御電圧ＶＣＴＲは、バッファ１５の入力に供給される。容量素子１４の一方の電極はバッファ１５の出力と電気的に接続され、他方の電極はノードＮＤと電気的に接続される。なお、バッファ１５は、必要に応じて複数設けてもよいし、場合によっては省略してもよい。
電圧制御回路１８からノードＮＤに印加する電圧は、容量素子１４の容量と、ノードＮＤに生じる寄生容量の比で決定される。容量素子１４の容量値は、該寄生容量の容量値より十分大きいことが好ましい。具体的には、容量素子１４の容量値は、該寄生容量の容量値の５倍以上が好ましく、さらには１０倍以上が好ましい。このようにすることで、補正回路２０からノードＮＤに、温度に応じた電圧を供給することができる。また、温度に応じて出力端子ＶＯＵＴの電圧ＶＢＧを変化させることが出来る。
トランジスタＭ１０の電気特性の温度変化を考慮しない場合、必要以上に大きな電圧をトランジスタＭ１０の第２ゲートに印加することになる。必要以上に大きな電圧が、トランジスタＭ１０の第２ゲートに長時間印加されると、トランジスタＭ１０の電気特性が劣化し、信頼性を損ねる恐れがある。本発明の一態様によれば、温度に応じてトランジスタＭ１０の第２ゲートに印加する電圧を変化させることができる。よって、必要最低限の電圧をトランジスタＭ１０の第２ゲートに印加することができる。本発明の一態様によれば、トランジスタＭ１１を含む半導体装置の信頼性を高めることができる。
温度センサ１７は、電圧制御回路１８をその内部に備えてもよい。その場合の回路図を図７に示す。図７において、温度センサ１９は内部に電源制御回路（図示せず）を備え、ＶＣＴＲを直接出力することができる。
以上、本実施の形態に示す半導体装置１００を用いることで、オン電流が高い半導体装置を提供することができる。また、動作速度が速い半導体装置を提供することができる。また、長期間においてデータの保持が可能な半導体装置を提供することができる。また、消費電力が低減された半導体装置を提供することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態２）
本実施の形態では、実施の形態１に記載の半導体装置１００を用いた記憶装置について説明する。
＜記憶装置＞
図８は、記憶装置の構成例を示すブロック図である。記憶装置３００は、周辺回路３１１、セルアレイ４０１、および半導体装置１００を有する。周辺回路３１１は、ローデコーダ３２１、ワード線ドライバ回路３２２、ビット線ドライバ回路３３０、出力回路３４０、コントロールロジック回路３６０を有する。
ワード線ドライバ回路３２２は、配線ＷＬに電位を供給する機能を有する。ビット線ドライバ回路３３０は、カラムデコーダ３３１、プリチャージ回路３３２、増幅回路３３３、および書き込み回路３３４を有する。プリチャージ回路３３２は、配線ＳＬ（図示せず）などをプリチャージする機能を有する。増幅回路３３３は、配線ＢＩＬまたは配線ＲＢＬから読み出されたデータ信号を増幅する機能を有する。なお、配線ＷＬ、配線ＳＬ、配線ＢＩＬ、および配線ＲＢＬは、セルアレイ４０１が有するメモリセル４１１に接続されている配線であり、詳しくは後述する。増幅されたデータ信号は、出力回路３４０を介して、デジタルのデータ信号ＲＤＡＴＡとして記憶装置３００の外部に出力される。
記憶装置３００には、外部から電源電圧として低電源電圧（ＶＳＳ）、周辺回路３１１用の高電源電圧（ＶＤＤ）、セルアレイ４０１用の高電源電圧（ＶＩＬ）が供給される。
また、記憶装置３００には、制御信号（ＣＥ、ＷＥ、ＲＥ）、アドレス信号ＡＤＤＲ、データ信号ＷＤＡＴＡが外部から入力される。アドレス信号ＡＤＤＲは、ローデコーダ３２１およびカラムデコーダ３３１に入力され、ＷＤＡＴＡは書き込み回路３３４に入力される。
コントロールロジック回路３６０は、外部からの入力信号（ＣＥ、ＷＥ、ＲＥ）を処理して、ローデコーダ３２１、カラムデコーダ３３１の制御信号を生成する。ＣＥは、チップイネーブル信号であり、ＷＥは、書き込みイネーブル信号であり、ＲＥは、読み出しイネーブル信号である。コントロールロジック回路３６０が処理する信号は、これに限定されるものではなく、必要に応じて、他の制御信号を入力すればよい。
なお、上述の各回路あるいは各信号は、必要に応じて、適宜、取捨することができる。
セルアレイ４０１を構成するトランジスタにＯＳトランジスタを適用することができる。また、周辺回路３１１を構成するトランジスタにＯＳトランジスタを適用することができる。セルアレイ４０１と周辺回路３１１を、ＯＳトランジスタを用いて形成することで、セルアレイ４０１と周辺回路３１１を、同一の製造工程で作製することが可能になり、製造コストを低く抑えることができる。
〔セルアレイの構成例〕
図９にセルアレイ４０１の詳細を記載する。セルアレイ４０１は、一列にｍ（ｍは１以上の整数である。）個、一行にｎ（ｎは１以上の整数である。）個、計ｍ×ｎ個のメモリセル４１１を有し、メモリセル４１１は行列状に配置されている。図９では、メモリセル４１１のアドレスも併せて表記しており、［１，１］、［ｍ，１］、［ｉ，ｊ］、［１，ｎ］、［ｍ，ｎ］（ｉは、１以上ｍ以下の整数であり、ｊは、１以上ｎ以下の整数である。）のアドレスに位置しているメモリセル４１１を図示している。なお、セルアレイ４０１とワード線ドライバ回路３２２とを接続している配線の数は、メモリセル４１１の構成、一列中に含まれるメモリセル４１１の数などによって決まる。また、セルアレイ４０１とビット線ドライバ回路３３０とを接続している配線の数は、メモリセル４１１の構成、一行中に含まれるメモリセル４１１の数などによって決まる。
〔メモリセルの構成例〕
図１０に、上述のメモリセル４１１に適用できるメモリセル４１１Ａ乃至メモリセル４１１Ｅの構成例を示す。
［ＤＯＳＲＡＭ］
図１０（Ａ）に、ＤＲＡＭ型のメモリセル４１１Ａの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＤＲＡＭを、ＤＯＳＲＡＭ（Ｄｙｎａｍｉｃ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ぶ。メモリセル４１１Ａは、トランジスタＭ１１と、容量素子ＣＡと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＡの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＡの第２端子は、配線ＧＮＤＬと接続されている。配線ＧＮＤＬは、低レベル電位（基準電位という場合がある。）を与える配線である。
配線ＢＩＬは、ビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みおよび読み出しは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１を導通状態にし、配線ＢＩＬと容量素子ＣＡの第１端子を電気的に接続することによって行われる。
また、上述した記憶装置３００が有するメモリセルは、メモリセル４１１Ａに限定されず、回路構成の変更を行うことができる。
トランジスタＭ１１をメモリセルに用いる場合は、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。また、ＯＳトランジスタの半導体層に、インジウム、元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウム、またはスズ）、亜鉛のいずれか一を有する酸化物半導体を用いることが好ましい。特に、インジウム、ガリウム、亜鉛からなる酸化物半導体を用いることが好ましい。
インジウム、ガリウム、亜鉛を含む酸化物半導体を適用したＯＳトランジスタは、オフ電流が極めて小さいという特性を有している。トランジスタＭ１１としてＯＳトランジスタを用いることによって、トランジスタＭ１１のリーク電流を非常に低くすることができる。つまり、書き込んだデータをトランジスタＭ１１によって長時間保持することができるため、メモリセルのリフレッシュの頻度を少なくすることができる。また、メモリセルのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１１Ａ、メモリセル４２０、メモリセル４３０に対して多値データ、またはアナログデータを保持することができる。
トランジスタＭ１１としてＯＳトランジスタを適用することにより、ＤＯＳＲＡＭを構成することができる。
［ＮＯＳＲＡＭ］
図１０（Ｂ）に、２つのトランジスタと１つの容量素子を有するゲインセル型（「２Ｔｒ１Ｃ型」ともいう。）のメモリセル４１１Ｂの回路構成例を示す。メモリセル４１１Ｂは、トランジスタＭ１１と、トランジスタＭ３と、容量素子ＣＢと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＢの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＷＢＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと接続されている。容量素子ＣＢの第２端子は、配線ＲＬと接続されている。トランジスタＭ３の第１端子は、配線ＲＢＬと接続され、トランジスタＭ３の第２端子は、配線ＳＬと接続され、トランジスタＭ３のゲートは、容量素子ＣＢの第１端子と接続されている。
配線ＷＢＬは、書き込みビット線として機能し、配線ＲＢＬは、読み出しビット線として機能し、配線ＷＬは、ワード線として機能する。配線ＲＬは、容量素子ＣＢの第２端子に所定の電位を印加するための配線として機能する。データの書き込み時、データ保持の最中、配線ＲＬには、基準電位を印加するのが好ましい。
配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＷＢＬと容量素子ＣＢの第１端子を電気的に接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＷＢＬに記録する情報に対応する電位を印加し、容量素子ＣＢの第１端子、およびトランジスタＭ３のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、容量素子ＣＢの第１端子の電位、およびトランジスタＭ３のゲートの電位を保持する。
データの読み出しは、配線ＲＬと配線ＳＬに所定の電位を印加することによって行われる。トランジスタＭ３のソース－ドレイン間に流れる電流、およびトランジスタＭ３の第１端子の電位は、トランジスタＭ３のゲートの電位、およびトランジスタＭ３の第２端子の電位によって決まるので、トランジスタＭ３の第１端子に接続されている配線ＲＢＬの電位を読み出すことによって、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＢの第１端子（またはトランジスタＭ３のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、上述した記憶装置３００が有するメモリセルは、メモリセル４１１Ｂに限定されず、回路の構成を適宜変更することができる。
例えば、配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとしてまとめた構成であってもよい。そのメモリセルの回路構成例を図１０（Ｃ）に示す。メモリセル４１１Ｃは、メモリセル４１１Ｂの配線ＷＢＬと配線ＲＢＬを一本の配線ＢＩＬとして、トランジスタＭ１１の第２端子、およびトランジスタＭ３の第１端子が、配線ＢＩＬと接続されている構成となっている。つまり、メモリセル４１１Ｃは、書き込みビット線と、読み出しビット線と、を１本の配線ＢＩＬとして動作する構成となっている。
なお、メモリセル４１１Ｂおよびメモリセル４１１Ｃにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１にＯＳトランジスタを用いて、メモリセル４１１Ｂおよびメモリセル４１１Ｃのような２Ｔｒ１Ｃ型のメモリセルを用いた記憶装置をＮＯＳＲＡＭ（Ｎｏｎ－ｖｏｌａｔｉｌｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）という。
なお、トランジスタＭ３のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコン（ＬＴＰＳ：Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ－Ｓｉｌｉｃｏｎ）とすることができる（以後、Ｓｉトランジスタと呼称する。）。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ３としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
また、図１０（Ｄ）に、３トランジスタ１容量素子のゲインセル型（「３Ｔｒ１Ｃ型」ともいう。）のメモリセル４１１Ｄの回路構成例を示す。メモリセル４１１Ｄは、トランジスタＭ１１、トランジスタＭ５、およびトランジスタＭ６と、容量素子ＣＣと、を有する。
トランジスタＭ１１の第１端子は、容量素子ＣＣの第１端子と接続され、トランジスタＭ１１の第２端子は、配線ＢＩＬと接続され、トランジスタＭ１１のゲートは、配線ＷＬと接続され、トランジスタＭ１１のバックゲートは、配線ＢＧＬと電気的に接続されている。容量素子ＣＣの第２端子は、トランジスタＭ５の第１端子と、配線ＧＮＤＬと、に電気的に接続されている。トランジスタＭ５の第２端子は、トランジスタＭ６の第１端子と接続され、トランジスタＭ５のゲートは、容量素子ＣＣの第１端子と接続されている。トランジスタＭ６の第２端子は、配線ＢＩＬと接続され、トランジスタＭ６のゲートは配線ＲＬと接続されている。
配線ＢＩＬは、ビット線として機能し、配線ＷＬは、書き込みワード線として機能し、配線ＲＬは、読み出しワード線として機能する。
配線ＢＧＬは、トランジスタＭ１１のバックゲートに電位を印加するための配線として機能する。また、配線ＢＧＬは、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。配線ＢＧＬに任意の電位を印加することによって、トランジスタＭ１１のしきい値電圧を増減することができる。
データの書き込みは、配線ＷＬに高レベル電位を印加し、トランジスタＭ１１を導通状態にし、配線ＢＩＬと容量素子ＣＣの第１端子を接続することによって行われる。具体的には、トランジスタＭ１１が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、容量素子ＣＣの第１端子、およびトランジスタＭ５のゲートに該電位を書き込む。その後、配線ＷＬに低レベル電位を印加し、トランジスタＭ１１を非導通状態にすることによって、容量素子ＣＣの第１端子の電位、およびトランジスタＭ５のゲートの電位を保持する。
データの読み出しは、配線ＢＩＬに所定の電位をプリチャージして、その後配線ＢＩＬを電気的に浮遊状態にし、かつ配線ＲＬに高レベル電位を印加することによって行われる。配線ＲＬが高レベル電位となるので、トランジスタＭ６は導通状態となり、配線ＢＩＬとトランジスタＭ５の第２端子が電気的に接続状態となる。このとき、トランジスタＭ５の第２端子には、配線ＢＩＬの電位が印加されることになるが、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位に応じて、トランジスタＭ５の第２端子の電位、および配線ＢＩＬの電位が変化する。ここで、配線ＢＩＬの電位を読み出すことによって、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位を読み出すことができる。つまり、容量素子ＣＣの第１端子（またはトランジスタＭ５のゲート）に保持されている電位から、このメモリセルに書き込まれている情報を読み出すことができる。または、このメモリセルに書き込まれている情報の有無を知ることができる。
また、上述した記憶装置３００が有するメモリセルは、回路の構成を適宜変更することができる。
なお、メモリセル４１１Ｄにおいても、トランジスタＭ１１にＯＳトランジスタを用いることが好ましい。トランジスタＭ１１としてＯＳトランジスタを適用した３Ｔｒ１Ｃ型のメモリセル４１１Ｄは、前述したＮＯＳＲＡＭの一態様である。
なお、本実施の形態で説明したトランジスタＭ５およびＭ６のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、読み出しトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、トランジスタＭ５およびＭ６としてＯＳトランジスタを用いた場合、メモリセルを単極性回路で構成することができる。
［ｏｘＳＲＡＭ］
図１０（Ｅ）に、ＯＳトランジスタを用いたＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）型のメモリセル４１１Ｅの回路構成例を示す。本明細書等において、ＯＳトランジスタを用いたＳＲＡＭを、ｏｘＳＲＡＭと呼ぶ。なお、図１０（Ｅ）に示すメモリセル４１１Ｅは、バックアップ可能なＳＲＡＭ型のメモリセルである。
メモリセル４１１Ｅは、トランジスタＭ７乃至トランジスタＭ１０と、トランジスタＭＳ１乃至トランジスタＭＳ４と、容量素子ＣＤ１と、容量素子ＣＤ２と、有する。また、トランジスタＭ７およびトランジスタＭ８は、トランジスタＭ１１に相当する。なお、トランジスタＭ７乃至トランジスタＭ１０は、バックゲートを有するトランジスタである。なお、トランジスタＭＳ１、およびトランジスタＭＳ２は、ｐチャネル型トランジスタであり、トランジスタＭＳ３、およびトランジスタＭＳ４は、ｎチャネル型トランジスタである。
トランジスタＭ７の第１端子は、配線ＢＩＬと接続され、トランジスタＭ７の第２端子は、トランジスタＭＳ１の第１端子と、トランジスタＭＳ３の第１端子と、トランジスタＭＳ２のゲートと、トランジスタＭＳ４のゲートと、トランジスタＭ１０の第１端子と、に接続されている。トランジスタＭ７のゲートは、配線ＷＬと接続され、トランジスタＭ７のバックゲートは、配線ＢＧＬ１と接続されている。
トランジスタＭ８の第１端子は、配線ＢＩＬＢと接続され、トランジスタＭ８の第２端子は、トランジスタＭＳ２の第１端子と、トランジスタＭＳ４の第１端子と、トランジスタＭＳ１のゲートと、トランジスタＭＳ３のゲートと、トランジスタＭ９の第１端子と、に接続されている。トランジスタＭ８のゲートは、配線ＷＬと接続され、トランジスタＭ８のバックゲートは、配線ＢＧＬ２と接続されている。
トランジスタＭＳ１の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ２の第２端子は、配線ＶＤＬと電気的に接続されている。トランジスタＭＳ３の第２端子は、配線ＧＮＤＬと電気的に接続されている。トランジスタＭＳ４の第２端子は、配線ＧＮＤＬと接続されている。
トランジスタＭ９の第２端子は、容量素子ＣＤ１の第１端子と接続され、トランジスタＭ９のゲートは、配線ＢＲＬと接続され、トランジスタＭ９のバックゲートは、配線ＢＧＬ３と接続されている。トランジスタＭ１０の第２端子は、容量素子ＣＤ２の第１端子と接続され、トランジスタＭ１０のゲートは、配線ＢＲＬと接続され、トランジスタＭ１０のバックゲートは、配線ＢＧＬ４と接続されている。
容量素子ＣＤ１の第２端子は、配線ＧＮＤＬと接続され、容量素子ＣＤ２の第２端子は、配線ＧＮＤＬと接続されている。
配線ＢＩＬおよび配線ＢＩＬＢは、ビット線として機能し、配線ＷＬは、ワード線として機能し、配線ＢＲＬは、トランジスタＭ９、およびトランジスタＭ１０の導通状態、非導通状態を制御する配線である。
配線ＢＧＬ１乃至配線ＢＧＬ４は、それぞれトランジスタＭ７乃至トランジスタＭ１０のバックゲートに電位を印加するための配線として機能する。
配線ＢＧＬ１乃至配線ＢＧＬ４は、半導体装置１００の出力端子ＶＯＵＴと電気的に接続される。なお、記憶装置３００に複数の半導体装置１００を設け、配線ＢＧＬ１乃至配線ＢＧＬ４をそれぞれ異なる半導体装置１００と電気的に接続してもよい。配線ＢＧＬ１乃至配線ＢＧＬ４に任意の電位を印加することによって、それぞれトランジスタＭ７乃至トランジスタＭ１０のしきい値電圧を増減することができる。
配線ＶＤＬは、高レベル電位を与える配線であり、配線ＧＮＤＬは、低レベル電位を与える配線である。
データの書き込みは、配線ＷＬに高レベル電位を印加し、かつ配線ＢＲＬに高レベル電位を印加することによって行われる。具体的には、トランジスタＭ１０が導通状態のときに、配線ＢＩＬに記録する情報に対応する電位を印加し、トランジスタＭ１０の第２端子側に該電位を書き込む。
ところで、メモリセル４１１Ｅは、トランジスタＭＳ１乃至トランジスタＭＳ４によってインバータループを構成しているので、トランジスタＭ８の第２端子側に、該電位に対応するデータ信号の反転信号が入力される。トランジスタＭ８が導通状態であるため、配線ＢＩＬＢには、配線ＢＩＬに印加されている電位、すなわち配線ＢＩＬに入力されている信号の反転信号が出力される。また、トランジスタＭ９、およびトランジスタＭ１０が導通状態であるため、トランジスタＭ７の第２端子の電位、およびトランジスタＭ８の第２端子の電位は、それぞれ容量素子ＣＤ２の第１端子、および容量素子ＣＤ１の第１端子に保持される。その後、配線ＷＬに低レベル電位を印加し、かつ配線ＢＲＬに低レベル電位を印加し、トランジスタＭ７乃至トランジスタＭ１０を非導通状態にすることによって、容量素子ＣＤ１の第１端子、および容量素子ＣＤ２の第１端子を保持する。
データの読み出しは、あらかじめ配線ＢＩＬおよび配線ＢＩＬＢを所定の電位にプリチャージした後に、配線ＷＬに高レベル電位を印加し、配線ＢＲＬに高レベル電位を印加することによって、容量素子ＣＤ１の第１端子の電位が、メモリセル４１１Ｅのインバータループによってリフレッシュされ、配線ＢＩＬＢに出力される。また、容量素子ＣＤ２の第１端子の電位が、メモリセル４１１Ｅのインバータループによってリフレッシュされ、配線ＢＩＬに出力される。配線ＢＩＬおよび配線ＢＩＬＢでは、それぞれプリチャージされた電位から容量素子ＣＤ２の第１端子の電位、および容量素子ＣＤ１の第１端子の電位に変動するため、配線ＢＩＬまたは配線ＢＩＬＢの電位から、メモリセルに保持された電位を読み出すことができる。
なお、トランジスタＭ７乃至トランジスタＭ１０としてＯＳトランジスタを用いることが好ましい。トランジスタＭ７乃至トランジスタＭ１０にＯＳトランジスタを用いることによって、メモリセル４１１Ｅに書き込んだデータを長時間保持することができるため、メモリセル４１１Ｅのリフレッシュの頻度を少なくすることができる。また、メモリセル４１１Ｅのリフレッシュ動作を不要にすることができる。また、リーク電流が非常に低いため、メモリセル４１１Ｅに多値データ、またはアナログデータを保持することができる。
なお、トランジスタＭＳ１乃至トランジスタＭＳ４のチャネル形成領域には、シリコンを有することが好ましい。特に、該シリコンは、非晶質シリコン、多結晶シリコン、低温ポリシリコンとすることができる。Ｓｉトランジスタは、ＯＳトランジスタよりも電界効果移動度が高くなる場合があるため、インバータに含まれるトランジスタとして、Ｓｉトランジスタを適用するのは好適といえる。
また、メモリセルにＯＳトランジスタを用いることで、メモリセルへの電力供給を停止してもメモリセルに書き込まれた情報を長期間保持することができる。よって、情報の読み書きが必要の無い期間に、周辺回路３１１の一部または全部への電力供給を停止させることができる。
１つの半導体装置１００を全てのメモリセルと電気的に接続してもよい。また、記憶装置３００に複数の半導体装置１００を設けて、１列毎または複数列毎に複数のメモリセルと１つの半導体装置１００を電気的に接続してもよい。また、１行毎または複数行毎に複数のメモリセルと１つの半導体装置１００を電気的に接続してもよい。また、セルアレイに含まれる複数のメモリセルを複数のブロックに分けて、１ブロック毎または複数のブロック毎に１つの半導体装置１００を設けてもよい。
本実施の形態で説明したメモリセルは、ＣＰＵやＧＰＵなどに含まれる、レジスタおよびキャッシュなどの記憶素子に用いることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態３）
本実施の形態では、記憶装置の断面構成例について図面を用いて説明する。
＜記憶装置の構造例＞
図１１に、記憶装置３００の一部の断面を示す。図１１に示す記憶装置３００は、基板２３１上に、層３１０および層３２０を積層している。図１１では、基板２３１として単結晶半導体基板（例えば、単結晶シリコン基板）を用いる場合を示している。
〔層３１０〕
図１１において、層３１０は、基板２３１上にトランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃを有する。図１１では、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネル長方向の断面を示している。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃのチャネルは、基板２３１の一部に形成される。集積回路に高速動作が求められる場合は、基板２３１として単結晶半導体基板を用いることが好ましい。
トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃは、素子分離層２３２によってそれぞれ他のトランジスタと電気的に分離される。素子分離層の形成には、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法や、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法などを用いることができる。
また、基板２３１上に絶縁層２３４が設けられ、トランジスタ２３３ａ、トランジスタ２３３ｂ、およびトランジスタ２３３ｃ上に絶縁層２３５、絶縁層２３７が設けられ、絶縁層２３７中に電極２３８が埋設されている。電極２３８はコンタクトプラグ２３６を介してトランジスタ２３３ａのソースまたはドレインの一方と電気的に接続されている。
また、電極２３８および絶縁層２３７の上に、絶縁層２３９、絶縁層２４０、および絶縁層２４１が設けられ、絶縁層２３９、絶縁層２４０、および絶縁層２４１の中に電極２４２が埋設されている。電極２４２は、電極２３８と電気的に接続される。
また、電極２４２および絶縁層２４１の上に、絶縁層２４３、および絶縁層２４４が設けられ、絶縁層２４３、および絶縁層２４４の中に電極２４５が埋設されている。電極２４５は、電極２４２と電気的に接続される。
また、電極２４５および絶縁層２４４の上に、絶縁層２４６および絶縁層２４７が設けられ、絶縁層２４６および絶縁層２４７の中に電極２４９が埋設されている。電極２４９は、電極２４５と電気的に接続される。
また、電極２４９および絶縁層２４７の上に、絶縁層２４８および絶縁層２５０が設けられ、絶縁層２４８および絶縁層２５０の中に電極２５１が埋設されている。電極２５１は、電極２４９と電気的に接続される。
〔層３２０〕
層３２０は、層３１０上に設けられる。層３２０は、トランジスタ３６８ａ、トランジスタ３６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。図１１では、トランジスタ３６８ａおよびトランジスタ３６８ｂのチャネル長方向の断面を示している。なお、トランジスタ３６８ａ、およびトランジスタ３６８ｂは、バックゲートを有するトランジスタである。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、上記実施の形態に示したトランジスタＭ１１に相当する。よって、トランジスタ３６８ａ、およびトランジスタ３６８ｂの半導体層に、金属酸化物の一種である酸化物半導体を用いることが好ましい。すなわち、トランジスタ３６８ａ、およびトランジスタ３６８ｂにＯＳトランジスタを用いることが好ましい。
トランジスタ３６８ａ、およびトランジスタ３６８ｂは、絶縁層３６１および絶縁層３６２上に設けられている。また、絶縁層３６２上に絶縁層３６３および絶縁層３６４が設けられている。トランジスタ３６８ａ、およびトランジスタ３６８ｂのバックゲートは、絶縁層３６３および絶縁層３６４中に埋設されている。また、電極３６７が、絶縁層３６１乃至絶縁層３６４中に埋設されている。電極３６７は、電極２５１と電気的に接続されている。絶縁層３６４上に、絶縁層３６５、絶縁層３６６、絶縁層３７１、絶縁層３７２、絶縁層３７３、絶縁層３７５、および絶縁層３７６が設けられている。
絶縁層３７５および絶縁層３７６は、トランジスタ３６８ａおよびトランジスタ３６８ｂ上に設けられている。また、電極３７４が、絶縁層３６５、絶縁層３６６、絶縁層３７１、絶縁層３７２、絶縁層３７３、絶縁層３７５、絶縁層３７６中に埋設されている。電極３７４はコンタクトプラグとして機能する。
絶縁層３７６上に電極３７７が設けられ、電極３７７は電極３７４を介して電極３６７と電気的に接続される。
また、電極３７７上に、絶縁層３７８、および絶縁層３７９が設けられている。容量素子３６９ａおよび容量素子３６９ｂは、絶縁層３７８および絶縁層３７９に形成された開口中に配置された電極３９１と、電極３９１および絶縁層３７９上の絶縁層３９２と、絶縁層３９２上の電極３９３と、を有する。絶縁層３７８および絶縁層３７９に形成された開口の中に、電極３９１の少なくとも一部、絶縁層３９２の少なくとも一部、および電極３９３の少なくとも一部が配置される。
電極３９１は容量素子の下部電極として機能し、電極３９３は容量素子の上部電極として機能し、絶縁層３９２は、容量素子の誘電体として機能する。容量素子は、絶縁層３７８および絶縁層３７９の開口において、底面だけでなく、側面においても上部電極と下部電極とが誘電体を挟んで対向する構成となっており、単位面積当たりの静電容量を大きくすることができる。よって、当該開口を深くするほど、容量素子の静電容量を大きくすることができる。このように容量素子の単位面積当たりの静電容量を大きくすることにより、半導体装置の微細化または高集積化を推し進めることができる。
絶縁層３７８および絶縁層３７９に形成された開口を上面から見た形状は、四角形としてもよいし、四角形以外の多角形状としてもよいし、多角形状において角部を湾曲させた形状としてもよいし、楕円を含む円形状としてもよい。
また、絶縁層３９２および電極３９３上に、絶縁層３８１および絶縁層３８２を有する。また、絶縁層３７８、絶縁層３７９、絶縁層３９２、絶縁層３８１、および絶縁層３８２中に電極３８３が埋設されている。電極３８３は、電極３７７と電気的に接続される。電極３８３は、コンタクトプラグとして機能できる。また、絶縁層３８２上に電極３８４が設けられている。電極３８４は電極３８３と電気的に接続される。また、電極３８４上に絶縁層３８５が設けられている。
＜変形例＞
図１２に記憶装置３００Ａの一部の断面を示す。記憶装置３００Ａは記憶装置３００の変形例である。記憶装置３００Ａは、層３１０Ａおよび層３２０を有する。記憶装置３００Ａでは、基板２３１として絶縁性基板（例えば、ガラス基板）を用いる。
層３１０Ａは、トランジスタ２６８ａ、トランジスタ２６８ｂ、容量素子３６９ａ、および容量素子３６９ｂを有する。層３１０Ａに含まれるトランジスタには薄膜トランジスタ（例えば、ＯＳトランジスタ）を用いる。層３１０Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、層３１０Ａを単極性の集積回路にすることができる。記憶装置３００Ａに含まれるトランジスタを全てＯＳトランジスタとすることで、記憶装置３００Ａを単極性の記憶装置にすることができる。
＜構成材料について＞
〔基板〕
基板として用いる材料に大きな制限はないが、少なくとも後の加熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、基板としてシリコンや炭化シリコンなどを材料とした単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどを材料とした化合物半導体基板等を用いることができる。また、ＳＯＩ基板や、半導体基板上に歪トランジスタやＦＩＮ型トランジスタなどの半導体素子が設けられたものなどを用いることもできる。または、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）に適用可能なヒ化ガリウム、ヒ化アルミニウムガリウム、ヒ化インジウムガリウム、窒化ガリウム、リン化インジウム、シリコンゲルマニウムなどを用いてもよい。すなわち、基板は、単なる支持基板に限らず、他のトランジスタなどのデバイスが形成された基板であってもよい。
また、基板として、バリウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、石英基板、サファイア基板などを用いることもできる。なお、基板として、可撓性基板（フレキシブル基板）を用いてもよい。可撓性基板を用いる場合、可撓性基板上に、トランジスタや容量素子などを直接作製してもよいし、他の作製基板上にトランジスタや容量素子などを作製し、その後可撓性基板に剥離、転置してもよい。なお、作製基板から可撓性基板に剥離、転置するために、作製基板とトランジスタや容量素子などとの間に剥離層を設けるとよい。
可撓性基板としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。基板に用いる可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。基板に用いる可撓性基板は、例えば、線膨張率が１×１０－３／Ｋ以下、５×１０－５／Ｋ以下、または１×１０－５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリルなどがある。特に、アラミドは、線膨張率が低いため、可撓性基板として好適である。
〔絶縁層〕
絶縁層は、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどから選ばれた材料を、単層でまたは積層して用いる。また、酸化物材料、窒化物材料、酸化窒化物材料、窒化酸化物材料のうち、複数の材料を混合した材料を用いてもよい。
なお、本明細書等において、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。また、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいう。なお、各元素の含有量は、例えば、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）等を用いて測定することができる。
また、半導体層として金属酸化物の一種である酸化物半導体を用いる場合は、半導体層中の水素濃度の増加を防ぐために、絶縁層中の水素濃度を低減することが好ましい。具体的には、絶縁層中の水素濃度を、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において２×１０２０ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１９ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下とする。特に、半導体層と接する絶縁層の水素濃度を低減することが好ましい。
また、半導体層中の窒素濃度の増加を防ぐために、絶縁層中の窒素濃度を低減することが好ましい。具体的には、絶縁層中の窒素濃度を、ＳＩＭＳにおいて５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、絶縁層の少なくとも半導体層と接する領域は、欠陥が少ないことが好ましく、代表的には、電子スピン共鳴法（ＥＳＲ：Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）で観察されるシグナルが少ない方が好ましい。例えば、上述のシグナルとしては、ｇ値が２．００１に観察されるＥ’センターが挙げられる。なお、Ｅ’センターは、シリコンのダングリングボンドに起因する。例えば、絶縁層として、酸化シリコン層または酸化窒化シリコン層を用いる場合、Ｅ’センター起因のスピン密度が、３×１０１７ｓｐｉｎｓ／ｃｍ３以下、好ましくは５×１０１６ｓｐｉｎｓ／ｃｍ３以下である酸化シリコン層または酸化窒化シリコン層を用いればよい。
また、上述のシグナル以外に二酸化窒素（ＮＯ２）に起因するシグナルが観察される場合がある。当該シグナルは、Ｎの核スピンにより３つのシグナルに分裂しており、それぞれのｇ値が２．０３７以上２．０３９以下（第１のシグナルとする）、ｇ値が２．００１以上２．００３以下（第２のシグナルとする）、およびｇ値が１．９６４以上１．９６６以下（第３のシグナルとする）に観察される。
例えば、絶縁層として、二酸化窒素（ＮＯ２）に起因するシグナルのスピン密度が、１×１０１７ｓｐｉｎｓ／ｃｍ３以上１×１０１８ｓｐｉｎｓ／ｃｍ３未満である絶縁層を用いると好適である。
なお、二酸化窒素（ＮＯ２）を含む窒素酸化物（ＮＯｘ）は、絶縁層中に準位を形成する。当該準位は、酸化物半導体層のエネルギーギャップ内に位置する。そのため、窒素酸化物（ＮＯｘ）が、絶縁層と酸化物半導体層の界面に拡散すると、当該準位が絶縁層側において電子をトラップする場合がある。この結果、トラップされた電子が、絶縁層と酸化物半導体層の界面近傍に留まるため、トランジスタのしきい値電圧をプラス方向にシフトさせてしまう。したがって、絶縁層、および絶縁層として窒素酸化物の含有量が少ない膜を用いると、トランジスタのしきい値電圧のシフトを低減することができる。
窒素酸化物（ＮＯｘ）の放出量が少ない絶縁層としては、例えば、酸化窒化シリコン層を用いることができる。当該酸化窒化シリコン層は、昇温脱離ガス分析法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）において、窒素酸化物（ＮＯｘ）の放出量よりアンモニアの放出量が多い膜であり、代表的にはアンモニアの放出量が１×１０１８分子／ｃｍ３以上５×１０１９分子／ｃｍ３以下である。なお、上記のアンモニアの放出量は、ＴＤＳにおける加熱処理の温度が５０℃以上６５０℃以下、または５０℃以上５５０℃以下の範囲での総量である。
窒素酸化物（ＮＯｘ）は、加熱処理においてアンモニアおよび酸素と反応するため、アンモニアの放出量が多い絶縁層を用いることで窒素酸化物（ＮＯｘ）が低減される。
また、酸化物半導体層に接する絶縁層のうち少なくとも１つは、加熱により酸素が放出される絶縁層を用いて形成することが好ましい。具体的には、絶縁層の表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われるＴＤＳにて、酸素原子に換算した酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、または１．０×１０２０ａｔｏｍｓ／ｃｍ３以上である絶縁層を用いることが好ましい。なお、本明細書などにおいて、加熱により放出される酸素を「過剰酸素」ともいう。
また、過剰酸素を含む絶縁層は、絶縁層に酸素を添加する処理を行って形成することもできる。酸素を添加する処理は、酸化性雰囲気下における熱処理やプラズマ処理などで行なうことができる。または、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法などを用いて酸素を添加してもよい。酸素を添加する処理に用いるガスとしては、１６Ｏ２もしくは１８Ｏ２などの酸素ガス、亜酸化窒素ガス、またはオゾンガスなどの、酸素を含むガスが挙げられる。なお、本明細書では酸素を添加する処理を「酸素ドープ処理」ともいう。酸素ドープ処理は、基板を加熱して行なってもよい。
また、絶縁層として、ポリイミド、アクリル系樹脂、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ系樹脂等の、耐熱性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ－ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させることで、絶縁層を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ－Ｏ－Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有していても良い。
絶縁層の形成方法は、特に限定されない。なお、絶縁層に用いる材料によっては焼成工程が必要な場合がある。この場合、絶縁層の焼成工程と他の熱処理工程を兼ねることで、効率よくトランジスタを作製することが可能となる。
〔電極〕
電極を形成するための導電性材料としては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウムなどから選ばれた金属元素を１種以上含む材料を用いることができる。また、リン等の不純物元素を含有させた多結晶シリコンに代表される、電気伝導度が高い半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。
また、上記の金属元素および酸素を含む導電性材料を用いてもよい。また、上記の金属元素および窒素を含む導電性材料を用いてもよい。例えば、窒化チタン、窒化タンタルなどの窒素を含む導電性材料を用いてもよい。また、インジウム錫酸化物（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、インジウムガリウム亜鉛酸化物、シリコンを添加したインジウム錫酸化物を用いてもよい。また、窒素を含むインジウムガリウム亜鉛酸化物を用いてもよい。
また、上記の材料で形成される導電層を複数積層して用いてもよい。例えば、前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、前述した金属元素を含む材料と、酸素を含む導電性材料と、窒素を含む導電性材料と、を組み合わせた積層構造としてもよい。また、窒素を含む導電性材料と、酸素を含む導電性材料と、を組み合わせた積層構造としてもよい。
なお、半導体層に酸化物半導体を用いて、ゲート電極として前述した金属元素を含む材料と、酸素を含む導電性材料と、を組み合わせた積層構造を用いる場合は、酸素を含む導電性材料を半導体層側に設けるとよい。酸素を含む導電性材料を半導体層側に設けることで、当該導電性材料から離脱した酸素が半導体層に供給されやすくなる。
なお、電極としては、例えば、タングステン、ポリシリコン等の埋め込み性の高い導電性材料を用いればよい。また、埋め込み性の高い導電性材料と、チタン層、窒化チタン層、窒化タンタル層などのバリア層（拡散防止層）を組み合わせて用いてもよい。なお、電極を「コンタクトプラグ」という場合がある。
特に、ゲート絶縁層と接する電極に不純物が透過しにくい導電性材料を用いることが好ましい。不純物が透過しにくい導電性材料として、例えば窒化タンタルが挙げられる。
絶縁層に不純物が透過しにくい絶縁性材料を用い、電極に不純物が透過しにくい導電性材料を用いることで、トランジスタへの不純物の拡散をさらに抑制することができる。よって、トランジスタの信頼性をさらに高めることができる。すなわち、記憶装置の信頼性をさらに高めることができる。
〔半導体層〕
半導体層として、単結晶半導体、多結晶半導体、微結晶半導体、または非晶質半導体などを、単体でまたは組み合わせて用いることができる。半導体材料としては、例えば、シリコンや、ゲルマニウムなどを用いることができる。また、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、酸化物半導体、窒化物半導体などの化合物半導体や、有機半導体などを用いることができる。
また、半導体層として有機半導体を用いる場合は、芳香環をもつ低分子有機材料やπ電子共役系導電性高分子などを用いることができる。例えば、ルブレン、テトラセン、ペンタセン、ペリレンジイミド、テトラシアノキノジメタン、ポリチオフェン、ポリアセチレン、ポリパラフェニレンビニレンなどを用いることができる。
なお、半導体層を積層してもよい。半導体層を積層する場合は、それぞれ異なる結晶状態を有する半導体材料を用いてもよいし、それぞれ異なる半導体材料を用いてもよい。
また、金属酸化物の一種である酸化物半導体のバンドギャップは２ｅＶ以上あるため、半導体層に酸化物半導体を用いると、オフ電流が極めて少ないトランジスタを実現することができる。具体的には、ソースとドレイン間の電圧が３．５Ｖ、室温（代表的には２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０－２０Ａ未満、１×１０－２２Ａ未満、あるいは１×１０－２４Ａ未満とすることができる。すなわち、オンオフ比を２０桁以上とすることもできる。また、半導体層に酸化物半導体を用いたトランジスタ（ＯＳトランジスタ）は、ソースとドレイン間の絶縁耐圧が高い。よって、信頼性の良好なトランジスタを提供できる。また、出力電圧が大きく高耐圧なトランジスタを提供できる。また、信頼性の良好な記憶装置などを提供できる。また、出力電圧が大きく高耐圧な記憶装置を提供することができる。
また、本明細書等において、チャネルが形成される半導体層に結晶性を有するシリコンを用いたトランジスタを「結晶性Ｓｉトランジスタ」ともいう。
結晶性Ｓｉトランジスタは、ＯＳトランジスタよりも比較的高い移動度を得やすい。一方で、結晶性Ｓｉトランジスタは、ＯＳトランジスタのような極めて少ないオフ電流の実現が困難である。よって、半導体層に用いる半導体材料は、目的や用途に応じて適宜使い分けることが肝要である。例えば、目的や用途に応じて、ＯＳトランジスタと結晶性Ｓｉトランジスタなどを組み合わせて用いてもよい。
半導体層として酸化物半導体層を用いる場合は、酸化物半導体層をスパッタリング法で形成することが好ましい。酸化物半導体層は、スパッタリング法で形成すると酸化物半導体層の密度を高められるため、好適である。スパッタリング法で酸化物半導体層を形成する場合、スパッタリングガスには、希ガス（代表的にはアルゴン）、酸素、または、希ガスおよび酸素の混合ガスを用いればよい。また、スパッタリングガスの高純度化も必要である。例えば、スパッタリングガスとして用いる酸素ガスや希ガスは、露点が－６０℃以下、好ましくは－１００℃以下にまで高純度化したガスを用いる。高純度化されたスパッタリングガスを用いて成膜することで、酸化物半導体層に水分等が取り込まれることを可能な限り防ぐことができる。
また、スパッタリング法で酸化物半導体層を形成する場合、スパッタリング装置が有する成膜室内の水分を可能な限り除去することが好ましい。例えば、クライオポンプのような吸着式の真空排気ポンプを用いて、成膜室内を高真空（５×１０－７Ｐａから１×１０－４Ｐａ程度まで）に排気することが好ましい。特に、スパッタリング装置の待機時における、成膜室内のＨ２Ｏに相当するガス分子（ｍ／ｚ＝１８に相当するガス分子）の分圧を１×１０－４Ｐａ以下、好ましく５×１０－５Ｐａ以下とすることが好ましい。
〔金属酸化物〕
金属酸化物の一種である酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素Ｍおよび亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかに元素Ｍに適用可能な元素として、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
なお、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
［金属酸化物の構成］
以下では、本発明の一態様で開示されるトランジスタに用いることができるＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）－ＯＳの構成について説明する。
なお、本明細書等において、ＣＡＡＣ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌ）、およびＣＡＣ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ）と記載する場合がある。なお、ＣＡＡＣは結晶構造の一例を表し、ＣＡＣは機能、または材料の構成の一例を表す。
ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（または正孔）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる。ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、および高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、または金属マトリックス複合材（ｍｅｔａｌ ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
［金属酸化物の構造］
金属酸化物の一種である酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう。）を確認することは難しい。すなわち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためである。
また、ＣＡＡＣ－ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ、Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ、Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ、Ｍ、Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ、Ｍ）層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い金属酸化物である。一方、ＣＡＡＣ－ＯＳは、明確な結晶粒界を確認することが難しいため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、金属酸化物の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない金属酸化物ともいえる。したがって、ＣＡＡＣ－ＯＳを有する金属酸化物は、物理的性質が安定する。そのため、ＣＡＡＣ－ＯＳを有する金属酸化物は熱に強く、信頼性が高い。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において、原子配列は周期性を有する。また、ｎｃ－ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する金属酸化物である。ａ－ｌｉｋｅ ＯＳは、鬆または低密度領域を有する。すなわち、ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳおよびＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体（金属酸化物）は、多様な構造をとり、それぞれが異なる特性を有する。酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
［金属酸化物を有するトランジスタ］
続いて、上記金属酸化物をトランジスタのチャネル形成領域に用いる場合について説明する。
なお、上記金属酸化物をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物膜のキャリア密度を低くする場合においては、金属酸化物膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。例えば、金属酸化物は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とすればよい。
また、高純度真性または実質的に高純度真性である金属酸化物膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、金属酸化物のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い金属酸化物をチャネル形成領域に有するトランジスタは、電気特性が不安定となる場合がある。
したがって、トランジスタの電気特性を安定にするためには、金属酸化物中の不純物濃度を低減することが有効である。また、金属酸化物中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
［不純物］
ここで、金属酸化物中における各不純物の影響について説明する。
金属酸化物において、第１４族元素の一つであるシリコンや炭素が含まれると、金属酸化物において欠陥準位が形成される。このため、金属酸化物におけるシリコンや炭素の濃度と、金属酸化物との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。したがって、アルカリ金属またはアルカリ土類金属が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる金属酸化物中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
また、金属酸化物において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。したがって、当該金属酸化物において、チャネル形成領域の窒素はできる限り低減されていることが好ましい。例えば、金属酸化物中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。当該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。したがって、水素が含まれている金属酸化物をチャネル形成領域に用いたトランジスタはノーマリーオン特性となりやすい。このため、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物濃度が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
＜成膜方法について＞
絶縁層を形成するための絶縁性材料、電極を形成するための導電性材料、または半導体層を形成するための半導体材料は、スパッタリング法、スピンコート法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、高密度プラズマＣＶＤ（Ｈｉｇｈ ｄｅｎｓｉｔｙ ｐｌａｓｍａ ＣＶＤ）法、ＬＰＣＶＤ（ｌｏｗ ｐｒｅｓｓｕｒｅ ＣＶＤ）法、ＡＰＣＶＤ（ａｔｍｏｓｐｈｅｒｉｃ ｐｒｅｓｓｕｒｅ ＣＶＤ）法等を含む）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、または、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、または、ＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、ディップ法、スプレー塗布法、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷など）を用いて形成することができる。
プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。ＭＯＣＶＤ法、ＡＬＤ法、または熱ＣＶＤ法などの、成膜時にプラズマを用いない成膜方法を用いると、被形成面にダメージが生じにくい。例えば、記憶装置に含まれる配線、電極、素子（トランジスタ、容量素子など）などは、プラズマから電荷を受け取ることでチャージアップする場合がある。このとき、蓄積した電荷によって、記憶装置に含まれる配線、電極、素子などが破壊される場合がある。一方、プラズマを用いない成膜方法の場合、こういったプラズマダメージが生じないため、記憶装置の歩留まりを高くすることができる。また、成膜中のプラズマダメージが生じないため、欠陥の少ない膜が得られる。
ＣＶＤ法およびＡＬＤ法は、ターゲットなどから放出される粒子が堆積する成膜方法とは異なり、被処理物の表面における反応により膜が形成される成膜方法である。したがって、被処理物の形状の影響を受けにくく、良好な段差被覆性を有する成膜方法である。特に、ＡＬＤ法は、優れた段差被覆性と、優れた厚さの均一性を有するため、アスペクト比の高い開口部の表面を被覆する場合などに好適である。ただし、ＡＬＤ法は、比較的成膜速度が遅いため、成膜速度の速いＣＶＤ法などの他の成膜方法と組み合わせて用いることが好ましい場合もある。
ＣＶＤ法およびＡＬＤ法は、原料ガスの流量比によって、得られる膜の組成を制御することができる。例えば、ＣＶＤ法およびＡＬＤ法では、原料ガスの流量比によって、任意の組成の膜を成膜することができる。また、例えば、ＣＶＤ法およびＡＬＤ法では、成膜しながら原料ガスの流量比を変化させることによって、組成が連続的に変化した膜を成膜することができる。原料ガスの流量比を変化させながら成膜する場合、複数の成膜室を用いて成膜する場合と比べて、搬送や圧力調整に掛かる時間の分、成膜に掛かる時間を短くすることができる。したがって、記憶装置の生産性を高めることができる場合がある。
なお、ＡＬＤ法により成膜する場合は、材料ガスとして塩素を含まないガスを用いることが好ましい。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態４）
本実施の形態では、上記実施の形態に示した半導体装置などに用いることができるトランジスタの構造例について説明する。
＜トランジスタの構造例１＞
図１３（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ａの構造例を説明する。図１３（Ａ）はトランジスタ５００Ａの上面図である。図１３（Ｂ）は、図１３（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１３（Ｃ）は、図１３（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１３（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図１３（Ａ）、（Ｂ）および（Ｃ）では、トランジスタ５００Ａと、層間膜として機能する絶縁層５１１、絶縁層５１２、絶縁層５１４、絶縁層５１６、絶縁層５８０、絶縁層５８２、および絶縁層５８４を示している。また、トランジスタ５００Ａと電気的に接続し、コンタクトプラグとして機能する導電層５４６（導電層５４６ａ、および導電層５４６ｂ）と、配線として機能する導電層５０３と、を示している。
トランジスタ５００Ａは、第１のゲート電極として機能する導電層５６０（導電層５６０ａ、および導電層５６０ｂ）と、第２のゲート電極として機能する導電層５０５（導電層５０５ａ、および導電層５０５ｂ）と、第１のゲート絶縁層として機能する絶縁層５５０と、第２のゲート絶縁層として機能する絶縁層５２１、絶縁層５２２、および絶縁層５２４と、チャネルが形成される領域を有する酸化物５３０（酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃ）と、ソースまたはドレインの一方として機能する導電層５４０ａと、ソースまたはドレインの他方として機能する導電層５４０ｂと、絶縁層５７４とを有する。
また、図１３に示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁層５５０、および導電層５６０が、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して配置される。また、酸化物５３０ｃ、絶縁層５５０、および導電層５６０は、導電層５４０ａ、および導電層５４０ｂとの間に配置される。
絶縁層５１１、および絶縁層５１２は、層間膜として機能する。
層間膜としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層でまたは積層して用いることができる。またはこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
例えば、絶縁層５１１は、水または水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁層５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁層５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁層５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。
例えば、絶縁層５１２は、絶縁層５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電層５０３は、絶縁層５１２に埋め込まれるように形成される。ここで、導電層５０３の上面の高さと、絶縁層５１２の上面の高さは同程度にできる。なお導電層５０３は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０３を２層以上の多層膜構造としてもよい。なお、導電層５０３は、タングステン、銅、またはアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
トランジスタ５００Ａにおいて、導電層５６０は、第１のゲート（トップゲートともいう。）電極として機能する場合がある。トランジスタ５００Ａでは、導電層５６０が、絶縁層５８０などに形成されている開口を埋めるように自己整合的に形成される。導電層５６０をこのように形成することにより、導電層５４０ａと導電層５４０ｂとの間の領域に、導電層５６０を位置合わせすることなく確実に配置することができる。
また、導電層５０５は、第２のゲート（ボトムゲートともいう。）電極として機能する場合がある。その場合、導電層５０５に印加する電位を、導電層５６０に印加する電位と連動させず、独立して変化させることで、トランジスタ５００Ａの閾値電圧を制御することができる。特に、導電層５０５に負の電位を印加することにより、トランジスタ５００Ａの閾値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電層５０５に負の電位を印加したほうが、印加しない場合よりも、導電層５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
また、例えば、導電層５０５と、導電層５６０とを重畳して設けることで、導電層５６０、および導電層５０５に電位を印加した場合、導電層５６０から生じる電界と、導電層５０５から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。
つまり、第１のゲート電極としての機能を有する導電層５６０の電界と、第２のゲート電極としての機能を有する導電層５０５の電界によって、チャネル形成領域を電気的に取り囲むことができる。本明細書において、第１のゲート電極、および第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
絶縁層５１４、および絶縁層５１６は、絶縁層５１１または絶縁層５１２と同様に、層間膜として機能する。例えば、絶縁層５１４は、水または水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁層５１４よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁層５１６は、絶縁層５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
第２のゲートとして機能する導電層５０５は、絶縁層５１４および絶縁層５１６の開口の内壁に接して導電層５０５ａが形成され、さらに内側に導電層５０５ｂが形成されている。ここで、導電層５０５ａおよび導電層５０５ｂの上面の高さと、絶縁層５１６の上面の高さは同程度にできる。なお、トランジスタ５００Ａでは、導電層５０５ａおよび導電層５０５ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電層５０５は、単層、または３層以上の積層構造として設ける構成にしてもよい。
ここで、導電層５０５ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい）導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい）導電性材料を用いることが好ましい。なお、本明細書において、不純物、または酸素の拡散を抑制する機能とは、上記不純物、または上記酸素のいずれか一または、すべての拡散を抑制する機能とする。
例えば、導電層５０５ａが酸素の拡散を抑制する機能を持つことにより、導電層５０５ｂが酸化して導電率が低下することを抑制することができる。
また、導電層５０５が配線の機能を兼ねる場合、導電層５０５ｂは、タングステン、銅、またはアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。その場合、導電層５０３は、必ずしも設けなくともよい。なお、導電層５０５ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５２１、絶縁層５２２、および絶縁層５２４は、第２のゲート絶縁層としての機能を有する。
また、絶縁層５２２は、バリア性を有することが好ましい。絶縁層５２２がバリア性を有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不純物の混入を抑制する層として機能する。
絶縁層５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウムおよびハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層でまたは積層して用いることが好ましい。トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
例えば、絶縁層５２１は、熱的に安定していることが好ましい。例えば、酸化シリコンおよび酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の絶縁体を酸化シリコン、または酸化窒化シリコンと組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁層５２１を得ることができる。
なお、図１３には、第２のゲート絶縁層として、３層の積層構造を示したが、単層、または２層以上の積層構造としてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
チャネル形成領域として機能する領域を有する酸化物５３０は、酸化物５３０ａと、酸化物５３０ａ上の酸化物５３０ｂと、酸化物５３０ｂ上の酸化物５３０ｃと、を有する。酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。酸化物５３０として、上記実施の形態に示した金属酸化物の一種である酸化物半導体を用いることができる。
チャネルが形成される酸化物に酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流（オフ電流）が少ない。よって、消費電力が低減された半導体装置を実現できる。また、酸化物半導体は、スパッタリング法などを用いて形成できるため、高集積型の半導体装置の実現が容易となる。
例えば、酸化物５３０として、Ｉｎ－Ｍ－Ｚｎ酸化物（元素Ｍは、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、または複数種）等の金属酸化物を用いるとよい。特に、元素Ｍは、ガリウム、イットリウム、または錫を用いるとよい。また、半導体層５３０として、Ｉｎ－Ｍ酸化物、Ｉｎ－Ｚｎ酸化物、またはＭ－Ｚｎ酸化物を用いてもよい。
なお、酸化物５３０ｃは、絶縁層５８０に設けられた開口部内に、絶縁層５７４を介して設けられることが好ましい。絶縁層５７４がバリア性を有する場合、絶縁層５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
導電層５４０は、一方がソース電極として機能し、他方がドレイン電極として機能する。
導電層５４０ａと、導電層５４０ｂとは、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。特に、窒化タンタルなどの金属窒化物膜は、水素または酸素に対するバリア性があり、また、耐酸化性が高いため、好ましい。
また、図１３では単層構造を示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電層５４０上に、バリア層を設けてもよい。バリア層は、酸素、または水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁層５７４を成膜する際に、導電層５４０が酸化することを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電層５４０の材料選択の幅を広げることができる。例えば、導電層５４０に、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
絶縁層５５０は、第１のゲート絶縁層として機能する。絶縁層５５０は、絶縁層５８０に設けられた開口部内に、酸化物５３０ｃ、および絶縁層５７４を介して設けられることが好ましい。
トランジスタの微細化、および高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。その場合、絶縁層５５０は、第２のゲート絶縁層と同様に、積層構造としてもよい。ゲート絶縁層として機能する絶縁体を、ｈｉｇｈ－ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウムまたは酸化ルテニウムなどを用いることが好ましい。また、導電層５６０ａとして、酸化物５３０として用いることができる酸化物半導体を用いることができる。その場合、導電層５６０ｂをスパッタリング法で成膜することで、導電層５６０ａの電気抵抗値を低下させて導電体とすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
導電層５６０ｂは、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電層５６０は、配線として機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、またはアルミニウムを主成分とする導電性材料を用いることができる。また、導電層５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
絶縁層５８０と、トランジスタ５００Ａとの間に絶縁層５７４を配置する。絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物が酸化物５３０ｃ、絶縁層５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁層５８０が有する過剰酸素により、導電層５６０が酸化するのを抑制することができる。
絶縁層５８０、絶縁層５８２、および絶縁層５８４は、層間膜として機能する。
絶縁層５８２は、絶縁層５１４と同様に、水または水素などの不純物が、外部からトランジスタ５００Ａに混入するのを抑制するバリア絶縁膜として機能することが好ましい。
また、絶縁層５８０、および絶縁層５８４は、絶縁層５１６と同様に、絶縁層５８２よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、トランジスタ５００Ａは、絶縁層５８０、絶縁層５８２、および絶縁層５８４に埋め込まれた導電層５４６などのプラグや配線を介して、他の構造と電気的に接続してもよい。
また、導電層５４６の材料としては、導電層５０５と同様に、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層でまたは積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
例えば、導電層５４６としては、例えば、水素、および酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。または、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜トランジスタの構造例２＞
図１４（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ｂの構造例を説明する。図１４（Ａ）はトランジスタ５００Ｂの上面図である。図１４（Ｂ）は、図１４（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１４（Ｃ）は、図１４（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
トランジスタ５００Ｂは、導電層５４０（導電層５４０ａ、および導電層５４０ｂ）と、酸化物５３０ｃ、絶縁層５５０、および導電層５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
第１のゲート電極として機能する導電層５６０は、導電層５６０ａ、および導電層５６０ａ上の導電層５６０ｂを有する。導電層５６０ａは、導電層５０５ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。または、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層５６０ａが酸素の拡散を抑制する機能を持つことにより、導電層５６０ｂの材料選択性を向上することができる。つまり、導電層５６０ａを有することで、導電層５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電層５６０の上面および側面、絶縁層５５０の側面、および酸化物５３０ｃの側面を覆うように、絶縁層５７４を設けることが好ましい。なお、絶縁層５７４は、水または水素などの不純物、および酸素の拡散を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウムまたは酸化ハフニウムなどを用いることが好ましい。また、他にも、例えば、酸化マグネシウム、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジムまたは酸化タンタルなどの金属酸化物、窒化酸化シリコンまたは窒化シリコンなどを用いることができる。
絶縁層５７４を設けることで、導電層５６０の酸化を抑制することができる。また、絶縁層５７４を有することで、絶縁層５８０が有する水、および水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
また、バリア性を有する絶縁層５７６を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電層５４６に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、または加工がしやすい導電体を用いることができる。
＜トランジスタの構造例３＞
図１５（Ａ）、図１５（Ｂ）及び図１５（Ｃ）を用いてトランジスタ５００Ｃの構造例を説明する。図１５（Ａ）はトランジスタ５００Ｃの上面図である。図１５（Ｂ）はトランジスタ５００Ｃのチャネル長方向の断面図であり、図１５（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１５（Ｃ）はトランジスタ５００Ｃのチャネル幅方向の断面図であり、図１５（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１５（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。また、図１５に示すトランジスタ５００Ｃにおいて、図１３に示すトランジスタ５００Ａと同機能を有する構造には、同符号を付記し、詳細については、図１３に示すトランジスタ５００Ａに係る記載を参酌することができる。
図１５に示すトランジスタ５００Ｃは、導電層５４０ａと酸化物５３０ｂの間に導電層５４７ａが配置され、導電層５４０ｂと酸化物５３０ｂの間に導電層５４７ｂが配置される点において、図１３に示すトランジスタ５００Ａと異なる。ここで、導電層５４０ａ（導電層５４０ｂ）は、導電層５４７ａ（導電層５４７ｂ）の上面および導電層５６０側の側面と、酸化物５３０ｂの上面に接して設けられている。ここで、導電層５４７は、導電層５４０に用いることができる導電体を用いればよい。さらに、導電層５４７の膜厚は、少なくとも導電層５４０より厚いことが好ましい。
また、図１５に示すトランジスタ５００Ｃは、導電層５４０ａと導電層５４０ｂの距離が、絶縁層５８０、絶縁層５７４、および絶縁層５４５に形成される開口のチャネル長方向の長さより短い点において、図１３に示すトランジスタ５００Ａと異なる。
図１５に示すトランジスタ５００Ｃは、上記のような構成を有することにより、酸化物５３０の導電層５４０ａおよび導電層５４０ｂ近傍の領域にも、導電層５６０の電界の寄与を大きくすることができる。これにより、トランジスタ５００Ｃの実質的なチャネル長を短くし、オン電流および周波数特性の向上を図ることができる。
また、導電層５４７ａ（導電層５４７ｂ）は、導電層５４６ａ（導電層５４６ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電層５４６ａ（導電層５４６ｂ）を埋め込む開口を形成するエッチングにおいて、当該開口の底部に導電層５４７ａ（導電層５４７ｂ）が設けられるので、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
また、図１５に示すトランジスタ５００Ｃは、絶縁層５７４の上に接して絶縁層５４５を配置する構成にしてもよい。絶縁層５７４としては、水または水素などの不純物や、過剰な酸素が、絶縁層５８０側からトランジスタ５００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁層５７４としては、絶縁層５４５に用いることができる絶縁体を用いることができる。また、絶縁層５７４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコンまたは窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
また、図１５に示すトランジスタ５００Ｃは、図１３に示すトランジスタ５００Ａと異なり、導電層５０５を単層構造で設けてもよい。この場合、パターン形成された導電層５０５の上に絶縁層５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電層５０５の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電層５０５の上面の平坦性を良好にすることが好ましい。例えば、導電層５０５上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電層５０５の上に形成される、絶縁層５２４の平坦性を良好にし、酸化物５３０ｂおよび酸化物５３０ｃの結晶性の向上を図ることができる。
導電層５４６ａ、導電層５４６ｂ、導電層５４８ａおよび導電層５４８ｂは、容量素子、トランジスタと接続するプラグまたは配線としての機能を有する。導電層５４６ａ、導電層５４６ｂ、導電層５４８ａおよび導電層５４８ｂの材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
＜トランジスタの構造例４＞
図１６（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ｄの構造例を説明する。図１６（Ａ）はトランジスタ５００Ｄの上面図である。図１６（Ｂ）は、図１６（Ａ）に一点鎖線Ｌ１－Ｌ２で示す部位の断面図である。図１６（Ｃ）は、図１６（Ａ）に一点鎖線Ｗ１－Ｗ２で示す部位の断面図である。なお、図１６（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
図１６（Ａ）乃至（Ｃ）では、導電層５４０及び導電層５４７を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａおよび領域５３１ｂを有する。領域５３１ａまたは領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁層５７４の間に、絶縁層５７３を有する。絶縁層５７３としては、絶縁層５７４に用いることができる材料を用いることができる。
図１６に示す、領域５３１（領域５３１ａ、および領域５３１ｂ）は、酸化物５３０ｂに上記の元素が添加された領域である。領域５３１は、例えば、ダミーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、上記酸化物５３０ｂを低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１が形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
なお、酸化物５３０を低抵抗化する元素としては、代表的には、ホウ素、またはリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
特に、ホウ素、及びリンは、アモルファスシリコン、または低温ポリシリコンの製造ラインの装置を使用することができるため、好ましい。既存の設備を転用することができ、設備投資を抑制することができる。
続いて、酸化物５３０ｂ、およびダミーゲート上に、絶縁層５７３となる絶縁膜、および絶縁層５７４となる絶縁膜を成膜してもよい。絶縁層５７３となる絶縁膜、および絶縁層５７４を積層して設けることで、領域５３１と、酸化物５３０ｃおよび絶縁層５５０とが重畳する領域を設けることができる。
具体的には、絶縁層５７４となる絶縁膜上に絶縁層５８０となる絶縁膜を設けた後、絶縁層５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁層５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁層５７３の一部も除去するとよい。従って、絶縁層５８０に設けられた開口部の側面には、絶縁層５７４、および絶縁層５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１の一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜を順に成膜した後、絶縁層５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁層５５０となる絶縁膜、および導電層５６０となる導電膜の一部を除去することで、図１６に示すトランジスタを形成することができる。
なお、絶縁層５７３、および絶縁層５７４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
図１６に示すトランジスタは、既存の装置を転用することができ、さらに、導電層５４２及び導電層５４７を設けないため、コストの低減を図ることができる。
＜トランジスタの構造例５＞
図１７（Ａ）、（Ｂ）および（Ｃ）を用いてトランジスタ５００Ｅの構造例を説明する。図１７（Ａ）はトランジスタ５００Ｅの上面図である。図１７（Ｂ）は、図１７（Ａ）に一点鎖線で示すＬ１－Ｌ２部位の断面図である。図１７（Ｃ）は、図１７（Ａ）に一点鎖線で示すＷ１－Ｗ２部位の断面図である。なお、図１７（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。
トランジスタ５００Ｅはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
トランジスタ５００Ａでは、絶縁層５７４の一部が絶縁層５８０に設けられた開口部内に設けられ、導電層５６０の側面を覆うように設けられている。一方で、トランジスタ５００Ｅでは絶縁層５８０と絶縁層５７４の一部を除去して開口が形成されている。
また、導電層５４６と、絶縁層５８０との間に、バリア性を有する絶縁層５７６（絶縁層５７６ａ、および絶縁層５７６ｂ）を配置してもよい。絶縁層５７６を設けることで、絶縁層５８０の酸素が導電層５４６と反応し、導電層５４６が酸化することを抑制することができる。
なお、酸化物５３０として酸化物半導体を用いる場合は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａまたは酸化物５３０ｂに用いることができる金属酸化物を用いることができる。
酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃは、結晶性を有することが好ましく、特に、ＣＡＡＣ－ＯＳを用いることが好ましい。ＣＡＡＣ－ＯＳ等の結晶性を有ずる酸化物は、不純物や欠陥（酸素欠損等）が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極またはドレイン電極による、酸化物５３０ｂからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物５３０ｂから酸素が引き抜かれることを低減できるので、トランジスタ５００Ｅは、製造工程における高い温度（所謂サーマルバジェット）に対して安定である。
なお、酸化物５３０ａおよび酸化物５３０ｃの一方または双方を省略してもよい。酸化物５３０を酸化物５３０ｂの単層としてもよい。酸化物５３０を酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの積層とする場合は、酸化物５３０ａおよび酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａおよび酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。この場合、酸化物５３０ｃは、酸化物５３０ａに用いることができる金属酸化物を用いることが好ましい。具体的には、酸化物５３０ｃに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ｃに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ｃに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、および酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化または連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物５３０ａおよび酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化ガリウム等を用いてもよい。また、酸化物５３０ｃを積層構造としてもよい。例えば、Ｉｎ－Ｇａ－Ｚｎ酸化物と、当該Ｉｎ－Ｇａ－Ｚｎ酸化物上のＧａ－Ｚｎ酸化物との積層構造、またはＩｎ－Ｇａ－Ｚｎ酸化物と、当該Ｉｎ－Ｇａ－Ｚｎ酸化物上の酸化ガリウムとの積層構造を用いることができる。別言すると、Ｉｎ－Ｇａ－Ｚｎ酸化物と、Ｉｎを含まない酸化物との積層構造を、酸化物５３０ｃとして用いてもよい。
具体的には、酸化物５３０ａとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、または１：１：０．５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｂとして、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、または３：１：２［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃとして、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４［原子数比］、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］、Ｇａ：Ｚｎ＝２：１［原子数比］、またはＧａ：Ｚｎ＝２：５［原子数比］の金属酸化物を用いればよい。また、酸化物５３０ｃを積層構造とする場合の具体例としては、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：１［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、Ｇａ：Ｚｎ＝２：５［原子数比］との積層構造、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３［原子数比］と、酸化ガリウムとの積層構造等が挙げられる。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、および酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００Ｅは高いオン電流、および高い周波数特性を得ることができる。なお、酸化物５３０ｃを積層構造とした場合、上述の酸化物５３０ｂと、酸化物５３０ｃとの界面における欠陥準位密度を低くする効果に加え、酸化物５３０ｃが有する構成元素が、絶縁層５５０側に拡散するのを抑制することが期待される。より具体的には、酸化物５３０ｃを積層構造とし、積層構造の上方にＩｎを含まない酸化物を位置させるため、絶縁層５５０側に拡散しうるＩｎを抑制することができる。絶縁層５５０は、ゲート絶縁層として機能するため、Ｉｎが拡散した場合、トランジスタの特性不良となる。したがって、酸化物５３０ｃを積層構造とすることで、信頼性の高い表示装置を提供することが可能となる。
酸化物５３０は、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０のチャネル形成領域となる金属酸化物としては、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力の半導体装置を提供できる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態５）
本実施の形態は、上記実施の形態に示す記憶装置などが組み込まれた電子部品および電子機器の一例を示す。
＜電子部品＞
まず、記憶装置３００が組み込まれた電子部品の例を、図１８（Ａ）、（Ｂ）を用いて説明を行う。
図１８（Ａ）に電子部品７００および電子部品７００が実装された基板（実装基板７０４）の斜視図を示す。図１８（Ａ）に示す電子部品７００はＩＣチップであり、リードおよび回路部を有する。電子部品７００は、例えばプリント基板７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板７０２上で電気的に接続されることで実装基板７０４が完成する。
電子部品７００の回路部として、上記実施の形態に示した記憶装置３００が設けられている。図１８（Ａ）では、電子部品７００のパッケージにＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
図１８（Ｂ）に電子部品７３０の斜視図を示す。電子部品７３０は、ＳｉＰ（Ｓｙｓｔｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の一例である。電子部品７３０は、パッケージ基板７３２（プリント基板）上にインターポーザ７３１が設けられ、インターポーザ７３１上に半導体装置７３５、および複数の記憶装置３００が設けられている。
電子部品７３０では、記憶装置３００を広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）として用いる例を示している。また、半導体装置７３５には、ＣＰＵ、ＧＰＵ、ＦＰＧＡなどの集積回路（半導体装置）を用いることができる。
パッケージ基板７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ７３１には、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
インターポーザ７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ７３１は、インターポーザ７３１上に設けられた集積回路をパッケージ基板７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることも出来る。
インターポーザ７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
また、電子部品７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品７３０では、記憶装置３００と半導体装置７３５の高さを揃えることが好ましい。
電子部品７３０を他の基板に実装するため、パッケージ基板７３２の底部に電極７３３を設けてもよい。図１８（Ｂ）では、電極７３３を半田ボールで形成する例を示している。パッケージ基板７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極７３３を導電性のピンで形成してもよい。パッケージ基板７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）などの実装方法を用いることができる。
＜電子機器＞
次に、上記電子部品を備えた電子機器の例について図１９を用いて説明を行う。
ロボット７１００は、照度センサ、マイクロフォン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。電子部品７３０はプロセッサなどを有し、これら周辺機器を制御する機能を有する。例えば、電子部品７００はセンサで取得されたデータを記憶する機能を有する。
マイクロフォンは、使用者の音声および環境音などの音響信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロフォンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００において、は、マイクロフォン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。電子部品７３０はこれら周辺機器を制御する機能を有する。
例えば、カメラで撮影した画像データは、電子部品７００に記憶される。電子部品７３０は、画像データを解析し、移動する際の障害物の有無などを察知することができる。また、電子部品７３０によってバッテリの蓄電容量の変化から、バッテリ残量を推定することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７３００には、タイヤ、吸い込み口等が備えられている。掃除ロボット７３００は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。
例えば、電子部品７３０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、電子部品７３０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。例えば、カメラで撮影した画像データは電子部品７００に記憶される。
電子部品７００および／または電子部品７３０は、ＴＶ装置７２００（テレビジョン受像装置）、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、ゲーム機７２６０等に組み込むことができる。
例えば、ＴＶ装置７２００に内蔵された電子部品７３０は画像エンジンとして機能させることができる。例えば、電子部品７３０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。
スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロフォン、カメラ、スピーカ、各種センサ、および表示部を有する。電子部品７３０によってこれら周辺機器が制御される。
ＰＣ７２２０、ＰＣ７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線または有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、電子部品７００および／または電子部品７３０を組み込むこともできる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
（実施の形態６）
本実施の形態では、先の実施の形態に示す半導体装置を用いた記憶装置の応用例について説明する。先の実施の形態に示す半導体装置は、例えば、各種電子機器（例えば、情報端末、コンピュータ、スマートフォン、電子書籍端末、デジタルカメラ（ビデオカメラも含む）、録画再生装置、ナビゲーションシステムなど）の記憶装置に適用できる。なお、ここで、コンピュータとは、タブレット型のコンピュータや、ノート型のコンピュータや、デスクトップ型のコンピュータの他、サーバシステムのような大型のコンピュータを含むものである。または、先の実施の形態に示す半導体装置は、メモリカード（例えば、ＳＤカード）、ＵＳＢメモリ、ＳＳＤ（ソリッド・ステート・ドライブ）等の各種のリムーバブル記憶装置に適用される。図２０にリムーバブル記憶装置の幾つかの構成例を模式的に示す。例えば、先の実施の形態に示す半導体装置は、パッケージングされたメモリチップに加工され、様々なストレージ装置、リムーバブルメモリに用いられる。
図２０（Ａ）はＵＳＢメモリの模式図である。ＵＳＢメモリ１１００は、筐体１１０１、キャップ１１０２、ＵＳＢコネクタ１１０３および基板１１０４を有する。基板１１０４は、筐体１１０１に収納されている。例えば、基板１１０４には、メモリチップ１１０５、コントローラチップ１１０６が取り付けられている。基板１１０４のメモリチップ１１０５などに先の実施の形態に示す半導体装置を組み込むことができる。
図２０（Ｂ）はＳＤカードの外観の模式図であり、図２０（Ｃ）は、ＳＤカードの内部構造の模式図である。ＳＤカード１１１０は、筐体１１１１、コネクタ１１１２および基板１１１３を有する。基板１１１３は筐体１１１１に収納されている。例えば、基板１１１３には、メモリチップ１１１４、コントローラチップ１１１５が取り付けられている。基板１１１３の裏面側にもメモリチップ１１１４を設けることで、ＳＤカード１１１０の容量を増やすことができる。また、無線通信機能を備えた無線チップを基板１１１３に設けてもよい。これによって、ホスト装置とＳＤカード１１１０間の無線通信によって、メモリチップ１１１４のデータの読み出し、書き込みが可能となる。基板１１１３のメモリチップ１１１４などに先の実施の形態に示す半導体装置を組み込むことができる。
図２０（Ｄ）はＳＳＤの外観の模式図であり、図２０（Ｅ）は、ＳＳＤの内部構造の模式図である。ＳＳＤ１１５０は、筐体１１５１、コネクタ１１５２および基板１１５３を有する。基板１１５３は筐体１１５１に収納されている。例えば、基板１１５３には、メモリチップ１１５４、メモリチップ１１５５、コントローラチップ１１５６が取り付けられている。メモリチップ１１５５はコントローラチップ１１５６のワークメモリであり、例えばＤＯＳＲＡＭチップを用いればよい。基板１１５３の裏面側にもメモリチップ１１５４を設けることで、ＳＳＤ１１５０の容量を増やすことができる。基板１１５３のメモリチップ１１５４などに先の実施の形態に示す半導体装置を組み込むことができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
なお、本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態（オンと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態（オフと略す場合もある）とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う。トランジスタのオフ電流は、ＶＧに依存する場合がある。従って、トランジスタのオフ電流が１０－２１Ａ未満である、とは、トランジスタのオフ電流が１０－２１Ａ未満となるＶＧの値が存在することを言う場合がある。
また、トランジスタのオフ電流は、ＶＤに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、ＶＤの絶対値が０．１Ｖ、０．８Ｖ、１Ｖ、１．２Ｖ、１．８Ｖ、２．５Ｖ、３Ｖ、３．３Ｖ、１０Ｖ、１２Ｖ、１６Ｖ、または２０Ｖにおけるオフ電流を表す場合がある。または、当該トランジスタが含まれる半導体装置等において使用されるＶＤにおけるオフ電流を表す場合がある。
本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。
ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
ＸとＹとが直接的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）を介さずに、ＸとＹとが、接続されている場合である。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、導通状態（オン状態）、または、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。または、スイッチは、電流を流す経路を選択して切り替える機能を有している。なお、ＸとＹとが電気的に接続されている場合は、ＸとＹとが直接的に接続されている場合を含むものとする。
本実施例では、実施の形態２に示したＤＯＳＲＡＭについて動作周波数を見積もった。ＤＯＳＲＡＭは、チャネル長（Ｌ）が６０ｎｍ、チャネル幅（Ｗ）が６０ｎｍのトランジスタと、保持容量３．５ｆＦの容量素子と、を有する構成を想定した。
ＤＯＳＲＡＭに求められる仕様の一つである「変動許容電圧」とは、ＤＯＳＲＡＭの容量素子にかかる電圧がデータ書き込み後から変動する量の許容値である。また、ＤＯＳＲＡＭの「データ保持時間」とは、ＤＯＳＲＡＭが有する容量素子にかかる電圧の変動量が変動許容電圧に達するまでに要する時間と言える。本実施例では、「変動許容電圧」を０．２Ｖとし、「データ保持時間」を容量素子（保持容量３．５ｆＦ）にかかる電圧がデータ書き込み後の状態から０．２Ｖ低下するまでに要する時間とした。例えば、本実施例でＤＯＳＲＡＭのデータ保持が１時間という場合、ＤＯＳＲＡＭが有する容量素子にかかる電位が、データ書き込み後から０．２Ｖ低下するまでの時間が１時間であることを意味する。
ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのカットオフ電流の大きさに依存する。前述した様に、トランジスタのカットオフ電流（Ｉｃｕｔ）とは、トランジスタのＶＧ＝０ＶにおけるＩＤである。例えば、ＤＯＳＲＡＭのデータ保持特性が、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさのみに依存する場合、ＤＯＳＲＡＭのデータ保持時間は、ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔの大きさに反比例する。
ＤＯＳＲＡＭが有するトランジスタのＩｃｕｔが既知である場合、ＤＯＳＲＡＭのデータ保持時間は、データ保持中に容量素子から失われる電荷量（容量素子の保持容量（３．５ｆＦ）と容量素子にかかる電圧の低下分（０．２Ｖ）との積に相当する０．７ｆＣ）をＩｃｕｔで割ることによって算出することができる。また、目標とするＤＯＳＲＡＭの保持時間を設定し、前述した電荷量０．７ｆＣを当該保持時間で割ることで、ＤＯＳＲＡＭが有するトランジスタに求められるＩｃｕｔの値（以下、Ｉｃｕｔ０と記す）を見積ることもできる。保持時間の目標を１時間とする場合、トランジスタに求められるＩｃｕｔは約２００ｚＡ（２００×１０－２１Ａ）となった。図５に示すＩｃｕｔ０が２００ｚＡとなるようにバックゲート電圧を調整することで、広い温度範囲で高い動作周波数を有するＮＯＳＲＡＭとすることができる。本実施例では、ＤＯＳＲＡＭのバックゲート電圧と動作周波数に関係について評価した。
ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図１３に示すトランジスタ５００Ａを試作し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図１０（Ａ）に示すトランジスタＭ１１として、上記トランジスタ５００Ａを想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
試作したトランジスタ５００Ａのサイズは、Ｌ（チャネル長）を０．３８μｍ、Ｗ（チャネル幅）を０．２３μｍとした。試料は、試料Ａ、試料Ｂ及び試料Ｃの３種類を用意した。
試作したトランジスタ５００Ａにおいて、酸化物５３０ａは、膜厚が５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物で成る。酸化物５３０ａの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ－Ｇａ－Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
試作したトランジスタ５００Ａにおいて、酸化物５３０ｂは、膜厚が２０ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物で成る。酸化物５３０ｂの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ－Ｇａ－Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
試作したトランジスタ５００Ａにおいて、酸化物５３０ｃは、膜厚が５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物で成る。酸化物５３０ｃの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ－Ｇａ－Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を１３０℃とし、アルゴンと酸素の混合ガスで行った。
トランジスタ５００Ａの作製後に、試料Ａ及び試料Ｂは、窒素ガス雰囲気下で４００℃４時間の熱処理を行った。試料Ｃは、窒素ガス雰囲気下で４００℃８時間の熱処理を行った。
次に、試料Ａ、試料Ｂ及び試料Ｃにおいて、トランジスタ５００ＡのＩＤ－ＶＧ測定を行った。ＩＤ－ＶＧ測定は、トランジスタのドレイン電圧ＶＤを＋１．０８Ｖに、ソース電圧ＶＳを０Ｖに、ゲート電圧ＶＧを－１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖの４水準で行った。測定温度は、－４０℃、２７℃、８５℃の３水準で行った。具体的には、測定対象となるトランジスタが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態でトランジスタのＩＤ－ＶＧ測定を実施した。また、それぞれのバックゲート電圧ＶＢＧ及び測定温度に対し、３素子ずつ測定を行った。
得られたＩＤ－ＶＧカーブから、トランジスタのシフト電圧（Ｖｓｈ）及びサブスレッショルドスイング値（Ｓｖａｌｕｅ）を算出した。シフト電圧（Ｖｓｈ）とは、トランジスタのＩＤ－ＶＧカーブにおいて、カーブ上の傾きが最大である点における接線が、ＩＤ＝１ｐＡの直線と交差するＶＧと定義する。
トランジスタ５００Ａは、実施の形態１の＜半導体装置の作製方法＞で示したように、チャネル形成領域に金属酸化物を用いている。チャネル形成領域に金属酸化物を用いたトランジスタは、例えば、チャネル形成領域にＳｉを用いたトランジスタと比べて、非導通状態におけるリーク電流が極めて小さい。そのため、チャネル形成領域に金属酸化物を用いたトランジスタは、実測によりＩｃｕｔを検出することが困難な場合がある。トランジスタ５００ＡにおいてもＩｃｕｔの実測は困難であったため、前述のＩＤ－ＶＧカーブから得られたＶｓｈ及びＳｖａｌｕｅから、式（１）を用いた外挿によってＩｃｕｔを見積もった。なお、式（１）に示すように、トランジスタのオフ電流がＶＧ＝０Ｖに達するまで、Ｓｖａｌｕｅに従ってＩＤが単調減少すると仮定した。
Figure 0007160834000001
ここで、ＤＯＳＲＡＭ動作周波数の見積り方法について説明する。ＤＯＳＲＡＭ動作周波数とは、ＤＯＳＲＡＭのデータ書き込みサイクルの逆数とする。ＤＯＳＲＡＭのデータ書き込みサイクルは、ＤＯＳＲＡＭが有する容量素子の充電時間などによって設定されるパラメータである。本実施例では、ＤＯＳＲＡＭのデータ書き込みサイクル（ＤＯＳＲＡＭ動作周波数の逆数）の４０％に相当する時間を、ＤＯＳＲＡＭが有する容量素子の充電時間とする設定とした。
ＤＯＳＲＡＭ動作周波数は、ＤＯＳＲＡＭが有する容量素子の充電時間に依存する。したがって、ＤＯＳＲＡＭ動作周波数を見積るに際して、まずＤＯＳＲＡＭが有する容量素子の充電持間を事前に知る必要がある。本実施例では、ＤＯＳＲＡＭが有する容量素子（保持容量３．５ｆＦ）に０．５５Ｖ以上の電位がかかった状態を、当該容量素子が「充電された状態」と定義した。したがって、本実施例では、ＤＯＳＲＡＭのデータ書き込み動作を開始してから、当該容量素子にかかる電位が０．５５Ｖに達するまでの時間が、ＤＯＳＲＡＭが有する容量素子の充電時間に相当する。
ＤＯＳＲＡＭが有する容量素子の充電時間は、ＤＯＳＲＡＭデータ書き込み時における、ＤＯＳＲＡＭが有するトランジスタのＩＤの大きさに依存する。そこで本実施例では、ＤＯＳＲＡＭデータ書き込み時にＤＯＳＲＡＭが有するトランジスタにかかることが想定される電位（図２１（Ａ）参照）を、本発明の一態様に係るトランジスタ（Ｌ／Ｗ＝０．３４／０．２２μｍ）に実際に印加することでＤＯＳＲＡＭデータ書き込み動作を再現し、このときのトランジスタのＩＤを測定した。図２１（Ａ）は、容量素子ＣｓにトランジスタＴｒ１を介してデータを書き込む場合を想定している。それぞれＤはドレイン、Ｇはゲート、Ｓはソースを表している。トランジスタＴｒ１のソースの電位（容量素子Ｃｓに印加される電圧）をＶＳとする。トランジスタＴｒ１をオンにすることで、電流ＩＤが流れ、容量素子Ｃｓが充電される。具体的には、トランジスタのゲート電圧ＶＧを＋２．９７Ｖに、ドレイン電圧ＶＤを＋１．０８Ｖに、ソース電圧Ｖｓを０Ｖから＋０．５５Ｖまで掃引することでトランジスタのＩＤ測定を行った。バックゲート電圧ＶＢＧは－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖの４水準で行った。測定温度は、－４０℃、２７℃、８５℃の３水準で行った。
なお、トランジスタ５００Ａ（Ｌ／Ｗ＝０．３４／０．２２μｍ）から得られたＩＤの値を、ＤＯＳＲＡＭが有すると想定したトランジスタ（Ｌ／Ｗ＝６０／６０ｎｍ）のサイズで補正した。
ＤＯＳＲＡＭの充電が開始されてＶＳが書き込み判定電圧ＶＣＳに達した時に充電完了とする。この時の時間を充電時間ｔＷとする（図２１（Ｂ）参照）。ＤＯＳＲＡＭが有する保持容量Ｃｓ［Ｆ］の容量素子に充電される電荷をＱ［Ｃ］、充電時間をｔＷ［ｓｅｃ］、充電によって容量素子にかかる電位をＶｃｓ（＝ＶＳ）［Ｖ］、ＤＯＳＲＡＭが有するトランジスタのドレイン電流をＩＤ［Ａ］とした場合、各パラメータの間には以下の式（２）の関係が成り立つ。
Figure 0007160834000002
式（２）を変形することで、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを以下の式（３）で表すことができる（図２１（Ｃ）参照）。
Figure 0007160834000003
本実施例では、式（３）のＣｓに３．５ｆＦ、Ｖｃｓに＋０．５５Ｖ、前述のＩＤ－ＶＳ測定で得られたＩＤを代入し、ＤＯＳＲＡＭが有する容量素子の充電時間ｔＷを算出した。
ＤＯＳＲＡＭの動作周波数ｆと充電時間ｔｗの関係を式（４）で表すことができる。
Figure 0007160834000004
式（４）においてＡは係数である。ＤＯＳＲＡＭにおいて、１回の動作時間のうち、書き込みに要する時間は４割と想定されることから、本実施例では係数Ａを０．４として動作周波数ｆを算出した。
試料Ａにおいて、電源電圧を２．５ＶでのＤＯＳＲＡＭの動作周波数を図２２（Ａ）、図２２（Ｂ）及び図２３に示す。図２２（Ａ）は－４０℃、図２２（Ｂ）は２７℃、図２３は８５℃で見積もった結果である。図２２（Ａ）、図２２（Ｂ）及び図２３はそれぞれ、バックゲート電圧ＶＢＧが－２．５Ｖ、－３Ｖ、－４Ｖ、－５．５Ｖそれぞれで見積もった動作周波数を示している。図２２（Ａ）、図２２（Ｂ）及び図２３において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。図２２（Ａ）、図２２（Ｂ）及び図２３に示すように、バックゲート電圧ＶＢＧが高くなるほど動作周波数が高くなる傾向を確認できた。また、電源電圧２．５Ｖにおいて、動作周波数が１００ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。半導体装置１００を用いてバックゲート電圧ＶＢＧの補正を行うことで、広い温度範囲において高い動作周波数で動作することが確認できた。
試料Ａにおいて、電源電圧を３．３ＶでのＤＯＳＲＡＭの動作周波数を図２４（Ａ）、図２４（Ｂ）及び図２５に示す。図２４（Ａ）は－４０℃、図２４（Ｂ）は２７℃、図２５は８５℃で見積もった結果である。図２４（Ａ）、図２４（Ｂ）及び図２５はそれぞれ、バックゲート電圧ＶＢＧが－２．５Ｖ、－３Ｖ、－４Ｖ、－５．５Ｖそれぞれで見積もった動作周波数を示している。図２４（Ａ）、図２４（Ｂ）及び図２５において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。図２４（Ａ）、図２４（Ｂ）及び図２５に示すように、バックゲート電圧ＶＢＧが高くなるほど動作周波数が高くなる傾向を確認できた。また、電源電圧３．３Ｖにおいて、動作周波数が１５０ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。半導体装置１００を用いてバックゲート電圧ＶＢＧの補正を行うことで、広い温度範囲において高い動作周波数で動作することが確認できた。
比較として、バックゲート電圧ＶＢＧを調整しない場合のデータを次に示す。試料Ａで、電源電圧を３．３Ｖ、バックゲート電圧ＶＢＧを－５．５Ｖとした場合のＤＯＳＲＡＭの動作周波数を図２６に示す。図２６において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。低温になるほど動作周波数が低くなることを確認できた。
試料Ｂにおいて、電源電圧を２．５ＶでのＤＯＳＲＡＭの動作周波数を図２７（Ａ）、図２７（Ｂ）及び図２８に示す。図２７（Ａ）は－４０℃、図２７（Ｂ）は２７℃、図２８は８５℃で見積もった結果である。図２７（Ａ）、図２７（Ｂ）及び図２８はそれぞれ、バックゲート電圧ＶＢＧが－１．５Ｖ、－２Ｖ、－２．５Ｖ、－３Ｖ、－４Ｖ、－４．８Ｖそれぞれで見積もった動作周波数を示している。図２７（Ａ）、図２７（Ｂ）及び図２８において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａと同様に試料Ｂにおいても、電源電圧２．５Ｖで、広い温度範囲において動作周波数が１００ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。
試料Ｂにおいて、電源電圧を３．３ＶでのＤＯＳＲＡＭの動作周波数を図２９（Ａ）、図２９（Ｂ）及び図３０に示す。図２９（Ａ）は－４０℃、図２９（Ｂ）は２７℃、図３０は８５℃で見積もった結果である。図２９（Ａ）、図２９（Ｂ）及び図３０はそれぞれ、バックゲート電圧ＶＢＧが－１．５Ｖ、－２Ｖ、－２．５Ｖ、－３Ｖ、－４Ｖ、－４．８Ｖそれぞれで見積もった動作周波数を示している。図２９（Ａ）、図２９（Ｂ）及び図３０において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａと同様に試料Ｂにおいても、電源電圧３．３Ｖで、広い温度範囲において動作周波数が１５０ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。
比較として、バックゲート電圧ＶＢＧを調整しない場合のデータを次に示す。試料Ｂで、電源電圧を３．３Ｖ、バックゲート電圧ＶＢＧを－４．８Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３１に示す。図３１において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａと同様に試料Ｂにおいても、低温になるほど動作周波数が低くなることを確認できた。
試料Ｃで、電源電圧を２．５Ｖ、温度を－４０℃とした場合のＤＯＳＲＡＭの動作周波数を図３２に示す。図３２は、バックゲート電圧ＶＢＧが－２Ｖ、－３Ｖ、－４Ｖ、－５Ｖそれぞれで見積もった動作周波数を示している。図３２において、横軸はＤＯＳＲＡＭのデータ保持時間を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａ、試料Ｂと同様に試料Ｃにおいても、電源電圧２．５Ｖ、－４０℃において、動作周波数が１００ＭＨｚ以上、データ保持時間が１時間以上になる見込みであることを確認できた。
比較として、バックゲート電圧ＶＢＧを調整しない場合のデータを次に示す。試料Ｃで、電源電圧を３．３Ｖ、バックゲート電圧ＶＢＧを－５Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３３（Ａ）に示す。電源電圧を２．５Ｖ、バックゲート電圧ＶＢＧを－５Ｖとした場合のＤＯＳＲＡＭの動作周波数を図３３（Ｂ）に示す。図３３（Ａ）及び図３３（Ｂ）において、横軸は温度を示し、縦軸はＤＯＳＲＡＭの動作周波数を示す。試料Ａ、試料Ｂと同様に試料Ｃにおいても、低温になるほど動作周波数が低くなることを確認できた。
本実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、実施の形態２に示したＤＯＳＲＡＭ（図１０（Ａ）参照。）について、バックゲート電圧ＶＢＧを一定にして、異なる動作温度下でのデータ保持時間と動作周波数を見積もった。
ＤＯＳＲＡＭの動作周波数の見積もりにあたり、図１７に示すトランジスタ５００Ｅを試作し、その電気特性から見積もりに必要なパラメータを抽出した。本実施例では、図１０（Ａ）のトランジスタＭ１１として上記トランジスタ５００Ｅを想定し、ＤＯＳＲＡＭの動作周波数を見積もった。
本実施例において、試作したトランジスタ５００Ｅのサイズは、チャネル長（Ｌ）を８０ｎｍ、チャネル幅（Ｗ）を５５ｎｍとした。
本実施例で試作したトランジスタ５００Ｅにおいて、酸化物５３０ａは、膜厚が５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物で成る。酸化物５３０ａの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝１：３：４のＩｎ－Ｇａ－Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリングは、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
また、本実施例で試作したトランジスタ５００Ｅの酸化物５３０ｂは、膜厚が１５ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物で成る。酸化物５３０ｂの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ－Ｇａ－Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を２００℃とし、アルゴンと酸素の混合ガスで行った。
また、本実施例で試作したトランジスタ５００Ｅの酸化物５３０ｃは、膜厚が３ｎｍのＩｎ－Ｇａ－Ｚｎ酸化物で成る。酸化物５３０ｃの成膜は、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１のＩｎ－Ｇａ－Ｚｎ酸化物のターゲットを用いて、ＤＣスパッタリング法で行った。スパッタリング法は、基板温度を１３０℃とし、アルゴンと酸素の混合ガスで行った。
トランジスタ５００Ｅの作製後に、窒素ガス雰囲気下で４００℃８時間の熱処理を行った。
次に、トランジスタ５００ＥのＩＤ－ＶＧ測定を行った。ＩＤ－ＶＧ測定は、トランジスタ５００Ｅのドレイン電圧ＶＤを＋１．０８Ｖ、ソース電圧ＶＳを０Ｖとして、ゲート電圧ＶＧを－１．０Ｖから＋３．３Ｖまで掃引することで行った。バックゲート電圧ＶＢＧは、－５．７Ｖと－１０．５Ｖの２水準で行った。測定温度は１２５℃、８５℃、２７℃、および－４０℃の４水準で行った。具体的には、トランジスタ５００Ｅが形成された５インチ角基板を上記各温度に設定したサーモチャック上に固定した状態で、トランジスタ５００ＥのＩＤ－ＶＧ測定を実施した。また、測定温度毎に、３素子ずつ測定を行った（ｎ＝３）。
次に、実施例１と同様に、得られたＩＤ－ＶＧカーブから、トランジスタのＶｓｈ及びＳｖａｌｕｅを算出した。算出したデータを基に、記憶容量１ＭｂのＤＯＳＲＡＭを想定してデータ保持時間とＤＯＳＲＡＭ動作周波数を見積った。
表１に、想定したＤＯＳＲＡＭの仕様値を示す。また、図３４に、想定したＤＯＳＲＡＭの概略図を示す。
Figure 0007160834000005
図３５（Ａ）乃至（Ｄ）に、トランジスタ５００Ｅのゲートに供給されトランジスタ５００Ｅをオン状態とする電圧ＶＧＯＮを２．２５Ｖ、トランジスタ５００Ｅをオフ状態とする電圧ＶＧＯＦＦを－０．７２Ｖ、トランジスタ５００Ｅのバックゲート電圧ＶＢＧを－５．７Ｖとした時の、データ保持時間と動作周波数の見積もりを示す。
図３５（Ａ）は、測定温度が１２５℃の時のデータ保持時間と動作周波数の見積もりである。図３５（Ｂ）は、測定温度が８５℃の時のデータ保持時間と動作周波数の見積もりである。図３５（Ｃ）は、測定温度が２７℃の時のデータ保持時間と動作周波数の見積もりである。図３５（Ｄ）は、測定温度が－４０℃の時のデータ保持時間と動作周波数の見積もりである。
図３５（Ａ）乃至（Ｄ）より、全ての測定温度において、１００ＭＨｚ以上の動作周波数が見積もられている。また、全ての測定温度において、おおよそ１時間以上の保持時間が得られている。また、測定温度が低いほど、長い保持時間が得られることがわかる。
図３６（Ａ）乃至（Ｄ）に、図３５（Ａ）乃至（Ｄ）とは異なる動作条件での、データ保持時間と動作周波数の見積りを示す。具体的には、電圧ＶＧＯＮを１．６５Ｖ、電圧ＶＧＯＦＦを－１．３２Ｖ、電圧ＶＢＧを－３．０Ｖとした。図３６（Ａ）は、測定温度が１２５℃の時のデータ保持時間と動作周波数の見積もりである。図３６（Ｂ）は、測定温度が８５℃の時のデータ保持時間と動作周波数の見積もりである。図３６（Ｃ）は、測定温度が２７℃の時のデータ保持時間と動作周波数の見積もりである。図３６（Ｄ）は、測定温度が－４０℃の時のデータ保持時間と動作周波数の見積もりである。また、測定温度毎に、１素子ずつ測定を行った（ｎ＝１）。
図３６（Ａ）乃至（Ｄ）より、全ての測定温度において、１００ＭＨｚ以上の動作周波数が見積もられている。また、図３５（Ａ）乃至（Ｄ）と同様に、測定温度が低いほど長い保持時間が得られることがわかる。測定温度が１２５℃の場合は、保持時間が約１年であるが、測定温度が８５℃以下では１０年以上のデータ保持時間が得られている。
本実施例より、ゲート電圧ＶＧおよびバックゲート電圧ＶＢＧを調節することで、ＤＯＳＲＡＭの動作周波数とデータ保持時間を調節できることがわかった。
半導体層にＣＡＡＣ構造を含むＩＧＺＯを用いた電界効果型トランジスタ（「ＣＡＡＣ－ＩＧＺＯ ＦＥＴ」ともいう。）を作製し、１５０℃の高温環境下でのオフ電流および遮断周波数ｆＴなどを調査した。
＜ＣＡＡＣ－ＩＧＺＯ ＦＥＴの構造と特性＞
当該トランジスタは、図１７に示すトランジスタ５００Ｅと同様のトレンチゲート構造を有する自己整合型のトランジスタである。また、トップゲート（フロントゲート）側のゲート絶縁層の厚さをＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）換算で６ｎｍとした。また、バックゲート側のゲート絶縁層の厚さをＥＯＴ換算で３１ｎｍとした。
当該調査は、チャネル長（Ｌ）が２５ｎｍでチャネル幅（Ｗ）が２１ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴ、およびチャネル長（Ｌ）が６０ｎｍでチャネル幅（Ｗ）が６０ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴなどを用いて行なった。
図３７に、Ｌ／Ｗ＝２５ｎｍ／２１ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴのＩＤ－ＶＧ特性を示す。ＩＤ－ＶＧ特性の測定は、ドレイン電圧ＶＤを１．２Ｖ、ソース電圧ＶＳを０Ｖ、バックゲート電圧ＶＢＧを－１０Ｖとし、ゲート電圧ＶＧを０Ｖから２．５Ｖまで変化させて行なった。
ＩＤ－ＶＧ特性の測定結果から、Ｓｖａｌｕｅは７９ｍＶ／ｄｅｃ、電界効果移動度は１０．２ｃｍ２／Ｖｓ、オン電流は２．８μＡ（ＶＧ＝２．５Ｖ）、しきい値電圧Ｖｔｈは１．４４Ｖが得られた。
また、電流測定において測定器の下限値は通常１×１０－１２～１×１０－１３Ａ程度である。したがって、オフ電流が極めて低いという特徴を持つＣＡＡＣ－ＩＧＺＯ ＦＥＴは、１つのトランジスタでは正確なオフ電流の測定が不可能である。例えば、１×１０－２４Ａの電流値を測定するために、複数のトランジスタを並列に接続して測定する方法が考えられる。しかしながら、この場合、並列接続するトランジスタが１０１１個必要であり、現実的ではない。
本実施例では、図３８（Ａ）または（Ｂ）に示す回路を用いて、電流測定を行なった。具体的には、２００００個のＣＡＡＣ－ＩＧＺＯ ＦＥＴを並列接続してＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）とし、ノードＦＮ電位変化の時間依存性を測定し、漏れ電流値を導出した。図３８（Ａ）に示す回路を用いることで、ゲートリーク電流Ｉｇ（ゲート－ソース間電流、ゲート－ドレイン間電流、およびゲート－バックゲート間電流の合計）の値を知ることができる。図３８（Ｂ）に示す回路を用いることで、オフ電流の値を知ることができる。
図３９に、８５℃、１２５℃、および１５０℃それぞれの温度環境下で測定したゲートリーク電流Ｉｇの測定結果を示す。ＤＵＴとして、２００００個のＬ／Ｗ＝６０ｎｍ／６０ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴを並列接続した。図３９の横軸は温度の逆数を１０００倍した値を示し、縦軸はＣＡＡＣ－ＩＧＺＯ ＦＥＴ１つあたりのＩｇを対数で示している。測定は、ソース電圧ＶＳを２．４Ｖ、ドレイン電圧ＶＤを２．４Ｖ、ゲート電圧ＶＧを１．２Ｖにして行なった。これは、ソース電圧ＶＳが０Ｖ、ドレイン電圧Ｖｄが０Ｖ、ゲート電圧ＶＧが－１．２Ｖであることと同じであり、ＤＵＴとして用いるＣＡＡＣ－ＩＧＺＯ ＦＥＴがオフ状態であることを意味している。なお、バックゲート電圧ＶＢＧは－１０Ｖとした。
図３９より、１５０℃の温度環境下においても、ＣＡＡＣ－ＩＧＺＯ ＦＥＴ１つあたりのＩｇは３．３×１０－２０Ａであり、ゲートリーク電流Ｉｇは十分低いことがわかった。
本実施例で作製したＣＡＡＣ－ＩＧＺＯ ＦＥＴはバックゲート電極ＢＧＥ（Ｂａｃｋ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ）を有する。図４０に示すように、バックゲート電極ＢＧＥに供給するバックゲート電圧ＶＢＧを変化させることによって、しきい値電圧Ｖｔｈが変化することが確認できた。しきい値電圧の変動量ｄＶｔｈ／ｄＶＢＧは、－０．１５Ｖ／Ｖである。また、図４１に示すように、バックゲート電圧ＶＢＧの変化に対する相互コンダクタンスｇｍの変化は小さいことが確認できた。一方で、バックゲート電圧ＶＢＧの変化に対する相互コンダクタンスｇｍの最大値は、Ｖｔｈと同様にシフトすることが確認できた。
バックゲート電極ＢＧＥを設けることにより動的なＶｔｈ制御が可能になる。よって、回路用途に応じてトランジスタの作製工程を変える必要がない。一方で、バックゲート電極ＢＧＥを設けることのデメリットも存在する。バックゲート電極ＢＧＥとトランジスタのソースドレイン間に寄生容量が生じ、ゲート遅延時間が大きくなる可能性がある。この可能性を検証するため、バックゲート電極ＢＧＥがあるトランジスタと無いトランジスタの遮断周波数ｆＴを比較した。遮断周波数ｆＴは、式（５）により導出される。
Figure 0007160834000006
式（５）において、Ｃｔｇはトップゲート（フロントゲート）側のゲート容量であり、Ｃｂｇはバックゲート側のゲート容量である。Ｃｇは、ＣｔｇとＣｂｇの合計容量である。式（５）より、バックゲート電極ＢＧＥ有無の比較において両者の遮断周波数ｆＴが同様であれば、ゲート容量で規格化されたｇｍは同様であることがわかる。
Ｌ／Ｗ＝２５ｎｍ／２１ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴにおいて、バックゲート電極ＢＧＥを有する素子と、ＢＧＥを有さない素子について遮断周波数ｆＴを測定した。測定は室温（２７℃）環境下で行なった。また、バックゲート電極ＢＧＥを有する素子については、バックゲート電圧ＶＢＧが０Ｖ、－３Ｖ、－６Ｖのそれぞれの場合について測定した。また、測定はＣＡＡＣ－ＩＧＺＯ ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
図４２に測定結果を示す。バックゲート電極ＢＧＥを有する素子では３０ＧＨｚ、バックゲート電極ＢＧＥを有さない素子では２７ＧＨｚの遮断周波数ｆＴが得られた。また、バックゲート電圧ＶＢＧが－６Ｖの場合の遮断周波数ｆＴは２７．７ＧＨｚであり、バックゲート電圧ＶＢＧが０Ｖの場合と同様の遮断周波数ｆＴが得られた。これらのことから、バックゲート電極ＢＧＥの有無による遮断周波数ｆＴの変化は小さいことがわかった。よって、バックゲート電極ＢＧＥを付加しても遅延時間は増加しないことがわかった。また、バックゲート電極ＢＧＥを付加することで、温度変化で生じるＶｔｈシフトを抑制可能であることがわかった。
また、図４２とは異なる素子を用いて遮断周波数ｆＴの測定を行なった。具体的には、Ｌ／Ｗ＝３９ｎｍ／２８ｎｍでバックゲート電極ＢＧＥを有さないＣＡＡＣ－ＩＧＺＯ ＦＥＴを用いて遮断周波数ｆＴの測定を行なった。測定は、室温（２７℃）環境下で行なった。また、測定はＣＡＡＣ－ＩＧＺＯ ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
図４３に測定結果を示す。こちらの測定においても、３０ＧＨｚの遮断周波数ｆＴが得られた。
＜ＣＡＡＣ－ＩＧＺＯ ＦＥＴの高温特性＞
ＣＡＡＣ－ＩＧＺＯ ＦＥＴは、ＣＭＯＳなどの半導体製造プロセスのＢＥＯＬ（Ｂａｃｋ Ｅｎｄ Ｏｆ Ｌｉｎｅ）工程で作製できる。よって、Ｓｉトランジスタ（Ｓｉトランジスタのうち、電界効果型のＳｉトランジスタを「Ｓｉ ＦＥＴ」ともいう。）との積層が可能である。例えば、ＣＭＯＳプロセスで高速動作が必要な回路を作製し、低リーク電流が求められる回路をＣＡＡＣ－ＩＧＺＯプロセスで作製するといった応用が可能である。
また、Ｓｉ ＦＥＴは温度上昇にともなってオフ電流が増加するが、ＣＡＡＣ－ＩＧＺＯ ＦＥＴではオフ電流は常に測定下限である。そこで、Ｌ／Ｗ＝６０ｎｍ／１２０ｎｍのＳｉ ＦＥＴのオフ電流と、Ｌ／Ｗ＝６０ｎｍ／６０ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴのオフ電流の温度特性を比較した。両者のオフ電流の測定は、図３８（Ｂ）に示す回路を用いて行なった。
Ｓｉ ＦＥＴのオフ電流は、ゲート電圧ＶＧ＝－１．０Ｖ、ソース電圧ＶＳ＝０Ｖ、ドレイン電圧ＶＤ＝１．２Ｖ、ボディー電圧ＶＢ＝０Ｖで測定した。ＣＡＡＣ－ＩＧＺＯ ＦＥＴのオフ電流は、ゲート電圧ＶＧ＝－２．０Ｖ、ソース電圧ＶＳ＝０Ｖ、ドレイン電圧ＶＤ＝２．０Ｖ、バックゲート電圧ＶＢＧ＝－３．０Ｖで測定した。
測定結果を図４４に示す。測定温度１５０℃において、Ｓｉ ＦＥＴのオフ電流は約２．２×１０－６Ａであり、ＣＡＡＣ－ＩＧＺＯ ＦＥＴのオフ電流は約３．９×１０－２０Ａであった。ＣＡＡＣ－ＩＧＺＯ ＦＥＴは、高温環境下でも低いオフ電流を維持できる。また、バックゲート電圧を調節することで、オフ電流をさらに下げることが可能である。
次に、図４５に、ＣＡＡＣ－ＩＧＺＯ膜の、Ｈａｌｌ移動度およびキャリア密度の温度依存性を示す。図４５より、ＣＡＡＣ－ＩＧＺＯ膜のＨａｌｌ移動度は、温度変化に対してほぼ変化が無いことがわかる。ＣＡＡＣ－ＩＧＺＯ膜のＨａｌｌ移動度は、フォノン散乱よりもクーロン散乱が支配的であることが想定されるため、高温においても下がらない。
次に、２５℃および１５０℃でのＣＡＡＣ－ＩＧＺＯ ＦＥＴとＳｉ ＦＥＴの遮断周波数ｆＴを測定した。測定ＤＵＴは、Ｌ／Ｗ＝６０ｎｍ／４８０ｎｍのＳｉ ＦＥＴとＬ／Ｗ＝２５ｎｍ／２１ｎｍのＣＡＡＣ－ＩＧＺＯ ＦＥＴを用いて行なった。また、Ｓｉ ＦＥＴの測定は、Ｓｉ ＦＥＴを２１個並列に接続して行なった（Ｍ＝２１）。ＣＡＡＣ－ＩＧＺＯ ＦＥＴの測定は、ＣＡＡＣ－ＩＧＺＯ ＦＥＴを６７２個並列に接続して行なった（Ｍ＝６７２）。
測定結果を図４６に示す。Ｓｉ ＦＥＴの最大遮断周波数ｆＴの変化率は３６％、ＣＡＡＣ－ＩＧＺＯ ＦＥＴの最大遮断周波数ｆＴの変化率は１３％であった。Ｓｉ ＦＥＴと比較して、ＣＡＡＣ－ＩＧＺＯ ＦＥＴは、２５℃の遮断周波数ｆＴと１５０℃の遮断周波数ｆＴの差が少ない特性が得られた。また、今回測定したＣＡＡＣ－ＩＧＺＯ ＦＥＴでは、測定温度１５０℃、ＶＤ＝２．５Ｖでの最大遮断周波数ｆＴは３３ＧＨｚであった。
これらのことから、ＣＡＡＣ－ＩＧＺＯ ＦＥＴは、Ｓｉ ＦＥＴよりも遮断周波数ｆＴの温度依存性が少ないことがわかった。また、ＣＡＡＣ－ＩＧＺＯ ＦＥＴにバックゲート電極を設けることで、温度変化によるＶｔｈの変動を抑制できることがわかった。また、ＣＡＡＣ－ＩＧＺＯ ＦＥＴは、温度変化に対する遮断周波数ｆＴの変化量がＳｉ ＦＥＴに比べて低いことがわかった。また、ＣＡＡＣ－ＩＧＺＯ ＦＥＴは、高温環境下においてもオフ電流が１０－２０Ａと極めて少ないことがわかった。ＣＡＡＣ－ＩＧＺＯ ＦＥＴを用いることで、動作温度範囲が広い環境下において低消費電力な回路やメモリを実現できる。
上記実施例に示す構成、方法などは、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
１１ 電圧生成回路、１１ａ 電圧生成回路、１１ｂ 電圧生成回路、１２ 電圧保持回路、１４ 容量素子、１５ バッファ、１７ 温度センサ、１８ 電圧制御回路、２０ 補正回路、１００ 半導体装置

Claims (7)

  1. トランジスタと、補正回路と、電圧生成回路と、電圧保持回路と、を有し、
    前記トランジスタは、第１ゲートおよび第２ゲートを有し、
    前記第１ゲートおよび前記第２ゲートは、半導体層を間に介して互いに重なる領域を有し、
    前記補正回路は、温度センサと、電圧制御回路と、バッファ回路と、容量素子と、を有し、
    前記温度センサの出力は、前記電圧制御回路の入力と電気的に接続され、
    前記電圧制御回路の出力は、前記バッファ回路の入力と電気的に接続され、
    前記バッファ回路の出力は、前記容量素子の第１の端子と電気的に接続され、
    前記容量素子の第２の端子は、前記第２ゲートと電気的に接続され、
    前記電圧生成回路の出力は、前記電圧保持回路の入力と電気的に接続され、
    前記電圧保持回路の出力は、前記第２ゲートと電気的に接続され、
    前記電圧保持回路は、前記電圧生成回路が生成した電圧を前記第２ゲートに印加し保持する機能を有し、
    前記温度センサは、温度情報を取得し、前記温度情報を前記電圧制御回路に出力する機能を有し、
    前記電圧制御回路は、前記温度情報を制御電圧に変換する機能を有し、
    前記補正回路は、前記制御電圧を前記第２ゲートに印加する半導体装置。
  2. 請求項１において、
    前記電圧制御回路は、変換式をもとに前記温度情報を前記制御電圧に変換する半導体装置。
  3. 請求項１又は請求項２において、
    前記電圧制御回路は、マイコンまたはアンプを有する半導体装置。
  4. 請求項１乃至請求項３のいずれか一において、
    前記半導体層は金属酸化物を有する半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記電圧保持回路は、前記第２ゲートに負電圧を印加する半導体装置。
  6. 請求項５において、
    前記電圧保持回路は、前記負電圧を保持する半導体装置。
  7. 請求項５又は請求項６において、
    前記電圧保持回路は、チャネル形成領域に金属酸化物を含むトランジスタを有する半導体装置。
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