JP2017121046A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1乃至第3トランジスタと、容量素子と、回路とを有する半導体装置である。第3トランジスタは第1ゲート及び第2ゲートを有する。第1トランジスタのゲートは容量素子の第1端子に電気的に接続される。第1トランジスタの第1端子は第2ゲートに電気的に接続される。第1トランジスタの第2端子は回路に電気的に接続される。第2トランジスタのゲートは、第2トランジスタの第1端子に電気的に接続される。第2トランジスタの第1端子は第2ゲートに電気的に接続される。第2トランジスタの第2端子は容量素子の第1端子に電気的に接続される。回路は負電位を生成する機能を有する。第1トランジスタのチャネル形成領域は酸化物半導体を有することが好ましい。
【選択図】図2
Description
本実施の形態では、本発明の一態様である半導体装置の回路構成について説明を行う。
図1に示す回路10は、トランジスタM0の第2ゲートを駆動するための半導体装置である。回路10は、電圧生成回路12と、電圧保持回路11とを有する。
次に、電圧保持回路11の具体的な構成例について図2乃至図5を用いて説明を行う。電圧保持回路11の例として、電圧保持回路11a(図2、図3)と電圧保持回路11b(図4、図5)について説明を行う。
図2(A)に示す電圧保持回路11aは、トランジスタM11、トランジスタM12、容量素子C11及び容量素子C12を有する。
図4(A)に示す電圧保持回路11bは、トランジスタM41、トランジスタM42、抵抗素子R、容量素子C41、容量素子C42及び容量素子C43を有する。
次に、電圧生成回路12の詳細について、図6及び図7を用いて説明を行う。
図6(A)に示すように、電圧生成回路12aは、トランジスタM21乃至M24、および容量素子C21乃至C24を有する。以降、トランジスタM21乃至M24はnチャネル型トランジスタとして説明を行う。
電圧生成回路12は、pチャネル型トランジスタで構成しても良い。図6(B)に示す電圧生成回路12bは、pチャネル型トランジスタであるトランジスタM31乃至M34で構成されている。
図7(A)に示すように、電圧生成回路12cは、トランジスタM25乃至M28、および容量素子C25乃至C28を有する。以降、トランジスタM25乃至M28はnチャネル型トランジスタとして説明を行う。
図7(B)の電圧生成回路12dにおいて、トランジスタM25乃至M28の第2ゲートは、それぞれのトランジスタの第1ゲートに接続されている。それ以外の構成は、電圧生成回路12cと同じである。
図7(C)の電圧生成回路12eにおいて、トランジスタM25乃至M28の第2ゲートは、それぞれ出力端子OUTに接続されている。それ以外の構成は、電圧生成回路12cと同じである。
本実施の形態では、実施の形態1に示した回路10の適用例について図8乃至図20を用いて説明を行う。
まず、回路10を不揮発性メモリに適用した例について説明を行う。
図8(A)に示すメモリセル100は、トランジスタM0と、トランジスタM1と、トランジスタM2と、容量素子C1と、を有する。
図10に示す記憶装置110は、メモリセル100が複数設けられたメモリセルアレイ120、行選択ドライバ112、列選択ドライバ111、読み出し回路121及び回路10を有する。なお記憶装置110は、m行(mは2以上の自然数)n列(nは2以上の自然数)のマトリクス状に設けられたメモリセル100を有する。
図11は、図10で説明した行選択ドライバ112の構成例を示すブロック図である。
図12は、図10で説明した列選択ドライバ111の構成例を示すブロック図である。
図13は、図10で説明した読み出し回路121の構成例を示すブロック図である。
次に、回路10をDRAMに用いた例について説明を行う。
図14に、メモリセル130の構成例を示す。メモリセル130は、トランジスタM0、容量素子C2を有する。トランジスタM0の第1ゲートは配線WLに電気的に接続され、トランジスタM0の第1端子は容量素子C2の第1端子に電気的に接続され、トランジスタM0の第2端子は配線BLに電気的に接続されている。また、容量素子C2の第2端子は、配線CLに電気的に接続されている。トランジスタM0の第2ゲートは配線BGに電気的に接続されている。ここで、トランジスタM0の第1端子と容量素子C2の第1端子との結節点をノードN1とする。
図15に示す記憶装置131は、セルアレイ132、センスアンプ回路134、駆動回路135、メインアンプ136、入出力回路137及び回路10を有する。セルアレイ132は、複数のメモリセル130を有する。各メモリセル130は、配線WL及び配線BLと接続されている。配線WLに供給される電位によってメモリセル130の選択が行われ、配線BLにメモリセル130に書き込むデータに対応する電位(以下、書き込み電位ともいう)が供給されることにより、メモリセル130にデータが書き込まれる。ここでは、セルアレイ132がi行j列(i、jは2以上の整数)のメモリセル130を有する場合について説明する。従って、セルアレイ132にはi本の配線WLとj本の配線BLが設けられている。
センスアンプSAの具体的な構成例について説明する。図16に、メモリセル130と、メモリセル130と電気的に接続されたセンスアンプSAの回路構成の一例を示す。メモリセル130は、配線BLを介してセンスアンプSAと接続されている。ここでは、メモリセル130_1が配線BL_1を介してセンスアンプSAと接続され、メモリセル130_2が配線BL_2を介してセンスアンプSAと接続されている構成を例示する。
次に、回路10をSRAM(Static Random Access Memory)に用いた例について説明を行う。
図18に示すメモリセル150は、回路SMCおよび回路BKCを有する。回路SMCは、標準的なSRAMのメモリセルと同様な回路構成とすればよい。図18に示す回路SMCは、インバータINV1、インバータINV2、トランジスタM3、およびトランジスタM4を有する。
まず、信号OSSをHレベルにすることで、トランジスタM0_1、M0_2がオン状態となり、ノードSN1、SN2は、それぞれ、ノードNET1、NET2と同じ電位レベルとなる。すなわち、ノードNET1、NET2のデータがノードSN1、SN2に書き込まれる。
次に、メモリセル150の電源をオフにする。電源がオフにされた状態でも、回路BKCはデータを保持し続ける。
メモリセル150の電源を再びオンにし、信号OSSをHレベルにすることで、回路BKCで保持されているデータを、回路SMCに書き戻すことができる。すなわち、メモリセル150は、電源を停止する直前の状態に復帰することができる。
上述した不揮発性メモリ、DRAMまたはSRAMなどを有する回路に用いられる電源回路について説明を行う。
図20(A)、(B)では、実施の形態1で例示した回路10を表示装置に適用した一例について説明する。
本実施の形態では、上記実施の形態で用いたOSトランジスタの構造について説明を行う。
まず、OSトランジスタに用いることが可能な酸化物半導体について説明を行う。
図23(A)、図23(B)、および図23(C)は、トランジスタ200の上面図および断面図である。図23(A)は上面図であり、図23(B)は、図23(A)に示す一点鎖線X1−X2、図23(C)は、一点鎖線Y1−Y2に対応する断面図である。なお、図23(A)の上面図では、図の明瞭化のために一部の要素を省いて図示している。
図24には、トランジスタ200に適応できる構造の一例を示す。図24(A)はトランジスタ200の上面を示す。なお、図の明瞭化のため、図24(A)において一部の膜は省略されている。また、図24(B)は、図24(A)に示す一点鎖線X1−X2に対応する断面図であり、図24(C)はY1−Y2に対応する断面図である。
図25には、トランジスタ200に適応できる構造の一例を示す。図25(A)はトランジスタ200の上面を示す。なお、図の明瞭化のため、図25(A)において一部の膜は省略されている。また、図25(B)は、図25(A)に示す一点鎖線X1−X2に対応する断面図であり、図25(C)はY1−Y2に対応する断面図である。
図26には、トランジスタ200に適応できる構造の一例を示す。図26(A)はトランジスタ200の上面を示す。なお、図の明瞭化のため、図26(A)において一部の膜は省略されている。また、図26(B)は、図26(A)に示す一点鎖線X1−X2に対応する断面図であり、図26(C)はY1−Y2に対応する断面図である。
図27には、トランジスタ200に適応できる構造の一例を示す。図27(A)はトランジスタ200の上面を示す。なお、図の明瞭化のため、図27(A)において一部の膜は省略されている。また、図27(B)は、図27(A)に示す一点鎖線X1−X2に対応する断面図であり、図27(C)はY1−Y2に対応する断面図である。
図28には、トランジスタ200に適応できる構造の一例を示す。図28(A)はトランジスタ200の上面を示す。なお、図の明瞭化のため、図28(A)において一部の膜は省略されている。また、図28(B)は、図28(A)に示す一点鎖線X1−X2に対応する断面図であり、図28(C)はY1−Y2に対応する断面図である。
本実施の形態では、上記実施の形態に示す半導体装置の一形態を、図29乃至図31を用いて説明する。
本発明の一態様の半導体装置は、図29に示すようにトランジスタ300、トランジスタ200、容量素子400を有する。トランジスタ200はトランジスタ300の上方に設けられ、容量素子400はトランジスタ300、およびトランジスタ200の上方に設けられている。
また、本実施の形態の変形例の一例を、図30に示す。図30は、図29と、トランジスタ300、およびトランジスタ200の構成が異なる。
図31(A)、(B)は、本発明の一態様の半導体装置の断面図を示している。図31(A)はトランジスタ200及びトランジスタ300のチャネル長方向の断面図を示し、図31(B)はトランジスタ200及びトランジスタ300のチャネル幅方向の断面図を示している。
本実施の形態では、本発明の一態様の酸化物半導体の構造について説明する。
以下では、酸化物半導体の構造について説明する。
まずは、CAAC−OSについて説明する。
次に、nc−OSについて説明する。
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
本実施の形態では、上記実施の形態に示す半導体装置または記憶装置を用いることが可能なCPUについて説明する。
本実施の形態では、上記実施の形態に示す記憶装置または半導体装置を用いることが可能なプログラマブルロジックデバイス(PLD:Programmable Logic Device)について説明する。
本実施の形態では、上述の実施の形態で説明した半導体装置を電子部品に適用する例、および該電子部品を具備する電子機器に適用する例について、図39を用いて説明する。
本発明の一態様に係る半導体装置は、自動車、自動二輪車、自転車などの車両、航空機、船舶などに用いることができる。また、本発明の一態様に係る半導体装置は、携帯電話、腕時計、携帯型ゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)などの電子機器に用いることができる。これらの具体例を図36に示す。
本実施の形態では、本発明の一態様の半導体装置を備えることができるRFタグの使用例について図37を用いながら説明する。RFタグの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図37(A)参照)、記録媒体(DVDやビデオテープ等、図37(B)参照)、包装用容器類(包装紙やボトル等、図37(C)参照)、乗り物類(自転車等、図37(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、薬品や薬剤を含む医療品、または電子機器(液晶表示装置、EL表示装置、テレビジョン装置、または携帯電話)等の物品、若しくは各物品に取り付ける荷札(図37(E)、図37(F)参照)等に設けて使用することができる。
Claims (8)
- 第1乃至第3トランジスタと、
容量素子と、
回路と、を有し、
前記第3トランジスタは第1ゲート及び第2ゲートを有し、
前記第1トランジスタのゲートは前記容量素子の第1端子に電気的に接続され、
前記第1トランジスタの第1端子は前記第2ゲートに電気的に接続され、
前記第1トランジスタの第2端子は前記回路に電気的に接続され、
前記第2トランジスタのゲートは、前記第2トランジスタの第1端子に電気的に接続され、
前記第2トランジスタの第1端子は前記第2ゲートに電気的に接続され、
前記第2トランジスタの第2端子は前記容量素子の第1端子に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第1トランジスタのチャネル形成領域は酸化物半導体を有することを特徴とする半導体装置。 - 第1乃至第3トランジスタと、
容量素子と、
回路と、を有し、
前記第1トランジスタは第1ゲート及び第2ゲートを有し、
前記第2トランジスタは第3ゲート及び第4ゲートを有し、
前記第3トランジスタは第5ゲート及び第6ゲートを有し、
前記第1ゲートは前記容量素子の第1端子に電気的に接続され、
前記第2ゲートは前記第1ゲートに電気的に接続され、
前記第1トランジスタの第1端子は前記第6ゲートに電気的に接続され、
前記第1トランジスタの第2端子は前記回路に電気的に接続され、
前記第3ゲートは、前記第2トランジスタの第1端子に電気的に接続され、
前記第4ゲートは、前記第2トランジスタの第1端子に電気的に接続され、
前記第2トランジスタの第1端子は前記第6ゲートに電気的に接続され、
前記第2トランジスタの第2端子は前記容量素子の第1端子に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第1トランジスタのチャネル形成領域は酸化物半導体を有することを特徴とする半導体装置。 - 第1乃至第3トランジスタと、
第1及び第2容量素子と、
抵抗素子と、
回路と、を有し、
前記第3トランジスタは第1ゲート及び第2ゲートを有し、
前記第1トランジスタのゲートは前記第1容量素子の第1端子に電気的に接続され、
前記第1トランジスタの第1端子は前記第2ゲートに電気的に接続され、
前記第1トランジスタの第2端子は前記回路に電気的に接続され、
前記第2容量素子の第1端子は、前記第2トランジスタのゲートに電気的に接続され、
前記第2トランジスタのゲートは、前記抵抗素子を介して、前記第2トランジスタの第1端子に電気的に接続され、
前記第2トランジスタの第1端子は前記第2ゲートに電気的に接続され、
前記第2トランジスタの第2端子は前記第1容量素子の第1端子に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第1トランジスタのチャネル形成領域は酸化物半導体を有することを特徴とする半導体装置。 - 第1乃至第3トランジスタと、
第1及び第2容量素子と、
抵抗素子と、
回路と、を有し、
前記第1トランジスタは第1ゲート及び第2ゲートを有し、
前記第2トランジスタは第3ゲート及び第4ゲートを有し、
前記第3トランジスタは第5ゲート及び第6ゲートを有し、
前記第1ゲートは前記第1容量素子の第1端子に電気的に接続され、
前記第2ゲートは前記第1ゲートに電気的に接続され、
前記第1トランジスタの第1端子は前記第6ゲートに電気的に接続され、
前記第1トランジスタの第2端子は前記回路に電気的に接続され、
前記第2容量素子の第1端子は、前記第3ゲートに電気的に接続され、
前記第3ゲートは、前記抵抗素子を介して、前記第2トランジスタの第1端子に電気的に接続され、
前記第4ゲートは、前記第2トランジスタの第1端子に電気的に接続され、
前記第2トランジスタの第1端子は前記第6ゲートに電気的に接続され、
前記第2トランジスタの第2端子は前記第1容量素子の第1端子に電気的に接続され、
前記回路は負電位を生成する機能を有し、
前記第1トランジスタのチャネル形成領域は酸化物半導体を有することを特徴とする半導体装置。 - 請求項1乃至請求項4の何れか一項において、
前記第1トランジスタのチャネル長は前記第3トランジスタのチャネル長よりも長いことを特徴とする半導体装置。 - 請求項1乃至請求項5のいずれか一項に記載の半導体装置を有する記憶装置。
- CPUと、
請求項6に記載の記憶装置と、
電源回路と、を有し、
前記電源回路は、前記CPU及び前記記憶装置に電源を供給する機能を有するICチップ。 - 請求項1乃至請求項5のいずれか一項に記載の半導体装置と、
表示装置、マイクロフォン、スピーカ、操作キー、または、筐体を有する電子機器。
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