JP2009164619A - 半導体回路 - Google Patents
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Abstract
【課題】高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS−FETで構成される半導体回路を提供する。
【解決手段】MOS−FETQ1,Q2により構成される論理回路1を有した半導体回路において、MOS−FETQ1,Q2のバックゲートバイアス電圧Vcc,VSSとは異なる電圧Vpp,Vbbを供給する電圧供給手段15,13と、MOS−FETQ1,Q2のバックゲートバイアス電圧を、電圧Vcc,VSSと電圧Vcc,VSSとは異なる電圧Vpp,Vbbとに切り換えるスイッチング手段10とを備えた構成となっている。
【選択図】図1
【解決手段】MOS−FETQ1,Q2により構成される論理回路1を有した半導体回路において、MOS−FETQ1,Q2のバックゲートバイアス電圧Vcc,VSSとは異なる電圧Vpp,Vbbを供給する電圧供給手段15,13と、MOS−FETQ1,Q2のバックゲートバイアス電圧を、電圧Vcc,VSSと電圧Vcc,VSSとは異なる電圧Vpp,Vbbとに切り換えるスイッチング手段10とを備えた構成となっている。
【選択図】図1
Description
本発明は、MOS−FETを使用した半導体回路の改良に関するものである。
図23は、従来の半導体回路に使用されるコンプリメンタリMOSインバータを示す回路図である。pMOSのFETQ1のソースとバックゲート(基板)とに電源電位Vccを印加し、nMOSのFETQ2のソースとバックゲートとに接地電位Vssを印加しており、FETQ1及びFETQ2の各々のゲートを接続して、その接続点を入力節点INとし、各々のドレインを接続して、その接続点を出力節点OUTとしている。このようなコンプリメンタリMOSインバータの動作を、以下に説明する。入力節点INからHレベル(電源電位Vcc)の論理信号が入力されるとき、FETQ1はオフ、FETQ2はオンとなり、FETQ2を介してLレベル(接地電位Vss=0V)の論理信号が出力節点OUTから出力される。一方、入力節点INからLレベル(接地電位Vss=0V)の論理信号が入力されるとき、FETQ1はオン、FETQ2はオフとなり、FETQ1を介してHレベル(電源電位Vcc)の論理信号が出力節点OUTから出力される。
ところで、半導体回路の微細化が進み、半導体回路内のMOS−FETのサイズがスケールダウンされる都度、MOS−FETは高性能になっている。具体的には、チャネル長を短くし、ゲート酸化膜を薄くし、閾値電位の絶対値を小さくすることで、より高速のスイッチング特性を得ている。ところが、MOS−FETの高速のスイッチング特性を得る為に、閾値を低くしたり、チャネル長を短くしたりする場合、ドレイン空乏層とソース空乏層とが繋がることにより、チャネルが形成されていないときでも、ソース−ドレイン間に電流が流れるパンチスルーが起こり易くなり、閾値電位近傍の閾値に達しないゲート電位のときに流れる弱反転状態でのサブスレッショルド電流が増加する問題が生じる。
図24は、MOS−DRAMに使用される従来のメモリセルの一例の構造を模式的に示した断面構造図である。pウエル52上にnMOSのFET53とキャパシタ50とを設け、FET53のゲート54にワード線WLを、ドレイン56にビット線BLを、ソース55にキャパシタ50の一方の電極を、キャパシタ50の他方の電極にセルプレート51を各々接続している。このような構成のメモリセル57では、ワード線WLからゲート54へHレベル信号が与えられてFET53が導通するときに、キャパシタ50の電荷を、ソース55、ドレイン56、ビット線BLを介して、充電/放電することにより書き込み又はリフレッシュ/読み出しを行うようになっている。ところで、メモリセル57では、キャパシタ50の電荷が絶えずリークしており、このリークには、矢符58に示すFET53のチャネル部を介するサブスレッショルドリークと、矢符59に示すp−n接合部での接合リークとがある。この内、周辺回路とビット線BLとがスタンドバイ状態のときは、接合リークが主となり、周辺回路とビット線BLとがアクティブ状態のときは、サブスレッショルドリークが主となる。
また、MOS−DRAMでは、メモリセル57の上述のリークの損失分を補う為に記憶内容を周期的に更新するリフレッシュ(再書き込み)を行っているが、このリフレッシュには、周辺回路とビット線BLとがスタンドバイ状態のときのポーズリフレッシュと、周辺回路とビット線BLとがアクティブ状態のときのディスターブリフレッシュとがあり、リークが大きい程、リフレッシュの周期を短くして、頻度を上げなければならない。そこで、接合リークを減らす為に、FET53の通常負電位であるバックゲートバイアス電位(pウエル電位)の絶対値を小さくするときは、FET53の閾値電位の絶対値が小さくなり、接合リークは減少するが、逆にサブスレッショルドリークが増加すると言う問題が生じる。
例えば、非特許文献1には、高,低2種類の閾値電圧を有するpMOS,nMOSのFETを用いたCMOS回路が記載されている。MT−MOSを使用したCMOS回路は、スタンバイ時に流れるサブスレッショルド電流の低減、及びアクティブ時の動作の高速化を図るものであり、以下のように構成される。即ち論理回路は低閾値電圧(0.3〜0.4V) のFETで構成する。そしてリークパス遮断用である高閾値電圧(0.7V)のFETを介して電源線と副電源線とを接続する。また高閾値電圧(0.7V)のFETを介して接地線と副接地線とを接続する。これら副電源線,副接地線間に論理回路を接続する。
図25は、論理回路がインバータ列である場合にMT−MOSを使用した従来のCMOS回路を示す回路図である。インバータI5 のpMOSのFETQ51, nMOSのFETQ52のゲートの接続点を入力節点INとしており、pMOSのFETQ51,nMOSのFETQ52のドレインの接続点は、インバータI6 のpMOSのFETQ53及びnMOSのFETQ54のゲートの接続点と接続されている。同様にpMOSのFETQ53及びnMOSのFETQ54のドレインの接続点は、インバータI7 のpMOSのFETQ55及びnMOSのFETQ56のゲートの接続点と接続されており、pMOSのFETQ55及びnMOSのFETQ56のドレインの接続点は、インバータI8 のpMOSのFETQ57及びnMOSのFETQ58のゲートの接続点と接続されている。pMOSのFETQ57及びnMOSのFETQ58のドレインの接続点は出力節点OUTとなしてある。
pMOSのFETQ51, Q53, Q55, Q57のソースは副電源線Vcc1 に接続されており、nMOSのFETQ52, Q54, Q56, Q58のソースは副接地線Vss1に接続されている。副電源線Vcc1 は、反転クロック信号バーφがゲートに与えられるpMOSのFETQ59を介して電源線Vcc(電源電位:Vcc)と接続されている。副接地線Vss1 は、クロック信号φがゲートに与えられるnMOSのFETQ60を介して接地線Vss(接地電位:Vss)と接続されている。FETQ59, 60の閾値電圧は、インバータI5 ,I6 ,I7 ,I8 を構成するFETQ51, Q52, Q53, Q54, Q55, Q56, Q57, Q58の閾値電圧より高い。
MT−MOSのFETを使用したインバータ列では、アクティブ時にはFETQ59, 60をオンさせる。これによりpMOSのFETQ51, Q53, Q55, Q57のソースには副電源線Vcc1 を介して電源電位Vccが与えられ、nMOSのFETQ52, Q54, Q56, Q58のソースには副接地線Vss1 を介して接地電位Vssが与えられる。
またスタンバイ時にはFETQ59, 60をオフさせる。これにより副電源線Vcc1 には電源電位Vccが与えられなくなり、副接地線Vss1 には接地電位Vssが与えられなくなる。従って電源, 接地間の電流パスが切断され、サブスレッショルド電流も低減される。
インバータI5 ,I6 ,I7 ,I8 を構成するFETQ51, Q52, Q53, Q54, Q55, Q56, Q57, Q58の閾値電圧が小さいため、アクティブ時における高速動作が可能である。しかしながら、スタンバイ時にインバータ列でサブスレッショルド電流が流れることにより、副電源線Vcc1 の電位が降下したり、副接地線Vss1 の電位が上昇したりすることがある。そうするとスタンバイ状態からアクティブ状態への移行時に、このような副電源線Vcc1 の電位,副接地線Vss1 の電位のへたりによってスイッチングに大きな遅延が生じたり、最悪の場合は論理が変わる可能性がある。このような現象はアクティブ時の期間が長い場合に顕著である。
図26は、従来のワードドライバを示す回路図である。ワードドライバWDは、昇圧電源に接続された電源線Vpp,接地間にpMOSのFETQ61, nMOSのFETQ62が直列に接続されており、pMOSのFETQ61, nMOSのFETQ62のゲートにデコーダ信号Xが入力され、pMOSのFETQ61, nMOSのFETQ62のドレインの接続点にワード線WLが接続されている。このような構成のワードドライバWDが縦方向にn個,横方向にm列並設されている(WD11〜WDmn)。そして選択されたワードドライバWD(例えばワードドライバWD11)にデコーダ信号X11が入力されることにより、ワード線WLがアクティブ状態になる。
このような構成ではスタンバイ状態にあるワードドライバWDにおいてサブスレッショルド電流が流れ、低消費電力化を実現する上で問題である。そこで特開平5−210976号公報には、ワードドライバWDのpMOSのFETQ61への電源電位供給をスイッチングするスイッチング手段(FET)を備えて、サブスレッショルド電流が流れないようにしたワードドライバが開示されている。
さらに“Subthreshold-Current Reduction Circuits for Multi-Gigabit DRAM's,Symposium on VLSI Circuit Dig. of Tech. Papers,pp.45-46”には、ワードドライバWDのpMOSのFETQ61の電源電位供給を列単位でスイッチングするスイッチング手段(FET)を前記スイッチング手段とワードドライバとの間に備えた階層構成のワードドライバが記載されている。図27はこのワードドライバを示す回路図である。電源線Vppは、pMOSのFETQ70を介して、各ワードドライバ列B1,B2,…Bm に夫々接続されたpMOSのFETQ71, Q72, …Q7mに接続されている。FETQ71, Q72, 〜Q7mのゲートには、対応するワードドライバ列B1,B2,…Bm が、選択されるべきワードドライバWDを含む場合にのみLレベルとなる列選択信号K1,K2,…Km が与えられる。
これによりpMOSのFETQ61のソース電位がやや低下しているスタンバイ状態からアクティブ状態への移行時に、全てのワードドライバWDのpMOSのFETQ61のソース電位を上げる必要がなく、選択されたワードドライバが含まれるワードドライバ列のソース電位を上げればよいので、このときの消費電流を低減することができる。
図27に示すワードドライバでは、スタンバイ状態からアクティブ状態への移行時に、pMOSFETQ61のソース電位をやや低下している電位から電源電位まで上げる必要があるので、選択されたワード線の立ち上がりが遅延するという問題がある。
本発明は、斯かる事情に鑑みてなされたものであり、第1〜4発明にあっては、SOI構造のMOS−FETのボディバイアス電位を切り換える手段を設けることにより、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS−FETで構成される半導体回路を提供することを目的とする。
第5発明では、SOI構造のMOS−FET間がLOCOS法にて素子分離されている場合に、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS−FETで構成される半導体回路を提供することを目的とする。
第6〜11発明では、インバータ列を構成するボディバイアス電位を切り換える手段を設けることにより、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能な半導体回路を提供することを目的とする。
第1発明に係る半導体回路は、SOI構造のMOS−FETを有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第1の電位又は第2の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチ回路とを備えることを特徴とする。
第2発明に係る半導体回路は、SOI構造のMOS−FETを有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETの動作態様に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第1の電位又は第2の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチ回路とを備えることを特徴とする。
第3発明に係る半導体回路は、SOI構造のMOS−FETを有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETを活性化するコントロールクロック信号を発生するクロック信号発生手段と、該コントロールクロック信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第1の電位又は第2の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチ回路とを備えることを特徴とする。
第4発明に係る半導体回路は、第1、2、又は3発明において、SOI構造のMOS−FETにより構成される論理回路を有することを特徴とする。
第5発明に係る半導体回路は、第1、2、又は3発明において、SOI構造のMOS−FETを複数有しており、これらMOS−FET間は分離酸化膜にて素子分離されていることを特徴とする。
第6発明に係る半導体回路は、SOI構造のMOS−FETにより構成される論理回路を有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、スタンバイ時にオフするMOS−FETのバックゲートが前記スイッチング手段に接続されていることを特徴とする。
第7発明に係る半導体回路は、SOI構造のMOS−FETにより構成される論理回路を有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETの動作態様に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、スタンバイ時にオフするMOS−FETのバックゲートが前記スイッチング手段に接続されていることを特徴とする。
第8発明に係る半導体回路は、SOI構造のMOS−FETにより構成される論理回路を有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETを活性化するコントロールクロック信号を発生するクロック信号発生手段と、該コントロールクロック信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、スタンバイ時にオフするMOS−FETのバックゲートが前記スイッチング手段に接続されていることを特徴とする。
第9発明に係る半導体回路は、第4、6、7、又は8発明において、前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、インバータ列は、スイッチング素子を介して電源に接続された副電源線とスイッチング素子を介して接地された副接地線との間に配されていることを特徴とする。
第10発明に係る半導体回路は、第9発明において、前記スイッチング素子は、前記論理回路を構成するMOS−FETより閾値電圧が大きいMOS−FETであり、アクティブ時にオンすることを特徴とする。
第11発明に係る半導体回路は、第6、7、8、又は10発明において、前記インバータ列を構成するMOS−FETのうち、アクティブ時にオンするMOS−FETの閾値電圧は、アクティブ時にオフするMOS−FETの閾値電圧より小さいことを特徴とする。
第1発明に係る半導体回路は、スイッチング手段が、SOI構造のMOS−FETのボディバイアス電位を第1の電位又は第2の電位に切り換えて、MOS−FETの閾値電位の絶対値を切り換えるので、スイッチング特性及びサブスレッショルド電流特性が切り換え可能となる。
第2発明に係る半導体回路は、SOI構造のMOS−FETの動作態様に従って、スイッチング手段が、MOS−FETのボディバイアス電位を第1の電位又は第2の電位に切り換えて、MOS−FETが作動するときは、閾値電位の絶対値を小さくし、MOS−FETが作動しないときは、閾値電位の絶対値を大きくする。
第3発明に係る半導体回路は、クロック信号発生手段が発生するコントロールクロック信号に従って、SOI構造のMOS−FETのボディバイアス電位を第1の電位又は第2の電位に切り換えて、MOS−FETが作動するときは、閾値電位の絶対値を小さくし、MOS−FETが作動しないときは、閾値電位の絶対値を大きくする。
また、第1〜3発明に係る半導体回路は、レベルシフト回路が、論理レベルの電位に基づいて論理回路を構成するSOI構造のMOS−FETのボディバイアス電位へ変換し、このレベルシフト回路からの出力に従って、スイッチ回路が、論理回路を構成するMOS−FETのボディバイアス電位を、第1の電位又は第2の電位に切り換えるので、スイッチング手段は、MOS−FETのボディバイアス電位を第1の電位又は第2の電位へ変換することができる。
第4発明に係る半導体回路は、SOI構造のMOS−FETにより構成される論理回路を有する場合も第1、2、又は3発明の作用を実現することができる。
第5発明に係る半導体回路は、第1、2、又は3発明における作用を、LOCOS法にて素子分離されているSOI構造のMOS−FETにおいて実現することができる。
第6〜8発明に係る半導体回路は、MOS−FETがインバータ列を構成する場合に、全てのMOS−FETのバックゲートバイアス電位又はボディバイアス電位を切り換える構成よりも、切り換えに要する電力が半分でよい。
第9、10発明に係る半導体回路は、インバータ列は、スイッチング素子(例えば閾値電圧が高いMOS−FET)を介して電源に接続され、スイッチング素子(例えば閾値電圧が高いMOS−FET)を介して接地されているので、スタンバイ時にスイッチング素子をオフしておけば、電源,接地間の電流パスを遮断することができる。
第11発明に係る半導体回路は、インバータ列を構成するMOS−FETのうち、アクティブ時にオンするMOS−FETの閾値電圧を、アクティブ時にオフするMOS−FETの閾値電圧より小さくなしてあるので、スタンバイ状態からアクティブ状態へ移行するときにこれらMOS−FETにおける電流の増加が速く行える。これにより動作速度が向上する。
第1、4発明にあっては、SOI構造のMOS−FETの閾値電位の絶対値を切り換えて、MOS−FETのスイッチング特性とサブスレッショルド電流特性とを可変にすることができるので、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS−FETで構成される半導体回路を実現することができる。
第2、4発明にあっては、論理回路の動作態様に従って、論理回路を構成するSOI構造のMOS−FETの閾値電位の絶対値を切り換えるので、MOS−FETが作動しないときは、MOS−FETを小サブスレッショルド電流特性とし、MOS−FETが作動するときは、MOS−FETを高速のスイッチング特性とすることができる。
第3、4発明にあっては、SOI構造のMOS−FETが作動するときは、閾値電位の絶対値を小さくし、MOS−FETが作動しないときは、閾値電位の絶対値を大きくするので、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なMOS−FETで構成される半導体回路を実現することができる。
第5発明にあっては、LOCOS法にて素子分離されたSOI構造のMOS−FETにおいて、高速スイッチング特性及び小サブスレッショルド電流特性を実現することができる。
第6〜8発明にあっては、MOS−FETがインバータ列を構成する場合に、全てのMOS−FETのバックゲートバイアス電位又はボディバイアス電位を切り換える構成よりも、半分の電力で高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能である。
第9、10発明にあっては、インバータ列は、スイッチング素子、例えば閾値電圧が高いMOS−FETを介して電源に接続され、スイッチング素子(例えば閾値電圧が高いMOS−FET)を介して接地されているので、スタンバイ時にスイッチング素子をオフしておけば、電源,接地間の電流パスを遮断することができる。サブスレッショルド電流の低減が実現される。
第11発明にあっては、インバータ列を構成するMOS−FETのうち、スタンバイ時にオンするMOS−FETの閾値電圧を、スタンバイ時にオンするMOS−FETの閾値電圧より小さくなしてあるので、スタンバイ状態からアクティブ状態へ移行するときにこれらMOS−FETにおける電流の増加が速く行え、スイッチング特性が向上する。
以下に、本発明をその実施例を示す図面に基づき説明する。
実施例1.
図1は、本発明に係る半導体回路を構成する論理回路の一例を示すコンプリメンタリMOSインバータの回路図である。FETQ1のソースに電源電位Vccを印加し、FETQ2のソースに接地電位Vssを印加しており、FETQ1とFETQ2の各々のゲートを接続して、その接続点を入力節点INとし、各々のドレインを接続して、その接続点を出力節点OUTとしている。また、FETQ2のバックゲートは、接地電位Vss(=0V)と接地電位Vssより低い電位Vbb(<0V)とを切り換えるスイッチ回路10へ接続され、FETQ1のバックゲートは、電源電位Vccと電源電位Vccより高い電位Vppとを切り換えるスイッチ回路11に接続されている。
実施例1.
図1は、本発明に係る半導体回路を構成する論理回路の一例を示すコンプリメンタリMOSインバータの回路図である。FETQ1のソースに電源電位Vccを印加し、FETQ2のソースに接地電位Vssを印加しており、FETQ1とFETQ2の各々のゲートを接続して、その接続点を入力節点INとし、各々のドレインを接続して、その接続点を出力節点OUTとしている。また、FETQ2のバックゲートは、接地電位Vss(=0V)と接地電位Vssより低い電位Vbb(<0V)とを切り換えるスイッチ回路10へ接続され、FETQ1のバックゲートは、電源電位Vccと電源電位Vccより高い電位Vppとを切り換えるスイッチ回路11に接続されている。
ここで、FETQ1及びFETQ2は、電源電位Vccより高い電位Vpp及び接地電位Vssより低い電位Vbbが各々のバックゲートへ印加されるときに、例えば従来と同程度のサブスレッショルド電流となるようにする。そうすると、電源電位Vcc及び接地電位Vssが各々のバックゲートへ印加されるとき、閾値電位の絶対値が従来より小さくなるので、サブスレッショルド電流は増加するが、スイッチング速度は従来より高速にすることができる。そこで、コンプリメンタリMOSインバータ1が作動するときに、このように閾値電位の絶対値が小さくなるようにしておくと、コンプリメンタリMOSインバータ1が作動する時間の割合に応じて、サブスレッショルド電流は増加するが、作動する時間の割合が大きくなければ、僅かな電流増加を伴うだけで、スイッチング速度を従来より高速にすることができる。
図2は、図1に示した接地電位Vssと電位Vbbとを切り換えるスイッチ回路10の一例を示す回路図である。pMOSのFETQ3,Q4、nMOSのFETQ5,Q6及びインバータ12とでレベルシフト回路10aが構成されており、FETQ3及びFETQ5のドレイン同士、FETQ4及びFETQ6のドレイン同士、FETQ5,Q6の各々のドレインとゲートとが接続されている。レベルシフト回路10aの入力節点は、FETQ3のゲートに設けられ、インバータ12を介してFETQ4のゲートに接続されており、クロック信号発生器14から入力信号バーφを受けるようになっている。FETQ3,Q4のソース及びバックゲートには電源電位Vccが印加され、FETQ5,Q6のソース及びバックゲートには、電圧供給手段13から供給される接地電位Vssより低い電位Vbbが印加されている。レベルシフト回路10aの出力節点は、FETQ4及びFETQ6のドレイン同士の接続点に設けられ、この出力節点は切り換えスイッチ10bの入力節点と接続されている。
切り換えスイッチ10bは、nMOSのFETQ7とpMOSのFETQ8とで構成され、FETQ7及びFETQ8のゲート同士を接続して切り換えスイッチ10bの入力節点とし、ドレイン同士を接続して出力節点としている。FETQ7のソース及びバックゲートには、電圧供給手段13から供給される接地電位Vssより低い電位Vbbが印加され、FETQ8のソースには接地電位Vssが印加されている。
図3は、図1に示した電源電位Vccと電位Vppとを切り換えるスイッチ回路11の一例を示す回路図である。pMOSのFETQ9,Q10、nMOSのFETQ11,Q12及びインバータ14とでレベルシフト回路11aが構成されており、FETQ9及びFETQ11のドレイン同士、FETQ10及びFETQ12のドレイン同士、FETQ11,Q12の各々のドレイン及びゲートが接続されている。レベルシフト回路11aの入力節点は、FETQ9のゲートに設けられ、インバータ12を介してFETQ10のゲートに接続されており、クロック信号発生器14から入力信号バーφを受けるようになっている。FETQ9,Q10のソース及びバックゲートには、電圧供給手段15から供給される電源電位Vccより高い電位Vppが印加され、FETQ11,Q12のソースには、接地電位Vssが印加されている。レベルシフト回路11aの出力節点は、FETQ9及びFETQ11のドレイン同士の接続点に設けられ、この出力節点は切り換えスイッチ11bの入力節点と接続されている。
切り換えスイッチ11bは、pMOSのFETQ13とnMOSのFETQ14とで構成され、FETQ13及びFETQ14のゲート同士を接続して切り換えスイッチ11bの入力節点とし、ドレイン同士を接続して出力節点としている。FETQ13のソース及びバックゲートには、電圧供給手段15から供給される電源電位Vccより高い電位Vppが印加され、FETQ14のソースには電源電位Vccが印加されている。
図4は、図1に示したコンプリメンタリMOSインバータ1のウエル構造を示す断面構造図である。p基板21内の上部に電源ライン用のnウエル19とFETQ1用のnウエル20とが形成され、さらにnウエル19内の上部にFETQ2用のpウエル18が形成されて、トリプルウエル構造になっている。また、nウエル20内の上部には、バックゲート、ソース、ドレインの各電極の為の不純物拡散層11d,25,23が、pウエル18内の上部には、バックゲート、ソース、ドレインの各電極の為の不純物拡散層10d,24,22が各々形成され、nウエル20及びpウエル18の上部には、絶縁層(図示せず)を挟んで、各々のゲート17,16が形成されている。スイッチ回路10,11は、電位が固定された図示されないウエルに形成される。
以下に、このようなコンプリメンタリMOSインバータ1の動作を説明する。コンプリメンタリMOSインバータ1が作動しないときには、クロック信号発生器14からコントロールクロック信号バーφのHレベル信号がスイッチ回路10,11へ入力されており、スイッチ回路10からは接地電位Vssより低い電位Vbb(<0)が、スイッチ回路11からは電源電位Vccより高い電位Vppが出力され、各々FETQ2、FETQ1のバックゲートへ印加される。このとき、FETQ2、FETQ1は、各々のバックゲートへ接地電位Vss、電源電位Vccが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
コンプリメンタリMOSインバータ1が作動するときには、クロック信号発生器14からコントロールクロック信号バーφのLレベル信号がスイッチ回路10,11へ入力されており、スイッチ回路10からは接地電位Vssが、スイッチ回路11からは電源電位Vccが出力され、各々FETQ2、FETQ1のバックゲートへ印加される。このとき、FETQ2及びFETQ1は、各々のバックゲートへ接地電位Vssより低い電位Vbb及び電源電位Vccより高い電位Vppが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
入力節点INからHレベル(電源電位Vcc)の論理信号が入力されるとき、FETQ1はオフ、FETQ2はオンとなり、FETQ2を介してLレベル(接地電位Vss=0V)の論理信号が出力節点OUTから出力される。一方、入力節点INからLレベル(接地電位Vss=0V)の論理信号が入力されるとき、FETQ1はオン、FETQ2はオフとなり、FETQ1を介してHレベル(電源電位Vcc)の論理信号が出力節点OUTから出力される。
以下に、図2に示したスイッチ回路10の動作を説明する。上述のように、コンプリメンタリMOSインバータ1が作動しないときには、クロック信号発生器14からコントロールクロック信号バーφのHレベル信号が入力されており、このとき、FETQ4がオン、FETQ5がオンになり、FETQ4を介して、電源電位Vccがレベルシフト回路10aから出力される。このとき、FETQ3及びFETQ6はオフになり、FETQ5及びFETQ4においてショートすることはない。電源電位Vccがレベルシフト回路10aから入力されるとき、切り換えスイッチ10bでは、FETQ7がオン、FETQ8がオフとなって、FETQ7を介して、接地電位Vssより低い電位Vbbが出力される。
一方、上述のように、コンプリメンタリMOSインバータ1が作動するときには、クロック信号発生器14からコントロールクロック信号バーφのLレベル信号が入力されており、このとき、FETQ3がオン、FETQ6がオンになり、このFETQ6を介して、接地電位Vssより低い電位Vbbがレベルシフト回路10aから出力される。このとき、FETQ4及びFETQ5はオフになり、FETQ6及びFETQ3においてショートすることはない。電位Vbbがレベルシフト回路10aから入力されるとき、切り換えスイッチ10bでは、FETQ8がオン、FETQ7がオフとなってFETQ8を介して、出力節点が接地電位Vssとなる。
以下に、図3に示したスイッチ回路11の動作を説明する。上述のように、コンプリメンタリMOSインバータ1が作動しないときには、クロック信号発生器14からコントロールクロック信号バーφのHレベル信号が入力されており、このとき、FETQ10がオン、FETQ11がオンになり、FETQ11を介して、レベルシフト回路11aの出力節点は接地電位Vssになる。このとき、FETQ9及びFETQ12はオフになり、FETQ11及びFETQ10においてショートすることはない。接地電位Vssがレベルシフト回路11aから入力されるとき、切り換えスイッチ11bでは、FETQ13がオン、FETQ14がオフとなって、FETQ13を介して、電源電位Vccより高い電位Vppが出力される。
一方、上述のように、コンプリメンタリMOSインバータ1が作動するときには、クロック信号発生器14からコントロールクロック信号バーφのLレベル信号が入力されており、このとき、FETQ9がオン、FETQ12がオンになり、FETQ9を介して、電源電位Vccより高い電位Vppがレベルシフト回路11aから出力される。このとき、FETQ10とFETQ11はオフになり、FETQ12とFETQ9でショートすることはない。電位Vppがレベルシフト回路11aから入力されるとき、切り換えスイッチ11bでは、FETQ13がオフ、FETQ14がオンとなってFETQ14を介して、電源電位Vccが出力される。
なお、上述の説明においては、pMOS−FET、nMOS−FET共にバックゲートバイアスの切り換え可能な構成の例を示したが、pMOS−FETのみ、又はnMOS−FETのみバックゲートバイアスの切り換え可能な構成にすることもできる。その場合、pMOS−FETのみバックゲートバイアスの切り換え可能な構成は、p基板のツインウエル構造で、nMOS−FETのみ切り換え可能な構成は、n基板のツインウエル構造で各々実現でき、図4に示したようなトリプルウエル構造にしなくてもよい。また、電圧供給手段13,15は、当該半導体回路の内部に備えられた回路である必要は無く、当該半導体回路の外部から与えられる電位を当該半導体回路内部へ中継する端子であってもよい。
実施例2.
図5、図6は、MOS−DRAMの一例の構成を示すブロック図である。外部行アドレス信号は、入力端子ex.A0 〜ex.An から入力バッファ26へ入力され、ラッチ回路27にラッチされた後、バッファゲート列39を介して行デコーダ29へ送られる。行デコーダ29ではワード線WL0〜WLm を選択し、選択されたワード線WL0 〜WLm はワードドライバ30により駆動されて、メモリセルアレイ33内の当該ワード線上のメモリセル57をアクセスする。アクセスされたメモリセル57の内容はビット線BL0 〜BLk に転送され、センスアンプSA0 〜SAk において増幅されると同時に、元のメモリセル57へ再書き込みされる。
図5、図6は、MOS−DRAMの一例の構成を示すブロック図である。外部行アドレス信号は、入力端子ex.A0 〜ex.An から入力バッファ26へ入力され、ラッチ回路27にラッチされた後、バッファゲート列39を介して行デコーダ29へ送られる。行デコーダ29ではワード線WL0〜WLm を選択し、選択されたワード線WL0 〜WLm はワードドライバ30により駆動されて、メモリセルアレイ33内の当該ワード線上のメモリセル57をアクセスする。アクセスされたメモリセル57の内容はビット線BL0 〜BLk に転送され、センスアンプSA0 〜SAk において増幅されると同時に、元のメモリセル57へ再書き込みされる。
一方、図示されない入力端子、入力バッファ、ラッチ回路、バッファゲート列を経て入力された外部列アドレス信号は、列デコーダ31へ送られ、列デコーダ31ではセンスアンプSA0 〜SAk を選択し、この選択されたセンスアンプSA0 〜SAk の上述において増幅された出力が、I/Oゲート40、I/Oバス41を経て、プリアンプ34にて増幅され、出力バッファ35から出力される。
また、MOS−DRAM42の行系の動作回路である入力バッファ26、ラッチ回路27、N段のバッファゲート39、行デコーダ29、ワードドライバ30の論理回路が作動するとき、当該論理回路を構成するpMOS−FETのバックゲートバイアス電位は、後述されるコントロールクロック信号バーφ1 を受けたスイッチ回路43Rにより、電圧供給手段44Rからの電位Vppから電源電位Vccへ切り換えられる。同様に、当該論理回路を構成するnMOS−FETのバックゲートバイアス電位は、コントロールクロック信号バーφ1 を受けたスイッチ回路45Rにより、電圧供給手段46Rからの電位Vbbから接地電位Vssへ切り換えられる。
一方、MOS−DRAM42の列系の動作回路であるI/Oゲート40、プリアンプ34、列デコーダ31、M段のバッファゲート(図示せず)、出力バッファ35の論理回路が作動するとき、当該論理回路を構成するpMOS−FETのバックゲートバイアス電位は、後述されるコントロールクロック信号バーφ2 を受けたスイッチ回路43Cにより、電圧供給手段44Cからの電位Vppから電源電位Vccへ切り換えられる。同様に、当該論理回路を構成するnMOS−FETのバックゲートバイアス電位は、コントロールクロック信号バーφ2 を受けたスイッチ回路45Cにより、電圧供給手段46Cからの電位Vbbから電源電位Vssへ切り換えられる。なお、スイッチ回路43R,43Cは図3に示されたスイッチ回路11と同様のものであり、スイッチ回路45R,45Cは図2に示されたスイッチ回路10と同様のものである。
上述の一連の動作は、クロック信号発生器49が、イネーブル信号の反転信号バーWE、外部RAS(Row Address Strobe)信号(外部行選択信号)の反転信号バーex.RAS等を受けて出力するコントロールクロック信号バーφ1 ,バーφ2 、ワードドライバ30の活性化信号φW 、センスアンプSA0 〜SAk の活性化信号φS 等により制御される。
図7は、このようなMOS−DRAM42の内部各部における外部RAS信号の伝達時間の内訳を示したタイミングチャートである。図において、T0 は入力バッファ26におけるTTL回路の電位からMOS回路の電位への変換時間、T1 はラッチ回路27における外部行アドレスラッチ時間、Td1は行デコーダ29及びワードドライバ30からなるブロック28における行デコーダセットアップ時間、TS ,Tb はセンスアンプSA0 〜SAk 及びプリアンプ34からなるブロック32におけるメモリセル選択時間及びセンス時間、Td2はプリアンプ34から出力バッファ35迄の遅延時間である。
ここで、MOS−DRAM42の行系の動作回路である入力バッファ26、ラッチ回路27、N段のバッファゲート39、行デコーダ29、ワードドライバ30の論理回路を構成するMOS−FETのバックゲートバイアス電位を切り換える為のコントロールクロック信号をバーφ1 、列系の動作回路であるプリアンプ34、出力バッファ35の論理回路を構成するMOS−FETのバックゲートバイアス電位を切り換える為のコントロールクロック信号をバーφ2 とする。この場合、例えば、クロック信号発生器49において、コントロールクロック信号バーφ1 は、外部RAS信号の反転信号バーex.RASの立ち下がりと、ワードドライバ30の活性化信号φW の立ち上がりとで作成し、コントロールクロック信号バーφ2 は、センスアンプSA0 〜SAk の活性化信号φS の立ち上がりと、外部RAS信号の反転信号バーex.RASの立ち上がりとで作成する。
図8(a)〜(c)は、MOS−DRAM42において、上述のように作成されたコントロールクロック信号バーφ1 ,バーφ2 及び外部RAS信号の反転信号バーex.RASの関係を示したタイミングチャートである。MOS−DRAM42の行系の動作回路である入力バッファ26、ラッチ回路27、N段のバッファゲート39、行デコーダ29、ワードドライバ30において消費される時間T0 ,T1 ,Td1、つまり、入力バッファ26、ラッチ回路27、N段のバッファゲート39、行デコーダ29、ワードドライバ30が作動する時間T0 ,T1,Td1の間(図8(a))は、コントロールクロック信号バーφ1 のLレベル信号がスイッチ回路43Rとスイッチ回路45Rとへ入力される(図8(b))。一方、MOS−DRAM42の列系の動作回路であるプリアンプ34、出力バッファ35において消費される時間Tb,Td2、つまり、プリアンプ34、出力バッファ35の動作時間Tb,Td2の間(図8(a))は、コントロールクロック信号バーφ2 のLレベル信号がスイッチ回路43Cとスイッチ回路45Cとへ入力される(図8(c))。
従って、MOS−DRAM42の行系の動作回路である入力バッファ26、ラッチ回路27、N段のバッファゲート39、行デコーダ29、ワードドライバ30が作動するときには、スイッチ回路43R及びスイッチ回路45Rからは電源電位Vcc及び接地電位Vssが出力され、各々上述の動作回路の各pMOS−FETと各nMOS−FETのバックゲートへ印加される。このとき、各pMOS−FET及び各nMOS−FETは、各々のバックゲートへ電源電位Vccより高い電位Vpp及び接地電位Vssより低い電位Vbbが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
一方、入力バッファ26、ラッチ回路27、N段のバッファゲート39、行デコーダ29、ワードドライバ30が作動しないときには、スイッチ回路43R及びスイッチ回路45Rからは電源電位Vccより高い電位Vpp及び接地電位Vssより低い電位Vbbが出力され、各々上述の動作回路の各pMOS−FET及び各nMOS−FETのバックゲートへ印加される。このとき、各pMOS−FET及び各nMOS−FETは、各々のバックゲートへ電源電位Vcc及び接地電位Vssが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
同様に、MOS−DRAM42の列系の動作回路であるプリアンプ34、出力バッファ35が作動するときには、スイッチ回路43C及びスイッチ回路45Cからは電源電位Vcc及び接地電位Vssが出力され、各々上述の動作回路の各pMOS−FET及び各nMOS−FETのバックゲートへ印加される。このとき、各pMOS−FET及び各nMOS−FETは、各々のバックゲートへ電源電位Vccより高い電位Vpp及び接地電位Vssより低い電位Vbbが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
一方、出力バッファ35が作動しないときには、スイッチ回路43Cとスイッチ回路45Cからは電源電位Vccより高い電位Vpp及び接地電位Vssより低い電位Vbbが出力され、各々上述の動作回路の各pMOS−FET及び各nMOS−FETのバックゲートへ印加される。このとき、各pMOS−FET及び各nMOS−FETは、各々のバックゲートへ電源電位Vcc及び接地電位Vssが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
実施例3.
図9は、MOS−DRAMを構成するメモリセルの1実施例の構成を示すブロック図である。nMOSのFET37とキャパシタ50とはFET37のソースとキャパシタ50の一方の電極とで接続され、FET37のゲートにワード線WLが、ドレインにビット線BLが、キャパシタ50の他方の電極にセルプレート51が各々接続されている。FET37のバックゲートには、電圧供給手段48bからのバックゲートバイアス電位Vbb2 又は電圧供給手段48aからの電位Vbb1 (Vbb1 <Vbb2 とする。)に切り換えるスイッチ回路36が接続されている。
図9は、MOS−DRAMを構成するメモリセルの1実施例の構成を示すブロック図である。nMOSのFET37とキャパシタ50とはFET37のソースとキャパシタ50の一方の電極とで接続され、FET37のゲートにワード線WLが、ドレインにビット線BLが、キャパシタ50の他方の電極にセルプレート51が各々接続されている。FET37のバックゲートには、電圧供給手段48bからのバックゲートバイアス電位Vbb2 又は電圧供給手段48aからの電位Vbb1 (Vbb1 <Vbb2 とする。)に切り換えるスイッチ回路36が接続されている。
図10は、スイッチ回路36の構成例を示す回路図であり、図2に示したスイッチ回路10の回路図と略同様である。図2における電圧供給手段13、接地電位VSS、クロック信号発生器14、コントロールクロック信号バーφ、レベルシフト回路10a、切り換えスイッチ10bが、各々図10における電圧供給手段48a、電圧供給手段48bの出力電位Vbb2 、クロック信号発生器49、外部RAS(Row Address Strobe)信号(外部行選択信号)のex.RAS、レベルシフト回路36a、切り換えスイッチ36bに相当し、図10には電圧供給手段48bが追加されている。スイッチ回路36においては、外部RAS信号のex.RASのHレベル信号がクロック信号発生器49から入力されたとき、電位Vbb1 が出力され、外部RAS信号のex.RASのLレベル信号が入力されたとき、電位Vbb2 が出力される。その他の動作については、図2に示したスイッチ回路10と同様なので説明を省略する。
このような構成のメモリセル38を使用するMOS−DRAMの1実施例の構成は、図5、図6に示したMOS−DRAMの構成を示すブロック図と略同様である。本実施例では、上述の実施例の構成に加えて、スイッチ回路36、電圧供給手段48a、電圧供給手段48bが付加された構成になっている。このような構成のMOS−DRAM42では、外部行アドレス信号及び外部RAS信号(外部行選択信号)の反転信号バーex.RASのLレベル信号が入力バッファ26へ入力された後、行デコーダ29でワード線WL0 〜WLm が選択される。選択されたワード線WL0 〜WLm がワードドライバ30によりHレベル信号を与えられ、ワード線WL0 〜WLm 上のFET37が導通するときに、キャパシタ50の電荷がビット線BLを介して充電/放電されることにより書き込み又はリフレッシュ/読み出しが行われる。
一方、外部RAS信号の反転信号バーex.RASのLレベル信号がクロック信号発生器49へ入力されるとき、クロック信号発生器49は、外部RAS信号ex.RASのHレベル信号をスイッチ回路36へ出力する。スイッチ回路36は、この外部RAS信号ex.RASのHレベル信号が入力されたとき、出力を電位Vbb2 (Vbb2 <0)からそれより低い電位Vbb1 に切り換え、メモリセルアレイ33の全メモリセル38を構成するFET37のバックゲートバイアス電位を電位Vbb2 (Vbb2 <0)からそれより低い電位Vbb1 に切り換える。このとき、全メモリセル38を構成するFET37の閾値電位の絶対値は、電位Vbb2 がバックゲートに印加されているときより大きくなり、サブスレッショルドリークが減少する。従って、DRAM42が活性状態にあり、周辺回路とビット線BLとがアクティブ状態のときに、そのときの主たるリークであるサブスレッショルドリークを減少させることができるので、ディスターブリフレッシュの周期を長くして、頻度を下げることができる。
DRAM42へ外部RAS信号(外部行選択信号)の反転信号バーex.RASのHレベル信号が入力バッファ26へ入力されるとき、DRAM42は不活性となる。一方、外部RAS信号の反転信号バーex.RASのHレベル信号がクロック信号発生器49へ入力されるとき、クロック信号発生器49は、外部RAS信号ex.RASのLレベル信号をスイッチ回路36へ出力する。スイッチ回路36は、この外部RAS信号ex.RASのLレベル信号が入力されたとき、出力を電位Vbb1 から電位Vbb2 へ切り換え、メモリセルアレイ33の全メモリセル38を構成するFET37のバックゲートバイアス電位を電位Vbb1 から電位Vbb2 へ切り換える。
このとき、全メモリセル38を構成するFET37の閾値電位の絶対値は、電位Vbb2 より低い電位Vbb1 がバックゲートに印加されているときより小さくなり、接合リークが減少する。従って、DRAM42が不活性状態にあり、周辺回路とビット線BLとがスタンドバイ状態のときに、そのときの主たるリークである接合リークを減少させることができるので、ポーズリフレッシュの周期を長くして、頻度を下げることができる。
なお、メモリセル内でリフレッシュできるセルフリフレッシュ形メモリセルを使用したDRAMの場合も、セルフリフレッシュ時はポーズリフレッシュと同様の状態であるので、上述と同様に行うことにより、セルフリフレッシュの周期を長くすることができる。また、上述の第5〜8発明に係るMOS−DRAMにおける電圧供給手段は、当該MOS−DRAMの内部に備えられた回路である必要は無く、当該MOS−DRAMの外部から与えられる電位を当該MOS−DRAM内部へ中継する端子であってもよい。
実施例4.
図11は、本発明に係る半導体回路を構成する論理回路の実施例を示す断面構造図であり、図4に相当するものである。図12はこの平面図である。本実施例ではSi基板上にSOI構造のnMOS,pMOS−FETが並設された場合を示す。Si基板61上にSiO2 層62が形成されている。pMOS−FETQ21のソース・ドレイン領域にはp+ 層63, 64が形成されており、この間にはn- チャネル層65が形成されている。pMOS−FETQ21,nMOS−FETQ22間はSiO2 層71が形成されており、LOCOS法にて素子分離されている。nMOS−FETQ22のソース・ドレイン領域にはn+ 層66, 67が形成されており、この間にはp- チャネル層68が形成されている。pMOS−FETQ21のソースへは電源電位Vccが印加され、nMOS−FETQ22のソースへは接地電位Vssが印加されるようになっている。
図11は、本発明に係る半導体回路を構成する論理回路の実施例を示す断面構造図であり、図4に相当するものである。図12はこの平面図である。本実施例ではSi基板上にSOI構造のnMOS,pMOS−FETが並設された場合を示す。Si基板61上にSiO2 層62が形成されている。pMOS−FETQ21のソース・ドレイン領域にはp+ 層63, 64が形成されており、この間にはn- チャネル層65が形成されている。pMOS−FETQ21,nMOS−FETQ22間はSiO2 層71が形成されており、LOCOS法にて素子分離されている。nMOS−FETQ22のソース・ドレイン領域にはn+ 層66, 67が形成されており、この間にはp- チャネル層68が形成されている。pMOS−FETQ21のソースへは電源電位Vccが印加され、nMOS−FETQ22のソースへは接地電位Vssが印加されるようになっている。
図12に示す如くゲート電極69によってソース・ドレインから分離されたn- チャネル層65は、図1,図3に示すものと同様のスイッチ回路11に接続されており、スイッチ回路11からボディバイアス電位Vbody-nが印加される。スイッチ回路11は、ボディバイアス電位Vbody-nを電源電位Vcc又は昇圧電位Vppに切り替えることができる。またゲート電極70によってソース・ドレインから分離されたp- チャネル層68は、図1,図2に示すものと同様のスイッチ回路10に接続されており、スイッチ回路10からボディバイアス電位Vbody-pが印加される。スイッチ回路10は、ボディバイアス電位Vbody-pを接地電位Vss又は負電位Vbbに切り替えることができる。
さらにn- チャネル層65上に形成されたpMOS−FETQ21のゲート電極69及びp- チャネル層68上に形成されたnMOS−FETQ22のゲート電極70へは入力信号が与えられるようになっている。そしてpMOS−FETQ21のドレイン及びnMOS−FETQ22のドレインから出力信号が出力されるようになっている。
以上の如き構成の論理回路の動作について説明する。この論理回路が作動しないときは、クロック信号発生器14から反転コントロールクロック信号バーφのHレベル信号がスイッチ回路10,11へ入力されており、スイッチ回路10からは接地電位Vssより低い電位Vbb(<0)が、スイッチ回路11からは電源電位Vccより高い電位Vppが出力され、各々nMOS−FETQ22、pMOS−FETQ21のボディバイアス電位Vbody-p, ボディバイアス電位Vbody-nとされている。このとき、nMOS−FETQ22、pMOS−FETQ21は、各々のチャネル層へ接地電位Vss、電源電位Vccが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。
逆に論理回路が作動するときには、クロック信号発生器14から反転コントロールクロック信号バーφのLレベル信号がスイッチ回路10,11へ入力されており、スイッチ回路10からは接地電位Vssが、スイッチ回路11からは電源電位Vccが出力され、各々nMOS−FETQ22、pMOS−FETQ21のボディバイアス電位Vbody-p, ボディバイアス電位Vbody-nとされている。このとき、nMOS−FETQ22及びpMOS−FETQ21は、各々のチャネル層へ接地電位Vssより低い電位Vbb及び電源電位Vccより高い電位Vppが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。
入力節点INからHレベル(電源電位Vcc)の論理信号が入力されるとき、pMOS−FETQ21はオフ、nMOS−FETQ22はオンとなり、nMOS−FETQ22を介してLレベル(接地電位Vss=0V)の論理信号が出力節点OUTから出力される。一方、入力節点INからLレベル(接地電位Vss=0V)の論理信号が入力されるとき、pMOS−FETQ21はオン、nMOS−FETQ22はオフとなり、pMOS−FETQ21を介してHレベル(電源電位Vcc)の論理信号が出力節点OUTから出力される。
以上のように本実施例においては、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能である。また図4に示す素子構成では、容量が比較的大きいバルク構造のウエルのバイアス電圧を変更するため、スイッチング時間が比較的長く、それに伴う充放電電流が比較的大きい。しかしながら図11に示す素子構成では、n- チャネル層65及びp- チャネル層68の容量は上述のウエルの容量より小さいのでスイッチング時間を短縮することができ、それに伴う充放電電流も比較的小さくすることができる。さらにボディ電圧の固定によりSOIトランジスタのキンクが無くなり、耐圧性が向上する。
実施例5.
図13は、本発明に係る半導体回路を構成する論理回路の他の実施例を示す断面構造図である。本実施例では、pMOS−FETQ21,nMOS−FETQ22間の素子分離をLOCOS法にかえてフィールドシールド(FS)法にて行ってある。即ちpMOS−FETQ21のp+ 層63, 64の両外側は、ポリシリコンからなるFS層74, 74を形成して0Vを印加することにより、チャネルをOFFしてn- 層72, 73が形成されている。またnMOS−FETQ22のn+ 層66, 67の両外側は、FS層74, 74を形成して負バイアスを印加することにより、チャネルをOFFしてp- 層75, 76が形成されている。n- 層73, p- 層75間にはp+層77が形成されている。
図13は、本発明に係る半導体回路を構成する論理回路の他の実施例を示す断面構造図である。本実施例では、pMOS−FETQ21,nMOS−FETQ22間の素子分離をLOCOS法にかえてフィールドシールド(FS)法にて行ってある。即ちpMOS−FETQ21のp+ 層63, 64の両外側は、ポリシリコンからなるFS層74, 74を形成して0Vを印加することにより、チャネルをOFFしてn- 層72, 73が形成されている。またnMOS−FETQ22のn+ 層66, 67の両外側は、FS層74, 74を形成して負バイアスを印加することにより、チャネルをOFFしてp- 層75, 76が形成されている。n- 層73, p- 層75間にはp+層77が形成されている。
n- チャネル層65及びn- 層72, 73へはスイッチ回路11からボディバイアス電位Vbody-nが印加されるようになっている。またp+ 層77, p- チャネル層68及びp- 層75, 76へはスイッチ回路10からボディバイアス電位Vbody-pが印加されるようになっている。pMOS−FETQ21のFS層74, 74には電源電位Vccが印加され、nMOS−FETQ22のFS層74, 74には接地電位Vssが印加されるようになっている。その他の構成は図11に示すものと同様であり、同符号を付して説明を省略する。
本実施例においても上述の実施例と同様の効果が得られる。また本実施例では図12に示す如きボディバイアス電位用のレイアウトを必要とせず、FS層74の下のn- 層72, 73又はp- 層75, 76にて電位固定を行うことができる。なおn- 層73, p- 層75間にn+ 層を形成し、このn+ 層にボディバイアス電位Vbody-nが印加される構成としてもよい。
実施例6.
図14は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、FS法及びLOCOS法にて素子分離を行ってある。即ち図13に示すp+ 層77にかえてSiO2 層71を形成してある。そしてn- チャネル層65及びn- 層72, 73へはスイッチ回路11からボディバイアス電位Vbody-nが印加されるようになっている。またp- チャネル層68及びp- 層75, 76へはスイッチ回路10からボディバイアス電位Vbody-pが印加されるようになっている。その他の構成は図13に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようにFS法及びLOCOS法にて素子分離を行ってある場合にも適用することができ、前述の実施例と同様の効果が得られる。
図14は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、FS法及びLOCOS法にて素子分離を行ってある。即ち図13に示すp+ 層77にかえてSiO2 層71を形成してある。そしてn- チャネル層65及びn- 層72, 73へはスイッチ回路11からボディバイアス電位Vbody-nが印加されるようになっている。またp- チャネル層68及びp- 層75, 76へはスイッチ回路10からボディバイアス電位Vbody-pが印加されるようになっている。その他の構成は図13に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようにFS法及びLOCOS法にて素子分離を行ってある場合にも適用することができ、前述の実施例と同様の効果が得られる。
実施例7.
図15は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、pMOS−FETQ21にかえてnMOS−FETQ22と同じ構成のnMOS−FETQ23を形成し、nMOS−FETが併置された場合を示している。nMOS−FETQ22, Q23間にはn+ 層78が形成してある。nMOS−FETQ22, Q23のFS層74, 74, 74, 74とnMOS−FETQ22のp- 層75, 76及びp- チャネル層68とには接地電位Vssが印加され、n+ 層78には電源電位Vccが印加されるようになっている。nMOS−FETQ23のp- 層75, 76及びp- チャネル層68にはスイッチ回路10が接続されている。その他の構成は図13に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようなnMOS−FETが併置された場合にも適用することができ、前述の実施例と同様の効果が得られる。
図15は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、pMOS−FETQ21にかえてnMOS−FETQ22と同じ構成のnMOS−FETQ23を形成し、nMOS−FETが併置された場合を示している。nMOS−FETQ22, Q23間にはn+ 層78が形成してある。nMOS−FETQ22, Q23のFS層74, 74, 74, 74とnMOS−FETQ22のp- 層75, 76及びp- チャネル層68とには接地電位Vssが印加され、n+ 層78には電源電位Vccが印加されるようになっている。nMOS−FETQ23のp- 層75, 76及びp- チャネル層68にはスイッチ回路10が接続されている。その他の構成は図13に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようなnMOS−FETが併置された場合にも適用することができ、前述の実施例と同様の効果が得られる。
また、上述の各実施例においては、電源電位Vcc<電位Vpp、電位Vbb<接地電位Vss、電位Vbb1 <電位Vbb2 として記述したが、各々相対的のものであり、電源電位Vcc>電位Vpp、電位Vbb>接地電位Vss、電位Vbb1 >電位Vbb2としても、各々同様のことを記述することができる。
実施例8.
図16は、本発明に係る半導体回路の実施例8を示す回路図である。図16では、ウエルを形成したバルク構造のFETにより構成した3つのインバータI11,I12,I13が直列に接続されている場合を示している。インバータI11は、電源線Vcc(電源電位:Vcc),接地線Vss(接地電位:Vss)間にpMOSのFETQ81と、nMOSのFETQ82とが直列に接続されている。同様にインバータI12(I13)は、電源線Vcc,接地線Vss間にpMOSのFETQ83(Q85)と、nMOSのFETQ84(Q86)とが直列に接続されている。
図16は、本発明に係る半導体回路の実施例8を示す回路図である。図16では、ウエルを形成したバルク構造のFETにより構成した3つのインバータI11,I12,I13が直列に接続されている場合を示している。インバータI11は、電源線Vcc(電源電位:Vcc),接地線Vss(接地電位:Vss)間にpMOSのFETQ81と、nMOSのFETQ82とが直列に接続されている。同様にインバータI12(I13)は、電源線Vcc,接地線Vss間にpMOSのFETQ83(Q85)と、nMOSのFETQ84(Q86)とが直列に接続されている。
そしてpMOSのFETQ81及びnMOSのFETQ82のゲートが接続されており、この接続点を入力節点INとしている。またpMOSのFETQ81,nMOSのFETQ82のドレインが接続され、その接続点は、インバータI12のpMOSのFETQ83及びnMOSのFETQ84のゲートの接続点と接続されている。同様にpMOSのFETQ83及びnMOSのFETQ84のドレインの接続点は、インバータI13のpMOSのFETQ85及びnMOSのFETQ86のゲートの接続点と接続されており、pMOSのFETQ85及びnMOSのFETQ86のドレインの接続点は出力節点OUTとなしてある。
pMOSのFETQ81,Q85のバックゲートは、電源電位Vccと電位Vppとを切り換えるスイッチ回路11と接続されており、FETQ83のバックゲートはソースと同じ電源線Vccに接続されている。nMOSのFETQ82,Q86のバックゲートはソースと同じ接地線Vssに接続されており、FETQ84のバックゲートは、接地電位Vssと電位Vbbとを切り換えるスイッチ回路10と接続されている。
本実施例では、スタンバイ時、入力節点INへはHレベルであるクロック信号が入力される。pMOSのFETQ81,Q85のバックゲートへはスイッチ回路11から電位Vppが印加され、FETQ83のバックゲートへは電源電位Vccが印加される。またnMOSのFETQ82,Q86のバックゲートへは接地電位Vssが印加され、FETQ84のバックゲートへはスイッチ回路10から電位Vbbが印加される。
一方アクティブ時には、入力節点INへはLレベルであるクロック信号が入力される。FETQ81,Q85のバックゲートへはスイッチ回路11から電源電位Vccが印加され、FETQ83のバックゲートへはソース電位と同じ電源電位Vccが印加される。またFETQ82,Q86のバックゲートへはソース電位と同じ接地電位Vssが印加され、FETQ84のバックゲートへはスイッチ回路10から接地電位Vssが印加される。
このようにバックゲートへ印加する電位を制御することにより、スタンバイ時はオフしているpMOSのFETQ81,Q85の閾値電圧が、アクティブ時の閾値電圧よりも大きくなり、またスタンバイ時はオフしているnMOSのFETQ84の閾値電圧が、アクティブ時の閾値電圧よりも大きくなる。従ってスタンバイ時にオフしているFETにおいて流れるサブスレッショルド電流を低減することができる。低電圧回路に対しても閾値スケーリングを行ってインバータ列における高速動作を実現することができる。
実施例9.
図17は、本発明に係る半導体回路の実施例9を示す回路図である。図17では、SOI構造のFETにより構成した4つのインバータI1 ,I2,I3 ,I4 が直列に接続されている場合を示している。インバータI1 は、電源線Vcc(電源電位:Vcc),接地線Vss(接地電位:Vss)間にpMOSのFETQ31と、nMOSのFETQ32とが直列に接続されている。同様にインバータI2 (I3 ,I4 )は、電源線Vcc,接地線Vss間にpMOSのFETQ33(Q35,Q37)と、nMOSのFETQ34(Q36,Q38)とが直列に接続されている。
図17は、本発明に係る半導体回路の実施例9を示す回路図である。図17では、SOI構造のFETにより構成した4つのインバータI1 ,I2,I3 ,I4 が直列に接続されている場合を示している。インバータI1 は、電源線Vcc(電源電位:Vcc),接地線Vss(接地電位:Vss)間にpMOSのFETQ31と、nMOSのFETQ32とが直列に接続されている。同様にインバータI2 (I3 ,I4 )は、電源線Vcc,接地線Vss間にpMOSのFETQ33(Q35,Q37)と、nMOSのFETQ34(Q36,Q38)とが直列に接続されている。
そしてpMOSのFETQ31及びnMOSのFETQ32のゲートが接続されており、この接続点を入力節点INとしている。またpMOSのFETQ31,nMOSのFETQ32のドレインが接続され、その接続点は、インバータI2 のpMOSのFETQ33及びnMOSのFETQ34のゲートの接続点と接続されている。同様にpMOSのFETQ33及びnMOSのFETQ34のドレインの接続点は、インバータI3 のpMOSのFETQ35及びnMOSのFETQ36のゲートの接続点と接続されており、pMOSのFETQ35及びnMOSのFETQ36のドレインの接続点は、インバータI4 のpMOSのFETQ37及びnMOSのFETQ38のゲートの接続点と接続されている。pMOSのFETQ37及びnMOSのFETQ38のドレインの接続点は出力節点OUTとなしてある。
pMOSのFETQ31,Q35のボディ(チャネル層,FS層下のチャネルオフ層を含む)はソースと同じ電源線Vccに接続されており、nMOSのFETQ34,Q38のボディはソースと同じ接地線Vssに接続されている。またpMOSのFETQ33,Q37のボディは、電位Vpp1 又は電位Vpp2 (Vpp1 >Vpp2 )を選択的に与えるスイッチ回路81と接続されており、nMOSのFETQ32,Q36のボディは、電位Vbb1 又は電位Vbb2 (Vbb1 <Vbb2 )を選択的に与えるスイッチ回路82と接続されている。
スイッチ回路81へは、電圧供給手段83によって電位Vpp1 が与えられ、電圧供給手段84によって電位Vpp2 が与えられ、さらにクロック信号発生回路85から反転クロック信号バーφが与えられるようになっている。またスイッチ回路82へは、電圧供給手段86によって電位Vbb1 が与えられ、電圧供給手段87によって電位Vbb2 が与えられ、さらにクロック信号発生回路85から反転クロック信号バーφが与えられるようになっている。以上、スイッチ回路81, 82, 電圧供給手段83,84,86,87 及びクロック信号発生回路85を含む回路を基板(ボディ)バイアス切換回路88とする。
スイッチ回路82は、図10に示す外部RAS信号ex.RASをクロック信号発生回路85にて発生されるクロック信号(φまたはバーφ)としたものと同様である。そして切り換えスイッチ(36b)の出力側をnMOSのFETQ34,Q38のボディと接続しておく。なお電位Vbb1 又は電位Vbb2 のいずれかを接地電位Vssとすることができ、電位Vbb2 を接地電位Vssとすれば図2に示す構成と同様になる。このときVbb1 <Vbb2 でなければならない。
またスイッチ回路81は、図3に示す電圧供給手段15を電圧供給手段83にかえて電位Vppを電位Vpp1 とし、電源電位Vccを電圧供給手段84から得られる電位Vpp2 すればよい。なおなお電位Vpp1 又は電位Vpp2 のいずれかを電源電位Vccとすることができ、電位Vpp2 を電源電位Vccとすれば図3に示す構成と同様になる。このときVpp1 >Vpp2 でなければならない。
以上の如く構成された半導体回路の動作について説明する。スタンバイ時に入力節点INより入力される入力信号はLレベルであり、スタンバイ時にオンしているFETQ31, Q34, Q35, Q38のボディバイアス電位はソース電位と同じである。またスタンバイ時にオフしているnMOSのFETQ32, Q36のボディバイアス電位は電位Vbb1 であり、pMOSのFETQ33, Q37のボディバイアス電位は電位Vpp1 である。
アクティブ時には入力節点INより入力される入力信号はHレベルとなり、FETQ32, Q33, Q36, Q37がオンする。このときnMOSのFETQ32, Q36のボディには基板(ボディ)バイアス切換回路88にて電位Vbb2 が印加され、pMOSのFETQ33, Q37のボディには基板(ボディ)バイアス切換回路88にて電位Vpp2 が印加される。またオフしているFETQ31, Q34, Q35, Q38のボディバイアス電位はソース電位と同じである。
実施例1と同様に、スタンバイ時にはnMOSのFETのボディバイアス電位はアクティブ時より低くし、pMOSのFETのボディバイアス電位はアクティブ時より高くして閾値電圧を大きくしている。これによりサブスレショールド電流を低減することができる。またアクティブ時には閾値電圧を小さくしているのでインバータ列のスイッチング速度を上昇させることができる。
本実施例では、インバータを構成する全てのFETのボディバイアス電位を制御するのではなく、スタンバイ時にオフするFETQ32, Q33, Q36, Q37のみ基板(ボディ)バイアス切換回路88に接続してボディバイアス電位を制御している。従ってボディバイアス電位の切り換えに要する消費電流は、全てのFETのボディバイアス電位を制御する場合の半分である。またボディバイアス電位の切り換え速度も高い。
なおインバータ列を図4に示す如く、ウエルを形成したバルク構造にて作製すると、基板電位が4種類あるので4つのウエルが必要である。この場合はウエル間分離等の理由でレイアウト面積が大きくなったり、ウエルの寄生容量に対する充放電が大きいという問題がある。しかしながら図11に示す如きSOI構造のMOSFETでインバータ列を作製すると、このような問題は生じない。従って本実施例はSOI構造のMOSFETで構成されたインバータ列に適用すると良好な効果が得られる。以上より、低閾値電圧であり且つスタンバイ電流(サブスレッショルド電流)が小さく、高速動作が可能な論理回路を実現することができる。
実施例10.
図18は、本発明に係る半導体回路の実施例10を示す回路図である。本実施例では実施例9におけるpMOSのFETQ31, Q35(例えば閾値電圧:0.7V)にかえてこれらより閾値電圧が小さい(例えば 0.3〜0.4V)pMOSのFETQ41, Q45を使用している。また実施例9におけるnMOSのFETQ34, Q38(例えば閾値電圧:0.7V)にかえてこれらより閾値電圧が小さい(例えば 0.3〜0.4V)nMOSのFETQ44, Q48を使用している。その他の構成は図17に示す構成と同様であり同符号を付して説明を省略する。なおバルク構造のFETを使用してもよい。
図18は、本発明に係る半導体回路の実施例10を示す回路図である。本実施例では実施例9におけるpMOSのFETQ31, Q35(例えば閾値電圧:0.7V)にかえてこれらより閾値電圧が小さい(例えば 0.3〜0.4V)pMOSのFETQ41, Q45を使用している。また実施例9におけるnMOSのFETQ34, Q38(例えば閾値電圧:0.7V)にかえてこれらより閾値電圧が小さい(例えば 0.3〜0.4V)nMOSのFETQ44, Q48を使用している。その他の構成は図17に示す構成と同様であり同符号を付して説明を省略する。なおバルク構造のFETを使用してもよい。
本実施例においては、アクティブ時にオンするFETQ41, Q44, Q45, Q48の閾値電圧が小さくなしてあることにより、スタンバイ時からアクティブ時への移行時において瞬時に電流が流れる。従って実施例9よりも高速なスイッチング動作が可能となる。
実施例11.
図19は、本発明に係る半導体回路の実施例11を示す回路図である。本実施例では、MT−MOS構造を使用した4つのインバータI5 ,I6 ,I7 ,I8 を示す。インバータI5 のpMOSのFETQ51, nMOSのFETQ52のゲートの接続点を入力節点INとしており、pMOSのFETQ51,nMOSのFETQ52のドレインの接続点は、インバータI6 のpMOSのFETQ53及びnMOSのFETQ54のゲートの接続点と接続されている。同様にpMOSのFETQ53及びnMOSのFETQ54のドレインの接続点は、インバータI7 のpMOSのFETQ55及びnMOSのFETQ56のゲートの接続点と接続されており、pMOSのFETQ55及びnMOSのFETQ56のドレインの接続点は、インバータI8 のpMOSのFETQ57及びnMOSのFETQ58のゲートの接続点と接続されている。pMOSのFETQ57及びnMOSのFETQ58のドレインの接続点は出力節点OUTとなしてある。
図19は、本発明に係る半導体回路の実施例11を示す回路図である。本実施例では、MT−MOS構造を使用した4つのインバータI5 ,I6 ,I7 ,I8 を示す。インバータI5 のpMOSのFETQ51, nMOSのFETQ52のゲートの接続点を入力節点INとしており、pMOSのFETQ51,nMOSのFETQ52のドレインの接続点は、インバータI6 のpMOSのFETQ53及びnMOSのFETQ54のゲートの接続点と接続されている。同様にpMOSのFETQ53及びnMOSのFETQ54のドレインの接続点は、インバータI7 のpMOSのFETQ55及びnMOSのFETQ56のゲートの接続点と接続されており、pMOSのFETQ55及びnMOSのFETQ56のドレインの接続点は、インバータI8 のpMOSのFETQ57及びnMOSのFETQ58のゲートの接続点と接続されている。pMOSのFETQ57及びnMOSのFETQ58のドレインの接続点は出力節点OUTとなしてある。
pMOSのFETQ51, Q53, Q55, Q57のソースは副電源線Vcc1 に接続されており、nMOSのFETQ52, Q54, Q56, Q58のソースは副接地線Vss1に接続されている。副電源線Vcc1 は、反転クロック信号バーφがゲートに与えられ、電源電位Vccがボディ(バックゲート)に与えられるpMOSのFETQ59を介して電源線Vccと接続されている。副接地線Vss1 は、クロック信号φがゲートに与えられ、接地電位Vssがボディ(バックゲート)に与えられるnMOSのFETQ60を介して接地線Vssと接続されている。FETQ59, Q60の閾値電圧は、インバータI5 ,I6 ,I7 ,I8 を構成するFETQ51, Q52, Q53, Q54, Q55, Q56, Q57, Q58の閾値電圧より大きい。
pMOSのFETQ51, Q53, Q55, Q57のボディ(バックゲート)は、基板(ボディ)バイアス切換回路88のスイッチ回路(81)に接続されており、nMOSのFETQ52, Q54, Q56, Q58のボディ(バックゲート)は、基板(ボディ)バイアス切換回路88のスイッチ回路(82)に接続されている。
以上の如き構成の半導体回路では、スタンバイ時にはFETQ59, 60をオフさせる。これにより副電源線Vcc1 には電源電位Vccが与えられなくなり、副接地線Vss1 には接地電位Vssが与えられなくなる。さらにpMOSのFETQ51,Q53, Q55, Q57のボディ(バックゲート)には電位Vpp1 が印加され、nMOSのFETQ52, Q54, Q56, Q58のボディ(バックゲート)には電位Vbb1 が印加される。
またアクティブ時にはFETQ59, 60をオンさせる。これによりpMOSのFETQ51, Q53, Q55, Q57のソースには副電源線Vcc1 を介して電源電位Vccが与えられ、nMOSのFETQ52, Q54, Q56, Q58のソースには副接地線Vss1 を介して接地電位Vssが与えられる。さらにpMOSのFETQ51, Q53,Q55, Q57のボディ(バックゲート)には電位Vpp2 が印加され、nMOSのFETQ52, Q54, Q56, Q58のボディ(バックゲート)には電位Vbb2 が印加される。
本発明ではインバータ列で電流が流れて副電源線Vcc1 の電位,副接地線Vss1 の電位のへたりが生じても、スタンバイ時の閾値電圧を高くするようにFETのボディ(バックゲート)バイアス電位を制御するので、スイッチングに遅延が生じたり、論理が変わったりすることを防止することができる。
実施例12.
図20は、本発明に係る半導体回路の実施例12を示す回路図である。本実施例では図19に示すpMOSのFETQ51, Q55のボディ(バックゲート)を電源線Vccに接続し、pMOSのFETQ53, Q57のみのボディ(バックゲート)を基板(ボディ)バイアス切換回路88に接続している。また図19に示すnMOSのFETQ54, Q58のボディ(バックゲート)を接地線Vssに接続し、nMOSのFETQ52, Q56のみのボディ(バックゲート)を基板(ボディ)バイアス切換回路88に接続している。その他の構成は図19に示すものと同様であり、同符号を付して説明を省略する。
図20は、本発明に係る半導体回路の実施例12を示す回路図である。本実施例では図19に示すpMOSのFETQ51, Q55のボディ(バックゲート)を電源線Vccに接続し、pMOSのFETQ53, Q57のみのボディ(バックゲート)を基板(ボディ)バイアス切換回路88に接続している。また図19に示すnMOSのFETQ54, Q58のボディ(バックゲート)を接地線Vssに接続し、nMOSのFETQ52, Q56のみのボディ(バックゲート)を基板(ボディ)バイアス切換回路88に接続している。その他の構成は図19に示すものと同様であり、同符号を付して説明を省略する。
本実施例では、スタンバイ時にオフするFETQ52, Q53, Q56, Q57のみの基板バイアス電位を可変としている。これにより基板(ボディ)バイアス切換回路88によって基板バイアス電位を変更するFETの数が実施例11の場合の半分となるので、基板バイアス電位の切換に要する消費電力を1/2に低減することができ、また高速にて切り換えることができる。
実施例13.
図21は、図26に示すワードドライバに本発明を適用した場合を示す。ワードドライバWDは、昇圧電源に接続された電源線Vpp2 (電位:Vpp2 ),接地間にpMOSのFETQ61, nMOSのFETQ62が直列に接続されており、pMOSのFETQ61, nMOSのFETQ62のゲートにデコーダ信号Xが入力され、pMOSのFETQ61, nMOSのFETQ62のドレインの接続点にワード線WLが接続されている。このような構成のワードドライバWDが縦方向にn個,横方向にm列並設されている(WD11〜WDmn)。そして各ワードドライバWDのpMOSのFETQ61のボディ(バックゲート)は、上述の実施例と同様のスイッチ回路81に接続されている。
図21は、図26に示すワードドライバに本発明を適用した場合を示す。ワードドライバWDは、昇圧電源に接続された電源線Vpp2 (電位:Vpp2 ),接地間にpMOSのFETQ61, nMOSのFETQ62が直列に接続されており、pMOSのFETQ61, nMOSのFETQ62のゲートにデコーダ信号Xが入力され、pMOSのFETQ61, nMOSのFETQ62のドレインの接続点にワード線WLが接続されている。このような構成のワードドライバWDが縦方向にn個,横方向にm列並設されている(WD11〜WDmn)。そして各ワードドライバWDのpMOSのFETQ61のボディ(バックゲート)は、上述の実施例と同様のスイッチ回路81に接続されている。
このような構成の半導体回路においては、pMOSのFETQ61のボディ(バックゲート)バイアス電位を、スイッチ回路81によりスタンバイ時に電位Vpp1とする。そしてアクティブ時には電位Vpp2 (Vpp1 >Vpp2 )とし、選択されたワードドライバWD(例えばワードドライバWD11)にデコーダ信号X1 が入力されることにより、ワード線WLがアクティブ状態になる。本実施例においてもスタンバイ時に流れるスタンバイ電流(サブスレッショルド電流)が少ないDRAMを実現することができる。
実施例14.
図22は、階層構造のワードドライバを、本発明を利用して実現した場合を示す。図21に示す縦方向に配置されたワードドライバWDを列単位にワードドライバ列B1,B2,…Bm とする。pMOSのFETQ61のボディ(バックゲート)は、ワードドライバ列B毎にスイッチ回路81と接続されている。各スイッチ回路81へは電圧供給手段83, 84から電位Vpp1 , Vpp2 が与えられる。またアクティブ時にLレベルとなるクロック信号φとワードドライバ列Bを選択するための列選択信号Kとを入力とする NOR回路N1,N2,…Nm の出力信号が各スイッチ回路81へ与えられるようになしてある。その他の構成は図21に示すものと同様であり、同符号を付して説明を省略する。
図22は、階層構造のワードドライバを、本発明を利用して実現した場合を示す。図21に示す縦方向に配置されたワードドライバWDを列単位にワードドライバ列B1,B2,…Bm とする。pMOSのFETQ61のボディ(バックゲート)は、ワードドライバ列B毎にスイッチ回路81と接続されている。各スイッチ回路81へは電圧供給手段83, 84から電位Vpp1 , Vpp2 が与えられる。またアクティブ時にLレベルとなるクロック信号φとワードドライバ列Bを選択するための列選択信号Kとを入力とする NOR回路N1,N2,…Nm の出力信号が各スイッチ回路81へ与えられるようになしてある。その他の構成は図21に示すものと同様であり、同符号を付して説明を省略する。
このような構成の半導体回路においては、スタンバイ時には、クロック信号φ及び列選択信号K1 ,K2 ,…Km はHレベルであり、pMOSのFETQ61のボディ(バックゲート)へ電位Vpp1 を印加する。これによりpMOSのFETQ61の閾値電圧が高くなり、ほとんどサブスレッショルド電流は流れない。
そしてアクティブ時には、クロック信号がLレベルとなり、選択されたワードドライバWD(例えばワードドライバWD11)に接続されたスイッチ回路81へ与えられる列選択信号K1 がLレベルとなる。その他の列選択信号K2 ,…Km はHレベルである。そしてpMOSのFETQ61にデコーダ信号X1 が入力されることによりワード線WLが立ち上がる。アクティブ時には選択されたワードドライバWDのpMOSのFETQ61の閾値電圧が小さくなるので、ワード線WLは高速にて立ち上がる。
本実施例においては、選択されたワードドライバWDを含むワードドライバ列Bのみのソース電位を上昇させるだけでよいので、実施例12よりもワード線WLの立ち上がり時間を短縮することができる。
実施例10〜14は、バルク構造又はSOI構造のいずれに適用してもよい。但しバルク構造の場合は制御する電位をバックゲートバイアス電位とし、SOI構造の場合はボディバイアス電位とする。
1 コンプリメンタリMOSインバータ
10,11,36,43C,43R,45C,45R,81,82 スイッチ回路
10a,11a レベルシフト回路
10b,11b 切り換えスイッチ
13,15,44C,44R,46C,46R,48a,48b,83,84,86,
87 電圧供給手段
14 クロック信号発生器
57 メモリセル
42 MOS−DRAM
85 クロック信号発生回路
88 基板バイアス切換回路
φ,φ1 ,φ2 コントロールクロック信号
Vcc 電源電位(通常のバックゲートバイアス電位)
Vss 接地電位(通常のバックゲートバイアス電位)
Vpp,Vbb,Vbb1 ,Vbb2 電圧供給手段からの電位、ex.RAS 外部行選択信号
I1 ,I2 ,I3 ,I4 ,I5 ,I6 ,I7 ,I8 ,I11,I12,I13 インバータ、
WD ワードドライバ
B ワードドライバ列
10,11,36,43C,43R,45C,45R,81,82 スイッチ回路
10a,11a レベルシフト回路
10b,11b 切り換えスイッチ
13,15,44C,44R,46C,46R,48a,48b,83,84,86,
87 電圧供給手段
14 クロック信号発生器
57 メモリセル
42 MOS−DRAM
85 クロック信号発生回路
88 基板バイアス切換回路
φ,φ1 ,φ2 コントロールクロック信号
Vcc 電源電位(通常のバックゲートバイアス電位)
Vss 接地電位(通常のバックゲートバイアス電位)
Vpp,Vbb,Vbb1 ,Vbb2 電圧供給手段からの電位、ex.RAS 外部行選択信号
I1 ,I2 ,I3 ,I4 ,I5 ,I6 ,I7 ,I8 ,I11,I12,I13 インバータ、
WD ワードドライバ
B ワードドライバ列
Claims (11)
- SOI構造のMOS−FETを有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、
該スイッチング手段は、第1の電位又は第2の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチ回路とを備えることを特徴とする半導体回路。 - SOI構造のMOS−FETを有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETの動作態様に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、
該スイッチング手段は、第1の電位又は第2の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチ回路とを備えることを特徴とする半導体回路。 - SOI構造のMOS−FETを有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETを活性化するコントロールクロック信号を発生するクロック信号発生手段と、該コントロールクロック信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、
該スイッチング手段は、第1の電位又は第2の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチ回路とを備えることを特徴とする半導体回路。 - SOI構造のMOS−FETにより構成される論理回路を有することを特徴とする請求項1、2、又は3記載の半導体回路。
- SOI構造のMOS−FETを複数有しており、これらMOS−FET間は分離酸化膜にて素子分離されていることを特徴とする請求項1、2、又は3記載の半導体回路。
- SOI構造のMOS−FETにより構成される論理回路を有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、
前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、スタンバイ時にオフするMOS−FETのバックゲートが前記スイッチング手段に接続されていることを特徴とする半導体回路。 - SOI構造のMOS−FETにより構成される論理回路を有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETの動作態様に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、
前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、スタンバイ時にオフするMOS−FETのバックゲートが前記スイッチング手段に接続されていることを特徴とする半導体回路。 - SOI構造のMOS−FETにより構成される論理回路を有する半導体回路において、第1の電位又は第2の電位がボディバイアス電位として与えられるべきMOS−FETと、該MOS−FETを活性化するコントロールクロック信号を発生するクロック信号発生手段と、該コントロールクロック信号に従って、第1の電位又は第2の電位をボディバイアス電位として前記MOS−FETへ選択的に与えるスイッチング手段とを備え、
前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、スタンバイ時にオフするMOS−FETのバックゲートが前記スイッチング手段に接続されていることを特徴とする半導体回路。 - 前記論理回路は、一導電型MOS−FET及び他導電型MOS−FETにて構成されたインバータが直列に接続されたインバータ列であり、インバータ列は、スイッチング素子を介して電源に接続された副電源線とスイッチング素子を介して接地された副接地線との間に配されていることを特徴とする請求項4、6、7、又は8記載の半導体回路。
- 前記スイッチング素子は、前記論理回路を構成するMOS−FETより閾値電圧が大きいMOS−FETであり、アクティブ時にオンすることを特徴とする請求項9記載の半導体回路。
- 前記インバータ列を構成するMOS−FETのうち、アクティブ時にオンするMOS−FETの閾値電圧は、アクティブ時にオフするMOS−FETの閾値電圧より小さいことを特徴とする請求項6、7、8、又は10に記載の半導体回路。
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