JP4361037B2 - 半導体回路 - Google Patents

Description

本発明は、ＭＯＳ−ＦＥＴを使用した半導体回路の改良に関するものである。

図２３は、従来の半導体回路に使用されるコンプリメンタリＭＯＳインバータを示す回路図である。ｐＭＯＳのＦＥＴＱ１のソースとバックゲート（基板）とに電源電位Ｖ_ccを印加し、ｎＭＯＳのＦＥＴＱ２のソースとバックゲートとに接地電位Ｖ_ssを印加しており、ＦＥＴＱ１及びＦＥＴＱ２の各々のゲートを接続して、その接続点を入力節点ＩＮとし、各々のドレインを接続して、その接続点を出力節点ＯＵＴとしている。このようなコンプリメンタリＭＯＳインバータの動作を、以下に説明する。入力節点ＩＮからＨレベル（電源電位Ｖ_cc）の論理信号が入力されるとき、ＦＥＴＱ１はオフ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が出力節点ＯＵＴから出力される。一方、入力節点ＩＮからＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が入力されるとき、ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ１を介してＨレベル（電源電位Ｖ_cc）の論理信号が出力節点ＯＵＴから出力される。

ところで、半導体回路の微細化が進み、半導体回路内のＭＯＳ−ＦＥＴのサイズがスケールダウンされる都度、ＭＯＳ−ＦＥＴは高性能になっている。具体的には、チャネル長を短くし、ゲート酸化膜を薄くし、閾値電位の絶対値を小さくすることで、より高速のスイッチング特性を得ている。ところが、ＭＯＳ−ＦＥＴの高速のスイッチング特性を得る為に、閾値を低くしたり、チャネル長を短くしたりする場合、ドレイン空乏層とソース空乏層とが繋がることにより、チャネルが形成されていないときでも、ソース−ドレイン間に電流が流れるパンチスルーが起こり易くなり、閾値電位近傍の閾値に達しないゲート電位のときに流れる弱反転状態でのサブスレッショルド電流が増加する問題が生じる。

図２４は、ＭＯＳ−ＤＲＡＭに使用される従来のメモリセルの一例の構造を模式的に示した断面構造図である。ｐウエル５２上にｎＭＯＳのＦＥＴ５３とキャパシタ５０とを設け、ＦＥＴ５３のゲート５４にワード線ＷＬを、ドレイン５６にビット線ＢＬを、ソース５５にキャパシタ５０の一方の電極を、キャパシタ５０の他方の電極にセルプレート５１を各々接続している。このような構成のメモリセル５７では、ワード線ＷＬからゲート５４へＨレベル信号が与えられてＦＥＴ５３が導通するときに、キャパシタ５０の電荷を、ソース５５、ドレイン５６、ビット線ＢＬを介して、充電／放電することにより書き込み又はリフレッシュ／読み出しを行うようになっている。ところで、メモリセル５７では、キャパシタ５０の電荷が絶えずリークしており、このリークには、矢符５８に示すＦＥＴ５３のチャネル部を介するサブスレッショルドリークと、矢符５９に示すｐ−ｎ接合部での接合リークとがある。この内、周辺回路とビット線ＢＬとがスタンドバイ状態のときは、接合リークが主となり、周辺回路とビット線ＢＬとがアクティブ状態のときは、サブスレッショルドリークが主となる。

また、ＭＯＳ−ＤＲＡＭでは、メモリセル５７の上述のリークの損失分を補う為に記憶内容を周期的に更新するリフレッシュ（再書き込み）を行っているが、このリフレッシュには、周辺回路とビット線ＢＬとがスタンドバイ状態のときのポーズリフレッシュと、周辺回路とビット線ＢＬとがアクティブ状態のときのディスターブリフレッシュとがあり、リークが大きい程、リフレッシュの周期を短くして、頻度を上げなければならない。そこで、接合リークを減らす為に、ＦＥＴ５３の通常負電位であるバックゲートバイアス電位（ｐウエル電位）の絶対値を小さくするときは、ＦＥＴ５３の閾値電位の絶対値が小さくなり、接合リークは減少するが、逆にサブスレッショルドリークが増加すると言う問題が生じる。

“MT（Ｍulti−Ｔhreshold）-CMOS:１Ｖ高速CMOSディジタル回路技術, 1994年電子情報通信学会春季大会,C-627,5-195”及び“１Ｖ High-speed Digital Circuit Technology with 0.5 μm Multi-Threshold(MT) CMOS,(Proc.IEEE ASIC Conf.,1993,pp186-189)”には、高，低２種類の閾値電圧を有するｐＭＯＳ，ｎＭＯＳのＦＥＴを用いたＣＭＯＳ回路が記載されている。ＭＴ−ＭＯＳを使用したＣＭＯＳ回路は、スタンバイ時に流れるサブスレッショルド電流の低減、及びアクティブ時の動作の高速化を図るものであり、以下のように構成される。即ち論理回路は低閾値電圧(0.3〜0.4V) のＦＥＴで構成する。そしてリークパス遮断用である高閾値電圧(0.7V)のＦＥＴを介して電源線と副電源線とを接続する。また高閾値電圧(0.7V)のＦＥＴを介して接地線と副接地線とを接続する。これら副電源線，副接地線間に論理回路を接続する。

図２５は、論理回路がインバータ列である場合にＭＴ−ＭＯＳを使用した従来のＣＭＯＳ回路を示す回路図である。インバータＩ₅ のｐＭＯＳのＦＥＴＱ51, ｎＭＯＳのＦＥＴＱ52のゲートの接続点を入力節点ＩＮとしており、ｐＭＯＳのＦＥＴＱ51，ｎＭＯＳのＦＥＴＱ52のドレインの接続点は、インバータＩ₆ のｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のドレインの接続点は、インバータＩ₇ のｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のドレインの接続点は、インバータＩ₈ のｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のゲートの接続点と接続されている。ｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のドレインの接続点は出力節点ＯＵＴとなしてある。

ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースは副電源線Ｖ_cc1 に接続されており、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ_ss1に接続されている。副電源線Ｖ_cc1 は、反転クロック信号バーφがゲートに与えられるｐＭＯＳのＦＥＴＱ59を介して電源線Ｖ_cc（電源電位：Ｖ_cc）と接続されている。副接地線Ｖ_ss1 は、クロック信号φがゲートに与えられるｎＭＯＳのＦＥＴＱ60を介して接地線Ｖ_ss（接地電位：Ｖ_ss）と接続されている。ＦＥＴＱ59, 60の閾値電圧は、インバータＩ₅ ，Ｉ₆ ，Ｉ₇ ，Ｉ₈ を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57, Ｑ58の閾値電圧より高い。

ＭＴ−ＭＯＳのＦＥＴを使用したインバータ列では、アクティブ時にはＦＥＴＱ59, 60をオンさせる。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースには副電源線Ｖ_cc1 を介して電源電位Ｖ_ccが与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースには副接地線Ｖ_ss1 を介して接地電位Ｖ_ssが与えられる。

またスタンバイ時にはＦＥＴＱ59, 60をオフさせる。これにより副電源線Ｖ_cc1 には電源電位Ｖ_ccが与えられなくなり、副接地線Ｖ_ss1 には接地電位Ｖ_ssが与えられなくなる。従って電源, 接地間の電流パスが切断され、サブスレッショルド電流も低減される。

インバータＩ₅ ，Ｉ₆ ，Ｉ₇ ，Ｉ₈ を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57, Ｑ58の閾値電圧が小さいため、アクティブ時における高速動作が可能である。しかしながら、スタンバイ時にインバータ列でサブスレッショルド電流が流れるととにより、副電源線Ｖ_cc1 の電位が降下したり、副接地線Ｖ_ss1 の電位が上昇したりすることがある。そうするとスタンバイ状態からアクティブ状態への移行時に、このような副電源線Ｖ_cc1 の電位，副接地線Ｖ_ss1 の電位のへたりによってスイッチングに大きな遅延が生じたり、最悪の場合は論理が変わる可能性がある。このような現象はアクティブ時の期間が長い場合に顕著である。

図２６は、従来のワードドライバを示す回路図である。ワードドライバＷＤは、昇圧電源に接続された電源線Ｖ_pp，接地間にｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62が直列に接続されており、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートにデコーダ信号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のドレインの接続点にワード線ＷＬが接続されている。このような構成のワードドライバＷＤが縦方向にｎ個，横方向にｍ列並設されている（ＷＤ₁₁〜ＷＤ_mn）。そして選択されたワードドライバＷＤ（例えばワードドライバＷＤ₁₁）にデコーダ信号Ｘ₁₁が入力されることにより、ワード線ＷＬがアクティブ状態になる。

このような構成ではスタンバイ状態にあるワードドライバＷＤにおいてサブスレッショルド電流が流れ、低消費電力化を実現する上で問題である。そこで特開平５−210976号公報には、ワードドライバＷＤのｐＭＯＳのＦＥＴＱ61への電源電位供給をスイッチングするスイッチング手段（ＦＥＴ）を備えて、サブスレッショルド電流が流れないようにしたワードドライバが開示されている。

さらに“Subthreshold-Current Reduction Circuits for Multi-Gigabit DRAM's,Symposium on VLSI Circuit Dig. of Tech. Papers,pp.45-46”には、ワードドライバＷＤのｐＭＯＳのＦＥＴＱ61の電源電位供給を列単位でスイッチングするスイッチング手段（ＦＥＴ）を前記スイッチング手段とワードドライバとの間に備えた階層構成のワードドライバが記載されている。図２７はこのワードドライバを示す回路図である。電源線Ｖ_ppは、ｐＭＯＳのＦＥＴＱ70を介して、各ワードドライバ列Ｂ1,Ｂ2,…Ｂm に夫々接続されたｐＭＯＳのＦＥＴＱ71, Ｑ72, …Ｑ7mに接続されている。ＦＥＴＱ71, Ｑ72, 〜Ｑ7mのゲートには、対応するワードドライバ列Ｂ1,Ｂ2,…Ｂm が、選択されるべきワードドライバＷＤを含む場合にのみＬレベルとなる列選択信号Ｋ1,Ｋ2,…Ｋm が与えられる。

これによりｐＭＯＳのＦＥＴＱ61のソース電位がやや低下しているスタンバイ状態からアクティブ状態への移行時に、全てのワードドライバＷＤのｐＭＯＳのＦＥＴＱ61のソース電位を上げる必要がなく、選択されたワードドライバが含まれるワードドライバ列のソース電位を上げればよいので、このときの消費電流を低減することができる。

図２７に示すワードドライバでは、スタンバイ状態からアクティブ状態への移行時に、ｐＭＯＳＦＥＴＱ61のソース電位をやや低下している電位から電源電位まで上げる必要があるので、選択されたワード線の立ち上がりが遅延するという問題がある。

本発明は、斯かる事情に鑑みてなされたものであり、第１〜３発明にあっては、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を切り換える手段を設け、ＳＯＩ構造のＭＯＳ−ＦＥＴ間がＬＯＣＯＳ法及び／又はＦＳ法にて素子分離されている場合に、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を提供することを目的とする。

第１発明に係る半導体回路は、ＳＯＩ構造のＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がボディバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有しており、これらＭＯＳ−ＦＥＴ間は、チャネル層を部分的にチャネルオフして形成されたＦＳ分離層にて素子分離されており、前記ＦＳ分離層は前記スイッチング手段に接続されていることを特徴とする。

第２発明に係る半導体回路は、ＳＯＩ構造のＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がボディバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有しており、これらＭＯＳ−ＦＥＴ間は、分離酸化膜及びチャネル層を部分的にチャネルオフして形成されたＦＳ分離層にて素子分離されており、前記ＦＳ分離層は前記スイッチング手段に接続されていることを特徴とする。

第３発明に係る半導体回路は、ＳＯＩ構造のＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がボディバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、ＳＯＩ構造の一導電型ＭＯＳ−ＦＥＴを複数有しており、これら一導電型ＭＯＳ−ＦＥＴ間は、チャネル層を部分的にチャネルオフして形成されたＦＳ分離層にて素子分離されており、１つの一導電型ＭＯＳ−ＦＥＴの両側のＦＳ分離層は前記スイッチング手段に接続されており、他の一導電型ＭＯＳ−ＦＥＴの両側のＦＳ分離層は所定電位に接続されており、ＦＳ分離層間の分離層は他の所定電位が印加されていることを特徴とする。

第１発明に係る半導体回路は、ＦＳ法にて素子分離されているＳＯＩ構造のＭＯＳ−ＦＥＴにおいて、スイッチング手段が、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、スイッチング特性及びサブスレッショルド電流特性が切り換え可能となる。また、レベルシフト回路が、論理レベルの電位に基づいて論理回路を構成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位へ変換し、このレベルシフト回路からの出力に従って、スイッチ回路が、論理回路を構成するＭＯＳ−ＦＥＴのボディバイアス電位を、第１の電位又は第２の電位に切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥＴのボディバイアス電位を第１の電位又は第２の電位へ変換することができる。

第２発明に係る半導体回路は、ＬＯＣＯＳ法及びＦＳ法にて素子分離されているＳＯＩ構造のＭＯＳ−ＦＥＴにおいて、スイッチング手段が、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、スイッチング特性及びサブスレッショルド電流特性が切り換え可能となる。また、レベルシフト回路が、論理レベルの電位に基づいて論理回路を構成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位へ変換し、このレベルシフト回路からの出力に従って、スイッチ回路が、論理回路を構成するＭＯＳ−ＦＥＴのボディバイアス電位を、第１の電位又は第２の電位に切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥＴのボディバイアス電位を第１の電位又は第２の電位へ変換することができる。

第３発明に係る半導体回路は、ＦＳ法にて素子分離されているＳＯＩ構造の複数の一型ＭＯＳ−ＦＥＴにおいて、スイッチング手段が、ＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位を第１の電位又は第２の電位に切り換えて、ＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えるので、スイッチング特性及びサブスレッショルド電流特性が切り換え可能となる。また、レベルシフト回路が、論理レベルの電位に基づいて論理回路を構成するＳＯＩ構造のＭＯＳ−ＦＥＴのボディバイアス電位へ変換し、このレベルシフト回路からの出力に従って、スイッチ回路が、論理回路を構成するＭＯＳ−ＦＥＴのボディバイアス電位を、第１の電位又は第２の電位に切り換えるので、スイッチング手段は、ＭＯＳ−ＦＥＴのボディバイアス電位を第１の電位又は第２の電位へ変換することができる。

第１、２及び３発明にあっては、ＬＯＣＯＳ法及び／又はＦＳ法にて素子分離されたＳＯＩ構造のＭＯＳ−ＦＥＴにおいて、ＳＯＩ構造のＭＯＳ−ＦＥＴの閾値電位の絶対値を切り換えて、ＭＯＳ−ＦＥＴのスイッチング特性とサブスレッショルド電流特性とを可変にすることができるので、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能なＭＯＳ−ＦＥＴで構成される半導体回路を実現することができる。

以下に、本発明をその実施例を示す図面に基づき説明する。
実施例１．
図１は、本発明に係る半導体回路を構成する論理回路の一例を示すコンプリメンタリＭＯＳインバータの回路図である。ＦＥＴＱ１のソースに電源電位Ｖ_ccを印加し、ＦＥＴＱ２のソースに接地電位Ｖ_ssを印加しており、ＦＥＴＱ１とＦＥＴＱ２の各々のゲートを接続して、その接続点を入力節点ＩＮとし、各々のドレインを接続して、その接続点を出力節点ＯＵＴとしている。また、ＦＥＴＱ２のバックゲートは、接地電位Ｖ_ss（＝０Ｖ）と接地電位Ｖ_ssより低い電位Ｖ_bb（＜０Ｖ）とを切り換えるスイッチ回路１０へ接続され、ＦＥＴＱ１のバックゲートは、電源電位Ｖ_ccと電源電位Ｖ_ccより高い電位Ｖ_ppとを切り換えるスイッチ回路１１に接続されている。

ここで、ＦＥＴＱ１及びＦＥＴＱ２は、電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが各々のバックゲートへ印加されるときに、例えば従来と同程度のサブスレッショルド電流となるようにする。そうすると、電源電位Ｖ_cc及び接地電位Ｖ_ssが各々のバックゲートへ印加されるとき、閾値電位の絶対値が従来より小さくなるので、サブスレッショルド電流は増加するが、スイッチング速度は従来より高速にすることができる。そこで、コンプリメンタリＭＯＳインバータ１が作動するときに、このように閾値電位の絶対値が小さくなるようにしておくと、コンプリメンタリＭＯＳインバータ１が作動する時間の割合に応じて、サブスレッショルド電流は増加するが、作動する時間の割合が大きくなければ、僅かな電流増加を伴うだけで、スイッチング速度を従来より高速にすることができる。

図２は、図１に示した接地電位Ｖ_ssと電位Ｖ_bbとを切り換えるスイッチ回路１０の一例を示す回路図である。ｐＭＯＳのＦＥＴＱ３，Ｑ４、ｎＭＯＳのＦＥＴＱ５，Ｑ６及びインバータ１２とでレベルシフト回路１０ａが構成されており、ＦＥＴＱ３及びＦＥＴＱ５のドレイン同士、ＦＥＴＱ４及びＦＥＴＱ６のドレイン同士、ＦＥＴＱ５，Ｑ６の各々のドレインとゲートとが接続されている。レベルシフト回路１０ａの入力節点は、ＦＥＴＱ３のゲートに設けられ、インバータ１２を介してＦＥＴＱ４のゲートに接続されており、クロック信号発生器１４から入力信号バーφを受けるようになっている。ＦＥＴＱ３，Ｑ４のソース及びバックゲートには電源電位Ｖ_ccが印加され、ＦＥＴＱ５，Ｑ６のソース及びバックゲートには、電圧供給手段１３から供給される接地電位Ｖ_ssより低い電位Ｖ_bbが印加されている。レベルシフト回路１０ａの出力節点は、ＦＥＴＱ４及びＦＥＴＱ６のドレイン同士の接続点に設けられ、この出力節点は切り換えスイッチ１０ｂの入力節点と接続されている。

切り換えスイッチ１０ｂは、ｎＭＯＳのＦＥＴＱ７とｐＭＯＳのＦＥＴＱ８とで構成され、ＦＥＴＱ７及びＦＥＴＱ８のゲート同士を接続して切り換えスイッチ１０ｂの入力節点とし、ドレイン同士を接続して出力節点としている。ＦＥＴＱ７のソース及びバックゲートには、電圧供給手段１３から供給される接地電位Ｖ_ssより低い電位Ｖ_bbが印加され、ＦＥＴＱ８のソースには接地電位Ｖ_ssが印加されている。

図３は、図１に示した電源電位Ｖ_ccと電位Ｖ_ppとを切り換えるスイッチ回路１１の一例を示す回路図である。ｐＭＯＳのＦＥＴＱ９，Ｑ１０、ｎＭＯＳのＦＥＴＱ１１，Ｑ１２及びインバータ１４とでレベルシフト回路１１ａが構成されており、ＦＥＴＱ９及びＦＥＴＱ１１のドレイン同士、ＦＥＴＱ１０及びＦＥＴＱ１２のドレイン同士、ＦＥＴＱ１１，Ｑ１２の各々のドレイン及びゲートが接続されている。レベルシフト回路１１ａの入力節点は、ＦＥＴＱ９のゲートに設けられ、インバータ１２を介してＦＥＴＱ１０のゲートに接続されており、クロック信号発生器１４から入力信号バーφを受けるようになっている。ＦＥＴＱ９，Ｑ１０のソース及びバックゲートには、電圧供給手段１５から供給される電源電位Ｖ_ccより高い電位Ｖ_ppが印加され、ＦＥＴＱ１１，Ｑ１２のソースには、接地電位Ｖ_ssが印加されている。レベルシフト回路１１ａの出力節点は、ＦＥＴＱ９及びＦＥＴＱ１１のドレイン同士の接続点に設けられ、この出力節点は切り換えスイッチ１１ｂの入力節点と接続されている。

切り換えスイッチ１１ｂは、ｐＭＯＳのＦＥＴＱ１３とｎＭＯＳのＦＥＴＱ１４とで構成され、ＦＥＴＱ１３及びＦＥＴＱ１４のゲート同士を接続して切り換えスイッチ１１ｂの入力節点とし、ドレイン同士を接続して出力節点としている。ＦＥＴＱ１３のソース及びバックゲートには、電圧供給手段１５から供給される電源電位Ｖ_ccより高い電位Ｖ_ppが印加され、ＦＥＴＱ１４のソースには電源電位Ｖ_ccが印加されている。

図４は、図１に示したコンプリメンタリＭＯＳインバータ１のウエル構造を示す断面構造図である。ｐ基板２１内の上部に電源ライン用のｎウエル１９とＦＥＴＱ１用のｎウエル２０とが形成され、さらにｎウエル１９内の上部にＦＥＴＱ２用のｐウエル１８が形成されて、トリプルウエル構造になっている。また、ｎウエル２０内の上部には、バックゲート、ソース、ドレインの各電極の為の不純物拡散層１１ｄ，２５，２３が、ｐウエル１８内の上部には、バックゲート、ソース、ドレインの各電極の為の不純物拡散層１０ｄ，２４，２２が各々形成され、ｎウエル２０及びｐウエル１８の上部には、絶縁層（図示せず）を挟んで、各々のゲート１７，１６が形成されている。スイッチ回路１０，１１は、電位が固定された図示されないウエルに形成される。

以下に、このようなコンプリメンタリＭＯＳインバータ１の動作を説明する。コンプリメンタリＭＯＳインバータ１が作動しないときには、クロック信号発生器１４からコントロールクロック信号バーφのＨレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssより低い電位Ｖ_bb（＜０）が、スイッチ回路１１からは電源電位Ｖ_ccより高い電位Ｖ_ppが出力され、各々ＦＥＴＱ２、ＦＥＴＱ１のバックゲートへ印加される。このとき、ＦＥＴＱ２、ＦＥＴＱ１は、各々のバックゲートへ接地電位Ｖ_ss、電源電位Ｖ_ccが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。

コンプリメンタリＭＯＳインバータ１が作動するときには、クロック信号発生器１４からコントロールクロック信号バーφのＬレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssが、スイッチ回路１１からは電源電位Ｖ_ccが出力され、各々ＦＥＴＱ２、ＦＥＴＱ１のバックゲートへ印加される。このとき、ＦＥＴＱ２及びＦＥＴＱ１は、各々のバックゲートへ接地電位Ｖ_ssより低い電位Ｖ_bb及び電源電位Ｖ_ccより高い電位Ｖ_ppが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。

入力節点ＩＮからＨレベル（電源電位Ｖ_cc）の論理信号が入力されるとき、ＦＥＴＱ１はオフ、ＦＥＴＱ２はオンとなり、ＦＥＴＱ２を介してＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が出力節点ＯＵＴから出力される。一方、入力節点ＩＮからＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が入力されるとき、ＦＥＴＱ１はオン、ＦＥＴＱ２はオフとなり、ＦＥＴＱ１を介してＨレベル（電源電位Ｖ_cc）の論理信号が出力節点ＯＵＴから出力される。

以下に、図２に示したスイッチ回路１０の動作を説明する。上述のように、コンプリメンタリＭＯＳインバータ１が作動しないときには、クロック信号発生器１４からコントロールクロック信号バーφのＨレベル信号が入力されており、このとき、ＦＥＴＱ４がオン、ＦＥＴＱ５がオンになり、ＦＥＴＱ４を介して、電源電位Ｖ_ccがレベルシフト回路１０ａから出力される。このとき、ＦＥＴＱ３及びＦＥＴＱ６はオフになり、ＦＥＴＱ５及びＦＥＴＱ４においてショートすることはない。電源電位Ｖ_ccがレベルシフト回路１０ａから入力されるとき、切り換えスイッチ１０ｂでは、ＦＥＴＱ７がオン、ＦＥＴＱ８がオフとなって、ＦＥＴＱ７を介して、接地電位Ｖ_ssより低い電位Ｖ_bbが出力される。

一方、上述のように、コンプリメンタリＭＯＳインバータ１が作動するときには、クロック信号発生器１４からコントロールクロック信号バーφのＬレベル信号が入力されており、このとき、ＦＥＴＱ３がオン、ＦＥＴＱ６がオンになり、このＦＥＴＱ６を介して、接地電位Ｖ_ssより低い電位Ｖ_bbがレベルシフト回路１０ａから出力される。このとき、ＦＥＴＱ４及びＦＥＴＱ５はオフになり、ＦＥＴＱ６及びＦＥＴＱ３においてショートすることはない。電位Ｖ_bbがレベルシフト回路１０ａから入力されるとき、切り換えスイッチ１０ｂでは、ＦＥＴＱ８がオン、ＦＥＴＱ７がオフとなってＦＥＴＱ８を介して、出力節点が接地電位Ｖ_ssとなる。

以下に、図３に示したスイッチ回路１１の動作を説明する。上述のように、コンプリメンタリＭＯＳインバータ１が作動しないときには、クロック信号発生器１４からコントロールクロック信号バーφのＨレベル信号が入力されており、このとき、ＦＥＴＱ１０がオン、ＦＥＴＱ１１がオンになり、ＦＥＴＱ１１を介して、レベルシフト回路１１ａの出力節点は接地電位Ｖ_ssになる。このとき、ＦＥＴＱ９及びＦＥＴＱ１２はオフになり、ＦＥＴＱ１１及びＦＥＴＱ１０においてショートすることはない。接地電位Ｖ_ssがレベルシフト回路１１ａから入力されるとき、切り換えスイッチ１１ｂでは、ＦＥＴＱ１３がオン、ＦＥＴＱ１４がオフとなって、ＦＥＴＱ１３を介して、電源電位Ｖ_ccより高い電位Ｖ_ppが出力される。

一方、上述のように、コンプリメンタリＭＯＳインバータ１が作動するときには、クロック信号発生器１４からコントロールクロック信号バーφのＬレベル信号が入力されており、このとき、ＦＥＴＱ９がオン、ＦＥＴＱ１２がオンになり、ＦＥＴＱ９を介して、電源電位Ｖ_ccより高い電位Ｖ_ppがレベルシフト回路１１ａから出力される。このとき、ＦＥＴＱ１０とＦＥＴＱ１１はオフになり、ＦＥＴＱ１２とＦＥＴＱ９でショートすることはない。電位Ｖ_ppがレベルシフト回路１１ａから入力されるとき、切り換えスイッチ１１ｂでは、ＦＥＴＱ１３がオフ、ＦＥＴＱ１４がオンとなってＦＥＴＱ１４を介して、電源電位Ｖ_ccが出力される。

なお、上述の説明においては、ｐＭＯＳ−ＦＥＴ、ｎＭＯＳ−ＦＥＴ共にバックゲートバイアスの切り換え可能な構成の例を示したが、ｐＭＯＳ−ＦＥＴのみ、又はｎＭＯＳ−ＦＥＴのみバックゲートバイアスの切り換え可能な構成にすることもできる。その場合、ｐＭＯＳ−ＦＥＴのみバックゲートバイアスの切り換え可能な構成は、ｐ基板のツインウエル構造で、ｎＭＯＳ−ＦＥＴのみ切り換え可能な構成は、ｎ基板のツインウエル構造で各々実現でき、図４に示したようなトリプルウエル構造にしなくてもよい。また、電圧供給手段１３，１５は、当該半導体回路の内部に備えられた回路である必要は無く、当該半導体回路の外部から与えられる電位を当該半導体回路内部へ中継する端子であってもよい。

実施例２．
図５、図６は、ＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図である。外部行アドレス信号は、入力端子ｅｘ．Ａ₀ 〜ｅｘ．Ａ_n から入力バッファ２６へ入力され、ラッチ回路２７にラッチされた後、バッファゲート列３９を介して行デコーダ２９へ送られる。行デコーダ２９ではワード線ＷＬ₀〜ＷＬ_m を選択し、選択されたワード線ＷＬ₀ 〜ＷＬ_m はワードドライバ３０により駆動されて、メモリセルアレイ３３内の当該ワード線上のメモリセル５７をアクセスする。アクセスされたメモリセル５７の内容はビット線ＢＬ₀ 〜ＢＬ_k に転送され、センスアンプＳＡ₀ 〜ＳＡ_k において増幅されると同時に、元のメモリセル５７へ再書き込みされる。

一方、図示されない入力端子、入力バッファ、ラッチ回路、バッファゲート列を経て入力された外部列アドレス信号は、列デコーダ３１へ送られ、列デコーダ３１ではセンスアンプＳＡ₀ 〜ＳＡ_k を選択し、この選択されたセンスアンプＳＡ₀ 〜ＳＡ_k の上述において増幅された出力が、Ｉ／Ｏゲート４０、Ｉ／Ｏバス４１を経て、プリアンプ３４にて増幅され、出力バッファ３５から出力される。

また、ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０の論理回路が作動するとき、当該論理回路を構成するｐＭＯＳ−ＦＥＴのバックゲートバイアス電位は、後述されるコントロールクロック信号バーφ₁ を受けたスイッチ回路４３Ｒにより、電圧供給手段４４Ｒからの電位Ｖ_ppから電源電位Ｖ_ccへ切り換えられる。同様に、当該論理回路を構成するｎＭＯＳ−ＦＥＴのバックゲートバイアス電位は、コントロールクロック信号バーφ₁ を受けたスイッチ回路４５Ｒにより、電圧供給手段４６Ｒからの電位Ｖ_bbから接地電位Ｖ_ssへ切り換えられる。

一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作回路であるＩ／Ｏゲート４０、プリアンプ３４、列デコーダ３１、Ｍ段のバッファゲート（図示せず）、出力バッファ３５の論理回路が作動するとき、当該論理回路を構成するｐＭＯＳ−ＦＥＴのバックゲートバイアス電位は、後述されるコントロールクロック信号バーφ₂ を受けたスイッチ回路４３Ｃにより、電圧供給手段４４Ｃからの電位Ｖ_ppから電源電位Ｖ_ccへ切り換えられる。同様に、当該論理回路を構成するｎＭＯＳ−ＦＥＴのバックゲートバイアス電位は、コントロールクロック信号バーφ₂ を受けたスイッチ回路４５Ｃにより、電圧供給手段４６Ｃからの電位Ｖ_bbから電源電位Ｖ_ssへ切り換えられる。なお、スイッチ回路４３Ｒ，４３Ｃは図３に示されたスイッチ回路１１と同様のものであり、スイッチ回路４５Ｒ，４５Ｃは図２に示されたスイッチ回路１０と同様のものである。

上述の一連の動作は、クロック信号発生器４９が、イネーブル信号の反転信号バーＷＥ、外部ＲＡＳ（Row Address Strobe）信号（外部行選択信号）の反転信号バーｅｘ．ＲＡＳ等を受けて出力するコントロールクロック信号バーφ₁ ，バーφ₂ 、ワードドライバ３０の活性化信号φ_W 、センスアンプＳＡ₀ 〜ＳＡ_k の活性化信号φ_S 等により制御される。

図７は、このようなＭＯＳ−ＤＲＡＭ４２の内部各部における外部ＲＡＳ信号の伝達時間の内訳を示したタイミングチャートである。図において、Ｔ0 は入力バッファ２６におけるＴＴＬ回路の電位からＭＯＳ回路の電位への変換時間、Ｔ1 はラッチ回路２７における外部行アドレスラッチ時間、Ｔd1は行デコーダ２９及びワードドライバ３０からなるブロック２８における行デコーダセットアップ時間、ＴS ，Ｔb はセンスアンプＳＡ₀ 〜ＳＡ_k 及びプリアンプ３４からなるブロック３２におけるメモリセル選択時間及びセンス時間、Ｔd2はプリアンプ３４から出力バッファ３５迄の遅延時間である。

ここで、ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０の論理回路を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える為のコントロールクロック信号をバーφ₁ 、列系の動作回路であるプリアンプ３４、出力バッファ３５の論理回路を構成するＭＯＳ−ＦＥＴのバックゲートバイアス電位を切り換える為のコントロールクロック信号をバーφ₂ とする。この場合、例えば、クロック信号発生器４９において、コントロールクロック信号バーφ₁ は、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳの立ち下がりと、ワードドライバ３０の活性化信号φ_W の立ち上がりとで作成し、コントロールクロック信号バーφ₂ は、センスアンプＳＡ₀ 〜ＳＡ_k の活性化信号φ_S の立ち上がりと、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳの立ち上がりとで作成する。

図８（ａ）〜（ｃ）は、ＭＯＳ−ＤＲＡＭ４２において、上述のように作成されたコントロールクロック信号バーφ₁ ，バーφ₂ 及び外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳの関係を示したタイミングチャートである。ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０において消費される時間Ｔ0 ，Ｔ1 ，Ｔd1、つまり、入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０が作動する時間Ｔ0 ，Ｔ1，Ｔd1の間（図８（ａ））は、コントロールクロック信号バーφ₁ のＬレベル信号がスイッチ回路４３Ｒとスイッチ回路４５Ｒとへ入力される（図８（ｂ））。一方、ＭＯＳ−ＤＲＡＭ４２の列系の動作回路であるプリアンプ３４、出力バッファ３５において消費される時間Ｔｂ，Ｔd2、つまり、プリアンプ３４、出力バッファ３５の動作時間Ｔｂ，Ｔd2の間（図８（ａ））は、コントロールクロック信号バーφ₂ のＬレベル信号がスイッチ回路４３Ｃとスイッチ回路４５Ｃとへ入力される（図８（ｃ））。

従って、ＭＯＳ−ＤＲＡＭ４２の行系の動作回路である入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０が作動するときには、スイッチ回路４３Ｒ及びスイッチ回路４５Ｒからは電源電位Ｖ_cc及び接地電位Ｖ_ssが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴと各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。

一方、入力バッファ２６、ラッチ回路２７、Ｎ段のバッファゲート３９、行デコーダ２９、ワードドライバ３０が作動しないときには、スイッチ回路４３Ｒ及びスイッチ回路４５Ｒからは電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_cc及び接地電位Ｖ_ssが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。

同様に、ＭＯＳ−ＤＲＡＭ４２の列系の動作回路であるプリアンプ３４、出力バッファ３５が作動するときには、スイッチ回路４３Ｃ及びスイッチ回路４５Ｃからは電源電位Ｖ_cc及び接地電位Ｖ_ssが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。

一方、出力バッファ３５が作動しないときには、スイッチ回路４３Ｃとスイッチ回路４５Ｃからは電源電位Ｖ_ccより高い電位Ｖ_pp及び接地電位Ｖ_ssより低い電位Ｖ_bbが出力され、各々上述の動作回路の各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴのバックゲートへ印加される。このとき、各ｐＭＯＳ−ＦＥＴ及び各ｎＭＯＳ−ＦＥＴは、各々のバックゲートへ電源電位Ｖ_cc及び接地電位Ｖ_ssが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。

実施例３．
図９は、ＭＯＳ−ＤＲＡＭを構成するメモリセルの１実施例の構成を示すブロック図である。ｎＭＯＳのＦＥＴ３７とキャパシタ５０とはＦＥＴ３７のソースとキャパシタ５０の一方の電極とで接続され、ＦＥＴ３７のゲートにワード線ＷＬが、ドレインにビット線ＢＬが、キャパシタ５０の他方の電極にセルプレート５１が各々接続されている。ＦＥＴ３７のバックゲートには、電圧供給手段４８ｂからのバックゲートバイアス電位Ｖ_bb2 又は電圧供給手段４８ａからの電位Ｖ_bb1 （Ｖ_bb1 ＜Ｖ_bb2 とする。）に切り換えるスイッチ回路３６が接続されている。

図１０は、スイッチ回路３６の構成例を示す回路図であり、図２に示したスイッチ回路１０の回路図と略同様である。図２における電圧供給手段１３、接地電位Ｖ_SS、クロック信号発生器１４、コントロールクロック信号バーφ、レベルシフト回路１０ａ、切り換えスイッチ１０ｂが、各々図１０における電圧供給手段４８ａ、電圧供給手段４８ｂの出力電位Ｖ_bb2 、クロック信号発生器４９、外部ＲＡＳ（Row Address Strobe）信号（外部行選択信号）のｅｘ．ＲＡＳ、レベルシフト回路３６ａ、切り換えスイッチ３６ｂに相当し、図１０には電圧供給手段４８ｂが追加されている。スイッチ回路３６においては、外部ＲＡＳ信号のｅｘ．ＲＡＳのＨレベル信号がクロック信号発生器４９から入力されたとき、電位Ｖ_bb1 が出力され、外部ＲＡＳ信号のｅｘ．ＲＡＳのＬレベル信号が入力されたとき、電位Ｖ_bb2 が出力される。その他の動作については、図２に示したスイッチ回路１０と同様なので説明を省略する。

このような構成のメモリセル３８を使用するＭＯＳ−ＤＲＡＭの１実施例の構成は、図５、図６に示したＭＯＳ−ＤＲＡＭの構成を示すブロック図と略同様である。本実施例では、上述の実施例の構成に加えて、スイッチ回路３６、電圧供給手段４８ａ、電圧供給手段４８ｂが付加された構成になっている。このような構成のＭＯＳ−ＤＲＡＭ４２では、外部行アドレス信号及び外部ＲＡＳ信号（外部行選択信号）の反転信号バーｅｘ．ＲＡＳのＬレベル信号が入力バッファ２６へ入力された後、行デコーダ２９でワード線ＷＬ₀ 〜ＷＬ_m が選択される。選択されたワード線ＷＬ₀ 〜ＷＬ_m がワードドライバ３０によりＨレベル信号を与えられ、ワード線ＷＬ₀ 〜ＷＬ_m 上のＦＥＴ３７が導通するときに、キャパシタ５０の電荷がビット線ＢＬを介して充電／放電されることにより書き込み又はリフレッシュ／読み出しが行われる。

一方、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳのＬレベル信号がクロック信号発生器４９へ入力されるとき、クロック信号発生器４９は、外部ＲＡＳ信号ｅｘ．ＲＡＳのＨレベル信号をスイッチ回路３６へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号ｅｘ．ＲＡＳのＨレベル信号が入力されたとき、出力を電位Ｖ_bb2 （Ｖ_bb2 ＜０）からそれより低い電位Ｖ_bb1 に切り換え、メモリセルアレイ３３の全メモリセル３８を構成するＦＥＴ３７のバックゲートバイアス電位を電位Ｖ_bb2 （Ｖ_bb2 ＜０）からそれより低い電位Ｖ_bb1 に切り換える。このとき、全メモリセル３８を構成するＦＥＴ３７の閾値電位の絶対値は、電位Ｖ_bb2 がバックゲートに印加されているときより大きくなり、サブスレッショルドリークが減少する。従って、ＤＲＡＭ４２が活性状態にあり、周辺回路とビット線ＢＬとがアクティブ状態のときに、そのときの主たるリークであるサブスレッショルドリークを減少させることができるので、ディスターブリフレッシュの周期を長くして、頻度を下げることができる。

ＤＲＡＭ４２へ外部ＲＡＳ信号（外部行選択信号）の反転信号バーｅｘ．ＲＡＳのＨレベル信号が入力バッファ２６へ入力されるとき、ＤＲＡＭ４２は不活性となる。一方、外部ＲＡＳ信号の反転信号バーｅｘ．ＲＡＳのＨレベル信号がクロック信号発生器４９へ入力されるとき、クロック信号発生器４９は、外部ＲＡＳ信号ｅｘ．ＲＡＳのＬレベル信号をスイッチ回路３６へ出力する。スイッチ回路３６は、この外部ＲＡＳ信号ｅｘ．ＲＡＳのＬレベル信号が入力されたとき、出力を電位Ｖ_bb1 から電位Ｖ_bb2 へ切り換え、メモリセルアレイ３３の全メモリセル３８を構成するＦＥＴ３７のバックゲートバイアス電位を電位Ｖ_bb1 から電位Ｖ_bb2 へ切り換える。

このとき、全メモリセル３８を構成するＦＥＴ３７の閾値電位の絶対値は、電位Ｖ_bb2 より低い電位Ｖ_bb1 がバックゲートに印加されているときより小さくなり、接合リークが減少する。従って、ＤＲＡＭ４２が不活性状態にあり、周辺回路とビット線ＢＬとがスタンドバイ状態のときに、そのときの主たるリークである接合リークを減少させることができるので、ポーズリフレッシュの周期を長くして、頻度を下げることができる。

なお、メモリセル内でリフレッシュできるセルフリフレッシュ形メモリセルを使用したＤＲＡＭの場合も、セルフリフレッシュ時はポーズリフレッシュと同様の状態であるので、上述と同様に行うことにより、セルフリフレッシュの周期を長くすることができる。また、上述の第５〜８発明に係るＭＯＳ−ＤＲＡＭにおける電圧供給手段は、当該ＭＯＳ−ＤＲＡＭの内部に備えられた回路である必要は無く、当該ＭＯＳ−ＤＲＡＭの外部から与えられる電位を当該ＭＯＳ−ＤＲＡＭ内部へ中継する端子であってもよい。

実施例４．
図１１は、本発明に係る半導体回路を構成する論理回路の実施例を示す断面構造図であり、図４に相当するものである。図１２はこの平面図である。本実施例ではＳｉ基板上にＳＯＩ構造のｎＭＯＳ，ｐＭＯＳ−ＦＥＴが並設された場合を示す。Ｓｉ基板61上にＳｉＯ₂ 層62が形成されている。ｐＭＯＳ−ＦＥＴＱ21のソース・ドレイン領域にはｐ⁺ 層63, 64が形成されており、この間にはｎ^- チャネル層65が形成されている。ｐＭＯＳ−ＦＥＴＱ21，ｎＭＯＳ−ＦＥＴＱ22間はＳｉＯ₂ 層71が形成されており、ＬＯＣＯＳ法にて素子分離されている。ｎＭＯＳ−ＦＥＴＱ22のソース・ドレイン領域にはｎ⁺ 層66, 67が形成されており、この間にはｐ^- チャネル層68が形成されている。ｐＭＯＳ−ＦＥＴＱ21のソースへは電源電位Ｖ_ccが印加され、ｎＭＯＳ−ＦＥＴＱ22のソースへは接地電位Ｖ_ssが印加されるようになっている。

図１２に示す如くゲート電極69によってソース・ドレインから分離されたｎ^- チャネル層65は、図１，図３に示すものと同様のスイッチ回路11に接続されており、スイッチ回路11からボディバイアス電位Ｖbody-nが印加される。スイッチ回路11は、ボディバイアス電位Ｖbody-nを電源電位Ｖ_cc又は昇圧電位Ｖ_ppに切り替えることができる。またゲート電極70によってソース・ドレインから分離されたｐ^- チャネル層68は、図１，図２に示すものと同様のスイッチ回路10に接続されており、スイッチ回路10からボディバイアス電位Ｖbody-pが印加される。スイッチ回路10は、ボディバイアス電位Ｖbody-pを接地電位Ｖ_ss又は負電位Ｖ_bbに切り替えることができる。

さらにｎ^- チャネル層65上に形成されたｐＭＯＳ−ＦＥＴＱ21のゲート電極69及びｐ^- チャネル層68上に形成されたｎＭＯＳ−ＦＥＴＱ22のゲート電極70へは入力信号が与えられるようになっている。そしてｐＭＯＳ−ＦＥＴＱ21のドレイン及びｎＭＯＳ−ＦＥＴＱ22のドレインから出力信号が出力されるようになっている。

以上の如き構成の論理回路の動作について説明する。この論理回路が作動しないときは、クロック信号発生器１４から反転コントロールクロック信号バーφのＨレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssより低い電位Ｖ_bb（＜０）が、スイッチ回路１１からは電源電位Ｖ_ccより高い電位Ｖ_ppが出力され、各々ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバイアス電位Ｖbody-p, ボディバイアス電位Ｖbody-nとされている。このとき、ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21は、各々のチャネル層へ接地電位Ｖ_ss、電源電位Ｖ_ccが印加されているときよりも、絶対値の大きな閾値電位になっており、サブスレッショルド電流は小さくなっている。

逆に論理回路が作動するときには、クロック信号発生器１４から反転コントロールクロック信号バーφのＬレベル信号がスイッチ回路１０，１１へ入力されており、スイッチ回路１０からは接地電位Ｖ_ssが、スイッチ回路１１からは電源電位Ｖ_ccが出力され、各々ｎＭＯＳ−ＦＥＴＱ22、ｐＭＯＳ−ＦＥＴＱ21のボディバイアス電位Ｖbody-p, ボディバイアス電位Ｖbody-nとされている。このとき、ｎＭＯＳ−ＦＥＴＱ22及びｐＭＯＳ−ＦＥＴＱ21は、各々のチャネル層へ接地電位Ｖ_ssより低い電位Ｖ_bb及び電源電位Ｖ_ccより高い電位Ｖ_ppが印加されているときよりも、絶対値の小さな閾値電位になっており、サブスレッショルド電流は増加するが、スイッチング速度はより高速になる。

入力節点ＩＮからＨレベル（電源電位Ｖ_cc）の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴＱ21はオフ、ｎＭＯＳ−ＦＥＴＱ22はオンとなり、ｎＭＯＳ−ＦＥＴＱ22を介してＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が出力節点ＯＵＴから出力される。一方、入力節点ＩＮからＬレベル（接地電位Ｖ_ss＝０Ｖ）の論理信号が入力されるとき、ｐＭＯＳ−ＦＥＴＱ21はオン、ｎＭＯＳ−ＦＥＴＱ22はオフとなり、ｐＭＯＳ−ＦＥＴＱ21を介してＨレベル（電源電位Ｖ_cc）の論理信号が出力節点ＯＵＴから出力される。

以上のように本実施例においては、高速のスイッチング特性と小サブスレッショルド電流特性とが両立可能である。また図４に示す素子構成では、容量が比較的大きいバルク構造のウエルのバイアス電圧を変更するため、スイッチング時間が比較的長く、それに伴う充放電電流が比較的大きい。しかしながら図１１に示す素子構成では、ｎ^- チャネル層65及びｐ^- チャネル層68の容量は上述のウエルの容量より小さいのでスイッチング時間を短縮することができ、それに伴う充放電電流も比較的小さくすることができる。さらにボディ電圧の固定によりＳＯＩトランジスタのキンクが無くなり、耐圧性が向上する。

実施例５．
図１３は、本発明に係る半導体回路を構成する論理回路の他の実施例を示す断面構造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21，ｎＭＯＳ−ＦＥＴＱ22間の素子分離をＬＯＣＯＳ法にかえてフィールドシールド（ＦＳ）法にて行ってある。即ちｐＭＯＳ−ＦＥＴＱ21のｐ⁺ 層63, 64の両外側は、ポリシリコンからなるＦＳ層74, 74を形成して０Ｖを印加することにより、チャネルをＯＦＦしてｎ^- 層72, 73が形成されている。またｎＭＯＳ−ＦＥＴＱ22のｎ⁺ 層66, 67の両外側は、ＦＳ層74, 74を形成して負バイアスを印加することにより、チャネルをＯＦＦしてｐ^- 層75, 76が形成されている。ｎ^- 層73, ｐ^- 層75間にはｐ⁺層77が形成されている。

ｎ^- チャネル層65及びｎ^- 層72, 73へはスイッチ回路11からボディバイアス電位Ｖbody-nが印加されるようになっている。またｐ⁺ 層77, ｐ^- チャネル層68及びｐ^- 層75, 76へはスイッチ回路10からボディバイアス電位Ｖbody-pが印加されるようになっている。ｐＭＯＳ−ＦＥＴＱ21のＦＳ層74, 74には電源電位Ｖ_ccが印加され、ｎＭＯＳ−ＦＥＴＱ22のＦＳ層74, 74には接地電位Ｖ_ssが印加されるようになっている。その他の構成は図11に示すものと同様であり、同符号を付して説明を省略する。

本実施例においても上述の実施例と同様の効果が得られる。また本実施例では図１２に示す如きボディバイアス電位用のレイアウトを必要とせず、ＦＳ層74の下のｎ^- 層72, 73又はｐ^- 層75, 76にて電位固定を行うことができる。なおｎ^- 層73, ｐ^- 層75間にｎ⁺ 層を形成し、このｎ⁺ 層にボディバイアス電位Ｖbody-nが印加される構成としてもよい。

実施例６．
図１４は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、ＦＳ法及びＬＯＣＯＳ法にて素子分離を行ってある。即ち図１３に示すｐ⁺ 層77にかえてＳｉＯ₂ 層71を形成してある。そしてｎ^- チャネル層65及びｎ^- 層72, 73へはスイッチ回路11からボディバイアス電位Ｖbody-nが印加されるようになっている。またｐ^- チャネル層68及びｐ^- 層75, 76へはスイッチ回路10からボディバイアス電位Ｖbody-pが印加されるようになっている。その他の構成は図１３に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようにＦＳ法及びＬＯＣＯＳ法にて素子分離を行ってある場合にも適用することができ、前述の実施例と同様の効果が得られる。

実施例７．
図１５は、本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。本実施例では、ｐＭＯＳ−ＦＥＴＱ21にかえてｎＭＯＳ−ＦＥＴＱ22と同じ構成のｎＭＯＳ−ＦＥＴＱ23を形成し、ｎＭＯＳ−ＦＥＴが併置された場合を示している。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23間にはｎ⁺ 層78が形成してある。ｎＭＯＳ−ＦＥＴＱ22, Ｑ23のＦＳ層74, 74, 74, 74とｎＭＯＳ−ＦＥＴＱ22のｐ^- 層75, 76及びｐ^- チャネル層68とには接地電位Ｖ_ssが印加され、ｎ⁺ 層78には電源電位Ｖ_ccが印加されるようになっている。ｎＭＯＳ−ＦＥＴＱ23のｐ^- 層75, 76及びｐ^- チャネル層68にはスイッチ回路10が接続されている。その他の構成は図１３に示すものと同様であり、同符号を付して説明を省略する。本発明は、このようなｎＭＯＳ−ＦＥＴが併置された場合にも適用することができ、前述の実施例と同様の効果が得られる。

また、上述の各実施例においては、電源電位Ｖ_cc＜電位Ｖ_pp、電位Ｖ_bb＜接地電位Ｖ_ss、電位Ｖ_bb1 ＜電位Ｖ_bb2 として記述したが、各々相対的のものであり、電源電位Ｖ_cc＞電位Ｖ_pp、電位Ｖ_bb＞接地電位Ｖ_ss、電位Ｖ_bb1 ＞電位Ｖ_bb2としても、各々同様のことを記述することができる。

実施例８．
図１６は、本発明に係る半導体回路の実施例８を示す回路図である。図１６では、ウエルを形成したバルク構造のＦＥＴにより構成した３つのインバータＩ₁₁，Ｉ₁₂，Ｉ₁₃が直列に接続されている場合を示している。インバータＩ₁₁は、電源線Ｖ_cc（電源電位：Ｖ_cc），接地線Ｖ_ss（接地電位：Ｖ_ss）間にｐＭＯＳのＦＥＴＱ81と、ｎＭＯＳのＦＥＴＱ82とが直列に接続されている。同様にインバータＩ₁₂（Ｉ₁₃）は、電源線Ｖ_cc，接地線Ｖ_ss間にｐＭＯＳのＦＥＴＱ83（Ｑ85）と、ｎＭＯＳのＦＥＴＱ84（Ｑ86）とが直列に接続されている。

そしてｐＭＯＳのＦＥＴＱ81及びｎＭＯＳのＦＥＴＱ82のゲートが接続されており、この接続点を入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ81，ｎＭＯＳのＦＥＴＱ82のドレインが接続され、その接続点は、インバータＩ₁₂のｐＭＯＳのＦＥＴＱ83及びｎＭＯＳのＦＥＴＱ84のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ83及びｎＭＯＳのＦＥＴＱ84のドレインの接続点は、インバータＩ₁₃のｐＭＯＳのＦＥＴＱ85及びｎＭＯＳのＦＥＴＱ86のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ85及びｎＭＯＳのＦＥＴＱ86のドレインの接続点は出力節点ＯＵＴとなしてある。

ｐＭＯＳのＦＥＴＱ81，Ｑ85のバックゲートは、電源電位Ｖ_ccと電位Ｖ_ppとを切り換えるスイッチ回路11と接続されており、ＦＥＴＱ83のバックゲートはソースと同じ電源線Ｖ_ccに接続されている。ｎＭＯＳのＦＥＴＱ82，Ｑ86のバックゲートはソースと同じ接地線Ｖ_ssに接続されており、ＦＥＴＱ84のバックゲートは、接地電位Ｖ_ssと電位Ｖ_bbとを切り換えるスイッチ回路10と接続されている。

本実施例では、スタンバイ時、入力節点ＩＮへはＨレベルであるクロック信号が入力される。ｐＭＯＳのＦＥＴＱ81，Ｑ85のバックゲートへはスイッチ回路11から電位Ｖ_ppが印加され、ＦＥＴＱ83のバックゲートへは電源電位Ｖ_ccが印加される。またｎＭＯＳのＦＥＴＱ82，Ｑ86のバックゲートへは接地電位Ｖ_ssが印加され、ＦＥＴＱ84のバックゲートへはスイッチ回路10から電位Ｖ_bbが印加される。

一方アクティブ時には、入力節点ＩＮへはＬレベルであるクロック信号が入力される。ＦＥＴＱ81，Ｑ85のバックゲートへはスイッチ回路11から電源電位Ｖ_ccが印加され、ＦＥＴＱ83のバックゲートへはソース電位と同じ電源電位Ｖ_ccが印加される。またＦＥＴＱ82，Ｑ86のバックゲートへはソース電位と同じ接地電位Ｖ_ssが印加され、ＦＥＴＱ84のバックゲートへはスイッチ回路10から接地電位Ｖ_ssが印加される。

このようにバックゲートへ印加する電位を制御することにより、スタンバイ時はオフしているｐＭＯＳのＦＥＴＱ81，Ｑ85の閾値電圧が、アクティブ時の閾値電圧よりも大きくなり、またスタンバイ時はオフしているｎＭＯＳのＦＥＴＱ84の閾値電圧が、アクティブ時の閾値電圧よりも大きくなる。従ってスタンバイ時にオフしているＦＥＴにおいて流れるサブスレッショルド電流を低減することができる。低電圧回路に対しても閾値スケーリングを行ってインバータ列における高速動作を実現することができる。

実施例９．
図１７は、本発明に係る半導体回路の実施例９を示す回路図である。図１７では、ＳＯＩ構造のＦＥＴにより構成した４つのインバータＩ₁ ，Ｉ₂，Ｉ₃ ，Ｉ₄ が直列に接続されている場合を示している。インバータＩ₁ は、電源線Ｖ_cc（電源電位：Ｖ_cc），接地線Ｖ_ss（接地電位：Ｖ_ss）間にｐＭＯＳのＦＥＴＱ31と、ｎＭＯＳのＦＥＴＱ32とが直列に接続されている。同様にインバータＩ₂ （Ｉ₃ ，Ｉ₄ ）は、電源線Ｖ_cc，接地線Ｖ_ss間にｐＭＯＳのＦＥＴＱ33（Ｑ35，Ｑ37）と、ｎＭＯＳのＦＥＴＱ34（Ｑ36，Ｑ38）とが直列に接続されている。

そしてｐＭＯＳのＦＥＴＱ31及びｎＭＯＳのＦＥＴＱ32のゲートが接続されており、この接続点を入力節点ＩＮとしている。またｐＭＯＳのＦＥＴＱ31，ｎＭＯＳのＦＥＴＱ32のドレインが接続され、その接続点は、インバータＩ₂ のｐＭＯＳのＦＥＴＱ33及びｎＭＯＳのＦＥＴＱ34のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ33及びｎＭＯＳのＦＥＴＱ34のドレインの接続点は、インバータＩ₃ のｐＭＯＳのＦＥＴＱ35及びｎＭＯＳのＦＥＴＱ36のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ35及びｎＭＯＳのＦＥＴＱ36のドレインの接続点は、インバータＩ₄ のｐＭＯＳのＦＥＴＱ37及びｎＭＯＳのＦＥＴＱ38のゲートの接続点と接続されている。ｐＭＯＳのＦＥＴＱ37及びｎＭＯＳのＦＥＴＱ38のドレインの接続点は出力節点ＯＵＴとなしてある。

ｐＭＯＳのＦＥＴＱ31，Ｑ35のボディ（チャネル層，ＦＳ層下のチャネルオフ層を含む）はソースと同じ電源線Ｖ_ccに接続されており、ｎＭＯＳのＦＥＴＱ34，Ｑ38のボディはソースと同じ接地線Ｖ_ssに接続されている。またｐＭＯＳのＦＥＴＱ33，Ｑ37のボディは、電位Ｖ_pp1 又は電位Ｖ_pp2 （Ｖ_pp1 ＞Ｖ_pp2 ）を選択的に与えるスイッチ回路81と接続されており、ｎＭＯＳのＦＥＴＱ32，Ｑ36のボディは、電位Ｖ_bb1 又は電位Ｖ_bb2 （Ｖ_bb1 ＜Ｖ_bb2 ）を選択的に与えるスイッチ回路82と接続されている。

スイッチ回路81へは、電圧供給手段83によって電位Ｖ_pp1 が与えられ、電圧供給手段84によって電位Ｖ_pp2 が与えられ、さらにクロック信号発生回路85から反転クロック信号バーφが与えられるようになっている。またスイッチ回路82へは、電圧供給手段86によって電位Ｖ_bb1 が与えられ、電圧供給手段87によって電位Ｖ_bb2 が与えられ、さらにクロック信号発生回路85から反転クロック信号バーφが与えられるようになっている。以上、スイッチ回路81, 82, 電圧供給手段83,84,86,87 及びクロック信号発生回路85を含む回路を基板（ボディ）バイアス切換回路88とする。

スイッチ回路82は、図１０に示す外部ＲＡＳ信号ｅｘ．ＲＡＳをクロック信号発生回路85にて発生されるクロック信号（φまたはバーφ）としたものと同様である。そして切り換えスイッチ（３６ｂ）の出力側をｎＭＯＳのＦＥＴＱ34，Ｑ38のボディと接続しておく。なお電位Ｖ_bb1 又は電位Ｖ_bb2 のいずれかを接地電位Ｖ_ssとすることができ、電位Ｖ_bb2 を接地電位Ｖ_ssとすれば図２に示す構成と同様になる。このときＶ_bb1 ＜Ｖ_bb2 でなければならない。

またスイッチ回路81は、図３に示す電圧供給手段15を電圧供給手段83にかえて電位Ｖ_ppを電位Ｖ_pp1 とし、電源電位Ｖ_ccを電圧供給手段84から得られる電位Ｖ_pp2 すればよい。なおなお電位Ｖ_pp1 又は電位Ｖ_pp2 のいずれかを電源電位Ｖ_ccとすることができ、電位Ｖ_pp2 を電源電位Ｖ_ccとすれば図３に示す構成と同様になる。このときＶ_pp1 ＞Ｖ_pp2 でなければならない。

以上の如く構成された半導体回路の動作について説明する。スタンバイ時に入力節点ＩＮより入力される入力信号はＬレベルであり、スタンバイ時にオンしているＦＥＴＱ31, Ｑ34, Ｑ35, Ｑ38のボディバイアス電位はソース電位と同じである。またスタンバイ時にオフしているｎＭＯＳのＦＥＴＱ32, Ｑ36のボディバイアス電位は電位Ｖ_bb1 であり、ｐＭＯＳのＦＥＴＱ33, Ｑ37のボディバイアス電位は電位Ｖ_pp1 である。

アクティブ時には入力節点ＩＮより入力される入力信号はＨレベルとなり、ＦＥＴＱ32, Ｑ33, Ｑ36, Ｑ37がオンする。このときｎＭＯＳのＦＥＴＱ32, Ｑ36のボディには基板（ボディ）バイアス切換回路88にて電位Ｖ_bb2 が印加され、ｐＭＯＳのＦＥＴＱ33, Ｑ37のボディには基板（ボディ）バイアス切換回路88にて電位Ｖ_pp2 が印加される。またオフしているＦＥＴＱ31, Ｑ34, Ｑ35, Ｑ38のボディバイアス電位はソース電位と同じである。

実施例１と同様に、スタンバイ時にはｎＭＯＳのＦＥＴのボディバイアス電位はアクティブ時より低くし、ｐＭＯＳのＦＥＴのボディバイアス電位はアクティブ時より高くして閾値電圧を大きくしている。これによりサブスレショールド電流を低減することができる。またアクティブ時には閾値電圧を小さくしているのでインバータ列のスイッチング速度を上昇させることができる。

本実施例では、インバータを構成する全てのＦＥＴのボディバイアス電位を制御するのではなく、スタンバイ時にオフするＦＥＴＱ32, Ｑ33, Ｑ36, Ｑ37のみ基板（ボディ）バイアス切換回路88に接続してボディバイアス電位を制御している。従ってボディバイアス電位の切り換えに要する消費電流は、全てのＦＥＴのボディバイアス電位を制御する場合の半分である。またボディバイアス電位の切り換え速度も高い。

なおインバータ列を図４に示す如く、ウエルを形成したバルク構造にて作製すると、基板電位が４種類あるので４つのウエルが必要である。この場合はウエル間分離等の理由でレイアウト面積が大きくなったり、ウエルの寄生容量に対する充放電が大きいという問題がある。しかしながら図１１に示す如きＳＯＩ構造のＭＯＳＦＥＴでインバータ列を作製すると、このような問題は生じない。従って本実施例はＳＯＩ構造のＭＯＳＦＥＴで構成されたインバータ列に適用すると良好な効果が得られる。以上より、低閾値電圧であり且つスタンバイ電流（サブスレッショルド電流）が小さく、高速動作が可能な論理回路を実現することができる。

実施例１０．
図１８は、本発明に係る半導体回路の実施例１０を示す回路図である。本実施例では実施例９におけるｐＭＯＳのＦＥＴＱ31, Ｑ35（例えば閾値電圧：0.7V）にかえてこれらより閾値電圧が小さい（例えば 0.3〜0.4V）ｐＭＯＳのＦＥＴＱ41, Ｑ45を使用している。また実施例９におけるｎＭＯＳのＦＥＴＱ34, Ｑ38（例えば閾値電圧：0.7V）にかえてこれらより閾値電圧が小さい（例えば 0.3〜0.4V）ｎＭＯＳのＦＥＴＱ44, Ｑ48を使用している。その他の構成は図１７に示す構成と同様であり同符号を付して説明を省略する。なおバルク構造のＦＥＴを使用してもよい。

本実施例においては、アクティブ時にオンするＦＥＴＱ41, Ｑ44, Ｑ45, Ｑ48の閾値電圧が小さくなしてあることにより、スタンバイ時からアクティブ時への移行時において瞬時に電流が流れる。従って実施例９よりも高速なスイッチング動作が可能となる。

実施例１１.
図１９は、本発明に係る半導体回路の実施例１１を示す回路図である。本実施例では、ＭＴ−ＭＯＳ構造を使用した４つのインバータＩ₅ ，Ｉ₆ ，Ｉ₇ ，Ｉ₈ を示す。インバータＩ₅ のｐＭＯＳのＦＥＴＱ51, ｎＭＯＳのＦＥＴＱ52のゲートの接続点を入力節点ＩＮとしており、ｐＭＯＳのＦＥＴＱ51，ｎＭＯＳのＦＥＴＱ52のドレインの接続点は、インバータＩ₆ のｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のゲートの接続点と接続されている。同様にｐＭＯＳのＦＥＴＱ53及びｎＭＯＳのＦＥＴＱ54のドレインの接続点は、インバータＩ₇ のｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のゲートの接続点と接続されており、ｐＭＯＳのＦＥＴＱ55及びｎＭＯＳのＦＥＴＱ56のドレインの接続点は、インバータＩ₈ のｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のゲートの接続点と接続されている。ｐＭＯＳのＦＥＴＱ57及びｎＭＯＳのＦＥＴＱ58のドレインの接続点は出力節点ＯＵＴとなしてある。

ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースは副電源線Ｖ_cc1 に接続されており、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースは副接地線Ｖ_ss1に接続されている。副電源線Ｖ_cc1 は、反転クロック信号バーφがゲートに与えられ、電源電位Ｖ_ccがボディ（バックゲート）に与えられるｐＭＯＳのＦＥＴＱ59を介して電源線Ｖ_ccと接続されている。副接地線Ｖ_ss1 は、クロック信号φがゲートに与えられ、接地電位Ｖ_ssがボディ（バックゲート）に与えられるｎＭＯＳのＦＥＴＱ60を介して接地線Ｖ_ssと接続されている。ＦＥＴＱ59, Ｑ60の閾値電圧は、インバータＩ₅ ，Ｉ₆ ，Ｉ₇ ，Ｉ₈ を構成するＦＥＴＱ51, Ｑ52, Ｑ53, Ｑ54, Ｑ55, Ｑ56, Ｑ57, Ｑ58の閾値電圧より大きい。

ｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のボディ（バックゲート）は、基板（ボディ）バイアス切換回路88のスイッチ回路(81)に接続されており、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲート）は、基板（ボディ）バイアス切換回路88のスイッチ回路(82)に接続されている。

以上の如き構成の半導体回路では、スタンバイ時にはＦＥＴＱ59, 60をオフさせる。これにより副電源線Ｖ_cc1 には電源電位Ｖ_ccが与えられなくなり、副接地線Ｖ_ss1 には接地電位Ｖ_ssが与えられなくなる。さらにｐＭＯＳのＦＥＴＱ51,Ｑ53, Ｑ55, Ｑ57のボディ（バックゲート）には電位Ｖ_pp1 が印加され、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲート）には電位Ｖ_bb1 が印加される。

またアクティブ時にはＦＥＴＱ59, 60をオンさせる。これによりｐＭＯＳのＦＥＴＱ51, Ｑ53, Ｑ55, Ｑ57のソースには副電源線Ｖ_cc1 を介して電源電位Ｖ_ccが与えられ、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のソースには副接地線Ｖ_ss1 を介して接地電位Ｖ_ssが与えられる。さらにｐＭＯＳのＦＥＴＱ51, Ｑ53,Ｑ55, Ｑ57のボディ（バックゲート）には電位Ｖ_pp2 が印加され、ｎＭＯＳのＦＥＴＱ52, Ｑ54, Ｑ56, Ｑ58のボディ（バックゲート）には電位Ｖ_bb2 が印加される。

本発明ではインバータ列で電流が流れて副電源線Ｖ_cc1 の電位，副接地線Ｖ_ss1 の電位のへたりが生じても、スタンバイ時の閾値電圧を高くするようにＦＥＴのボディ（バックゲート）バイアス電位を制御するので、スイッチングに遅延が生じたり、論理が変わったりすることを防止することができる。

実施例１２.
図２０は、本発明に係る半導体回路の実施例１２を示す回路図である。本実施例では図１９に示すｐＭＯＳのＦＥＴＱ51, Ｑ55のボディ（バックゲート）を電源線Ｖ_ccに接続し、ｐＭＯＳのＦＥＴＱ53, Ｑ57のみのボディ（バックゲート）を基板（ボディ）バイアス切換回路88に接続している。また図１９に示すｎＭＯＳのＦＥＴＱ54, Ｑ58のボディ（バックゲート）を接地線Ｖ_ssに接続し、ｎＭＯＳのＦＥＴＱ52, Ｑ56のみのボディ（バックゲート）を基板（ボディ）バイアス切換回路88に接続している。その他の構成は図１９に示すものと同様であり、同符号を付して説明を省略する。

本実施例では、スタンバイ時にオフするＦＥＴＱ52, Ｑ53, Ｑ56, Ｑ57のみの基板バイアス電位を可変としている。これにより基板（ボディ）バイアス切換回路88によって基板バイアス電位を変更するＦＥＴの数が実施例１１の場合の半分となるので、基板バイアス電位の切換に要する消費電力を１／２に低減することができ、また高速にて切り換えることができる。

実施例１３.
図２１は、図２６に示すワードドライバに本発明を適用した場合を示す。ワードドライバＷＤは、昇圧電源に接続された電源線Ｖ_pp2 （電位：Ｖ_pp2 ），接地間にｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62が直列に接続されており、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のゲートにデコーダ信号Ｘが入力され、ｐＭＯＳのＦＥＴＱ61, ｎＭＯＳのＦＥＴＱ62のドレインの接続点にワード線ＷＬが接続されている。このような構成のワードドライバＷＤが縦方向にｎ個，横方向にｍ列並設されている（ＷＤ₁₁〜ＷＤ_mn）。そして各ワードドライバＷＤのｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）は、上述の実施例と同様のスイッチ回路81に接続されている。

このような構成の半導体回路においては、ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）バイアス電位を、スイッチ回路81によりスタンバイ時に電位Ｖ_pp1とする。そしてアクティブ時には電位Ｖ_pp2 （Ｖ_pp1 ＞Ｖ_pp2 ）とし、選択されたワードドライバＷＤ（例えばワードドライバＷＤ₁₁）にデコーダ信号Ｘ₁ が入力されることにより、ワード線ＷＬがアクティブ状態になる。本実施例においてもスタンバイ時に流れるスタンバイ電流（サブスレッショルド電流）が少ないＤＲＡＭを実現することができる。

実施例１４.
図２２は、階層構造のワードドライバを、本発明を利用して実現した場合を示す。図２１に示す縦方向に配置されたワードドライバＷＤを列単位にワードドライバ列Ｂ1,Ｂ2,…Ｂm とする。ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）は、ワードドライバ列Ｂ毎にスイッチ回路81と接続されている。各スイッチ回路81へは電圧供給手段83, 84から電位Ｖ_pp1 , Ｖ_pp2 が与えられる。またアクティブ時にＬレベルとなるクロック信号φとワードドライバ列Ｂを選択するための列選択信号Ｋとを入力とする NOR回路Ｎ1,Ｎ2,…Ｎm の出力信号が各スイッチ回路81へ与えられるようになしてある。その他の構成は図２１に示すものと同様であり、同符号を付して説明を省略する。

このような構成の半導体回路においては、スタンバイ時には、クロック信号φ及び列選択信号Ｋ1 ，Ｋ2 ，…Ｋm はＨレベルであり、ｐＭＯＳのＦＥＴＱ61のボディ（バックゲート）へ電位Ｖ_pp1 を印加する。これによりｐＭＯＳのＦＥＴＱ61の閾値電圧が高くなり、ほとんどサブスレッショルド電流は流れない。

そしてアクティブ時には、クロック信号がＬレベルとなり、選択されたワードドライバＷＤ（例えばワードドライバＷＤ₁₁）に接続されたスイッチ回路81へ与えられる列選択信号Ｋ1 がＬレベルとなる。その他の列選択信号Ｋ2 ，…Ｋm はＨレベルである。そしてｐＭＯＳのＦＥＴＱ61にデコーダ信号Ｘ₁ が入力されることによりワード線ＷＬが立ち上がる。アクティブ時には選択されたワードドライバＷＤのｐＭＯＳのＦＥＴＱ61の閾値電圧が小さくなるので、ワード線ＷＬは高速にて立ち上がる。

本実施例においては、選択されたワードドライバＷＤを含むワードドライバ列Ｂのみのソース電位を上昇させるだけでよいので、実施例１２よりもワード線ＷＬの立ち上がり時間を短縮することができる。

実施例１０〜１４は、バルク構造又はＳＯＩ構造のいずれに適用してもよい。但しバルク構造の場合は制御する電位をバックゲートバイアス電位とし、ＳＯＩ構造の場合はボディバイアス電位とする。

本発明に係る半導体回路を構成する論理回路の一例を示すコンプリメンタリＭＯＳインバータの回路図である。 図１に示したスイッチ回路の一例を示す回路図である。 図１に示したスイッチ回路の一例を示す回路図である。 図１に示したコンプリメンタリＭＯＳインバータのウエル構造を示す断面構造図である。 ＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図である。 ＭＯＳ−ＤＲＡＭの一例の構成を示すブロック図である。 図５、図６に示したＭＯＳ−ＤＲＡＭの内部各部における外部ＲＡＳ信号の伝達時間の内訳を示したタイミングチャートである。 ＭＯＳ−ＤＲＡＭ内におけるコントロールクロック信号と外部ＲＡＳ信号との関係を示したタイミングチャートである。 ＭＯＳ−ＤＲＡＭを構成するメモリセルの１実施例の構成を示すブロック図である。 図９に示したスイッチ回路の構成例を示す回路図である。 本発明に係る半導体回路を構成する論理回路の実施例を示す断面構造図である。 図１１に示す半導体回路の要部のレイアウトを示す図である。 本発明に係る半導体回路を構成する論理回路の他の実施例を示す断面構造図である。 本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。 本発明に係る半導体回路を構成する論理回路のさらに他の実施例を示す断面構造図である。 本発明に係る半導体回路を示す回路図である。 本発明に係る半導体回路の他の実施例を示す回路図である。 本発明に係る半導体回路を示す回路図である。 本発明に係る半導体回路を示す回路図である。 本発明に係る半導体回路を示す回路図である。 ワードドライバに本発明を適用した場合を示す回路図である。 階層構造のワードドライバを本発明を利用して実現した場合を示す回路図である。 従来の半導体回路に使用されるコンプリメンタリＭＯＳインバータを示す回路図である。 ＤＲＡＭに使用される従来のメモリセルの構造例を模式的に示した断面構造図である。 論理回路がインバータ列である場合にＭＴ−ＭＯＳを使用した従来のＣＭＯＳ回路を示す回路図である。 従来のワードドライバを示す回路図である。 従来の階層構成のワードドライバを示す回路図である。

符号の説明

１ コンプリメンタリＭＯＳインバータ
１０，１１，３６，４３Ｃ，４３Ｒ，４５Ｃ，４５Ｒ，８１，８２ スイッチ回路
１０ａ，１１ａ レベルシフト回路
１０ｂ，１１ｂ 切り換えスイッチ
１３，１５，４４Ｃ，４４Ｒ，４６Ｃ，４６Ｒ，４８ａ，４８ｂ，８３，８４，８６，
８７ 電圧供給手段
１４ クロック信号発生器
５７ メモリセル
４２ ＭＯＳ−ＤＲＡＭ
８５ クロック信号発生回路
８８ 基板バイアス切換回路
φ，φ₁ ，φ₂ コントロールクロック信号
Ｖ_cc 電源電位（通常のバックゲートバイアス電位）
Ｖ_ss 接地電位（通常のバックゲートバイアス電位）
Ｖ_pp，Ｖ_bb，Ｖ_bb1 ，Ｖ_bb2 電圧供給手段からの電位、ｅｘ．ＲＡＳ 外部行選択信号
Ｉ₁ ，Ｉ₂ ，Ｉ₃ ，Ｉ₄ ，Ｉ₅ ，Ｉ₆ ，Ｉ₇ ，Ｉ₈ ，Ｉ₁₁，Ｉ₁₂，Ｉ₁₃ インバータ、
ＷＤ ワードドライバ
Ｂ ワードドライバ列

Claims (3)

1. ＳＯＩ構造のＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がボディバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、
   該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、
   ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有しており、これらＭＯＳ−ＦＥＴ間は、チャネル層を部分的にチャネルオフして形成されたＦＳ分離層にて素子分離されており、前記ＦＳ分離層は前記スイッチング手段に接続されていることを特徴とする半導体回路。
2. ＳＯＩ構造のＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がボディバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、
   該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、
   ＳＯＩ構造のＭＯＳ−ＦＥＴを複数有しており、これらＭＯＳ−ＦＥＴ間は、分離酸化膜及びチャネル層を部分的にチャネルオフして形成されたＦＳ分離層にて素子分離されており、前記ＦＳ分離層は前記スイッチング手段に接続されていることを特徴とする半導体回路。
3. ＳＯＩ構造のＭＯＳ−ＦＥＴを有する半導体回路において、第１の電位又は第２の電位がボディバイアス電位として与えられるべきＭＯＳ−ＦＥＴと、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチング手段とを備え、
   該スイッチング手段は、第１の電位又は第２の電位へ変換するための信号を出力するレベルシフト回路と、該レベルシフト回路からの出力信号に従って、第１の電位又は第２の電位をボディバイアス電位として前記ＭＯＳ−ＦＥＴへ選択的に与えるスイッチ回路とを備え、
   ＳＯＩ構造の一導電型ＭＯＳ−ＦＥＴを複数有しており、これら一導電型ＭＯＳ−ＦＥＴ間は、チャネル層を部分的にチャネルオフして形成されたＦＳ分離層にて素子分離されており、１つの一導電型ＭＯＳ−ＦＥＴの両側のＦＳ分離層は前記スイッチング手段に接続されており、他の一導電型ＭＯＳ−ＦＥＴの両側のＦＳ分離層は所定電位に接続されており、ＦＳ分離層間の分離層は他の所定電位が印加されていることを特徴とする半導体回路。

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