JPH08235858A - 低電力及び低スレッショルドのｃｍｏｓパストランジスタを使用し、漏れ電流を低減させた記憶セル - Google Patents
低電力及び低スレッショルドのｃｍｏｓパストランジスタを使用し、漏れ電流を低減させた記憶セルInfo
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Abstract
(57)【要約】
【課題】 低電源電圧で作動するパストランジス
タ、及び最大動作周波数の低下を最小にするとともに漏
れ電流を抑制する低スレッショルド電圧のうち少なくと
もいずれか一方を有する記憶セルを提供すること。 【解決手段】 記憶セル１０は、第１ビット線ＢＬ、記
憶回路、及びパストランジスタ１２を備える。記憶回路
は、論理値を示す論理状態を保持するための第１記憶ノ
ード１４を備えている、パストランジスタ１２は第１ビ
ット線ＷＬ及び第１ノード１４の間に伝送経路を確立す
るため両者に接続されている。第１トランジスタ１２
は、記憶セル１０がアクセスされていないときに、第１
トランジスタ１２を実質的に非接触状態に変更するバイ
アス電圧を受ける。逆バイアスがかけられたトランジス
タでは、パストランジスタを通過する漏れ電流が実質的
に低減する。
タ、及び最大動作周波数の低下を最小にするとともに漏
れ電流を抑制する低スレッショルド電圧のうち少なくと
もいずれか一方を有する記憶セルを提供すること。 【解決手段】 記憶セル１０は、第１ビット線ＢＬ、記
憶回路、及びパストランジスタ１２を備える。記憶回路
は、論理値を示す論理状態を保持するための第１記憶ノ
ード１４を備えている、パストランジスタ１２は第１ビ
ット線ＷＬ及び第１ノード１４の間に伝送経路を確立す
るため両者に接続されている。第１トランジスタ１２
は、記憶セル１０がアクセスされていないときに、第１
トランジスタ１２を実質的に非接触状態に変更するバイ
アス電圧を受ける。逆バイアスがかけられたトランジス
タでは、パストランジスタを通過する漏れ電流が実質的
に低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリアレイにお
ける記憶セルに関し、さらに詳細には、低電圧で作動す
る記憶セルに関する。
ける記憶セルに関し、さらに詳細には、低電圧で作動す
る記憶セルに関する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）、及びスタティックランダムアクセスメモ
リ（ＳＲＡＭ）は、一般的に、複数の行及び列を有する
アレイ中において組織化された多くの記憶セルを備えて
いる。ＤＲＡＭ及びＳＲＡＭの双方において、ワード線
はアレイ中の各行と関連付けられている。ＤＲＡＭで
は、一つのビット線がアレイ中の各列と関連付けられて
いる。ＳＲＡＭでは、差動ビット線がアレイ中の各列と
関連付けられている。ＤＲＡＭ及びＳＲＡＭ双方におい
て、特定のセル、あるいは、セルの特定の行に対する読
み出し、あるいは、書き込みは、デコーダ、センスアン
プ、マルチプレクサ回路、書込装置等を用いて周知の方
法によって実行される。したがって、ここでは、その詳
細についての説明は行わない。
（ＤＲＡＭ）、及びスタティックランダムアクセスメモ
リ（ＳＲＡＭ）は、一般的に、複数の行及び列を有する
アレイ中において組織化された多くの記憶セルを備えて
いる。ＤＲＡＭ及びＳＲＡＭの双方において、ワード線
はアレイ中の各行と関連付けられている。ＤＲＡＭで
は、一つのビット線がアレイ中の各列と関連付けられて
いる。ＳＲＡＭでは、差動ビット線がアレイ中の各列と
関連付けられている。ＤＲＡＭ及びＳＲＡＭ双方におい
て、特定のセル、あるいは、セルの特定の行に対する読
み出し、あるいは、書き込みは、デコーダ、センスアン
プ、マルチプレクサ回路、書込装置等を用いて周知の方
法によって実行される。したがって、ここでは、その詳
細についての説明は行わない。
【０００３】ＤＲＡＭ記憶セルは、パストランジスタ
と、蓄電板及び接地板を有する記憶容量を備えている。
セルにおけるパストランジスタのゲートは、セルを挟む
行と関連付けられたワード線と接続されている。パスト
ランジスタのソースは、容量の蓄電板と接続され、ドレ
インは、セルを挟む列と関連付けられたビット線と接続
されている。セルがアクセスされていないときには（ス
タンバイモード）、セルと関連付けられたワード線は、
一般的にＶＳＳ（たとえば、０ボルト）に保持されてい
る。セルにアクセスするときには、ワード線はＶＤＤ
（たとえば、３．３あるいは５ボルト）に昇圧され、パ
ストランジスタをＯＮさせる。パストランジスタは、そ
のゲート電位（すなわち、ワード線）がスレッショルド
電圧ＶTH（たとえば、０．７ボルト）を超えるとＯＮす
る。書込動作の間、ビット線上に存在するデータは、パ
ストランジスタを通過させられ、容量の蓄電板に蓄電さ
れる。これに対して、読出動作の間、蓄電板に蓄電され
た電荷は、ビット線上に「ダンプ」され、その値を決定
するために検出される。
と、蓄電板及び接地板を有する記憶容量を備えている。
セルにおけるパストランジスタのゲートは、セルを挟む
行と関連付けられたワード線と接続されている。パスト
ランジスタのソースは、容量の蓄電板と接続され、ドレ
インは、セルを挟む列と関連付けられたビット線と接続
されている。セルがアクセスされていないときには（ス
タンバイモード）、セルと関連付けられたワード線は、
一般的にＶＳＳ（たとえば、０ボルト）に保持されてい
る。セルにアクセスするときには、ワード線はＶＤＤ
（たとえば、３．３あるいは５ボルト）に昇圧され、パ
ストランジスタをＯＮさせる。パストランジスタは、そ
のゲート電位（すなわち、ワード線）がスレッショルド
電圧ＶTH（たとえば、０．７ボルト）を超えるとＯＮす
る。書込動作の間、ビット線上に存在するデータは、パ
ストランジスタを通過させられ、容量の蓄電板に蓄電さ
れる。これに対して、読出動作の間、蓄電板に蓄電され
た電荷は、ビット線上に「ダンプ」され、その値を決定
するために検出される。
【０００４】ＳＲＡＭ記憶セルは、一般的に、互いに他
方の入力端子に接続された出力端子を有する２つのパス
トランジスタ及び２つのインバータを備えている。パス
トランジスタのゲートは、セルを挟む行と関連付けられ
たワード線と接続されている。第１パストランジスタの
ソースは、第１インバータの出力端子及び第２インバー
タの入力端子と接続されている。第２パストランジスタ
のソースは、第２インバータの出力端子及び第１インバ
ータの入力端子と接続されている。第１パストランジス
タのドレインは、セルを挟む列と関連付けられた第１ビ
ット線と接続され、第２パストランジスタのドレイン
は、列と関連付けられた第２ビット線、あるいは、「ビ
ット線バー」と接続されている。ＳＲＡＭ記憶セルの動
作は、ＳＲＡＭが一方のインバータの出力端子に電荷を
蓄電し、他方のインバータの出力端子に相補電荷を蓄電
する点を除いてＤＲＡＭの動作と似ている。書込動作の
間、ビット線上に存在するデータは、第２パストランジ
スタを通過させられ、第２インバータの出力端子に蓄電
される。そして、ビット線バー上に存在するデータは、
第２パストランジスタを通過させられ、第１インバータ
の出力端子に蓄電される。読出動作の間、各インバータ
の出力端子に蓄電された論理レベルは、それぞれのビッ
ト線において結合され、検出される。容量でなく、イン
バータが蓄電された電荷の保持に用いられているので、
ＳＲＡＭは、ＤＲＡＭのように電気的リフレッシュを実
行することなく記憶されたデータを長期間保持すること
ができる。
方の入力端子に接続された出力端子を有する２つのパス
トランジスタ及び２つのインバータを備えている。パス
トランジスタのゲートは、セルを挟む行と関連付けられ
たワード線と接続されている。第１パストランジスタの
ソースは、第１インバータの出力端子及び第２インバー
タの入力端子と接続されている。第２パストランジスタ
のソースは、第２インバータの出力端子及び第１インバ
ータの入力端子と接続されている。第１パストランジス
タのドレインは、セルを挟む列と関連付けられた第１ビ
ット線と接続され、第２パストランジスタのドレイン
は、列と関連付けられた第２ビット線、あるいは、「ビ
ット線バー」と接続されている。ＳＲＡＭ記憶セルの動
作は、ＳＲＡＭが一方のインバータの出力端子に電荷を
蓄電し、他方のインバータの出力端子に相補電荷を蓄電
する点を除いてＤＲＡＭの動作と似ている。書込動作の
間、ビット線上に存在するデータは、第２パストランジ
スタを通過させられ、第２インバータの出力端子に蓄電
される。そして、ビット線バー上に存在するデータは、
第２パストランジスタを通過させられ、第１インバータ
の出力端子に蓄電される。読出動作の間、各インバータ
の出力端子に蓄電された論理レベルは、それぞれのビッ
ト線において結合され、検出される。容量でなく、イン
バータが蓄電された電荷の保持に用いられているので、
ＳＲＡＭは、ＤＲＡＭのように電気的リフレッシュを実
行することなく記憶されたデータを長期間保持すること
ができる。
【０００５】従来例におけるＤＲＡＭ記憶セル及びＳＲ
ＡＭ記憶セルでは、負基板バイアス電位Ｖｓｂをパスト
ランジスタに印加することが一般的である。負基板バイ
アス電位Ｖｓｂは、パストランジスタを確実にＯＦＦ状
態に保持し、その結果、パストランジスタを通過する漏
れによる基板容量上の電荷の損失を低減する。負基板バ
イアス電位Ｖｓｂは、パストランジスタのスレッショル
ド電位ＶTHを変更する効果を有し、その結果、デバイス
を通過する漏れ電流を減らす。負基板バイアス電位Ｖｓ
ｂを印加することの欠点は、パストランジスタのスイッ
チング速度（周波数）に不利益な影響を与えることであ
る。結果として、アレイにおけるセルにアクセスするた
めに要求される平均時間は増加する。
ＡＭ記憶セルでは、負基板バイアス電位Ｖｓｂをパスト
ランジスタに印加することが一般的である。負基板バイ
アス電位Ｖｓｂは、パストランジスタを確実にＯＦＦ状
態に保持し、その結果、パストランジスタを通過する漏
れによる基板容量上の電荷の損失を低減する。負基板バ
イアス電位Ｖｓｂは、パストランジスタのスレッショル
ド電位ＶTHを変更する効果を有し、その結果、デバイス
を通過する漏れ電流を減らす。負基板バイアス電位Ｖｓ
ｂを印加することの欠点は、パストランジスタのスイッ
チング速度（周波数）に不利益な影響を与えることであ
る。結果として、アレイにおけるセルにアクセスするた
めに要求される平均時間は増加する。
【０００６】近年、相補型金属酸化被膜半導体電界効果
トランジスタ（ＣＭＯＳ）ロジックが、デジタルシステ
ムにおいて徐々に用いられるようになってきた。ＭＯＳ
ＦＥＴ技術が進歩した結果、単一のＭＯＳＦＥＴは、確
実に小型化されてきており、すなわち、寸法が小さくな
り、特にチャネル長が短くなった。このことは、１つの
集積回路（ＩＣ）の中に、より多くのＭＯＳＦＥＴが集
積されることを許容するとともに、必要電源電圧（ＶＤ
Ｄ）を低くすることを許容する。前者の利点は、縮小さ
れた寸法、増加された動作周波数であり、一方、後者の
利点は、抑制された電力消費にある。しかしながら、今
日の低電源電圧下でのＭＯＳＦＥＴの使用は、最大動作
周波数を減らすＭＯＳＦＥＴ電流の低減という好ましく
ない効果をもたらす。その結果、回路性能の低下を最小
化するために、ＭＯＳＦＥＴ電流の低下が最小となるよ
うＭＯＳＦＥＴスレッショルド電圧ＶTHが減らされる。
（電源電圧、スレッショルド電圧、及びＭＯＳＦＥＴの
動作性能間における関係の詳細な議論は、共に譲渡され
同時係属中の名称：低電圧、高性能ジャンクショントラ
ンジスタ、出願番号０８／２９２，５１３、１９９４年
８月１８日出願、の米国特許出願に見いだすことができ
る。したがって、その詳細については、上記出願を参照
されたい。）。
トランジスタ（ＣＭＯＳ）ロジックが、デジタルシステ
ムにおいて徐々に用いられるようになってきた。ＭＯＳ
ＦＥＴ技術が進歩した結果、単一のＭＯＳＦＥＴは、確
実に小型化されてきており、すなわち、寸法が小さくな
り、特にチャネル長が短くなった。このことは、１つの
集積回路（ＩＣ）の中に、より多くのＭＯＳＦＥＴが集
積されることを許容するとともに、必要電源電圧（ＶＤ
Ｄ）を低くすることを許容する。前者の利点は、縮小さ
れた寸法、増加された動作周波数であり、一方、後者の
利点は、抑制された電力消費にある。しかしながら、今
日の低電源電圧下でのＭＯＳＦＥＴの使用は、最大動作
周波数を減らすＭＯＳＦＥＴ電流の低減という好ましく
ない効果をもたらす。その結果、回路性能の低下を最小
化するために、ＭＯＳＦＥＴ電流の低下が最小となるよ
うＭＯＳＦＥＴスレッショルド電圧ＶTHが減らされる。
（電源電圧、スレッショルド電圧、及びＭＯＳＦＥＴの
動作性能間における関係の詳細な議論は、共に譲渡され
同時係属中の名称：低電圧、高性能ジャンクショントラ
ンジスタ、出願番号０８／２９２，５１３、１９９４年
８月１８日出願、の米国特許出願に見いだすことができ
る。したがって、その詳細については、上記出願を参照
されたい。）。
【０００７】
【発明が解決しようとする課題】しかしながら、この結
果は、ＭＯＳＦＥＴ漏れ電流の増加、すなわち、装置を
停止させた時に、ＭＯＳＦＥＴ電流が流れるという好ま
しくない結果をもたらす。したがって、装置内のパスト
ランジスタがリークする性質を有しているので、低電力
を使用するＤＲＡＭ及びＳＲＡＭ装置、及び／または、
スレッショルドＭＯＳ装置の集積には問題がある。ＤＲ
ＡＭ及びＳＲＡＭのパストランジスタにおける漏れ電流
は、セルの衰えをもたらし得る。特に、パストランジス
タを通過する漏れは、ビット線上に蓄積し、センスアン
プによる検出を妨げる。
果は、ＭＯＳＦＥＴ漏れ電流の増加、すなわち、装置を
停止させた時に、ＭＯＳＦＥＴ電流が流れるという好ま
しくない結果をもたらす。したがって、装置内のパスト
ランジスタがリークする性質を有しているので、低電力
を使用するＤＲＡＭ及びＳＲＡＭ装置、及び／または、
スレッショルドＭＯＳ装置の集積には問題がある。ＤＲ
ＡＭ及びＳＲＡＭのパストランジスタにおける漏れ電流
は、セルの衰えをもたらし得る。特に、パストランジス
タを通過する漏れは、ビット線上に蓄積し、センスアン
プによる検出を妨げる。
【０００８】本発明は、上記した従来技術の問題点を解
決するためになされたものであり、低電源電圧で作動す
るパストランジスタを有する記憶セルを提供することを
目的とする。また、最大動作周波数の低下を最小にする
とともに漏れ電流を抑制する低スレッショルド電圧を有
する記憶セルを提供することを目的とする。
決するためになされたものであり、低電源電圧で作動す
るパストランジスタを有する記憶セルを提供することを
目的とする。また、最大動作周波数の低下を最小にする
とともに漏れ電流を抑制する低スレッショルド電圧を有
する記憶セルを提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明に係る低電力及び低スレッショルドのＣＭＯＳ
パストランジスタを使用し、漏れ電流を低減させた記憶
セルは、記憶セルがアクセスされていないときには、ト
ランジスタを確実にＯＦＦ状態に保持するため、パスト
ランジスタに対して逆バイアスがかけられる。このよう
なバイアスは、記憶セルが低電源電圧、及びスレッショ
ルド電圧の少なくともいずれか一方にて作動させられて
いる際に、パストランジスタにおける電流漏れを実質的
に減少させる。
に本発明に係る低電力及び低スレッショルドのＣＭＯＳ
パストランジスタを使用し、漏れ電流を低減させた記憶
セルは、記憶セルがアクセスされていないときには、ト
ランジスタを確実にＯＦＦ状態に保持するため、パスト
ランジスタに対して逆バイアスがかけられる。このよう
なバイアスは、記憶セルが低電源電圧、及びスレッショ
ルド電圧の少なくともいずれか一方にて作動させられて
いる際に、パストランジスタにおける電流漏れを実質的
に減少させる。
【００１０】また、記憶セルがアクセスされていないと
きには、逆バイアス電圧がパストランジスタのゲートに
印加される。逆バイアス電圧は、装置のゲートに接続さ
れたワード線を介してパストランジスタに印加される。
ワード線駆動回路は、記憶セルがアクセスされていると
きには、ワード線をパストランジスタがオンする電圧に
駆動し、記憶セルがアクセスされていないときには、ワ
ード線を逆バイアス電圧に駆動する。
きには、逆バイアス電圧がパストランジスタのゲートに
印加される。逆バイアス電圧は、装置のゲートに接続さ
れたワード線を介してパストランジスタに印加される。
ワード線駆動回路は、記憶セルがアクセスされていると
きには、ワード線をパストランジスタがオンする電圧に
駆動し、記憶セルがアクセスされていないときには、ワ
ード線を逆バイアス電圧に駆動する。
【００１１】
【発明の実施の形態】以下本発明に係るを具体化した発
明の実施の形態について図面を参照して説明する。な
お、以下の説明中、特に明示しない限り、全ｐチャネル
ＭＯＳＦＥＴ（Ｐ−ＭＯＳＦＥＴ）及びｎチャネルＭＯ
ＳＦＥＴ（Ｎ−ＭＯＳＦＥＴ）基板、あるいは、容量
は、対応するＭＯＳＦＥＴ電源電圧、（すなわち、一般
的には、それぞれ電力供給ノードＶＤＤ、ＶＳＳ）に接
続されている。
明の実施の形態について図面を参照して説明する。な
お、以下の説明中、特に明示しない限り、全ｐチャネル
ＭＯＳＦＥＴ（Ｐ−ＭＯＳＦＥＴ）及びｎチャネルＭＯ
ＳＦＥＴ（Ｎ−ＭＯＳＦＥＴ）基板、あるいは、容量
は、対応するＭＯＳＦＥＴ電源電圧、（すなわち、一般
的には、それぞれ電力供給ノードＶＤＤ、ＶＳＳ）に接
続されている。
【００１２】上述したように、低電源電圧により生じる
回路性能の低下を補うためにパスＭＯＳＦＥＴのスレッ
ショルド電圧ＶTHを減少させることは、パストランジス
タを通過する漏れ電流の増加という好ましくない結果を
もたらす。特に、スレッショルド電流ＶTHが低下させら
れると、パストランジスタはより遮断され難くなるの
で、漏れ電流が増加させられる。たとえば、０．７ボル
トのスレッショルド電圧ＴＨを有するＮ−ＭＯＳＦＥＴ
パストランジスタは、３．３ボルトの電源電圧ＶＤＤ、
及び０．０ボルトの電源電圧ＶＳＳで作動し得る。
回路性能の低下を補うためにパスＭＯＳＦＥＴのスレッ
ショルド電圧ＶTHを減少させることは、パストランジス
タを通過する漏れ電流の増加という好ましくない結果を
もたらす。特に、スレッショルド電流ＶTHが低下させら
れると、パストランジスタはより遮断され難くなるの
で、漏れ電流が増加させられる。たとえば、０．７ボル
トのスレッショルド電圧ＴＨを有するＮ−ＭＯＳＦＥＴ
パストランジスタは、３．３ボルトの電源電圧ＶＤＤ、
及び０．０ボルトの電源電圧ＶＳＳで作動し得る。
【００１３】パストランジスタのソースが電源電圧ＶＳ
Ｓに接続されていた場合には、ゲートが電圧レベルＶＳ
Ｓに引き下げられると、ゲート−ソース間電圧ＶGSは
０．０ボルトに等しくなり、スレッショルド電圧ＶTHよ
りもかなり低くなるので、パストランジスタは確実に遮
断され、漏れ電流は最小化される。他方、消費電力を減
少させるために電源電圧ＶＤＤが低下させられた場合に
は、電源電圧ＶＳＳは０．０ボルトに維持され得る。
Ｓに接続されていた場合には、ゲートが電圧レベルＶＳ
Ｓに引き下げられると、ゲート−ソース間電圧ＶGSは
０．０ボルトに等しくなり、スレッショルド電圧ＶTHよ
りもかなり低くなるので、パストランジスタは確実に遮
断され、漏れ電流は最小化される。他方、消費電力を減
少させるために電源電圧ＶＤＤが低下させられた場合に
は、電源電圧ＶＳＳは０．０ボルトに維持され得る。
【００１４】電源電圧ＶＤＤは、たとえば、２．８、
２．５、さらには、１．０ボルトといういかなる値にま
で低下させられ得る。さらにまた、低減されたＭＯＳＦ
ＥＴ電流を保証するために、パストランジスタのスレッ
ショルド電圧ＶTHもまた低減させられるであろう。たと
えば、スレッショルド電圧ＶTHは、０．０、あるいは、
−０．３ボルトといった値にまで低減させられ得る。パ
ストランジスタのゲートが電圧レベルＶＳＳに引き下げ
られたときには、０．０ボルトに等しいゲート−ソース
間電圧ＶGSは、ＶTH＝０．０ボルトであればスレッショ
ルド電圧ＶTHと等しくなり、あるいは、ＶTH＝−０．３
ボルトであればスレッショルド電圧ＶTH以上となる。
２．５、さらには、１．０ボルトといういかなる値にま
で低下させられ得る。さらにまた、低減されたＭＯＳＦ
ＥＴ電流を保証するために、パストランジスタのスレッ
ショルド電圧ＶTHもまた低減させられるであろう。たと
えば、スレッショルド電圧ＶTHは、０．０、あるいは、
−０．３ボルトといった値にまで低減させられ得る。パ
ストランジスタのゲートが電圧レベルＶＳＳに引き下げ
られたときには、０．０ボルトに等しいゲート−ソース
間電圧ＶGSは、ＶTH＝０．０ボルトであればスレッショ
ルド電圧ＶTHと等しくなり、あるいは、ＶTH＝−０．３
ボルトであればスレッショルド電圧ＶTH以上となる。
【００１５】このシナリオでは、パストランジスタは、
完全に遮断されないか、全く遮断されないかのいずれか
であり、小さな漏れ電流が伝送させられる。本発明によ
れば、上記例の第２のシナリオにおいてＮ−ＭＯＳＦＥ
Ｔの漏れ電流を実質的に減少させる一つの手段は、パス
トランジスタのゲートを電源電圧ＶＳＳ以下で駆動させ
ることである。たとえば、パストランジスタのソース
は、電源電圧ＶＳＳに接続されたままであるが、ゲート
はＶＳＳ１＝ＶＳＳ−Δの論理レベルローを有する信号
によって駆動され得る。仮にΔ＝０．２ボルトであり、
ゲートが引き下げられた場合には、ゲート電圧ＶG は、
−０．２ボルトとなり得るが、ソース電圧ＶS は０．０
ボルトのままであり得る。
完全に遮断されないか、全く遮断されないかのいずれか
であり、小さな漏れ電流が伝送させられる。本発明によ
れば、上記例の第２のシナリオにおいてＮ−ＭＯＳＦＥ
Ｔの漏れ電流を実質的に減少させる一つの手段は、パス
トランジスタのゲートを電源電圧ＶＳＳ以下で駆動させ
ることである。たとえば、パストランジスタのソース
は、電源電圧ＶＳＳに接続されたままであるが、ゲート
はＶＳＳ１＝ＶＳＳ−Δの論理レベルローを有する信号
によって駆動され得る。仮にΔ＝０．２ボルトであり、
ゲートが引き下げられた場合には、ゲート電圧ＶG は、
−０．２ボルトとなり得るが、ソース電圧ＶS は０．０
ボルトのままであり得る。
【００１６】したがって、ゲート−ソース間電圧ＶGS＝
ＶG −ＶS は、−０．２ボルトになるであろう。もし、
スレッショルド電圧ＴＨが０．０ボルトに等しい場合に
は、ゲート−ソース間電圧ＶGSは、スレッショルド電圧
ＶTH以下なので、パストランジスタは余裕をもって確実
に遮断させられるであろう。その結果、パストランジス
タは、ゲート−ソース間電圧ＶGSが０．０ボルトに等し
い場合よりも、より確実に遮断させられる。この結果、
漏れ電流は、実質的に減少させられる。
ＶG −ＶS は、−０．２ボルトになるであろう。もし、
スレッショルド電圧ＴＨが０．０ボルトに等しい場合に
は、ゲート−ソース間電圧ＶGSは、スレッショルド電圧
ＶTH以下なので、パストランジスタは余裕をもって確実
に遮断させられるであろう。その結果、パストランジス
タは、ゲート−ソース間電圧ＶGSが０．０ボルトに等し
い場合よりも、より確実に遮断させられる。この結果、
漏れ電流は、実質的に減少させられる。
【００１７】図１を参照すると、本発明に係るＤＲＡＭ
記憶セル１０は、ビット線ＢＬと接続されたドレイン、
記憶ノード１４と接続されたソースを有するパスＮ−Ｍ
ＯＳＦＥＴ１２を備えている。パスＮ−ＭＯＳＦＥＴ１
２のゲートは、ワード線ＷＬと接続されている。蓄電板
と接地板を有する記憶容量Ｃは、記憶ノード１４と電源
電圧ＶＳＳとの間に接続されている。より詳しくは、蓄
電板は記憶ノード１４に接続され、接地板は電源電圧Ｖ
ＳＳに接続されている。パストランジスタ１２は、前述
した米国特許出願０８／２９２、５１３号、あるいは、
共に譲渡され、非対称低電力ＭＯＳ装置という発明の名
称で１９９４年１２月１６日に出願された同時係属中の
米国特許出願０８／３５７、４３６号に記載されている
ようないかなる低電源、及び／または、低スレッショル
ドのトランジスタであってもよい。なお、その詳細につ
いては、上記出願を参照されたい。これらの開示は、参
照することにより具体的となろう。
記憶セル１０は、ビット線ＢＬと接続されたドレイン、
記憶ノード１４と接続されたソースを有するパスＮ−Ｍ
ＯＳＦＥＴ１２を備えている。パスＮ−ＭＯＳＦＥＴ１
２のゲートは、ワード線ＷＬと接続されている。蓄電板
と接地板を有する記憶容量Ｃは、記憶ノード１４と電源
電圧ＶＳＳとの間に接続されている。より詳しくは、蓄
電板は記憶ノード１４に接続され、接地板は電源電圧Ｖ
ＳＳに接続されている。パストランジスタ１２は、前述
した米国特許出願０８／２９２、５１３号、あるいは、
共に譲渡され、非対称低電力ＭＯＳ装置という発明の名
称で１９９４年１２月１６日に出願された同時係属中の
米国特許出願０８／３５７、４３６号に記載されている
ようないかなる低電源、及び／または、低スレッショル
ドのトランジスタであってもよい。なお、その詳細につ
いては、上記出願を参照されたい。これらの開示は、参
照することにより具体的となろう。
【００１８】一発明の実施の形態によれば、パスＮ−Ｍ
ＯＳＦＥＴ１２は、１ミクロンのチャネル幅、０．６ミ
クロンのチャネル長を有しており、記憶容量Ｃは、１０
ｆＦの値を有している。これらの寸法は、単に例示とし
て用いられただけであり、その寸法を要求したり、いく
つかの特定の半導体製造技術に限定されることを意図す
るものでない。また、半導体製造技術がさらに進化した
場合には、要求に合わせて、それらの寸法は縮小等の変
更がなされ得る（たとえば、本発明で具体化されている
回路要素の組み立ては、多くのよく知られた半導体製造
法、あるいは、前述した米国特許出願に述べられた方法
にしたがって行われ得ることが理解されるべきであ
る。）。
ＯＳＦＥＴ１２は、１ミクロンのチャネル幅、０．６ミ
クロンのチャネル長を有しており、記憶容量Ｃは、１０
ｆＦの値を有している。これらの寸法は、単に例示とし
て用いられただけであり、その寸法を要求したり、いく
つかの特定の半導体製造技術に限定されることを意図す
るものでない。また、半導体製造技術がさらに進化した
場合には、要求に合わせて、それらの寸法は縮小等の変
更がなされ得る（たとえば、本発明で具体化されている
回路要素の組み立ては、多くのよく知られた半導体製造
法、あるいは、前述した米国特許出願に述べられた方法
にしたがって行われ得ることが理解されるべきであ
る。）。
【００１９】本発明によれば、ワード線駆動回路１６
は、ＤＲＡＭ１０のワード線ＷＬを駆動するために用い
られる。ワード線駆動回路１６は、供給電源ＶＤＤ、及
びＶＳＳ−Δと等しい値を有する供給電力ＶＳＳ１と接
続されている。ワード線駆動回路１６の目的は、デコー
ダ回路（図示しない）からの論理信号ＷＬＯＲＢの入力
を受け、アクセスされるべきＤＲＡＭ記憶セル１０を示
すことである。アクセス時には、ワード線駆動回路１６
は、ワード線ＷＬをＶＤＤに駆動し、結果としてパスト
ランジスタ１２がＯＮする。あるいは、ワード線駆動回
路１６は、ワード線ＷＬをＶＳＳ１に保持する。多くの
異なる型の回路がワード線駆動回路１６として用いられ
得ることは理解されるべきである。そのような回路の一
例について以下、図３を用いて説明する。
は、ＤＲＡＭ１０のワード線ＷＬを駆動するために用い
られる。ワード線駆動回路１６は、供給電源ＶＤＤ、及
びＶＳＳ−Δと等しい値を有する供給電力ＶＳＳ１と接
続されている。ワード線駆動回路１６の目的は、デコー
ダ回路（図示しない）からの論理信号ＷＬＯＲＢの入力
を受け、アクセスされるべきＤＲＡＭ記憶セル１０を示
すことである。アクセス時には、ワード線駆動回路１６
は、ワード線ＷＬをＶＤＤに駆動し、結果としてパスト
ランジスタ１２がＯＮする。あるいは、ワード線駆動回
路１６は、ワード線ＷＬをＶＳＳ１に保持する。多くの
異なる型の回路がワード線駆動回路１６として用いられ
得ることは理解されるべきである。そのような回路の一
例について以下、図３を用いて説明する。
【００２０】ＤＲＡＭセル１０がアクセスされていない
とき（スタンバイ）、ワード線駆動回路１６は、電圧レ
ベルＶＳＳ以下のパスＮ−ＭＯＳＦＥＴ１２のゲートを
電圧レベルＶＳＳ１に引き下げる。この結果、パスＮ−
ＭＯＳＦＥＴ１２のゲート電圧ＶG は、パスＮ−ＭＯＳ
ＦＥＴ１２が確実にオフされるであろうソース電圧Ｖ S
以下となり、通過する漏れ電流は実質的に低減される。
したがって、記憶ノード１４上の電荷は、実質的に保持
される。アクセス操作の間、ワード線駆動回路１６は、
パストランジスタ１２がＯＮする高電位（ＶＤＤ）にワ
ードラインＷＬを駆動し、記憶ノード１４は、周知の方
法でアクセスされる。 図２を参照すると、本発明に係
るＳＲＡＭ記憶セル２０は、２つのパスＮ−ＭＯＳＦＥ
Ｔ２２、２４を備えている。パスＮ−ＭＯＳＦＥＴ２２
は、ビット線ＢＬと接続されたドレイン、及び第１記憶
ノード２６と接続されたソースを有している。パスＮ−
ＭＯＳＦＥＴ２４は、ビット線バーＢＬＢと接続された
ドレイン、及び第２記憶ノード２８と接続されたソース
を有している。両パスＮ−ＭＯＳＦＥＴ２２、２４のゲ
ートはワード線ＷＬと接続されている。
とき（スタンバイ）、ワード線駆動回路１６は、電圧レ
ベルＶＳＳ以下のパスＮ−ＭＯＳＦＥＴ１２のゲートを
電圧レベルＶＳＳ１に引き下げる。この結果、パスＮ−
ＭＯＳＦＥＴ１２のゲート電圧ＶG は、パスＮ−ＭＯＳ
ＦＥＴ１２が確実にオフされるであろうソース電圧Ｖ S
以下となり、通過する漏れ電流は実質的に低減される。
したがって、記憶ノード１４上の電荷は、実質的に保持
される。アクセス操作の間、ワード線駆動回路１６は、
パストランジスタ１２がＯＮする高電位（ＶＤＤ）にワ
ードラインＷＬを駆動し、記憶ノード１４は、周知の方
法でアクセスされる。 図２を参照すると、本発明に係
るＳＲＡＭ記憶セル２０は、２つのパスＮ−ＭＯＳＦＥ
Ｔ２２、２４を備えている。パスＮ−ＭＯＳＦＥＴ２２
は、ビット線ＢＬと接続されたドレイン、及び第１記憶
ノード２６と接続されたソースを有している。パスＮ−
ＭＯＳＦＥＴ２４は、ビット線バーＢＬＢと接続された
ドレイン、及び第２記憶ノード２８と接続されたソース
を有している。両パスＮ−ＭＯＳＦＥＴ２２、２４のゲ
ートはワード線ＷＬと接続されている。
【００２１】第１インバータ３０は、第１記憶ノード２
６と接続された出力端子、及び第２記憶ノード２８に接
続された入力端子を備えている。第２インバータ３２
は、第２記憶ノード２８と接続された出力端子、及び第
１記憶ノード２６に接続された入力端子を備えている。
両インバータ３０、３２は、それぞれ供給電力ＶＤＤ、
ＶＳＳに接続されている。パストランジスタ２２、２４
は、上述の同時係属出願中に説明されているような低
力、及び／または、低スレッショルドＮ−ＭＯＳＦＥＴ
である。
６と接続された出力端子、及び第２記憶ノード２８に接
続された入力端子を備えている。第２インバータ３２
は、第２記憶ノード２８と接続された出力端子、及び第
１記憶ノード２６に接続された入力端子を備えている。
両インバータ３０、３２は、それぞれ供給電力ＶＤＤ、
ＶＳＳに接続されている。パストランジスタ２２、２４
は、上述の同時係属出願中に説明されているような低
力、及び／または、低スレッショルドＮ−ＭＯＳＦＥＴ
である。
【００２２】一発明の実施の形態によれば、パスＮ−Ｍ
ＯＳＦＥＴ２２、２４は、それぞれ１ミクロンのチャネ
ル幅と０．６ミクロンのチャネル長を有している。さら
に、インバータ３０、３２を形成するＰ−ＭＯＳＦＥＴ
（図示しない）は、それぞれ１ミクロンのチャネル幅と
０．６ミクロンのチャネル長を有しており、インバータ
３０、３２を形成するＮ−ＭＯＳＦＥＴ（図示しない）
は、それぞれ２ミクロンのチャネル幅と０．６ミクロン
のチャネル長を有している。しかしながら、これらは、
単に例示としてのチャネル寸法であり、それらは、本発
明の趣旨を逸脱しない範囲において変更され得ることが
理解されるべきである。
ＯＳＦＥＴ２２、２４は、それぞれ１ミクロンのチャネ
ル幅と０．６ミクロンのチャネル長を有している。さら
に、インバータ３０、３２を形成するＰ−ＭＯＳＦＥＴ
（図示しない）は、それぞれ１ミクロンのチャネル幅と
０．６ミクロンのチャネル長を有しており、インバータ
３０、３２を形成するＮ−ＭＯＳＦＥＴ（図示しない）
は、それぞれ２ミクロンのチャネル幅と０．６ミクロン
のチャネル長を有している。しかしながら、これらは、
単に例示としてのチャネル寸法であり、それらは、本発
明の趣旨を逸脱しない範囲において変更され得ることが
理解されるべきである。
【００２３】本発明によれば、ワード線駆動回路１６が
ＳＲＡＭ２０のワード線ＷＬを駆動するために用いられ
る。操作の間、第１、第２記憶ノード２６、２８の一方
は、電圧レベルＶＳＳにディスチャージされ、第１、第
２記憶ノード２６、２８の他方は、電圧レベルＶＤＤに
チャージされる。ＳＲＡＭ２０がアクセスされていない
とき（スタンバイ）は、ワード線駆動回路１６は、電圧
レベルＶＳＳ以下のパスＮ−ＭＯＳＦＥＴ２２、２４の
ゲートを電圧レベルＶＳＳ１に引き下げる。
ＳＲＡＭ２０のワード線ＷＬを駆動するために用いられ
る。操作の間、第１、第２記憶ノード２６、２８の一方
は、電圧レベルＶＳＳにディスチャージされ、第１、第
２記憶ノード２６、２８の他方は、電圧レベルＶＤＤに
チャージされる。ＳＲＡＭ２０がアクセスされていない
とき（スタンバイ）は、ワード線駆動回路１６は、電圧
レベルＶＳＳ以下のパスＮ−ＭＯＳＦＥＴ２２、２４の
ゲートを電圧レベルＶＳＳ１に引き下げる。
【００２４】この結果、パスＮ−ＭＯＳＦＥＴ２２、２
４のゲート電圧ＶG は、パスＮ−ＭＯＳＦＥＴ２２、２
４が確実にオフされるであろうソース電圧ＶS 以下とな
り、通過する漏れ電流は実質的に低減される。したがっ
て、記憶ノード２６、２８上の電荷は保持される。アク
セス操作の間、ワード線駆動回路１６は、パストランジ
スタ２２、２４がＯＮする高電位（ＶＤＤ）にワードラ
インＷＬを駆動し、ＳＲＡＭセル２０は、周知の方法で
アクセスされる。
４のゲート電圧ＶG は、パスＮ−ＭＯＳＦＥＴ２２、２
４が確実にオフされるであろうソース電圧ＶS 以下とな
り、通過する漏れ電流は実質的に低減される。したがっ
て、記憶ノード２６、２８上の電荷は保持される。アク
セス操作の間、ワード線駆動回路１６は、パストランジ
スタ２２、２４がＯＮする高電位（ＶＤＤ）にワードラ
インＷＬを駆動し、ＳＲＡＭセル２０は、周知の方法で
アクセスされる。
【００２５】図３を参照すると、ワード線駆動回路１６
として用いられ得る例示回路は、インバータ３４及びレ
ベル変換器３６を備えている。上述したように、ワード
線駆動回路１６の目的は、入力ＷＬＯＲＢの論理レベル
を、ＶＳＳの論理低レベル及びＶＤＤの論理高レベルか
ら、ＶＳＳ１＝ＶＳＳ−Δの論理低レベル及びＶＤＤの
論理高レベルを有する出力ＷＬに変換することにある。
として用いられ得る例示回路は、インバータ３４及びレ
ベル変換器３６を備えている。上述したように、ワード
線駆動回路１６の目的は、入力ＷＬＯＲＢの論理レベル
を、ＶＳＳの論理低レベル及びＶＤＤの論理高レベルか
ら、ＶＳＳ１＝ＶＳＳ−Δの論理低レベル及びＶＤＤの
論理高レベルを有する出力ＷＬに変換することにある。
【００２６】供給電源ＶＤＤ、ＶＳＳに接続されている
インバータ３４は、Ｎ−ＭＯＳＦＥＴ３４ｎ及びＰ−Ｍ
ＯＳＦＥＴ３４ｐから構成されている。供給電源ＶＤ
Ｄ、ＶＳＳ１に接続されているレベル変換器３６は、２
つのＰ−ＭＯＳＦＥＴ３８、４０及び２つのＮ−ＭＯＳ
ＦＥＴ４２、４４から構成されている。Ｐ−ＭＯＳＦＥ
Ｔ３８、４０のソースは、共に電源電圧ＶＤＤと接続さ
れている。
インバータ３４は、Ｎ−ＭＯＳＦＥＴ３４ｎ及びＰ−Ｍ
ＯＳＦＥＴ３４ｐから構成されている。供給電源ＶＤ
Ｄ、ＶＳＳ１に接続されているレベル変換器３６は、２
つのＰ−ＭＯＳＦＥＴ３８、４０及び２つのＮ−ＭＯＳ
ＦＥＴ４２、４４から構成されている。Ｐ−ＭＯＳＦＥ
Ｔ３８、４０のソースは、共に電源電圧ＶＤＤと接続さ
れている。
【００２７】Ｐ−ＭＯＳＦＥＴ３８、４０のドレイン
は、それぞれ、共に電源電圧ＶＳＳ１にされているソー
スを有するＮ−ＭＯＳＦＥＴ４２、４４のドレインと接
続されている。Ｎ−ＭＯＳＦＥＴ４４のゲートは、Ｐ−
ＭＯＳＦＥＴ３８のドレインと接続され、Ｎ−ＭＯＳＦ
ＥＴ４２のゲートは、Ｐ−ＭＯＳＦＥＴ４０のドレイン
及び出力ＷＬと接続されている。Ｐ−ＭＯＳＦＥＴ３８
のゲートは、インバータ３４の出力端子に接続され、Ｐ
−ＭＯＳＦＥＴ４０のゲートは入力ＷＬＯＲＢと接続さ
れている。
は、それぞれ、共に電源電圧ＶＳＳ１にされているソー
スを有するＮ−ＭＯＳＦＥＴ４２、４４のドレインと接
続されている。Ｎ−ＭＯＳＦＥＴ４４のゲートは、Ｐ−
ＭＯＳＦＥＴ３８のドレインと接続され、Ｎ−ＭＯＳＦ
ＥＴ４２のゲートは、Ｐ−ＭＯＳＦＥＴ４０のドレイン
及び出力ＷＬと接続されている。Ｐ−ＭＯＳＦＥＴ３８
のゲートは、インバータ３４の出力端子に接続され、Ｐ
−ＭＯＳＦＥＴ４０のゲートは入力ＷＬＯＲＢと接続さ
れている。
【００２８】一発明の実施の形態によれば、Ｐ−ＭＯＳ
ＦＥＴ３４ｐは、８ミクロンのチャネル幅及び０．６ミ
クロンのチャネル長を有し、Ｎ−ＭＯＳＦＥＴ３４ｎ
は、４ミクロンのチャネル幅及び０．６ミクロンのチャ
ネル長を有しており、Ｐ−ＭＯＳＦＥＴ３８、４０は、
それぞれ、１８ミクロンのチャネル幅及び０．６ミクロ
ンのチャネル長を有しており、及び、Ｎ−ＭＯＳＦＥＴ
４２、４４は、それぞれ９ミクロンのチャネル幅及び
０．６ミクロンのチャネル長を有している。しかしなが
ら、これらは、単に例示としてのチャネル寸法であり、
それらは、本発明の趣旨を逸脱しない範囲において変更
され得ることが理解されるべきである。
ＦＥＴ３４ｐは、８ミクロンのチャネル幅及び０．６ミ
クロンのチャネル長を有し、Ｎ−ＭＯＳＦＥＴ３４ｎ
は、４ミクロンのチャネル幅及び０．６ミクロンのチャ
ネル長を有しており、Ｐ−ＭＯＳＦＥＴ３８、４０は、
それぞれ、１８ミクロンのチャネル幅及び０．６ミクロ
ンのチャネル長を有しており、及び、Ｎ−ＭＯＳＦＥＴ
４２、４４は、それぞれ９ミクロンのチャネル幅及び
０．６ミクロンのチャネル長を有している。しかしなが
ら、これらは、単に例示としてのチャネル寸法であり、
それらは、本発明の趣旨を逸脱しない範囲において変更
され得ることが理解されるべきである。
【００２９】操作の間、入力ＷＬＯＲＢ及びインバータ
３４は、Ｐ−ＭＯＳＦＥＴ３８、４０の一方のゲート
を、引き上げ、Ｐ−ＭＯＳＦＥＴ３８、４０の他方のゲ
ートを、引き下げる。たとえば、入力ＷＬＯＲＢがロー
のとき（すなわち、電圧レベルＶＳＳのとき）は、Ｐ−
ＭＯＳＦＥＴ４０のゲートは、引き下げられＯＮする。
Ｐ−ＭＯＳＦＥＴ４０がＯＮされると、出力ＷＬは電圧
レベルＶＤＤに引き上げられる。
３４は、Ｐ−ＭＯＳＦＥＴ３８、４０の一方のゲート
を、引き上げ、Ｐ−ＭＯＳＦＥＴ３８、４０の他方のゲ
ートを、引き下げる。たとえば、入力ＷＬＯＲＢがロー
のとき（すなわち、電圧レベルＶＳＳのとき）は、Ｐ−
ＭＯＳＦＥＴ４０のゲートは、引き下げられＯＮする。
Ｐ−ＭＯＳＦＥＴ４０がＯＮされると、出力ＷＬは電圧
レベルＶＤＤに引き上げられる。
【００３０】したがって、Ｎ−ＭＯＳＦＥＴ４２のゲー
トもまた引き上げられ、ＯＮされる。Ｎ−ＭＯＳＦＥＴ
４２がＯＮすると、Ｎ−ＭＯＳＦＥＴ４４のゲートは引
き下げられ、装置はバイアスオフされる。この結果、ワ
ード線ＷＬは電圧レベルＶＤＤに引き上げられる。しか
しながら、入力ＷＬＯＲＢがハイのとき（すなわち、電
圧レベルＶＤＤのとき）、Ｐ−ＭＯＳＦＥＴ３８のゲー
トは、Ｐ−ＭＯＳＦＥＴ３８をＯＮするインバータ３４
によって引き下げられる。Ｐ−ＭＯＳＦＥＴ３８がＯＮ
されるとＮ−ＭＯＳＦＥＴ４４のゲートも、引き上げら
れ、その結果ＯＮする。Ｎ−ＭＯＳＦＥＴ４４がＯＮさ
れたので、出力ＷＬは電圧レベルＶＳＳ１に引き下げら
れる。
トもまた引き上げられ、ＯＮされる。Ｎ−ＭＯＳＦＥＴ
４２がＯＮすると、Ｎ−ＭＯＳＦＥＴ４４のゲートは引
き下げられ、装置はバイアスオフされる。この結果、ワ
ード線ＷＬは電圧レベルＶＤＤに引き上げられる。しか
しながら、入力ＷＬＯＲＢがハイのとき（すなわち、電
圧レベルＶＤＤのとき）、Ｐ−ＭＯＳＦＥＴ３８のゲー
トは、Ｐ−ＭＯＳＦＥＴ３８をＯＮするインバータ３４
によって引き下げられる。Ｐ−ＭＯＳＦＥＴ３８がＯＮ
されるとＮ−ＭＯＳＦＥＴ４４のゲートも、引き上げら
れ、その結果ＯＮする。Ｎ−ＭＯＳＦＥＴ４４がＯＮさ
れたので、出力ＷＬは電圧レベルＶＳＳ１に引き下げら
れる。
【００３１】Δ及び電圧レベルＶＳＳ１のための特定値
は、たとえば、パスＮ−ＭＯＳＦＥＴ１２、２２、２４
のスレッショルド電圧ＶTH、トランジスタに供給される
電力、及び、どれぐらい確実にトランジスタがオフされ
ているかといった、種々の要因に依存して変化するであ
ろうことが理解されるべきである。上記発明の実施の形
態では、０．２のΔが説明のために用いられた。しかし
ながら、Δとして０．２以外の値を設定し得ることは明
らかである。同様にして、電源電圧ＶＳＳ１が変化する
結果として、電源電圧ＶＳＳもまた、変化し得る。
は、たとえば、パスＮ−ＭＯＳＦＥＴ１２、２２、２４
のスレッショルド電圧ＶTH、トランジスタに供給される
電力、及び、どれぐらい確実にトランジスタがオフされ
ているかといった、種々の要因に依存して変化するであ
ろうことが理解されるべきである。上記発明の実施の形
態では、０．２のΔが説明のために用いられた。しかし
ながら、Δとして０．２以外の値を設定し得ることは明
らかである。同様にして、電源電圧ＶＳＳ１が変化する
結果として、電源電圧ＶＳＳもまた、変化し得る。
【００３２】図３に示す回路は、ワード線駆動回路１６
の機能を発揮する手段として用いられ得る回路の一例に
すぎないこと、及び本発明の趣旨を逸脱しない機能を有
する手段として用いられ得ることは、よく理解されるべ
きである。たとえば、供給電力ＶＤＤ、ＶＳＳ１と接続
されたＣＭＯＳインバータのみをワード線駆動回路とし
て用いることは可能である。しかしながら、そのような
インバータの出力は、全面的に電圧レベルＶＤＤにまで
引き上げることができないことが分かっている。
の機能を発揮する手段として用いられ得る回路の一例に
すぎないこと、及び本発明の趣旨を逸脱しない機能を有
する手段として用いられ得ることは、よく理解されるべ
きである。たとえば、供給電力ＶＤＤ、ＶＳＳ１と接続
されたＣＭＯＳインバータのみをワード線駆動回路とし
て用いることは可能である。しかしながら、そのような
インバータの出力は、全面的に電圧レベルＶＤＤにまで
引き上げることができないことが分かっている。
【００３３】上述したＤＲＡＭ記憶セル１０及びＳＲＡ
Ｍ記憶セル２０では、パストランジスタ１２、２２、２
４は全てＮ−ＭＯＳＦＥＴである。しかしながら、本発
明の教示を、パストランジスタ１２、２２、２４がＰ−
ＭＯＳＦＥＴであり、あるいは、ＰＮ−ＭＯＳＦＥＴト
ランスミッションゲートである記憶セルに適用すること
は想像に難くない。たとえば、ＤＲＡＭ１０におけるパ
スＮ−ＭＯＳＦＥＴ１２は、Ｐ−ＭＯＳＦＥＴに置き換
え得る。
Ｍ記憶セル２０では、パストランジスタ１２、２２、２
４は全てＮ−ＭＯＳＦＥＴである。しかしながら、本発
明の教示を、パストランジスタ１２、２２、２４がＰ−
ＭＯＳＦＥＴであり、あるいは、ＰＮ−ＭＯＳＦＥＴト
ランスミッションゲートである記憶セルに適用すること
は想像に難くない。たとえば、ＤＲＡＭ１０におけるパ
スＮ−ＭＯＳＦＥＴ１２は、Ｐ−ＭＯＳＦＥＴに置き換
え得る。
【００３４】このシナリオでは、記憶ノード１４がほぼ
電圧レベルＶＤＤでプリチャージされたときには、Ｐ−
ＭＯＳＦＥＴ（Ｎ−ＭＯＳＦＥＴ１２と置換された）の
ゲートは、自身をＯＦＦするために引き上げられなけれ
ばならない。Ｐ−ＭＯＳＦＥＴのスレッショルド電圧Ｖ
THが０．０ボルトの場合には、Ｐ−ＭＯＳＦＥＴのソー
スゲート間電圧ＶSGが０．０ボルトのスレッショルド電
圧ＶTHに等しくなるので、Ｐ−ＭＯＳＦＥＴのゲートを
電圧レベルＶＤＤに引き上げることは、漏れ電流の発生
をもたらすであろう。
電圧レベルＶＤＤでプリチャージされたときには、Ｐ−
ＭＯＳＦＥＴ（Ｎ−ＭＯＳＦＥＴ１２と置換された）の
ゲートは、自身をＯＦＦするために引き上げられなけれ
ばならない。Ｐ−ＭＯＳＦＥＴのスレッショルド電圧Ｖ
THが０．０ボルトの場合には、Ｐ−ＭＯＳＦＥＴのソー
スゲート間電圧ＶSGが０．０ボルトのスレッショルド電
圧ＶTHに等しくなるので、Ｐ−ＭＯＳＦＥＴのゲートを
電圧レベルＶＤＤに引き上げることは、漏れ電流の発生
をもたらすであろう。
【００３５】本発明によれば、Ｐ−ＭＯＳＦＥＴパスト
ランジスタの漏れ電流を実質的に減少させる一つの方法
は、ワード線ＷＬをＶＤＤ＋Δに等しい電圧レベルＶＤ
Ｄ１に引き上げることである。ワード線ＷＬの電圧レベ
ルＶＤＤ以上への引き上げは、漏れ電流を実質的に減少
させるために、Ｐ−ＭＯＳＦＥＴに逆バイアスがかけら
れることを保証し得る。
ランジスタの漏れ電流を実質的に減少させる一つの方法
は、ワード線ＷＬをＶＤＤ＋Δに等しい電圧レベルＶＤ
Ｄ１に引き上げることである。ワード線ＷＬの電圧レベ
ルＶＤＤ以上への引き上げは、漏れ電流を実質的に減少
させるために、Ｐ−ＭＯＳＦＥＴに逆バイアスがかけら
れることを保証し得る。
【００３６】そのような方法でワード線ＷＬを駆動する
ため、ワード線駆動回路１６は、電源電圧ＶＤＤ１＝Ｖ
ＤＤ＋Δ及びＶＳＳと接続されている。特に、図３に示
す回路では、レベル変換器３６は、電源電圧ＶＤＤ１及
びＶＳＳと接続されている。さらに、Δ及び電圧レベル
ＶＤＤ１としての特定の値は、たとえば、Ｐ−ＭＯＳＦ
ＥＴのスレッショルド電圧ＶTH、及びユーザがどれくら
い完全にＯＦＦを望むかといったような種々の要因によ
って、変わり得る。このシナリオにおけるΔの値の一例
は、０．２である。電源電圧ＶＤＤの値は、異なるアプ
リケーションに対して変化し得るので、電源電圧ＶＤＤ
１もまた変化し得る。
ため、ワード線駆動回路１６は、電源電圧ＶＤＤ１＝Ｖ
ＤＤ＋Δ及びＶＳＳと接続されている。特に、図３に示
す回路では、レベル変換器３６は、電源電圧ＶＤＤ１及
びＶＳＳと接続されている。さらに、Δ及び電圧レベル
ＶＤＤ１としての特定の値は、たとえば、Ｐ−ＭＯＳＦ
ＥＴのスレッショルド電圧ＶTH、及びユーザがどれくら
い完全にＯＦＦを望むかといったような種々の要因によ
って、変わり得る。このシナリオにおけるΔの値の一例
は、０．２である。電源電圧ＶＤＤの値は、異なるアプ
リケーションに対して変化し得るので、電源電圧ＶＤＤ
１もまた変化し得る。
【００３７】したがって、記憶セル１０、２０のパスト
ランジスタ１２、２２、２４における漏れ電流を実質的
に減らすために、パストランジスタ１２、２２、２４が
Ｎ−ＭＯＳＦＥＴの場合には、ワード線ＷＬは、電圧レ
ベルＶＳＳ１に引き下げられ、パストランジスタ１２、
２２、２４がＰ−ＭＯＳＦＥＴの場合には、ワード線Ｗ
Ｌは電圧レベルＶＤＤ１に引き上げられる。すなわち、
非接触状態でトランジスタをスイッチングするために、
ワード線ＷＬを介してパストランジスタ１２、２２、２
４のゲートに印加されるバイアス電圧は、電圧レベルＶ
ＳＳにほぼ等しい下限、及び、電圧レベルＶＤＤにほぼ
等しい上限を有する操作電圧範囲外に外れる値を備える
必要がある。
ランジスタ１２、２２、２４における漏れ電流を実質的
に減らすために、パストランジスタ１２、２２、２４が
Ｎ−ＭＯＳＦＥＴの場合には、ワード線ＷＬは、電圧レ
ベルＶＳＳ１に引き下げられ、パストランジスタ１２、
２２、２４がＰ−ＭＯＳＦＥＴの場合には、ワード線Ｗ
Ｌは電圧レベルＶＤＤ１に引き上げられる。すなわち、
非接触状態でトランジスタをスイッチングするために、
ワード線ＷＬを介してパストランジスタ１２、２２、２
４のゲートに印加されるバイアス電圧は、電圧レベルＶ
ＳＳにほぼ等しい下限、及び、電圧レベルＶＤＤにほぼ
等しい上限を有する操作電圧範囲外に外れる値を備える
必要がある。
【００３８】本発明に係る記憶セル１０、２０は、図４
に示すように、集積回路（ＩＣ）３００内に組み込まれ
たとき、最も有効に用いられ得る。先に説明したよう
に、複数の記憶セル１０、２０は、それぞれ、スタンド
アローンメモリチップや、他のオンボードメモリとして
要求されるチップ、たとえば、マイクロプロセッサに集
積される。そのようなＩＣ３００は、高周波数動作（す
なわち、高クロック速度）を同時に維持する間、低減さ
れた電源電圧ＶＤＤレベルにて操作され得る。
に示すように、集積回路（ＩＣ）３００内に組み込まれ
たとき、最も有効に用いられ得る。先に説明したよう
に、複数の記憶セル１０、２０は、それぞれ、スタンド
アローンメモリチップや、他のオンボードメモリとして
要求されるチップ、たとえば、マイクロプロセッサに集
積される。そのようなＩＣ３００は、高周波数動作（す
なわち、高クロック速度）を同時に維持する間、低減さ
れた電源電圧ＶＤＤレベルにて操作され得る。
【００３９】さらに、そのようなＩＣ３００を数多くコ
ンピュータ４００に組み込むことによって、電力供給シ
ステムに対する要求（たとえば、出力電力レベル、フィ
ルタリング等）及び冷却システムに対する要求（たとえ
ば、ファンの寸法及び能力、ヒートシンクの量及び寸
法、空気フィルタ等）は、緩和され、その結果、より軽
い、低温作動システム得ることができる。
ンピュータ４００に組み込むことによって、電力供給シ
ステムに対する要求（たとえば、出力電力レベル、フィ
ルタリング等）及び冷却システムに対する要求（たとえ
ば、ファンの寸法及び能力、ヒートシンクの量及び寸
法、空気フィルタ等）は、緩和され、その結果、より軽
い、低温作動システム得ることができる。
【００４０】構造、及び本発明の操作方法に関する種々
の他の改良、及び変更は、本発明の趣旨を逸脱しない範
囲で当業者に対して明らかにされ得る。たとえば、漏れ
電流を低減する技術は、たとえば、読み出し専用メモリ
（ＲＯＭ）及び種々の他の形式の論理回路をパストラン
ジスタとして用いているようなメモリをはじめ、どのよ
うなメモリに対しても用いることができる。したがっ
て、好適な発明の実施の形態に基づいて詳述したよう
に、特許請求の範囲に記載の発明は、発明の実施の形態
に記載された内容限定されるべきでないことが理解され
るべきである。特許請求の範囲に記載の請求項は、本発
明の範囲を規定することを意図し、これらクレームの範
囲内における構成及び方法、及びそれらに包含される均
等物を規定する。
の他の改良、及び変更は、本発明の趣旨を逸脱しない範
囲で当業者に対して明らかにされ得る。たとえば、漏れ
電流を低減する技術は、たとえば、読み出し専用メモリ
（ＲＯＭ）及び種々の他の形式の論理回路をパストラン
ジスタとして用いているようなメモリをはじめ、どのよ
うなメモリに対しても用いることができる。したがっ
て、好適な発明の実施の形態に基づいて詳述したよう
に、特許請求の範囲に記載の発明は、発明の実施の形態
に記載された内容限定されるべきでないことが理解され
るべきである。特許請求の範囲に記載の請求項は、本発
明の範囲を規定することを意図し、これらクレームの範
囲内における構成及び方法、及びそれらに包含される均
等物を規定する。
【００４１】
【発明の効果】以上説明したように、本発明に係る低電
力及び低スレッショルドのＣＭＯＳパストランジスタを
使用し、漏れ電流を低減させた記憶セルによれば、記憶
セルのパストランジスタを、低電源電圧で作動させるこ
とができる。また、最大動作周波数の低下を最小にする
とともに、漏れ電流を抑制することができる。
力及び低スレッショルドのＣＭＯＳパストランジスタを
使用し、漏れ電流を低減させた記憶セルによれば、記憶
セルのパストランジスタを、低電源電圧で作動させるこ
とができる。また、最大動作周波数の低下を最小にする
とともに、漏れ電流を抑制することができる。
【図１】 本発明に係るＤＲＡＭ記憶セルの概略構成を
示す説明図。
示す説明図。
【図２】 本発明に係るＳＲＡＭ記憶セルの概略構成を
示す説明図。
示す説明図。
【図３】 図１及び図２に示すワード線駆動回路として
使用され得る回路の概略構成を示す説明図。
使用され得る回路の概略構成を示す説明図。
【図４】 コンピュータに組み込まれた集積回路におけ
る本発明に係る記憶セルの集積化を示す説明図。
る本発明に係る記憶セルの集積化を示す説明図。
１０、２０…記憶セル、１２、２２、２４…パストラン
ジスタ、１４、２６、２８…記憶ノード、１６…ワード
線駆動回路、３０、３２、３４…インバータ、３６…レ
ベル変換器、ＷＬ…ワード線、ＢＬ…ビット線、ＢＬＢ
…ビット線バー。
ジスタ、１４、２６、２８…記憶ノード、１６…ワード
線駆動回路、３０、３２、３４…インバータ、３６…レ
ベル変換器、ＷＬ…ワード線、ＢＬ…ビット線、ＢＬＢ
…ビット線バー。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェームズ ダブリュ．ローズ アメリカ合衆国 94070 カリフォルニア 州 サンカルロス エルム ストリート 923 (72)発明者 ゴッドフレイ ポール デスーザ アメリカ合衆国 95112 カリフォルニア 州 サンホセ サウス トゥエルブス ス トリート 298 (72)発明者 ジョナサン ジェイ．スティンヘルファー アメリカ合衆国 95129 カリフォルニア 州 サンホセ グレンムーア ウェイ 1270 (72)発明者 ジェームズ エフ．テスタ アメリカ合衆国 94043 カリフォルニア 州 マウンテンビュー ダブリュ．ミドル フィールド 1555 ナンバー１
Claims (21)
- 【請求項１】 データ値を示す論理状態を保持するため
の記憶ノードを有する記憶セルと、 その記憶セルと付随するビット線と、 前記記憶セルの前記記憶ノード、及び前記ビット線に接
続されたパストランジスタと、 そのパストランジスタ
に逆バイアスをかけるため、前記パストランジスタに接
続された逆バイアス回路とを備えたメモリ装置。 - 【請求項２】 請求項１に記載のメモリ装置において、 前記逆バイアス回路は、前記パストランジスタのゲート
に接続されたワード線を駆動するための駆動回路であ
り、その駆動回路は、前記メモリ装置が活性状態の間、
前記パストランジスタを活性化するために前記ワード線
を第１電圧に駆動し、また、前記記憶セルがアクセスさ
れていないときに前記パストランジスタに逆バイアスを
かけるために十分な第２電圧に前記ワード線を駆動する
ための駆動回路である。 - 【請求項３】 請求項２に記載のメモリ装置において、 第１電源電圧と第２電源電圧の間で作動する前記駆動回
路は、前記パストランジスタに逆バイアスをかけるため
に十分な第２電圧を発生させるための電圧変更回路を備
えている。 - 【請求項４】 請求項３に記載のメモリ装置において、 前記パストランジスタは、第１電源電圧及び第２電源電
圧によって規定された電圧範囲内で作動する。 - 【請求項５】 請求項１に記載のメモリ装置において、 前記記憶セルは、容量を備えている。
- 【請求項６】 請求項１に記載のメモリ装置において、 前記記憶セルは、一対の交差接合インバータを備えてい
る - 【請求項７】 請求項１に記載のメモリ装置において、 前記パストランジスタは、ＭＯＳＦＥＴ装置である。
- 【請求項８】 請求項７に記載のメモリ装置において、
前記ＭＯＳＦＥＴ装置は、ＮチャネルＭＯＳＦＥＴ、Ｐ
チャネルＭＯＳＦＥＴ、ＰＮチャネルトランスミッショ
ンゲートのいずれか一つを備えている。 - 【請求項９】 請求項１に記載のメモリ装置において、
前記記憶セル及び前記パストランジスタは、ダイナミッ
クランダムアクセスアクセスメモリを備えている。 - 【請求項１０】請求項１に記載のメモリ装置において、 前記第１のデータ値を相補する第２データ値を示す相補
論理状態を保持するための前記記憶セルにおける相補記
憶ノードと、 前記記憶セルに付随する相補ビット線と、 前記記憶セルの相補ノード、及び相補ビット線と接合さ
れた相補パストランジスタとを備え、 前記相補パストランジスタに接続された前記逆バイアス
回路は、前記相補パストランジスタに逆バイアスをかけ
る。 - 【請求項１１】請求項１０に記載のメモリ装置におい
て、 前記記憶セル、前記パストランジスタ、及び前記相補ト
ランジスタは、スタティックランダムアクセスメモリを
備えている。 - 【請求項１２】請求項１に記載のメモリ装置において、 逆バイアス回路は、前記パストランジスタにおいて負の
ゲート−ソース間電圧を維持する。 - 【請求項１３】請求項１に記載のメモリ装置において、 逆バイアス回路は、前記パストランジスタにおいて正の
ゲート−ソース間電圧を維持する。 - 【請求項１４】データ値を示す論理状態を保持するため
の記憶ノードを有する記憶セルを提供する工程と、 前記記憶セルに付随するビット線を提供する工程と、 前記記憶セルの前記記憶ノート、及び前記ビット線に接
続されたパストランジスタを提供する工程と、 前記パストランジスタに逆バイアスをかけるため、前記
パストランジスタに接続された逆バイアス回路を提供す
る工程とを備えたメモリ装置の製造方法。 - 【請求項１５】請求項１４に記載の方法において、 前記逆バイアス回路提供工程は、さらに、前記パストラ
ンジスタのゲートに接続されたワード線を駆動するため
の駆動回路を提供する工程を含み、前記駆動回路は、前
記メモリ装置が活性状態の間、前記パストランジスタを
活性化するために前記ワード線を第１電圧に駆動し、ま
た、前記記憶セルがアクセスされていないときに前記パ
ストランジスタに逆バイアスをかけるために十分な第２
電圧に前記ワード線を駆動するための駆動回路である。 - 【請求項１６】データ値を示す論理状態を保持するため
の記憶ノード、記憶セルに付随するビット線、及び前記
記憶ノートと前記ビット線との間に接続されたパストラ
ンジスタを備えた記憶セルの操作方法において、 前記パストランジスタを実質的に逆バイアス状態に維持
する工程を備える。 - 【請求項１７】請求項１６に記載の方法において、 前記パストランジスタを実質的に逆バイアス状態に維持
する工程の間、前記パストランジスタを通過する漏れ電
流を実質的に低減する工程を備える。 - 【請求項１８】請求項１６に記載の方法において、 前記記憶セルにアクセスする際に、前記パストランジス
タにオン電圧を印加する工程を備える。 - 【請求項１９】請求項１６に記載の方法において、 第１供給電力及び第２供給電力によって規定された動作
電圧範囲内で前記パストランジスタを作動させる工程
と、 前記メモリセルを逆バイアス状態に維持するために、前
記記憶セルがスタンバイモードの間、前記パストランジ
スタに逆バイアス電圧を印加する工程とを備え、前記逆
バイアス電圧は、動作電圧範囲外である。 - 【請求項２０】請求項１６に記載の方法において、 前記維持工程の間、前記パストランジスタのゲートに接
続されているワード線を介して、前記パストランジスタ
の前記ゲートに逆バイアス電圧を印加する工程を備え
る。 - 【請求項２１】請求項２０に記載のメモリ装置におい
て、 前記ワード線をワード線駆動回路によって駆動する工程
を備え、 前記ワード線駆動回路は、前記記憶セルにアクセスする
際には前記ワード線を第１電圧に維持し、また、前記記
憶セルがアクセスされていないときには前記ワード線を
前記パストランジスタに逆バイアスをかける第２電圧に
維持する。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/358202 | 1994-12-16 | ||
| US08/358,202 US5471421A (en) | 1994-12-16 | 1994-12-16 | Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08235858A true JPH08235858A (ja) | 1996-09-13 |
Family
ID=23408684
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7305980A Pending JPH08235858A (ja) | 1994-12-16 | 1995-11-24 | 低電力及び低スレッショルドのｃｍｏｓパストランジスタを使用し、漏れ電流を低減させた記憶セル |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5471421A (ja) |
| JP (1) | JPH08235858A (ja) |
| KR (1) | KR960025727A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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|---|---|---|---|---|
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