JP2016054015A - 半導体記憶装置とその駆動方法 - Google Patents

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Abstract

【課題】リフレッシュ動作が不要で、かつ、メモリセルの漏れ電流を抑制することが出来る半導体記憶装置とその駆動方法を提供することを目的とする。
【解決手段】半導体記憶装置は、ソースがソース電位供給端に接続されフリップフロップを構成する２個のＭＯＳトランジスタと、ソースがビット線に接続されワード線の電位によってオン／オフが制御される２個のアクセストランジスタを含むメモリセルを有する。データを保持する保持状態モードとデータの読み出しまたは書き込みを行う動作状態モードの切替を行うモード切替信号に応答して、前記ソース電位供給端に、第１の電圧と電圧調整された第２の電圧を切り替えて供給するソース電位調整回路を有する。前記モード切替信号に応答して、前記ワード線に印加される電圧を第３の電圧と電圧調整された第４の電圧との間で切り替えて供給するワード線電位調整回路を具備する。
【選択図】図１

Description

本実施形態は、半導体記憶装置とその駆動方法に関する。
従来、４個のＭＯＳトランジスタでメモリセルを構成するＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）が開示されている。
ＳＲＡＭは、基本的には、リフレッシュ動作を必要としない半導体記憶装置であるが、メモリセルに流れる漏れ電流によってデータの保持状態を維持する。データの保持状態における漏れ電流を低減することにより低消費電力化を図ることが出来るが、データの保持状態を維持する為にはメモリセルに流れる漏れ電流の制御が重要となる。
Ｋｏｉｃｈｉ Ｔａｋｅｄａ ｅｔ ａｌ："Ａ １６−Ｍｂ ４００−ＭＨｚ Ｌｏａｄｌｅｓｓ ＣＭＯＳ Ｆｏｕｒ−Ｔｒａｎｓｉｓｔｏｒ ＳＲＡＭ Ｍａｃｒｏ"、ＩＥＥＥ ＪＯＵＲＮＡＬ ＯＦ ＳＯＬＩＤ−ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ、ＶＯＬ．３５、ＮＯ．１１、ＰＰ１６３１−１６４０、ＮＯＶＥＭＢＥＲ ２０００
一つの実施形態は、リフレッシュ動作が不要で、かつ、メモリセルの漏れ電流を抑制することが出来る半導体記憶装置とその駆動方法を提供することを目的とする。
一つの実施形態によれば、半導体記憶装置はソース、ドレイン及びゲートを有し、第１のビット線にソースが接続され、ゲートがワード線に接続される第１のＭＯＳトランジスタを有する。ソース、ドレイン及びゲートを有し、第２のビット線にソースが接続され、ゲートが前記ワード線に接続される第２のＭＯＳトランジスタを有する。ソース、ドレイン及びゲートを有し、ソースがソース電位供給端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続される第３のＭＯＳトランジスタを有する。ソース、ドレイン及びゲートを有し、ソースが前記ソース電位供給端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続される第４のＭＯＳトランジスタを有する。データを保持する保持状態モードとデータの読み出しまたは書き込みを行う動作状態モードの切替を行うモード切替信号に応答して、第１の電圧と前記第１の電圧に対して所定の電圧調整が行われた第２の電圧を切り替えて前記ソース電位供給端に供給するソース電位調整回路を有する。前記モード切替信号に応答して、前記ワード線に印加される電圧を、第３の電圧と前記第３の電圧に対して所定の電圧調整が行われた第４の電圧との間で切り替えて供給するワード線電位調整回路を有する。
図１は、第１の実施形態の半導体記憶装置の構成を説明する為の図である。 図２は、第２の実施形態の半導体記憶装置の駆動方法を説明する為の図である。 図３は、シミュレーション結果を示す図である。 図４は、シミュレーション結果を示す図である。 図５は、第３の実施形態の半導体記憶装置の構成を説明する為の図である。 図６は、第４の実施形態の半導体記憶装置の構成を説明する為の図である。 図７は、第５の実施形態の半導体記憶装置の駆動方法を説明する為の図である。 図８は、第６の実施形態の半導体記憶装置のメモリセルの構成を説明する為の図である。 図９は、第７の実施形態の半導体記憶装置のメモリセルの構成を説明する為の図である。
以下に添付図面を参照して、実施形態にかかる半導体記憶装置とその駆動方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の半導体記憶装置の構成を説明する為の図である。本実施形態の半導体記憶装置のメモリセル２０は、４個のＭＯＳトランジスタで構成される。メモリセル２０は、ソース、ドレイン、及びゲートを有するＮＭＯＳトランジスタ２３を有する。ＮＭＯＳトランジスタ２３のソースは、ソース電位供給端２５に接続される。メモリセル２０は、ソース、ドレイン、及びゲートを有するＮＭＯＳトランジスタ２４を有する。ＮＭＯＳトランジスタ２４のソースは、ソース電位供給端２５に接続される。すなわち、ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４のソースは、共通接続される。
ＮＭＯＳトランジスタ２４のドレインは、ＮＭＯＳトランジスタ２３のゲートに接続される。ＮＭＯＳトランジスタ２４のゲートは、ＮＭＯＳトランジスタ２３のドレインに接続される。ＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４は、いわゆるフリップフロップ回路を構成している。データの保持状態においては、ビット線（１１、１２）からのデータに応じてＮＭＯＳトランジスタ２３とＮＭＯＳトランジスタ２４のいずれか一方がオン状態になり、データを保持する。
メモリセル２０は、ソース、ドレイン、及びゲートを有するＰＭＯＳトランジスタ２１を有する。ＰＭＯＳトランジスタ２１のソースは、ビット線１１に接続され、ドレインはＮＭＯＳトランジスタ２３のドレインに接続される。メモリセル２０は、ソース、ドレイン、及びゲートを有するＰＭＯＳトランジスタ２２を有する。ＰＭＯＳトランジスタ２２のソースは、ビット線１２に接続され、ドレインはＮＭＯＳトランジスタ２４のドレインに接続される。ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２のゲートは、ワード線１０に接続される。ＰＭＯＳトランジスタ２１とＰＭＯＳトランジスタ２２は、アクセストランジスタと呼ばれる。
本実施形態の半導体記憶装置は、ソース電位供給端２５にソース電位調整回路５０が接続される。ソース電位調整回路５０は、半導体記憶装置の動作モード、すなわち、データの書き込み、あるいは読み出しが行われる動作状態モードと、データの書き込み、あるいは読み出しが行われない保持状態モードを切り替えるモード切替信号ＳＬＥＥＰに応答して、ソース電位供給端２５に供給される電位ＶＳＣを切り替える。保持状態モードにおいては、ソース電位供給端２５の電位は、動作状態モードの時の電位に比べて所定電圧分だけ高い電位が供給される。例えば、動作状態モードにおいては、ソース電位供給端２５には、接地電位ＶＳＳが供給される。保持状態モードにおいては、例えば、接地電位ＶＳＳより０．６Ｖ（ボルト）程度高い電位がソース電位供給端２５に供給される。
保持状態モードの時には、ワード線電位調整回路８０は、電源電圧ＶＤＤをワード線１０に供給する。ＰＭＯＳトランジスタ（２１、２２）のゲート電極が接続されるワード線ＷＬの電位を電源電圧ＶＤＤに引き上げることで、ＰＭＯＳトランジスタ（２１、２２）はオフ状態になる。すなわち、ＰＭＯＳトランジスタ（２１、２２）からの漏れ電流によりデータ保持が行われる状態になる。保持状態モードにおいて、ソース電位供給端２５の電位を上げることにより、ソース電位供給端２５と各ビット線（１１、１２）間の電圧差が小さくなる。ソース電位供給端２５とビット線１１との間には、ＮＭＯＳトランジスタ２３とＰＭＯＳトランジスタ２１の主電流路であるソース・ドレイン路が接続されている。一方、ソース電位供給端２５とビット線１２との間には、ＮＭＯＳトランジスタ２４とＰＭＯＳトランジスタ２２の主電流路であるソース・ドレイン路が接続されている。保持状態モードの時にソース電位供給端２５の電位を上げることにより、ゲート・ソース間電圧、ソース・基板間電圧がともに負になるため、保持状態モード時の各ＭＯＳトランジスタの漏れ電流が減り、漏れ電流が抑制される。
動作状態モード時には、ソース電位供給端２５の電位を接地電位ＶＳＳに下げる。これにより、ソース電位供給端２５と各ビット線（１１、１２）間の電圧差を大きくし、各ＭＯＳトランジスタのソース・基板間電圧を０に戻すとともに、ゲート・ソース間電圧を高くして駆動能力を高める。
メモリセル２０におけるデータ保持の為、ＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりもＰＭＯＳトランジスタ（２１、２２）の漏れ電流が大きくなるように構成される。ＮＭＯＳトランジスタ（２３、２４）の漏れ電流の方が、ＰＭＯＳトランジスタ（２１、２２）よりも大きい場合には、ＮＭＯＳトランジスタ（２３、２４）のドレイン電極の電位が両方共にＬｏｗレベルになり、データが保持できない状態が生じるからである。ＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりもＰＭＯＳトランジスタ（２１、２２）の漏れ電流を大きくする為に、例えば、ＰＭＯＳトランジスタ（２１、２２）の閾値電圧ＶＴＨを、ＮＭＯＳトランジスタ（２３、２４）の閾値電圧ＶＴＨより小さくする。あるいは、ＰＭＯＳトランジスタ（２１、２２）のゲート長を、ＮＭＯＳトランジスタ（２３、２４）のゲート長より短くする。更には、ＰＭＯＳトランジスタ（２１、２２）のゲート幅を、ＮＭＯＳトランジスタ（２３、２４）のゲート幅より広くする。
本実施形態の半導体記憶装置は、ワード線１０にワード線電位調整回路８０が接続される。ワード線電位調整回路８０は半導体記憶装置が動作状態モードの時、ワード線１０の電位を、電源電圧ＶＤＤから所定の電圧だけ低い電位を供給する。すなわち、ビット線（１１、１２）に接続されるＰＭＯＳトランジスタ（２１、２２）のオフ状態の漏れ電流を増やす電位を供給する。ＰＭＯＳトランジスタ（２１、２２）のゲートが接続されるワード線１０の電位を下げることで、メモリセル２０が非選択の状態の時のＰＭＯＳトランジスタ（２１、２２）のオフ状態の漏れ電流が増える為、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流の方がＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが出来る。これにより、リフレッシュ動作を行う事なく、動作状態モードにおいてデータ保持を行うことが出来る。
本実施形態においては、半導体記憶装置の動作モード、すなわち、データの書き込み、あるいは読み出しが行われる動作状態モードと保持状態モードを切り替えるモード切替信号ＳＬＥＥＰに応答して、ソース電位供給端２５に供給される電位ＶＳＣを切り替えるソース電位調整回路５０を備える。保持状態モードの時にメモリセル２０を構成するＮＭＯＳトランジスタ（２３、２４）のソース・ドレイン間電圧を小さくするようにソース電位供給端２５の電位ＶＳＣが調整される。これにより、保持状態モード時のメモリセル２０の漏れ電流を抑制することが出来る。保持状態モード時には、ビット線（１１、１２）に接続されるＰＭＯＳトランジスタ（２１、２２）がオフとなる為、ＰＭＯＳトランジスタ（２１、２２）からの漏れ電流によりメモリセル２０でのデータ保持が行われる。保持状態モード時にソース電位供給端２５の電位を上げることで、ＮＭＯＳトランジスタ（２３、２４）のゲート・ソース間電圧、ソース・基板間電圧がともに負になるため、漏れ電流が減り、漏れ電流を抑制することが出来る。これにより、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流の方がＮＭＯＳトランジスタ（２３、２４）よりも大きい状態を維持することが出来る為、リフレッシュ動作無しでデータ保持が可能で有る。リフレッシュ動作が不要になる為、リフレッシュ動作に伴う消費電力を削減することが出来る。また、保持動作モードにおけるメモリセル２０の漏れ電流を抑制することにより、消費電力を抑制することが出来る。
本実施形態においては、半導体記憶装置の動作モード、すなわち、データの書き込み、あるいは読み出しが行われる動作状態モードと保持状態モードを切り替えるモード切替信号ＳＬＥＥＰに応答して、ワード線ＷＬの電位を調整するワード線電位調整回路８０を備える。ワード線電位調整回路８０は、データの書き込み、あるいは、読み出しを行う動作状態モードにおいて、電源電圧ＶＤＤよりも所定の電圧だけ低い電圧をワード線ＷＬに供給する。ＰＭＯＳトランジスタ（２１、２２）が接続されるワード線ＷＬの電位を下げることで、ＰＭＯＳトランジスタ（２１、２２）のオフ状態の漏れ電流が増える為、ＰＭＯＳトランジスタ（２１、２２）のゲートにＨｉｇｈレベルの電圧が印加される時、すなわち、メモリセル２０が非選択時のＰＭＯＳトランジスタ（２１、２２）の漏れ電流が大きくなる。この為、メモリセル２０の非選択時において、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流をＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが出来る。これにより、動作状態モードにおけるデータ保持をリフレッシュ動作なしで行うことが出来る。
（第２の実施形態）
図２は、第２の実施形態の半導体記憶装置の駆動方法を説明する為の図である。尚、図１に示すメモリセル２０によって構成される場合を例に説明する。図において、実線（ｉ）はワード線１０の電位を示しており、一点鎖線（ｉｉ）がソース電位供給端２５の電位を示す。本実施形態の半導体記憶装置の駆動方法においては、データの書き込み、あるいは、読み出し時の動作状態モードにおいて、ワード線１０の電位は電源電圧ＶＤＤよりも、例えば、ΔＶ１だけ低い電圧に設定される。ＰＭＯＳトランジスタ（２１、２２）のワード線１０の電位を下げることで、ＰＭＯＳトランジスタ（２１、２２）がオフ状態の時の漏れ電流が増加する。これにより、動作状態モードの時にＰＭＯＳトランジスタ（２１、２２）の漏れ電流がＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが出来る為、動作状態モードにおけるデータ保持（リテンション）を確実に行うことが出来る。動作状態モードにおいては、メモリセル２０が選択された時にワード線１０の電位がＬｏｗレベル、すなわち、接地電位ＶＳＳになり、非選択の時に、既述の電位、すなわち、電源電圧ＶＤＤからΔＶ１だけ低い電圧が供給される。
保持状態モードにおいては、ソース電位供給端２５の電位ＶＳＣは、接地電位ＶＳＳからΔＶ２だけ昇圧される。これにより、ＮＭＯＳトランジスタ（２３、２４）のゲート・ソース間電圧、ソース・基板間電圧がともに負になるため、漏れ電流が減り、漏れ電流が抑制される。これにより、保持状態モードの時の漏れ電流が抑えられ、消費電力を低減することが出来る。また、保持状態モードにおいては、ワード線１０の電位が電源電圧ＶＤＤまで引き上げられるため、ＰＭＯＳトランジスタ（２１、２２）はオフとなり、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流を削減することができる。保持状態モードの時に、ソース電位供給端２５の電位ＶＳＣを上げ、ＮＭＯＳトランジスタ（２３、２４）の漏れ電流を抑制することによって、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流がＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが出来る為、リフレッシュ動作なしでデータの保持を行う事が出来る。
本実施形態の半導体記憶装置の駆動方法によれば、動作状態モードにおいてワード線１０に印加する電位を電源電圧ＶＤＤから所定の電圧ΔＶ１だけ下げ、保持状態モードにおいては、ワード線１０に印加される電位を電源電圧ＶＤＤまで戻すと共に、ＮＭＯＳトランジスタ（２３、２４）のソースに供給する電位ＶＳＣを接地電位ＶＳＳから所定の電圧ΔＶ２だけ昇圧する。この為、ＮＭＯＳトランジスタ（２３、２４）のゲート・ソース間電圧、ソース・基板間電圧がともに負になるため、ＮＭＯＳトランジスタ（２３、２４）の漏れ電流が減り、漏れ電流が抑制される。これにより、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流がＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが可能となり、データをリフレッシュ動作無しで保持することが出来る。
図３は、動作状態モードにおけるデータの保持特性を示す図である。横軸にデータの保持時間（リテンション時間）、縦軸にフェイルビット数、すなわち、データの保持状態が破壊されたビット数を示す。同図は、動作状態モードにおいて、メモリセル２０のソース電位供給端２５の電位を接地電位ＶＳＳに固定し、ワード線１０の電圧を変化させた場合を示す。すなわち、実線（ｉ）は、ワード線１０の電圧を１．２Ｖにした場合、実線（ｉｉ）は、ワード線１０の電圧を１．１Ｖにした場合、破線（ｉｉｉ）は１．０Ｖ、実線（ｉｖ）は、０．９Ｖに設定した場合である。ワード線１０の電圧を０．９Ｖにするとフェイルビット数は激減する。
動作状態モード時にワード線１０の電位を電源電圧ＶＤＤからわずかに下げることにより、動作状態モードでのデータ保持特性が改善する。電源電圧ＶＤＤより低い電圧をワード線１０に供給することにより、メモリセル２０が非選択の時のＰＭＯＳトランジスタ（２１、２２）の漏れ電流を増やすことで、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流がＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが出来ることによる。
図４は、保持状態モードにおけるデータの保持特性を示す図である。横軸にソース電位供給端２５に供給する電圧ＶＳＣ、縦軸にフェイルビット数を示す。同図において、実線（ｉ）は、ワード線１０に供給する電圧を１．１Ｖにした場合を示し、実線（ｉｉ）は、１．２Ｖにした場合を示す。尚、電源電圧ＶＤＤは、１．２Ｖとしている。
ワード線１０の電圧を電源電圧ＶＤＤに等しい１．２Ｖに上げるとＰＭＯＳトランジスタ（２１、２２）はオフ状態となり、メモリセル２０を構成するＮＭＯＳトランジスタ（２３、２４）には、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流が供給される。すなわち、メモリセル２０は、ＰＭＯＳトランジスタ（２１、２２）からの漏れ電流でデータを保持する状態になる。この場合においても、保持状態モードにおけるソース電位供給端２５の電位を上げることで、ＮＭＯＳトランジスタ（２３、２４）のゲート・ソース間電圧、ソース・基板間電圧をともに負にしてＮＭＯＳトランジスタ（２３、２４）の漏れ電流を減らして抑制することにより、ＰＭＯＳトランジスタ（２１、２２）の漏れ電流がＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態を維持することが出来る。例えば、実線（ｉｉ）に示す様に電源電圧ＶＤＤが１．２Ｖの場合、接地電位ＶＳＳよりも電源電圧ＶＤＤの約１／２である０．５Ｖから０．６Ｖ程度高い電圧をソース電位供給端２５に供給することによりフェイルビット数が激減する。尚、ワード線１０の電圧が１．１Ｖの場合には、ソース電位供給端２５の電位を０．３Ｖ程度に上げることだけでフェイルビット数は激減する。ソース電位供給端２５の電位を上げることで、保持状態モードにおいて漏れ電流を抑制してデータの保持が出来る為、消費電力を抑制することが出来る。
（第３の実施形態）
図５は、第３の実施形態の半導体記憶装置の構成を説明する為の図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した説明は必要な場合にのみ行う。各ワード線（ＷＬ０、ＷＬ１）には、ワード線駆動回路（３０、４０）が設けられる。ワード線駆動回路３０は、ＰＭＯＳトランジスタ３２とＮＭＯＳトランジスタ３３を有するＣＭＯＳインバータで構成される。ワード線駆動回路４０は、ＰＭＯＳトランジスタ４２とＮＭＯＳトランジスタ４３を有するＣＭＯＳインバータで構成される。ワード線駆動回路３０は、選択端子３１に供給されるワード線選択信号ＷＬＳＬ０に応答する。ワード線駆動回路４０は、選択端子４１に供給されるワード線選択信号ＷＬＳＬ１に応答する。ワード線選択信号（ＷＬＳＬ０、ＷＬＳＬ１）は、別途設けられるデコーダ（図示せず）から供給される。
メモリセル２０のソース電位供給端２５には、ソース電位調整回路５０の出力ＶＳＣが供給される。ソース電位調整回路５０は、ＮＭＯＳトランジスタ５１とＮＭＯＳトランジスタ５２を有する。ＮＭＯＳトランジスタ５１は、ドレインとゲートが共通接続され、ダイオードを構成している。ＮＭＯＳトランジスタ５２のソースは接地され、ゲートはインバータ７３の出力端に接続されている。ＮＭＯＳトランジスタ５２のドレインは、ソース電位供給端２５に接続されている。
ワード線駆動回路（３０、４０）には、ワード線電圧調整回路８０の出力電圧ＷＬＨが供給される。ワード線電位調整回路８０は、ＰＭＯＳトランジスタ６０を有する。ＰＭＯＳトランジスタ６０のソースには電源電圧ＶＤＤが供給される。ＰＭＯＳトランジスタ６０のゲートは、インバータ７３の出力端に接続されている。ワード線電位調整回路８０は、電圧調整素子７０とＰＭＯＳトランジスタ７２を有する。電圧調整素子７０は、ダイオード接続されたＰＭＯＳトランジスタ７１を有する。ＰＭＯＳトランジスタ７１のソースには電源電圧ＶＤＤが供給される。電圧調整素子７０を構成するダイオード接続されたＮＭＯＳトランジスタ７１は一例であり、電源電圧ＶＤＤを所定の電圧だけ降圧させる種々の構成が可能である。
制御端子８１には、モード切替信号ＳＬＥＥＰが供給される。保持状態モードの時、モード切替信号ＳＬＥＥＰはＨｉｇｈレベルになる。モード切替信号ＳＬＥＥＰがＨｉｇｈレベルの時、インバータ７３からＬｏｗレベルの信号がＰＭＯＳトランジスタ６０に供給される。これにより、ＰＭＯＳトランジスタ６０はオンとなり、ワード線駆動回路（３０、４０）に供給される電圧ＷＬＨは電源電圧ＶＤＤになる。
動作状態モードの時には、モード切替信号ＳＬＥＥＰはＬｏｗレベルになる。Ｌｏｗレベルのモード切替信号ＳＬＥＥＰが供給されることでワード線電圧調整回路８０のＰＭＯＳトランジスタ７２がオンとなり、電源電圧ＶＤＤから電圧調整素子７０の電圧分が調整された電圧がワード線電圧調整回路８０から出力される。これにより、ワード線駆動回路（３０、４０）に供給される電圧ＷＬＨは、電源電圧ＶＤＤから電圧調整素子７０の電圧分だけ低い電圧になる。すなわち、図２において動作状態モードで説明した電圧ΔＶ１だけ降下した電圧が供給される。
本実施形態の半導体記憶装置は、ワード線電位調整回路８０とソース電位調整回路５０を備える。ソース電位調整回路５０は、制御端子８１に印加されるモード切替信号ＳＬＥＥＰに応答して、動作状態モードの時には、ソース電位供給端２５に接地電位ＶＳＳを供給する。また、ワード線電位調整回路８０は制御端子８１に印加されるモード切替信号ＳＬＥＥＰに応答して、電源電圧ＶＤＤから所定の電圧ΔＶ１だけ降圧した電圧をワード線駆動回路３０に供給する。
保持状態モードにおいては、モード切替信号ＳＬＥＥＰがＨｉｇｈレベルになる為、インバータ７３からはＬｏｗレベルの信号がソース電位調整回路５０のＮＭＯＳトランジスタ５２のゲートに供給される。この為、ＮＭＯＳトランジスタ５２がオフになる為、ソース電位供給端２５には、接地電位ＶＳＳよりダイオード接続のＮＭＯＳトランジスタ５１のフォワード電圧分だけ高い電圧が供給される。例えば、ダイオード接続のＮＭＯＳトランジスタ５１の段数を調整することにより、保持状態モードの時にソース電位調整回路５０からソース電位供給端２５に供給される電位ＶＳＣのレベルを調整することが出来る。ワード線電位調整回路８０からは、電源電圧ＶＤＤがワード線駆動回路（３０、４０）に供給される。モード切替信号ＳＬＥＥＰがＬｏｗレベルの時、インバータ７３からＨｉｇｈレベルの信号がＮＭＯＳトランジスタ６１のゲートに印加され、ＮＭＯＳトランジスタ６１がオンして、接地電位ＶＳＳの電圧ＷＬＬがワード線駆動回路（３０、４０）のＮＭＯＳトランジスタ（３３、４３）のソースに供給される。
本実施形態においては、モード切替信号ＳＬＥＥＰに応じて調整された電圧ＷＬＨが、ワード線駆動回路３０に供給される。従って、ワード線選択信号（ＷＬＳＬ０、ＷＬＳＬ１）に応答してワード線駆動回路（３０、４０）が動作することで、調整された電圧ＷＬＨがワード線（ＷＬ０、ＷＬ１）に供給される。また、モード切替信号ＳＬＥＥＰに応じて調整された電圧ＶＳＣが、ソース電位調整回路５０から各メモリセル２０のソース電位供給端２５に供給される。従って、動作状態モードにおいて、メモリセル２０のＰＭＯＳトランジスタ（２１、２２）の導通を強めて漏れ電流を増やす制御が行われ、保持状態モードにおいて、メモリセル２０を構成するＮＭＯＳトランジスタ（２３、２４）の漏れ電流を減らす制御を行う事が出来る。これにより、メモリセル２０のＰＭＯＳトランジスタ（２１、２２）の漏れ電流をＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態に維持することが出来る為、リフレッシュ動作無しでデータ保持を行うことが出来る。
（第４の実施形態）
図６は、第４の実施形態の半導体記憶装置の構成を示す図である。既述の実施形態に対応する構成要素には同一の符号を付し、重複した説明は必要な場合のみ行う。本実施形態は、半導体記憶装置のシステム構成の一つの実施形態を示す。ワード線駆動回路３０と、メモリセル２０のソース電位供給端２５に、モード切替信号ＳＬＥＥＰに応じて調整された電圧が印加される点を除いては、従来の半導体記憶装置のシステム構成と同様な構成となる。すなわち、ワード線駆動回路３０のＰＭＯＳトランジスタ３２のソース電極に供給される電圧ＷＬＨは、既述したワード線電位調整回路８０から供給される。電圧ＷＬＨは、モード切替信号ＳＬＥＥＰがＨｉｇｈレベルの時、すなわち、保持状態モードの時、電源電圧ＶＤＤが印加される。一方、モード切替信号ＳＬＥＥＰがＬｏｗレベルの時、すなわち、動作状態モードの時、電源電圧ＶＤＤから所定の電圧分ΔＶ１だけ低い電圧が印加される。ワード線選択信号ＷＬＳＬ０に応答してワード線駆動回路３０が動作し、ワード線駆動回路３０のＰＭＯＳトランジスタ３２がオンした時に、電圧ＷＬＨがワード線ＷＬ０に供給される。
各メモリセル２０のソース電位供給端２５には、既述したソース電位調整回路５０からの電圧ＶＳＣが供給される。すなわち、モード切替信号ＳＬＥＥＰがＨｉｇｈレベルの時、すなわち、保持状態モードの時、接地電位ＶＳＳが印加される。一方、モード切替信号ＳＬＥＥＰがＬｏｗレベルの時、すなわち、動作状態モードの時、接地電位ＶＳＳより所定の電圧分ΔＶ２だけ高い電圧が印加される。
ビット線（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間にプリチャージ・イコライザ回路９０を備える。プリチャージ・イコライザ回路９０は、プリチャージ・イコライズ制御信号ＰＲＥに応答する。プリチャージ・イコライザ回路９０は、３つのＰＭＯＳトランジスタ（９１、９２、９３）を有する。
ビット線（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）間には、書き込み回路１００が接続される。書き込み回路１００は、ＡＮＤゲート１２０から供給される書き込み信号ＣＯＬＳＥＬＷに応答する。書き込み回路１００は、２個のＮＭＯＳトランジスタ（１０１、１０２）を有する。共通接続されたＮＭＯＳトランジスタ（１０１、１０２）のゲートには書き込み信号ＣＯＬＳＥＬＷが供給され、夫々のソースには、データ（Ｄｉｎ、／Ｄｉｎ）が供給される。ＡＮＤゲート１２０は、カラム選択信号ＣＯＬ０−７と書き込み信号ＷＲＩＴＥに応答して、書き込み信号ＣＯＬＳＥＬＷを生成する。カラム選択信号ＣＯＬ０−７は、別途設けられるデコーダ（図示せず）から供給される。
ビット線（ＢＬ０、／ＢＬ０、ＢＬ１、／ＢＬ１）には、読み出し回路１１０が設けられる。読み出し回路１１０は、ゲート回路１２１から供給される読み出し信号ＣＯＬＳＥＬＲに応答する。読み出し回路１１０は、ビット線（ＢＬ０、／ＢＬ０）とセンスアンプ１３０間に接続される２個のＰＭＯＳトランジスタ（１１１、１１２）を有する。ゲート回路１２１は、カラム選択信号ＣＯＬ０−７と読み出し制御信号ＲＥＡＤに応答して、読み出し信号ＣＯＬＳＥＬＲを生成する。読み出し回路１１０は、読み出し信号ＣＯＬＳＥＬＲに応答して、ビット線（ＢＬ０、／ＢＬ０）をセンスアンプ１３０に接続する。
センスアンプ１３０は、ビット線（ＢＬ０、／ＢＬ０）間の電圧差を増幅して、出力信号（Ｄｏｕｔ、／Ｄｏｕｔ）を出力する。センスアンプ１３０は、２個のＰＭＯＳトランジスタ（１３１、１３２）と２個のＮＭＯＳトランジスタ（１３３、１３４）を有する。ＰＭＯＳトランジスタ１３１とＮＭＯＳトランジスタ１３３はＣＭＯＳインバータを構成する。同様に、ＰＭＯＳトランジスタ１３２とＮＭＯＳトランジスタ１３４はＣＭＯＳインバータを構成する。ＮＭＯＳトランジスタ（１３３、１３４）のソースには、ＮＭＯＳトランジスタ１３５のドレインが接続される。ＮＭＯＳトランジスタ１３５のソースは接地される。ＮＭＯＳトランジスタ１３５のゲートに供給されるセンスアンプ制御信号ＳＡＥによりＮＭＯＳトランジスタ１３５のオン／オフが制御されることで、センスアンプ１３０が制御される。
ワード線駆動回路３０には、既述した通り、モード切替信号ＳＬＥＥＰに応じて、保持状態モード時には電源電圧ＶＤＤが印加される。また、動作状態モード時には、電源電圧ＶＤＤから所定の電圧分だけ降圧された電圧が印加される。また、メモリセル２０のソース電位供給端２５には、モード切替信号ＳＬＥＥＰに応じて、保持状態モード時には接地電位ＶＳＳよりも所定の電圧だけ高い電圧が印加され、動作状態モード時には、接地電位ＶＳＳが印加される。
本実施形態によれば、モード切替信号ＳＬＥＥＰに応じて調整された電圧ＷＬＨが、ワード線電位調整回路８０からワード線駆動回路３０に供給される。ワード線駆動回路３０が、別途設けられるデコーダ（図示せず）から供給されるワード線選択信号ＷＬＳＬ０に応じて動作することで、モード切替信号ＳＬＥＥＰに応じて、調整された電圧ＷＬＨがワード線ＷＬ０に供給される。従って、動作状態モードにおいて、メモリセル２０のＰＭＯＳトランジスタ（２１、２２）の漏れ電流を増やす制御が行われ、保持状態モードにおいて、メモリセル２０を構成するＮＭＯＳトランジスタ（２３、２４）の漏れ電流を減らす制御を行う事が出来る。これにより、メモリセル２０のＰＭＯＳトランジスタ（２１、２２）の漏れ電流を、ＮＭＯＳトランジスタ（２３、２４）の漏れ電流よりも大きい状態に維持することが出来る為、リフレッシュ動作無しでデータ保持を行うことが出来る。
（第５の実施形態）
図７は、第５の実施形態の半導体記憶装置の駆動方法のタイミングチャートを示す。図６の第４の実施形態の半導体記憶装置を例にして、駆動方法を説明する。保持状態モード、すなわち、モード切替信号ＳＬＥＥＰがＨｉｇｈレベルの時、ワード線ＷＬには、電源電圧ＶＤＤが印加される。ビット線（ＢＬ、／ＢＬ）は、保持するデータに応じて電源電圧ＶＤＤまたは接地電位ＶＳＳとなっている。ソース電位供給端２５に供給される電位ＶＳＣは、接地電位ＶＳＳよりもΔＶ２だけ高い電圧となっている。既述した通り、保持状態モード時のメモリセル２０を構成するＮＭＯＳトランジスタ（２３、２４）の漏れ電流を抑制する為である。
動作状態モード、すなわち、モード切替信号ＳＬＥＥＰがＬｏｗレベルになるとプリチャージ・イコライズ制御信号ＰＲＥが、読み出しＲｅａｄ、あるいは、書き込みＷｒｉｔｅのタイミングに応じてＨｉｇｈレベルになる。読み出しＲｅａｄ時にはセンスアンプ制御信号ＳＡＥがＨｉｇｈレベルになり、ＡＮＤゲート１２１から出力されるＣＯＬＳＥＬＲに応じて読み出し回路１１０が動作し、センスアンプ１３０によるデータ読み出しが行われ、データが出力される（Ｄｏｕｔ、／Ｄｏｕｔ）。書き込み時Ｗｒｉｔｅには、ＡＮＤゲート１２０から出力されるＣＯＬＳＥＬＷがＨｉｇｈレベルになり、データ（Ｄｉｎ、／Ｄｉｎ）が対応するメモリセル２０に書き込まれる。
本実施形態によれば、保持状態モードと動作状態モードに応じて、ワード線ＷＬに供給される電位とメモリセル２０のソース電位供給端２５に印加される電位が調整されて供給される。すなわち、動作状態モードの時には、電源電圧ＶＤＤからわずかに低い電圧をワード線ＷＬに供給して、メモリセル２０のＰＭＯＳトランジスタ（２１、２２）からの漏れ電流を増やす制御を行う。一方、保持状態モードの時には、メモリセル２０のソース電位供給端２５の電位ＶＳＣを接地電位ＶＳＳから所定電圧分だけ昇圧させる。これにより、メモリセル２０を構成するＮＭＯＳトランジスタ（２３、２４）の漏れ電流を抑制する。この為、ＰＭＯＳトランジスタ（２１、２２）がオフになって漏れ電流によるデータ保持の状態になっても、ＮＭＯＳトランジスタ（２３、２４）の漏れ電流をＰＭＯＳトランジスタ（２１、２２）の漏れ電流よりも小さい状態に制御することが出来る為、リフレッシュ動作を行うことなくデータ保持を行うことが出来る。
（第６の実施形態）
図８は、４個のＭＯＳトランジスタで構成される他の実施形態のＳＲＡＭメモリセル２００の構成を示す。本実施形態のメモリセル２００は、ビット線（１１、１２）に接続されるＭＯＳトランジスタ（２０１、２０１）がＮＭＯＳトランジスタで構成されている。従って、ワード線１０の電位が電源電圧ＶＤＤの時にメモリセル２００が選択され、ワード線１０の電位が接地電位ＶＳＳの時に非選択の状態になる。
本実施形態のメモリセル２００を用いた場合には、動作状態モードのメモリセル２００の非選択時、すなわち、ＮＭＯＳトランジスタ（２０１、２０２）がオフの時に、ワード線１０に接地電位ＶＳＳより所定の電圧分だけ高い電位をワード線電位調整回路８０から供給する。これにより、ＮＭＯＳトランジスタ（２０１、２０２）の漏れ電流をＮＭＯＳトランジスタ（２０３、２０４）よりも大きい状態に維持することが出来る為、リフレッシュ動作無しでデータ保持を行うことが出来る。
ビット線（１１、１２）に接続されるＮＭＯＳトランジスタ（２０１、２０２）の漏れ電流を、ソースがソース電位供給端２０５に接続されるＮＭＯＳトランジスタ（２０３、２０４）の漏れ電流より大きくする為に、例えば、ＮＭＯＳトランジスタ（２０１、２０２）の閾値電圧ＶＴＨを、ＮＭＯＳトランジスタ（２０３、２０４）の閾値電圧ＶＴＨより小さくする。あるいは、ＮＭＯＳトランジスタ（２０１、２０２）のゲート長を、ＮＭＯＳトランジスタ（２０３、２０４）のゲート長より短くする。更には、ＮＭＯＳトランジスタ（２０１、２０２）のゲート幅を、ＮＭＯＳトランジスタ（２０３、２０４）のゲート幅より広くする。
（第７の実施形態）
図９は、４個のＭＯＳトランジスタで構成される他の実施形態のＳＲＡＭメモリセル３００の構成を示す。本実施形態のＳＲＡＭメモリセル３００は、既述のメモリセル２０を構成するＭＯＳトランジスタと極性が異なる。すなわち、ソースを共通にするＭＯＳトランジスタ（３０３、３０４）がＰＭＯＳトランジスタで構成され、ビット線（１１、１２）に接続されるＭＯＳトランジスタ（３０１、３０２）がＮＭＯＳトランジスタで構成される。本実施形態のメモリセル３００の場合には、既述のメモリセル２０の実施形態の場合と電位関係が逆の関係になる。すなわち、動作状態モードの時は、ワード線１０の電位がＨｉｇｈレベルの時にメモリセル３００が選択された状態になり、ワード線１０の電位がＬｏｗレベルの時に非選択の状態になる。
この為、メモリセル３００に供給する電位関係を、既述の実施形態のメモリセル２０の場合と逆の関係にすることで、動作状態モード、及び保持状態モードにおけるＮＭＯＳトランジスタ（３０１、３０２）の漏れ電流を、ＰＭＯＳトランジスタ（３０３、３０４）の漏れ電流よりも大きい状態とする制御が可能となる。すなわち、動作状態モードの時、ワード線１０の電位を接地電位ＶＳＳよりも所定の電圧だけ昇圧した電圧をワード線電位調整回路８０からソース電位供給端３０５に供給する。保持状態モードの時には、ソース電位供給端３０５の電位ＶＳＣを、電源電圧ＶＤＤよりも所定の電圧分だけ下げる。これにより、ＮＭＯＳトランジスタ（３０１、３０２）の漏れ電流をＰＭＯＳトランジスタ（３０３、３０４）よりも大きい状態に維持することが出来る為、リフレッシュ動作を行うことなくデータを保持することが出来る。
ビット線（１１、１２）に接続されるＮＭＯＳトランジスタ（３０１、３０２）の漏れ電流を、ソースがソース電位供給端３０５に接続されるＰＭＯＳトランジスタ（３０３、３０４）の漏れ電流より大きくする為に、例えば、ＮＭＯＳトランジスタ（３０１、３０２）の閾値電圧ＶＴＨを、ＰＭＯＳトランジスタ（３０３、３０４）の閾値電圧ＶＴＨより小さくする。あるいは、ＮＭＯＳトランジスタ（３０１、３０２）のゲート長を、ＰＯＳトランジスタ（３０３、３０４）のゲート長より短くする。更には、ＮＭＯＳトランジスタ（３０１、３０２）のゲート幅を、ＰＭＯＳトランジスタ（３０３、３０４）のゲート幅より広くする。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ワード線、１１及び１２ ビット線、２０ メモリセル、２１及び２２ ＰＭＯＳトランジスタ、２２及び２４ ＮＭＯＳトランジスタ、２５ ソース電位供給端、５０ ソース電位調整回路、８０ ワード線電位調整回路、８１ 制御端子。

Claims (14)

  1. ソース、ドレイン及びゲートを有し、第１のビット線にソースが接続され、ゲートがワード線に接続される第１のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、第２のビット線にソースが接続され、ゲートが前記ワード線に接続される第２のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、ソースがソース電位供給端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続される第３のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、ソースが前記ソース電位供給端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続される第４のＭＯＳトランジスタと、
    データを保持する保持状態モードとデータの読み出しまたは書き込みを行う動作状態モードの切替を行うモード切替信号に応答して、第１の電圧と前記第１の電圧に対して所定の電圧調整が行われた第２の電圧を切り替えて前記ソース電位供給端に供給するソース電位調整回路と、
    前記モード切替信号に応答して、前記ワード線に印加される電圧を、第３の電圧と前記第３の電圧に対して所定の電圧調整が行われた第４の電圧との間で切り替えて供給するワード線電位調整回路と、
    を具備することを特徴とする半導体記憶装置。
  2. 前記第２の電圧は前記第１の電圧に比べて前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの漏れ電流を減らす電圧であり、前記ソース電位調整回路は、前記モード切替信号の保持状態モードへの切替に応答して、前記第２の電圧を前記ソース電位供給端に供給することを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第４の電圧は前記第３の電圧に比べて前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの漏れ電流を増やす電圧であり、前記ワード線電位調整回路は、前記モード切替信号の動作状態モードへの切替に応答して、前記第４の電圧を供給することを特徴とする請求項１または２に記載の半導体記憶装置。
  4. 前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタはＮ型のＭＯＳトランジスタで構成され、前記第１の電圧は接地電位であり、前記第２の電圧は接地電位より所定の電圧だけ高い電圧であることを特徴とする請求項１から３のいずれか一項に記載の半導体記憶装置。
  5. 前記第３の電圧は高電位側の電源電圧であり、前記第２の電圧は前記接地電位よりも前記高電位側の電源電圧の１／２程度高い電圧であることを特徴とする請求項４に記載の半導体記憶装置。
  6. 前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタはＰ型のＭＯＳトランジスタで構成され、前記第３の電圧は高電位側の電源電圧であり、前記第４の電圧は前記電源電圧よりも所定の電圧だけ低い電圧であることを特徴とする請求項１から５のいずれか一項に記載の半導体記憶装置。
  7. 前記第１のＭＯＳトランジスタの閾値電圧は、前記第３のＭＯＳトランジスタの閾値電圧よりも小さく、前記第２のＭＯＳトランジスタの閾値電圧は、前記第４のＭＯＳトランジスタの閾値電圧よりも小さいことを特徴とする請求項１から６のいずれか一項に記載の半導体記憶装置。
  8. 前記第１のＭＯＳトランジスタのゲート長は、前記第３のＭＯＳトランジスタのゲート長よりも短く、前記第２のＭＯＳトランジスタのゲート長は、前記第４のＭＯＳトランジスタのゲート長よりも短いことを特徴とする請求項１から６のいずれか一項に記載の半導体記憶装置。
  9. 前記第１のＭＯＳトランジスタのゲート幅は、前記第３のＭＯＳトランジスタのゲート幅よりも広く、前記第２のＭＯＳトランジスタのゲート幅は、前記第４のＭＯＳトランジスタのゲート幅よりも広いことを特徴とする請求項１から６のいずれか一項に記載の半導体記憶装置。
  10. ソース、ドレイン及びゲートを有し、第１のビット線にソースが接続され、ゲートがワード線に接続される第１のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、第２のビット線にソースが接続され、ゲートが前記ワード線に接続される第２のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、ソースがソース電位供給端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続される第３のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、ソースが前記ソース電位供給端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続される第４のＭＯＳトランジスタと、
    を有するメモリセルを具備する半導体記憶装置の駆動方法において、
    データを保持する保持状態モードとデータの読み出しまたは書き込みを行う動作状態モードの切替を行うモード切替信号に応答し、前記モード切替信号の保持状態モードへの切替に応答して前記第３のＭＯＳトランジスタと前記第４のＭＯＳトランジスタの漏れ電流を動作状態モードの時よりも減らす電位を前記ソース電位供給端に供給し、
    前記モード切替信号の動作状態モードへの切替に応答して、前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタの漏れ電流を保持状態モードの時よりも増やす電圧を前記ワード線に供給することを特徴とする半導体記憶装置の駆動方法。
  11. ソース、ドレイン及びゲートを有し、第１のビット線にソースが接続され、ゲートがワード線に接続される第１のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、第２のビット線にソースが接続され、ゲートが前記ワード線に接続される第２のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、ソースがソース電位供給端に接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続される第３のＭＯＳトランジスタと、
    ソース、ドレイン及びゲートを有し、ソースが前記ソース電位供給端に接続され、ゲートが前記第１のＭＯＳトランジスタのドレインに接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続される第４のＭＯＳトランジスタと、
    を有するメモリセルを具備する半導体記憶装置において、前記第１のＭＯＳトランジスタは前記第３のＭＯＳトランジスタの漏れ電流よりも大きいＭＯＳトランジスタで構成し、前記第２のＭＯＳトランジスタは、前記第４のＭＯＳトランジスタの漏れ電流よりも大きいＭＯＳトランジスタで構成することを特徴とする半導体記憶装置。
  12. 前記第１のＭＯＳトランジスタの閾値電圧は、前記第３のＭＯＳトランジスタの閾値電圧よりも小さく、前記第２のＭＯＳトランジスタの閾値電圧は、前記第４のＭＯＳトランジスタの閾値電圧よりも小さいことを特徴とする請求項１１に記載の半導体記憶装置。
  13. 前記第１のＭＯＳトランジスタのゲート長は、前記第３のＭＯＳトランジスタのゲート長よりも短く、前記第２のＭＯＳトランジスタのゲート長は、前記第４のＭＯＳトランジスタのゲート長よりも短いことを特徴とする請求項１１に記載の半導体記憶装置。
  14. 前記第１のＭＯＳトランジスタのゲート幅は、前記第３のＭＯＳトランジスタのゲート幅よりも広く、前記第２のＭＯＳトランジスタのゲート幅は、前記第４のＭＯＳトランジスタのゲート幅よりも広いことを特徴とする請求項１１に記載の半導体記憶装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4023149A (en) * 1975-10-28 1977-05-10 Motorola, Inc. Static storage technique for four transistor IGFET memory cell
US5471421A (en) * 1994-12-16 1995-11-28 Sun Microsystems, Inc. Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage
CA2299991A1 (en) * 2000-03-03 2001-09-03 Mosaid Technologies Incorporated A memory cell for embedded memories
US6628540B2 (en) * 2000-12-31 2003-09-30 Texas Instruments Incorporated Bias cell for four transistor (4T) SRAM operation
JP4388274B2 (ja) * 2002-12-24 2009-12-24 株式会社ルネサステクノロジ 半導体記憶装置
US6920061B2 (en) * 2003-08-27 2005-07-19 International Business Machines Corporation Loadless NMOS four transistor dynamic dual Vt SRAM cell
KR100699857B1 (ko) * 2005-07-30 2007-03-27 삼성전자주식회사 무부하 에스램, 그 동작 방법 및 그 제조 방법
US7453756B2 (en) * 2006-08-31 2008-11-18 Freescale Semiconductor, Inc. Method for powering an electronic device and circuit
US7826288B2 (en) * 2007-03-09 2010-11-02 International Business Machines Corporation Device threshold calibration through state dependent burn-in
WO2011153451A2 (en) * 2010-06-04 2011-12-08 The Penn State Research Foundation Tfet based 4t memory devices
US9378805B2 (en) * 2012-01-03 2016-06-28 Medtronic, Inc. Stable memory source bias over temperature and method
US20140036612A1 (en) * 2012-08-06 2014-02-06 Lsi Corporation BTI-Independent Source Biasing of Memory Arrays

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