KR0156542B1 - 반도체장치 - Google Patents

Abstract

광범위한 전원전압과 전원의 종류에 대응할 수 있는 전압변환회로가 미세한 소자로 구성된 고집적의 반도체장치에 관한 것으로서, 넓은 범위의 전원전압의 변동에 대해서도 일정한 동작속도로 동작하는 대규모 집적회로를 제공하기 위해, 제1 전압에서 동작하는 제1 회로블럭과 제1 전압보다 큰 제2 전압에서 동작하는 제2 회로블럭을 갖고, 제2 회로블럭은 여러개의 논리회로를 포함하고, 여러개의 논리회로의 각각은 2 전압 사이에 소오스-드레인경로가 직렬로 접속된 제1 도전형의 제1 MISFET, 제1 도전형의 제2 MISFET, 제2 도전형의 제3 MISFET 및 제2 도전형의 제4 MISFET를 포함하고, 제2 MISFET의 게이트에는 제2 전압의 하이레벨보다 작은 레벨을 갖는 제1 바이어스전압이 공급됨과 동시에 제3 MISFET의 게이트에는 제2 전압의 로우레벨보다 큰 레벨을 갖는 제2 바이어스전압이 공급되는 구성으로 한다.

이러한 구성으로 하는 것에 의해, 보다 낮은 전원전압에서도 속도성능을 현저하게 저해하지 않고 동작하는 메모리회로를 제공할 수 있어 배터리백업을 메모리나 전지동작용 메모리로서 사용할 수 있고, 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적당하게 사용하는 것에 의해 고속이고 저소비전력의 LSI를 제공할 수 있다는 효과가 얻어진다.

Description

반도체 장치

본 발명은 대규모 집적회로, 특히 광범위한 전원전압과 전원의 종류에 대응할 수 있는 전압변환회로와 미세한 소자로 구성된 고집적의 반도체장치, 즉 마이크로컴퓨터, 논리회로, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), ROM(Read Only Memory)등을 1칩상에 집적한 대규모 집적회로에 관한 것이다.

최근, 랩톱형 퍼스널컴퓨터나 전자수첩으로 대표되는 휴대형 전자정보기기, 자기매체를 사용하지 않고 음성녹음을 실행하는 고체녹음기나 이미지를 기록하는 고체카메라(전자스틸카메라)등으로 대표되는 휴대형 전자미디어기기가 시장에 출현하기 시작했다. 이들 휴대형 전자기기가 널리 보급되기 위해서는 전지동작 또는 전지에 의한 정보유지동작(battery back up)이 가능한 초고집적회로(이하, ULSI라 한다)의 실현이 열쇠로 된다. 한편, 보다 고성능의 전자계산기를 실현하기 위한 대용량 보조기억장치로서 자기디스크보다 고속의 액세스가 가능한 반도체디스크에 대한 요구가 높아지고 있다. 반도체디스크에는 전지에 의한 정보유지동작이 가능한 초대용량의 메모리LSI가 필요로 된다.

이들 용도로 사용하는 ULSI에는 다음과 같은 것이 요구된다.

[1] 광범위한 전원전압범위(1∼5.5V)에서의 동작. 이것에 의해, 많은 종류의 전원, 예를 들면 현재의 TTL호환 디지탈LSI의 표준 전원전압인 5V 또는 장래의 TTL호환 디지탈LSI의 표준 전원전압의 후보의 하나인 3.3V, 리튬(Li)등을 사용한 1차전지의 대표적인 출력전압인 3∼3.6V, 카드뮴과 니켈에 의한 2차전지의 대표적인 출력전압인 1.2V 등에 대해서 1개의 칩으로 대응할 수 있다.

[2] 전원전압의 시간변화(단기 또는 장기)에 대한 대응. 이것에 의해, 전지의 전압의 경시변화나 표준 동작과 배터리 백업동작 사이의 이행시의 전원전환에 따라서 발생하는 전압변동을 받아도 오동작을 일으킬 염려가 없어진다.

[3] 동작시 또는 배터리 백업동작시에 있어서의 소비전력의 저감. 이들에 의해 소형 배터리에 의해서도 장기간 동작시킬 수 있다.

[4] 과도전류의 저감. 이것에 의해, 전지의 전압의 과도변동을 작게 할 수 있어 오동작을 방지할 수 있다.

넓은 전원전압범위에서 동작하는 마이크로프로세서의 제품의 예는 닛폰덴키(주) 4비트 마이크로프로세서 핸드북(148페이지)에 기재되어 있다. 제품형태명은 μPD7507SC이다. 이 마이크로프로세서의 동작전원전압범위는 2.2∼6.0V이다. 또, 최소 2V로 데이타메모리(SRAM)의 정보를 유지할 수 있다. 마찬가지로, 스테이틱 메모리에 있어서도 추장(推奬)동작전원전압은 5V, 정보유지(리텐션)시에는 2V인 것이 일반적이다.

전지백업용 다이나믹 메모리로서는 정보유지(리텐션)시의 소비전류를 저감한 예가 IEEE Journal of Solid-State Circuits(Vol.23, No.1, pp.12∼18, 1988년 2월)에 기재되어 있다. 이 경우의 표준 동작전원전압과 정보유지시의 전원전압은 모두 5V이다.

외부전압을 강하해서 내부의 회로로 공급하는 예로서는 미국특허 제4482985호가 있다.

메모리의 전지에 의한 백업의 예로서는 미국특허 제4539660호가 있다.

DRAM의 플레이트전압을 변화시키는 기술이 일본국 특허공고공보 소화 61-61479호에 기재되어 있다.

SRAM의 배터리 백업에 관해서는 히다치세사쿠쇼(주)의 카탈로그 44∼45페이지에 기재된 것이 있다.

그 밖의 문헌, 특허출원 등은 이하의 명세서중에서 인용된다.

본 발명은 1칩상에 마련된 시스템의 동작전압을 낮게 해서 외부로부터의 공급 전원전압이 변화해도 시스템의 동작속도에 영향을 미치지 않도록 하는 것이다.

본 발명은 광범위한 전압에 대해서 일정한 전압을 안정하게 공급할 수 있는 전압강하수단을 발명하는 것에 의해 가능하게 된 것이다. 본 발명에서 말하는 전압강하수단이라는 것은 기준전압이 입력되고 그것에 따라 출력전압을 발생하는 적어도 하나의 앰프를 포함하는 수단을 의미하고 있다. 따라서, 단지 저항 등에 의해 전압을 강하시키는 것과는 다른 의미로 사용된다.

또, 시스템의 동작전압을 낮추기 위해 가장 장해로 되는 DRAM의 개량도 중요한 점이다. 즉, DRAM은 동적인 동작이지만, 그것 때문에 정보유지시에도 재생 동작을 하지 않을 수 없어 스테이틱 메모리와 같이 정보유지시의 동작전압만 저감하는 것도 불가능하였던 것이다.

상술한 마이크로프로세서나 스테이틱 메모리에 있어서는 2∼5V라는 넓은 동작전원전압 범위를 갖고 있다. 그러나, 전원전압 = 5V를 중심으로 설계되어 있으므로, 허용된 전원전압 변동범위(통상은 ±10%) 이외에서의 동작에 대해서는 동작속도(마이크로프로세서의 경우에는 최고 클럭주파수, 스테이틱 메모리의 경우에는 액세스시간에 상당)는 보증되지 않는다. 특히, 낮은 전원전압에서 동작속도는 현저하게 저하하는 것이 통례이다. 또, 동작속도의 전원전압 의존성도 제품에 따라 가지각색이다. 따라서, 시스템을 구성하는 LSI중 가장 느린 동작속도로 일치시키지 않으면 안되고, 5V 이외인 경우의 동작에서는 필요한 성능을 얻을 수 없거나 낮은 전원전압에 있어서의 시스템설계를 현저하게 곤란하게 하였다. 또, 이들 LSI는 최저 동작전원전압이 2.2V이므로, 상술한 많은 종류의 전원 전체에 대응할 수 없어 시스템구성상의 제약을 받았다.

또, 상술한 다이나믹 메모리를 시스템에 조립하는 경우를 고려하면, 그 최소 전원전압은 4.5V로 되어 상술한 많은 종류의 전원에 대한 대응이 더욱 곤란하게 된다. 특히, 표준 동작전원전압과 정보유지시의 전원전압 사이에 차가 없으므로, 전원전환회로의 구성이 매우 복잡하게 되어 정보유지를 곤란하게 하였다. 즉, 시스템의 반도체소자의 미세화는 급속하게 진전하고 있어 0.5미크론 이하의 가공기술을 이용하면 어느 정도의 시스템을 1칩상에 집적한, 소위 시스템LSI를 구성하는 것도 가능하게 되었다. 이러한 시스템LSI에 있어서는 그것을 구성하는 각 LSI블럭의 동작전원전압 범위, 동작속도가 정합되어 있는 것이 요구된다. 그러나, 상술한 바와 같이 종래의 LSI를 조합한 것만으로는 이와 같은 시스템LSI를 구성할 수 없었다.

본 발명은 배터리(전지) 백업에 적합한 저소비전력모드를 갖고 또한 최소 1V 정도의 저전원전압에서도 동작하는 LSI회로블럭, 동작모드에 적합한 내부전원전압을 LSI에 제공하는 전원전압 변환회로 및 신호진폭을 변환하는 입출력회로에 의해 장치를 구성하는 것에 의해 달성할 수 있다.

정보의 축적이나 처리를 실행하는 주된 LSI블럭을 외부전원전압의 값에 관계없이 거의 일정한 낮은 전압으로 동작시키는 것에 의해 넓은 전원전압 범위에 걸쳐서 거의 일정한 속도, 성능을 얻을 수 있다. 또, 필요에 따라서 외부전원전압을 LSI블럭의 동작전압까지 저하시킬 수 있으므로, 정보유지시의 소비전력을 필요최소한의 값까지 저감하는 것과 동시에 배터리 백업회로를 간단한 구성으로 할 수 있다. 더 나아가서는 주된 LSI블럭을 구성하는 미세한 소자의 특성에 맞는 최적 동작전압을 외부전원전압의 값과 독립해서 설정할 수 있으므로, 고집적도, 고속성 및 저소비 전력을 동시에 충족시킬 수 있다.

본 발명의 목적은 넓은 범위의 전원전압의 변동에 대해서도 일정한 동작속도로 동작하는 대규모 집적회로를 제공하는 것이다.

본 발명의 다른 목적은 넓은 범위의 전원전압의 변동에 대해서도 일정한 출력전압을 출력할 수 있는 전압강하수단을 제공하는 것이다.

본 발명의 또 다른 목적은 대규모 집적회로의 소비전력을 저감하는 것, 특히 전지에서의 동작시의 소비전력을 저감하는 것이다.

본 발명의 또 다른 목적은 저전압 동작하는 대규모 집적회로의 오동작을 방지하는 것이다.

본 발명의 또 다른 목적은 입출력레벨이 여러개인 대규모 집적회로를 제공하는 것이다.

본 발명의 또 다른 목적은 다이나믹 메모리의 저전압 동작을 가능하게 하는 것이다.

본 발명의 또 다른 목적은 저전압 동작의 다이나믹 메모리에 사용하는 센스 앰프의 개량 및 그 동작을 개량하는 것이다.

상기 및 그밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해서 명확하게 될 것이다.

제1도∼제19도는 본 발명의 기본적인 개념과 전압변환기 등의 개량에 관한 실시예를 도시한 도면.

제20도~제36도는 본 발명의 입출력버퍼 등의 개량에 관한 실시예를 도시한 도면.

제37도∼제70도는 본 발명에 관한 다이나믹 메모리 등의 개량에 관한 실시예를 도시한 도면.

제71도∼제78도는 본 발명의 다이나믹 메모리에 사용하는 센스앰프 등에 관한 실시예를 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

1 : LSI칩 2 : 외부전원

3 : 검출회로 4 : 스위치 제어신호

6 : 전원전압 변환회로 7 : 입출력 버퍼회로

8 : PD발생회로 9 : 기준전압 발생회로

10 : LM발생회로 11 : 입출력버스

13 : 메모리셀 어레이 14 : 로우어드레스버퍼

15 : 컬럼어드레스버퍼 16 : 로우어드레스 스트로브 입력버퍼

17 : 컬럼어드레스 스트로브 입력버퍼 18 : 라이트 인에이블 입력버퍼

19 : 데이타입력버퍼 21,22,23 : 클럭발생회로

24 : 재생신호 발생회로 25 : 재생어드레스 발생회로

26 : 멀티플렉서

이하, 본 발명의 구성을 실시예에 따라 설명한다.

본 발명은 광범위한 전원전압(예를 들면, 1∼5.5V)에서 동작할 수 있는 LSI를 제공하는 것이다. 이하의 설명에서는 크게 나누어 ① 광범위한 전원전압에서도 안정된 내부전원전압을 발생할 수 있는 전압변환기(리미터), ② 각종 입출력레벨에 대응할 수 있는 입출력버퍼, ③ 2V 이하의 전원전압에서도 동작할 수 있는 DRAM, ④ 저전압 동작의 DRAM에 적합한 센스앰프 및 그 동작 등과 같은 4개의 기술이 개시된다.

이들에 의해 1칩 LSI에 있어서 전지(예를 들면, 1.2V)에서 통상적인 전원(예를 들면, 5V)까지 일정한 동작이 가능하게 되었다. 또, 이하의 실시예는 각각 조합가능한 것은 물론이고, 또 필요한 부분만 채용해도 본 발명의 취지를 일탈하지 않는 한 가능하다는 것을 당업자라면 이해할 수 있을 것이다.

제1a도 및 제1b도는 본 발명에 의한 LSI칩의 기본개념을 설명하는 실시예를 도시한 도면이다. 도면에 있어서, (1)은 LSI칩으로서, 일반적으로 정보기억기능 또는 정보처리기능을 갖는 LSI칩을 나타낸다. 다이나믹형, 스테이틱형 등의 RAM 또는 SAM(Serial Access Memory) 또는 ROM 등의 메모리LSI 또는 MPU(Micro Processor Unit), MMU(Memory Manegement Unit), 부동소수점 연산 유닛(FPU)와 같은 논리LSI, 더 나아가서는 이들을 여러개 집적한 시스템LSI 등의 어떠한 형식의 LSI칩이라도 좋다. 또, 그 구성소자는 바이폴라형 트랜지스터, MIS(Metal Insulator Semiconductor)형 트랜지스터, 일반적으로는 MOS(Metal Oxide Semiconductor)FET, 이들 소자의 조합 또는 실리콘 이외의 재료, 예를 들면 갈륨비소(GaAs)의 소자를 사용해도 좋다. (2)는 외부전원전압의 강하를 검출해서 전지에 의한 백업상태로 이행시키는 전원회로의 예이다. 이와 같은 전원회로에 의해 상업용 전원의 순간적인 단락에 의해서 V_EXT가 저하하더라도 LSI칩에 저장된 필요한 정보의 소실을 방지할 수 있다. 이중에서 (3)은 전원전압의 강하검출회로, SW는 정보유지시에 전지에서 외부전원단자로 전류가 흐르는 것을 방지하기 위한 스위치, (4)는 스위치의 제어신호, B는 전지, V_BT는 그 전압으로서 정보유지모드에 있어서는 이 전지를 전원으로 하여 칩전체가 동작한다. D는 통상 동작시 외부 전원에서 전류가 전지에 유입되는 것을 방지하기 위한 다이오드이다.

이 전원회로에 의해 통상 동작시에는 V_EXT가, 정보유지시에는 대략 V_BT- 0.7V(0.7V는 다이오드의 순방향 전압강하)가 칩의 전원단자(PAD1)에 인가된다. 표준동작시의 전압V_EXT로서, 여기에서는 장래의 TTL표준전원전압으로서 제창되고 있는 3.3±0.3V를 사용하는 경우를 고려했지만, 이 값은 현재의 TTL표준전원전압의 5V 또는 다른 전압값이라도 상관없다. V_BT의 값으로서는 1차전지를 사용해서 3V, 1.2V의 2차전지를 2개 직렬로 해서 2.4V 등이 고려된다. 이하의 예에서는 V_EXT가 3.3±0.3V, V_BT-0.7V가 1∼2V 사이에서 변화하는 경우에 대해서 설명한다. 여기에서, (5a), (5b)는 주된 회로블럭, (5)는 그들의 집합, (6)은 칩 외부에서 입력된 전원전압VCC를 각 회로블럭의 전원전압V_CL1, V_CLn으로 변환하기 위한 전원전압 변환회로이다. (6)중에서 (6a), (6c)는 통상 동작용 변환회로, (6b), (6d)는 정보유지용 변환회로를 나타내고 있다.

본 발명에서는 외부전원전압V_EXT가 넓은 범위에 걸쳐서 변화하므로(예를 들면 1∼5.5V), 1개의 전압변환회로만으로는 이 범위를 커버할 수 없다. 왜냐하면, 본 발명에서 사용하는 전압변환회로는 기준전압V_L이 입력되고 이것에 따라서 출력전압V_CL1, V_CLn을 출력하는 것이기 때문이다. 따라서, 여러개의 전압변환회로를 마련하고 있는 것이다.

또, 기준전압V_L에 따라서 출력하는 회로구성이므로, 외부전원전압V_EXT또는 전지의 전압V_BT가 기준전압V_L또는 내부전압V_CL1∼V_CLn과 동일하게 되었을 때에는 동작이 불안정하게 된다. 그래서, 이와 같은 경우에는 스위치SW6a에 의해 직접 접속하도록 한 것이다.

본 발명의 예에서 주된 회로블럭의 전압(예를 들면, V_CL1이나 V_CLn)은 1.5V로 되도록 하고 있다. 외부전원전압이 1.5∼3.6V라는 넓은 범위에서 변화할 때, 1개의 전압변환회로로 내부전원전압을 발생시키는 것은 곤란하기 때문에 여러개의 전압변환회로L1 및 L1B를 사용하고 있다. L1은 주로 2.5∼3.6V의 전원전압을 1.5V로, L1B는 주로 1.5∼2.5V의 전압을 1.5V로 변환해서 주된 회로블럭C₁로 공급하는 변환회로이다. L1과 L1B의 전환은 다음에 기술하는 바와 같이 정보유지 상태신호PD에 의해 제어하고 있다. 또, 일반적으로 정보유지시에 있어서는 통상 동작시에 비해서 회로의 동작전압이나 동작전류가 작아도 좋으므로, 전원전압을 공급하는 전압변환회로의 소비전류를 작게 해서 구동능력을 떨어뜨려도 지장은 없다. 이것에 의해, 주된 회로블럭의 저소비전류화와 함께 LSI칩 전체의 소비전류를 현저하게 저감할 수 있게 된다. 또한, 이 예에서는 2개의 전압변환회로를 전환하는 방식을 설명했지만, 변환회로의 수는 3개 이상이라도 상관없다. 또, 1개의 전압변환회로를 사용해서 그의 출력전압이나 소비전류를 변화시켜도 상관없다.

SW6a, SW6c는 V_CC가 V_CL1이나 V_CLn과 거의 동일한 값으로까지 저하한 경우, 전원전압V_CC를 직접 회로블럭에 인가하기 위한 스위치이다. 스위치를 사용하는 것에 의해 전압변환회로를 오프(OFF)로 해서 소비전류를 더욱 저감시킬 수 있다. 또, 이상의 예에서는 스위치와 여러개의 전압변환회로에 의해 전원전압 변환회로를 구성한 예에 대해서 기술했지만, 동일한 효과가 얻어진다면 블럭적으로 본 경우에 1개의 전압변환회로를 사용해도 상관없다. 또, 동일 도면중 (9)는 기준전압V_L의 발생회로이다. 이 전압에 따라서 내부전원전압V_CL1이나 V_CLn을 발생한다. (8)은 정보유지동작상태인 것을 나타내는 신호PD의 발생회로이다. PD의 발생방법으로서는 몇가지가 고려되지만, 여기에서는 전원전압V_CC와 참조전압V_CX를 비교해서 전자가 후자보다 작을 때 PD를 출력한다는 방법을 이용하고 있다. (10)은 리미터 인에이블신호LM의 발생회로이다. 전원전압이 내부전원전압보다 높고 전압변환회로(전압리미터)를 동작시킬 때에는 고전압(1)을, 외부전원전압이 내부전원전압과 동일한 지점까지 저하했을 때에는 저전압(0)을 각각 출력한다. 후자의 경우에는 전원전압을 직접 회로블럭에 인가함과 동시에 전압변환회로를 동작시키지 않아 소비전류를 작게 억제할 수 있다. 도면에 도시한 예에서는 전원전압V_CC와 기준전압V_LX를 비교하여 전자가 후자보다 클 때 LM을 출력하고 있다. 2개의 신호PD와 LM에 의해 전원전압 변환회로의 출력전압이나 소비전류 등을 전환할 수 있다. 또, 도면중(7)은 입출력(I/O)버퍼회로, (11)은 칩외부와 제어신호나 데이타를 수수하기 위한 입출력버스, (12)는 칩내부이고 또한 회로블럭 사이에서 제어신호나 데이타를 수수하기 위한 내부버스이다. 입출력버퍼는 레벨변환회로를 겸하고 있어 칩내부의 논리신호진폭과 외부의 논리신호진폭이 일치하지 않아도 제어신호나 데이타를 수수할 수 있다. 또, 정보유지동작상태에 있어서는 칩 외부와 내부 사이에서 제어신호나 데이타를 수수할 필요가 없으므로, 정보유지상태신호PD에 의해 입출력버퍼를 오프한다. 이것에 의해 저소비전력화가 도모된다.

제1b도에는 전압변환회로의 구체적인 구성예가 도시되어 있다. 동일도면에 있어서 L1은 차동증폭회로A_OA와 NPN형 바이폴라 트랜지스터Q₀, 저항R₁, R₂로 구성되어 있다. R₁=R₂, 입력기준전압V_L=0.75V로 하는 것에 의해, 출력에는 V_L의 2배인 1.5V를 얻고 있다. 이 회로에서 전원전압V_CC가 저하되어 V_CCV_CL1+V_BE(V_BE는 바이폴라 트랜지스터의 베이스와 이미터간의 전압으로 약 0.7V)로 되면, 출력전압V_CL1은 저하한다. 즉, 이 전압변환회로는 V_CC가 2.2V이상일 때 동작한다. 이 예에서는 V_CC가 2.2V이하일 때 동작하는 전압변환회로로서 L1B를 병렬로 마련하고 저전원전압에서는 L1과 전환해서 사용하고 있다. L1B는 차동증폭 회로A_OB, P채널 MOS트랜지스터T_OB, 저항R₃, R₄로 구성되어 있다. 여기에서도 R₃=R₄, 입력전압V_L=0.75V로 하는 것에 의해 출력에는 1.5V를 얻고 있다. 이 회로에서는 전원전류를 공급하는 소자로서 P채널의 MOS트랜지스터를 사용하였으므로, V_CC가 V_CL1에 가까운 지점에서도 동작한다는 이점을 갖고 있다. 그러나, MOS트랜지스터 자체의 전압이득이 1보다 크기 때문에 귀한루프의 위상특성에 세심한 주의를 기울일 필요가 있어 설계가 곤란하다는 결점이 있다. 특히, 1.5∼3.6V라는 넓은 전원전압범위에서 동작시키는 경우에는 P채널 MOS트랜지스터가 포화영역과 직선영역의 양쪽에서 동작하므로, 모든 전원전압에서 안정하게 동작하도록 설계하는 것은 곤란하다. 이 예에서는 L1B를 1.5∼2.5V라는 좁은 전원전압범위에서 동작하도록 한 것에 의해 동작을 안정화할 수 있다. 또, 전원전압이 1.5V일 때에는 스위치SW6a를 도통시키는 것에 의해 전원전압을 직접 내부회로에 공급하고 있다. 여기에서는 스위치로서 P채널 MOS트랜지스터T_OS를 사용하고 있다.

또, 전압변환회로의 입력기준전압V_L의 값으로서 내부전원전압1.5V 그자체를 사용하지 않는 것에는 다음의 2가지 이유가 있다. [1] 기준전압 발생회로에 있어서 전원전압이 기준전압값에 근접하면 일반적으로 전압 안정화특성이 열화하여 기준전압값이 저하한다는 문제점이 있다. [2] 차동증폭회로의 동상입력범위의 상한은 전원전압값에서 조금 낮은 값으로 되는 것이 통례이다. 따라서, 차동증폭회로의 특성을 충분히 발휘하기 위해 입력전압은 전원전압(최소 1.5V)보다 낮은 값으로 하는 것이 바람직하다. 이와 같이 기준전압의 값을 전원전압의 최소값보다 작게 설정해 두는 것에 의해 외부전원전압과 내부전원전압의 차가 작아도 전압변환회로를 안정하게 동작시킬 수 있다.

또, L1은

신호, L1B는 PD신호에 의해 활성화된다. 또, 이상의 예에서는 L1에 바이폴라 트랜지스터, L1B에 P채널 MOS트랜지스터를 사용한 경우에 대해서 설명했지만, L1, L1B의 양쪽에 P채널 MOS트랜지스터를 사용한 경우에도 회로의 위상특성을 독립적으로 설계할 수 있으므로, 1개의 전압변환회로를 사용하는 경우에 비해 보다 안정된 변환회로를 제공할 수 있다. 또, 여기에 도시한 소자의 조합에 한정되지 않고, 다른 소자를 사용해도 각종 소자의 특성에 적합한 전압조건을 선택하는 것에 의해 넓은 전원전압범위에서 동작하는 전압변환회로를 제공할 수 있다. 이와 같은 회로를 사용하면 전원전압이 광범위하게 변화해도 동작속도(응답속도)가 거의 일정한 LSI를 제작할 수 있다. 여기에서, 동작속도라는 것은 메모리의 경우 액세스시간, 마이크로컴퓨터(CPU)의 경우에는 최대 클럭주파수를 1개의 기준으로 하고 있다. 메모리의 액세스시간에는 어드레스의 변화시부터 데이타가 출력될 때까지의 어드레스 액세스시간, 칩선택 또는 칩인에이블신호의 입력시부터 데이타가 출력될 때까지의 칩선택(또는 칩 인에이블) 액세스시간, 또 DRAM의 경우에는 어드레스 스트로브신호RAS, CAS의 입력시부터 데이타가 출력될 때까지의 RAS, CAS액세스시간 등이 있다. 이들 액세스시간이 짧을수록 단위시간당의 데이타전송량을 증대시킬 수 있어 시스템의 처리성능을 향상시킬 수 있다. 본 발명에 있어서는 이들의 동작속도를 거의 일정하게 할 수 있고, 또 회로적인 연구 및 소자의 설계연구(임계값전압의 설정 등)에 의해 종래의 저전압동작소자보다 고속이므로, 시스템의 성능은 비약적으로 향상된다. 본 발명을 64M비트 DRAM에 적용하여 그 RAS액세스시간을 측정한 것이 제1c도이다. 횡축이 외부전원전압, 종축이 RAS액세스시간이다. 출력부하용량이 30pF인 경우 외부전원전압이 1.5V정도까지는 거의 RAS액세스시간에 변함이 없다. 출력부하용량이 100pF인 경우에도 외부전원전압이 2V정도까지는 거의 RAS액세스시간에 변함이 없다. 이와 같은 LSI(제1c도는 DRAM이지만 다른 SRAM이나 마이크로컴퓨터라도 상관없다)의 특성은 어떠한 LSI도 지금까지 갖고 있지 않았다.

제2a도는 전원전압V_CC와 내부전원전압V_CL의 관계의 1예를 도시한 도면이다. 동일 도면에 있어서, 횡축은 전원전압V_CC, 종축은 내부전원전압V_CL에 대응한다. 여기에서는 표준전원전압을 3∼3.6V로, 정보유지시의 전원전압을 1∼2V로, 표준동작시와 정보유지시의 전환을 실행하기 위한 기준전압V_CX를 2.5V로 했지만, 표준전원 전압의 최소값V_CC(min), 정보유지시의 전원전압의 최대값V_BT(max), 기준전압V_CX사이에 V_BT(max)V_CXV_CC(min)의 관계가 성립하면, 여기에 도시한 값이 아니라도 상관없다. 또, 표준동작시에 있어서의 내부전원전압V_CL은 1.5V로 했지만, 전원전압V_CC를 초과하지 않는 범위에서 회로의 동작성능에 따른 적당한 전압값으로 설정해도 상관없다. 또, 이 예에서는 1.5V이하의 전원전압에 있어서 전원전압V_CC를 직접 내부회로에 인가하기 위해 V_LX의 값을 1.5V로 하고 있다.

이 LSI칩에 있어서 전원전압V_CC가 시간적으로 변화한 경우의 내부전원전압 V_CL, 2개의 제어신호LM, PD의 각각의 시간변화의 예를 제2b도에 도시한다. 여기에서는 시간t₀∼t₃에 걸쳐서 전원전압V_CC가 3.5V에서 1V로 저하하고, 시간t₄∼t₇에 걸쳐서 전원전압V_CC가 1V에서3.5V로 상승하는 경우를 고려하였다. 전원전압 V_CC가 V_CX=2.5V보다 작게 되는 t₁∼t₆의 기간에 신호 PD는 고전압(1)으로 되고 칩은 정보유지상태로 된다. 또, 전원전압 V_CC가 V_LX=1.5V보다 작게 되는 t₂∼t₅의 기간에 신호LM은 저전압(0)으로 되고 칩에는 전원전압V_CC가 직접 인가된다. 또, 여기에 도시한 전압값은 1예로서, 다른 전압의 조합이라도 마찬가지로 적용할 수 있다.

제2c도 및 제2d도에는 리미터 인에이블신호LM을 발생하는 방법 및 회로의 구성의 1예를 도시한다. 신호LM은 전원전압VCC를 저하시켰을 때 내부전원전압 V_CL에 처음으로 동일하게 되는 지점에서 고전압(1)에서 저전압(0)으로 천이시키면 좋다. 이 예에서는 전원전압V_CC에 비례하는 전압β×V_CC(0≤β≤1)와 기준전압V_L을 비교회로로 비교하여 전자가 클 때 고전압(1), 전자가 작을 때 저전압(0)을 출력하고 있다. 이와 같이 전원전압V_CC에 비례하는 전압을 사용해서 고전압과 저전압 사이의 전압을 입력으로 하는 것에 의해 비교회로의 전압증폭율을 크게 취할 수 있는 등 회로동작상 보다 유리하다. 예를 들면, β=0.5, V_L=0.75V인 경우 V_LX=1.5V로 되고, 전원전압V_CC가 1.5V이상일 때 리미터 인에이블신호LM이고 전압(1)으로 되고 전압변환회로가 동작한다. 여기에서 전원전압V_CC에 비례하는 전압은 저항분할 등에 의해 발생시킬 수 있다.

제2e도 및 제2f도에는 정보유지상태신호PD를 발생하는 방법 및 회로의 구성의 1예를 도시한다. 기본적으로는 상술한 LM발생회로와 동일한 회로로 구성할 수 있다. 이 경우, 전원전압V_CC에 비례하는 전압α×V_CC(0≤ α ≤1)는 비교회로의 반전입력단자에 입력된다. 예를 들면, α=0.5, V_L=0.75V인 경우 V_CX=2.5V로 되고, 전원전압V_CC가 2.5V이하일 때 정보유지상태신호PD가 고전압(1)으로 되고 정보유지상태로 된다. 여기에서 전원전압V_CC에 비례하는 전압은 저항R₁과 R₂의 저항분할에 의해 발생하고 있다. 저항R₁과 R₂는 반도체기판중에 형성된 불순물확산층이나 폴리실리콘 또는 MISFET의 채널저항 등 어느것을 사용해서 구성해도 상관없다.

제3a도는 스테이틱 메모리를 그 일부에 포함하는 LSI에 본 발명을 적용한 1실시예를 도시한 것이다. 도면중 (5c)는 스테이틱 메모리의 메모리셀 어레이, (5d)는 논리회로 등의 정보유지를 필요로 하지 않는 회로블럭이며, 각각의 전원전압은 V_CL2및 V_CL1이다. 메모리셀은 4개의 N채널 MOSFET T₆∼T₉와 2개의 저항소자 R₇, R₈로 이루어져 있다. 저항값을 R로 하면 1개의 메모리셀당 흐르는 전류값은 V_CL2/R로 된다. 따라서, 정보유지시에는 노이즈마진(noise margin)을 확보할 수 있는 범위내에서 전압값을 가능한 한 저하시키는 것이 바람직하다. 제3b도에 도시한 바와 같이 이 예에서는 표준동작시의 V_CL2를 1.5V, 정보유지시의 V_CL2를 1V로 하고 있다. 논리회로블럭(5d)는 인버터나 논리게이트 등으로 구성되어 있다. 도면중 화살표가 부가된 T₁₁, T₁₃은 P채널 MOSFET, 그밖의 T₁₀, T₁₂는 N채널 MOSFET를 나타내고 있다. 정보유지시에 이들 논리회로는 동작시킬 필요가 없으므로 전원전압을 공급할 필요가 없다. 따라서, 여기에서는 표준동작시의 V_CL1을 1.5V, 정보유지시의 V_CL1을 0V로 하고 있다. 내부전원전압V_CL2및 V_CL1은 전원전압 변환회로(6e) 또는 스위치(제1a도의 SW6a)로서 동작하는 P채널 MOSFET T₁에서 공급된다. 전원전압 변환회로는 차동증폭회로A₁, 차동증폭회로의 동작전류를 제어하기 위해 마련된 저항R₃과 2개의 N채널 MOSFET T₃, T₄, 차동 증폭회로의 반전입력단자로의 귀환량을 제어하기 위해 마련된 3개의 저항R₄∼R₆과 P채널 MOSFET T₅및 스위치로서 동작하는 P채널 MOSFET T₂로 구성되어 있다. 전원전압이 높아 내부전원전압을 V_CC에서 강하시키는 경우에는 리미터 인에이블신호LM이 고전압(1)으로 된다. 이때 T₁이 차단(cut off)됨과 동시에 T₃이 도통하고, 차동증폭회로A₁에 바이어스전류가 공급되어 비반전입력의 전압V_L에 비례한 전압이 출력된다. 이와 반대로, 신호LM이 저전압(0)일 때 T₃이 오프로 되어 차동증폭회로에 바이어스전류가 공급되지 않게 된다. 그러므로, 전원전압 V_CC가 직접 내부전원전압으로서 출력된다. 정보유지동작시에는 정보유지신호PD가 고전압(1)으로 된다. 이 때에는 트랜지스터T₂가 차단되어 회로블럭(5d)로의 전원공급을 정지한다. 한편 T₄가 차단되어 차동증폭회로의 바이어스전류의 값은 저항R₃에 의해 결정되게 된다. 정보유지상태에 있어서 메모리셀 어레이가 소비하는 전류는 매우 작고, 또한 시간적으로 거의 일정한 직류전류라고 볼 수 있다. 따라서, 차동증폭회로의 부하구동능력은 표준동작시에 비해서 현저하게 작아도 좋고, 바이어스전류를 현저하게 저하시켜도 동작상 지장이 없다. 또 동시에 T₅를 도통시켜 차동증폭회로의 귀환량을 크게 하는 것에 의해 정보유지동작시의 내부전원 전압을 강하시키고 있다. 이것에 의해, 정보유지시의 칩전체의 소비전류를 현저하게 저감할 수 있다. 또, 이 예에서는 V_L=0.75V, R₄=R₆=3R₅로 하고 있다. 이 때의 V_CL2의 값은 표준동작시에 1.5V, 정보유지시에 1.0V로 된다.

제3b도는 전원전압V_CC와 내부전원전압V_CL2및 V_CL1의 관계의 1예를 도시한 도면이다. 동일 도면에 있어서, 횡축은 전원전압V_CC, 종축은 내부전원전압V_CL이다. 여기에서는 제2a도의 실시예와 마찬가지로 표준전원전압을 3∼3.6V, 정보유지시의 전원전압을 1∼2V, 표준동작시와 정보유지시의 전환을 실행하기 위한 기준전압V_CX를 2.5V로 하였다. 표준동작시에 있어서의 내부전원전압 V_CL2및 V_CL1은 1.5V, 정보유지시에 있어서의 내부전원전압V_CL2는 1V로 했지만, 각각 전원전압V_CC를 초과하지 않는 범위에서 회로의 동작성능에 따른 적당한 전압값으로 설정해도 상관없다.

이 LSI칩에 있어서 전원전압V_CC가 시간적으로 변화한 경우의 내부전원전압 V_CL2및 V_CL1, 2개의 제어신호LM, PD의 각각의 시간변화의 예를 제3c도에 도시한다. 여기에서는 시간t₀∼t₂에 걸쳐서 전원전압V_CC가 3.3V에서 2V로 저하하고, 시간t₃∼t₅에 걸쳐서 전원전압V_CC가 2V에서 3.3V로 상승하는 경우를 고려하였다. 전원 전압V_CC가 V_CX=2.5V보다 작게 되는 t₁∼t₄의 기간에 신호 PD가 고전압(1)으로 되고 칩은 정보유지상태로 된다. 또, 이 시간범위에 있어서 전원전압V_CC는 1.5V 보다 작게 되지 않으므로, 신호LM은 고전압(1) 그대로이다.

이상 기술한 실시예에 의하면, 표준동작시에 있어서는 고속으로 동작하고, 정보유지시에 있어서는 필요 최소한의 전력으로 정보를 유지할 수 있는 스테이틱 메모리 또는 스테이틱 메모리를 그의 일부에 포함하는 LSI를 실현할 수 있다. 또한, 이상의 실시예에서는 고저항부하에 의한 스테이틱 메모리셀을 사용한 예에 대해서 기술했지만, 그 밖에도 예를 들면 2개의 CMOS인버터와 2개의 선택트랜지스터로 이루어지는 CMOS형 메모리셀이나 2개의 NAND게이트 또는 NOR게이트를 사용한 래치회로 등에 의해 메모리회로를 구성하는 경우에도 마찬가지로 본 발명을 적용할 수 있다.

제4a도는 다이나믹 메모리에 본 발명을 적용한 실시예를 도시한 도면이다. 도면중 (5e)는 1.5V 이하의 전원전압에서 동작하는 다이나믹 메모리이다. 1개의 메모리셀은 N채널 MOSFET T₁₈및 축적용량C_S1로 구성되어 있다. (13)은 메모리셀 어레이, (14)는 로우어드레스버퍼, (15)는 컬럼어드레스버퍼, (16)은 로우어드레스 스트로브(RAS) 입력버퍼, (17)은 컬럼어드레스 스트로브(CAS) 입력버퍼, (18)은 라이트 인에이블(WE) 입력버퍼, (19)는 데이타 입력버퍼, (20)은 데이타 출력버퍼, (21)은 로우어드레스 스트로브(RAS)신호에 따라서 제어클럭을 발생하는 클럭발생회로, (22)는 컬럼어드레스 스트로브(CAS)신호에 따라서 제어클럭을 발생하는 클럭발생회로, (23)은 라이트클럭 발생회로, (24)는 재생(RFSH)신호발생회로, (25)는 재생어드레스 발생회로, (26)은 재생어드레스와 외부입력어드레스를 전환하는 멀티 플렉서이다. 다이나믹 메모리에서는 축적용량C_S1에 전하를 축적하는 것에 의해 정보를 기억하고 있으므로, 정보유지시에 있어서도 주기적으로 신호전하를 리드해서 리라이트하는 소위 재생동작이 필요로 되어 메모리셀 어레이 이외의 일부 주변회로도 동작시킬 필요가 있다. 또, 충분한 노이즈마진을 확보하기 위해서는 정보유지시에 있어서도 표준동작시와 동등한 신호전하량을 확보할 필요가 있다. 그래서, 본 실시예에서는 제4b도에 도시한 바와 같이, 정보유지시와 표준동작시의 내부전원전압을 변화시키지 않고 1.5V(일정)로 하고 있다. 정보유지시에 있어서는 칩외부와의 입출력을 실행할 필요가 없으므로, 모든 입출력버퍼(14)∼(20)은 신호PD에 의해 차단하고 있다. 또, 멀티플렉서를 신호PD에 의해 제어하고 정보유지시에는 재생어드레스 발생회로에 의해 출력되는 어드레스로 전환하고 있다. 재생동작시에는 신호RFSH가 고전압(1)으로 된다. 이 신호는 재생어드레스 발생회로에 입력되고 재생어드레스를 순차 증가 또는 감소시킨다. 동시에 RFSH는 클럭발생회로(21)을 기동시켜 재생에 필요한 클럭을 발생한다. 내부전원전압V_CL은 전원전압 변환회로(6f) 또는 스위치(제1a도의 SW6a)로서 동작하는 P채널 MOSFET T₁₄에서 공급된다. 전원전압 변환회로는 차동증폭회로A₂, 차동증폭회로의 동작전류를 제어하기 위해 마련된 저항R₉와 3개의 N채널 MOSFET T₁₅∼T₁₇, 차동증폭회로의 반전입력단자로의 귀환량을 제어하기 위해 마련된 2개의 저항R₁₀, R₁₁로 구성되어 있다. 전원전압이 높아 내부전원전압을 V_CC에서 강하시키는 경우에는 리미터 인에이블신호LM이 고전압(1)으로 된다. 이 때, 트랜지스터T₁₄가 차단됨과 동시에 T₁₅가 도통하여 차동증폭회로A₂에 바이어스전류가 공급된다. 이것에 의해, 비반전 입력의 전압V_L에 비례한 전압이 출력된다. 이와 반대로, 신호LM이 저전압(0)일 때에는 트랜지스터T₁₅가 차단되어 차동증폭회로에 바이어스전류가 공급되지 않게 된다. 그러므로, 전원전압V_CC가 직접 내부전원전압으로서 출력된다. 이 때의 전원전압V_CC는 낮은 전압으로 되어 있다. 정보유지동작시에는 정보유지신호PD가 고전압(1)로 된다. 이 때는 트랜지스터T₁₆을 차단하고 차동증폭회로의 바이어스전류의 값을 저항R₉에 의해서 결정하고 있다. 정보유지상태이고 또한 주변회로가 동작하고 있지 않은 기간에는 소비전류가 작다. 따라서 차동증폭회로의 부하구동능력은 표준동작시에 비해서 현저하게 작아도 좋고, 바이어스전류를 현저하게 저하시켜도 동작상 지장이 없다. 재생동작시에는 신호RFSH를 전압변환회로(6)으로 귀환시키고 트랜지스터T₁₇을 도통시켜 차동증폭회로의 바이어스전류를 표준동작시와 동일 정도의 값으로 하고 있다. 이렇게 하는 것에 의해, 재생동작기간중 데이타선의 충방전이나 주변회로의 동작에 필요한 전원전류를 공급할 수 있다. 따라서, 정보유지시에 있어서도 노이즈마진을 저하시키지 않고 칩 전체의 소비전류를 현저하게 저감할 수 있다. 또, 이 실시예에서는 V_L=0.75V, R₁₀=R₁₁로 해서 V_CL-1. 5V를 얻고 있지만, 그 밖의 전압값이나 저항값의 조합이라도 상관없다.

이 LSI칩에 있어서 전원전압V_CC가 시간적으로 변화한 경우의 내부전원전압 V_CL, 2개의 제어신호LM, PD, 재생신호RFSH 및 차동증폭회로의 바이어스전류값의 각각의 시간변환의 예를 제4b도에 도시한다. 여기에서는 시간t₀∼t₂에 걸쳐서 전원전압V_CC가 3.3V에서 2V로 저하하고, 시간T₃∼t₅에 걸쳐서 전원전압V_CC가 2V에서 3.3V로 상승하는 경우를 고려하였다. 전원전압 Vcc가 Vcx = 2.5V보다 작게되는 t₁∼t₄의 기간에 신호PD가 고전압(1)으로 되고 칩은 정보유지상태로 된다. 또, 이 시간범위에 있어서 전원전압V_CC는 1.5V보다 작게 되지 않으므로, 신호LM은 고전압(1) 그대로이다. 정보유지기간중 재생동작시에는 표준동작시와 동일 정도의 바이어스전류I_B1을 흐르게 하고, 그 이외에는 충분히 작은 값I_B2를 흐르게 하고 있다.

이상 기술한 예에서는 동일한 어드레스버스에서 로우어드레스와 컬럼어드레스를 시간적으로 전환해서 입력하는 소위 어드레스 멀티플렉서방식을 사용하고 있지만, 모든 어드레스를 동시에 입력하는 일반적인 방식을 사용해도 본 발명을 마찬가지로 적용할 수 있다. 또, 다음에 기술하는 플레이트를 구동해서 데이타선의 전압진폭을 저감하는 다이나믹 메모리를 사용하는 것에 의해 보다 낮은 소비전력의 메모리를 실현할 수 있다.

제5a도 및 제5b도는 정보유지시에 있어서의 재생신호RFSH의 타이밍의 1예를 도시한 도면이다. 여기에서는 4096사이클에서 전체 메모리어레이를 재생하는 경우의 예를 도시하고 있다. 전원전압을 예를 들면 1.5V이하로까지 저하시키는 것에 의해 메모리 전체의 소비전류를 대폭으로 저하시킬 수 있으므로, 64Mb정도의 대용량의 메모리라도 재생사이클을 4096에서 증가시킬 필요가 없어져 시스템을 구성하기 쉬워진다. 정보유지상태로 이행해서 최초의 4096사이클에서 집중재생, 즉 비교적 짧은 주기T_C1에서 신호RFSH를 발생시키고 있다. 이것은 표준동작시에 있어서의 재생제어가 RFSH에 의한 내부재생과는 관계가 없기 때문이다. 초기화를 실행하는 것에 의해 상태가 이행하는 전후에서 재생주기의 사양을 충족시키지 않게 될 위험성을 회피할 수 있다. 제5a도에서는 집중재생후 일정한 주기 T_C2에서 신호RFSH를 발생시키고 있다. 이것에 대해서 제5b도에서는 주기T_C3에서 집중재생을 반복하고 있다. 집중재생중의 신호RFSH의 주기는 최초의 집중재생과 동일한 값 T_C1로 하고 있다. 이것은 다른 값이라도 상관없지만 신호발생회로의 구성상, 동일한 값으로 하는 것이 좋다.

제6도는 제5a도의 예에 대한 재생주기T_C2의 칩 온도의존성의 1예를 도시한 도면이다. 칩 온도와 정보유지시간의 관계는 예를 들면 IEEE Transactions on Electron Devices(Vol.35, No.8, pp.1257∼1263, 1987년 8월)에 기재되어 있다. 이것에 의하면, 칩 온도가 0∼100℃까지 변화했을 때의 정보유지시간의 변화는 약 3자릿수이다. 따라서, 재생주기T_C2를 제6도와 같이 변화시키면, 실제의 정보유지특성과 일치시킬 수 있다. 정보유지상태에 있어서 칩의 소비전력은 매우 작아지기 때문에 환경온도와 칩온도의 차는 거의 없다. 따라서, 낮은 환경온도에서 사용하는 것에 의해 재생주기를 연장시켜 더욱더 저전력화할 수 있다. 이것에 의해, 전지를 전원으로 하는 휴대용 전자기기 등에 탑재하는데 적합한 다이나믹 메모리를 제공할 수 있다. 또, 제6도와 같은 온도의존성을 갖는 발진회로는 미국특허 제4661929호에 기재되어 있다.

제7도는 제5b도의 예에 있어서 재생불량이 발생했을 때의 예를 도시한 도면이다. 도면에 있어서, 횡축은 재생주기, 종축은 누적불량도수이다. 재생주기T_C3에 대해서 1비트만 불량으로 되어 있다. 메모리의 극히 일부만 불량인 경우, 불량 메모리셀을 미리 칩상에 마련해 둔 예비 메모리셀로 치환하는 것에 의해 수복(修復)하는 소위 결함구제기술이 있다. 이 기술은 예를 들면 IEEE Journal of Solid State Circuits(Vol.16, No.5, pp.479∼487, 1981년)에 기재되어 있다. 이 기술은 제7도와 같은 재생불량에 대해서도 마찬가지로 적용할 수 있다. 그러나, 종래의 결함구제기술에서는 예비 메모리셀을 필요로 하므로 칩면적의 증대를 초래한다는 결점이 있었다.

제8a도∼제8c도에 도시한 것은 예비 메모리셀을 사용하지 않는 재생불량 구제 기술의 예이다. 이것은 제7도에 있어서 재생주기T_C3에서 불량으로 되는 메모리셀 만을 그것보다 짧은 주기 예를 들면 T_C4에서 재생하는 것이다. 이하, 제8a도∼제8c도를 사용해서 설명한다. 제8a도는 이 불량구제기술을 사용했을 때의 정보유지 시에 있어서의 재생신호RFSH의 타이밍의 1예를 도시한 도면이다. 여기에서는 어드레스1이 재생불량인 경우를 고려하고 있다. 도면에 도시한 바와 같이, 1개의 집중재생에서 다음의 집중재생 동안, 즉 주기T_C4에서 어드레스1을 재생하고 있다. 이렇게 하면 전체 어드레스를 짧은 주기T_C4에서 재생하는 경우에 비해 소비전류를 현저하게 저감할 수 있다. 각 재생주기 사이에는 4096×T_C1≤T_C4≤T_C3이 성립할 필요가 있다. 제8b도는 재생어드레스 및 재생신호RFSH를 발생하는 회로구성의 1예를 도시한 도면이고, 제8c도는 그의 동작타이밍을 도시한 도면이다. 제8b도에 있어서, OSC는 클럭 ψ₀을 발생하는 발진기, DV₁, DV₄, DV₃은 클럭 ψ₀의 정수배의 주기를 갖는 클럭 ψ₁, ψ₄, ψ₃을 발생하는 분주기, (30)은 13비트의 동기카운터, (31)은 재생어드레스 발생회로, (32)는 재생신호(RFSH) 발생회로, I₁은 인버터, G₁은 AND게이트, G₂는 OR게이트를 각각 나타내고 있다. 카운터는 클럭 ψ₁에 의해 동작하고, Reset단자에 고전압(1)이 인가되고 카운터클럭이 모두 저전압(0)으로 리세트된 상태에서 계수를 개시한다. 출력이 4097로 되면 출력Q₁₂가 고전압(1)으로 되어 계수를 정지한다. 도면중 e는 카운터 인에이블신호이다. 카운터의 동작중 e는 고전압(1)이므로, 재생어드레스 발생회로의 출력a_r0∼ar₁₁로는 카운터의 출력Q₀∼Q₁₁이 출력된다. 카운터가 정지한 후 e는 저전압(0)으로 되어 a_r0∼a_r11로는 불량어드레스 a_s0∼a_s11이 출력된다. 마찬가지로, 카운터의 동작중에는 클럭 ψ₁이, 카운터 정지후에는 클럭 ψ₄가 각각 재생신호 발생회로에서 출력된다. 이것에 의해, 카운터의 동작중에는 주기T_C1에서 4096의 집중재생을 실행하고, 카운터 정지후에는 주기T_C4에서 불량어드레스만을 재생할 수 있다. 또, 여기에서는 1개의 불량어드레스만 구제하는 예에 대해서 기술했지만, 여러개의 불량어드레스를 구제하는 경우에 대해서도 마찬가지로 본 발명을 적용할 수 있다.

이상 기술한 실시예에 의하면, 표준동작시에 있어서는 고속으로 동작하고, 정보유지시에 있어서는 필요 최소한의 전력으로 정보를 유지할 수 있는 다이나믹 메모리 또는 다이나믹 메모리를 그의 일부에 포함하는 LSI를 실현할 수 있다. 더 나아가서는 종래의 다이나믹 메모리에서 문제로 되었던 전원전압변동에 대해서도 제4a도 및 제4b도에 도시한 바와 같이 내부회로를, 예를 들면 1.5V와 같은 저전압으로 동작시키는 것에 의해 외부전원전압이 크게 변화해도 안정되게 동작시킬 수 있다.

지금까지 기술한 실시예에서는 표준동작상태와 정보유지 동작상태의 차이를 LSI칩상에 마련한 검출수단에 의해 검출했지만, 동작상태를 칩 외부에서 제어해도 상관없다. 제9도는 정보유지상태로의 이행을 칩 외부의 검출회로에 의해 제어하는 본 발명의 다른 실시예를 도시한 도면이다. 도면중 (4b)는 칩 외부의 검출회로(3)에서 발생되어 칩으로 입력되는 정보유지상태신호, (1B)는 제1a도의 LSI칩과 마찬가지로 정보기억기능 또는 정보처리기능을 갖는 LSI칩, PAD3은 정보유지상태신호를 수신하기 위한 본딩패드를 각각 나타낸다. 제1a도의 LSI칩과 다른 점은 칩상에 검출수단과 정보유지상태신호의 발생수단을 마련할 필요가 없다는 점이다. 이 칩을 제1a도의 LSI칩과는 별도로 설계해도 좋고, 1개의 칩을 설계하여 본딩의 전환이나 알루미늄배선의 마스터 슬라이스로 분리해도 상관없다.

제10a도는 제9도의 LSI칩을 전지B를 전원으로 해서 동작시키고 신호PD를 칩 외부에서 입력하는 경우를 도시한 도면이다. 전지의 전압값은 그 종류에 따라 1∼3.6V등의 넓은 범위에 걸쳐서 분포한다. 따라서, 정보유지상태로의 이행을 전압변화로 검출하는 방법에 비해서 시스템을 외부에서 제어할 수 있는 쪽이 바람직하다. 제10b도는 내부전원전압V_CL의 전원전압V_CC에 대한 의존성을 도시한 도면이다. 이 예에서는 표준전원전압범위를 1∼3.6V로 하고, 1.5∼3.6V일 때에는 V_CL=1.5V, 1∼1.5V일 때에는 V_CL=V_CC로 하고 있다. 이렇게 하는 것에 의해 1∼3.6V라는 넓은 전원전압범위에 걸쳐서 내부전원전압의 변화를 작게 억제할 수 있다. 이것에 의해, 동작속도나 소비전류, 동작여유라는 동작성능의 전원전압의존성이 거의 없는 LSI를 실현할 수 있다. 또, 전원전압을 변화시키지 않고 필요에 따라서 정보유지상태로 이행시킬 수 있으므로, 시스템의 상태에 따라서 불필요한 전력소비를 억제할 수 있다. 따라서, 전지로 동작하는 전자기기의 동작시간을 길게 할 수 있다.

제10c도에는 전압변환회로의 구체적인 구성예가 도시되어 있다. 제1b도에 도시한 예와 마찬가지로 L1H는 보다 높은 전원전압(예를 들면 2.5∼3.6V)에서, L1L은 보다 낮은 전원전압(예를 들면 1.5∼2.5V)에서 최적한 동작을 하도록 설계하고 있다. 각각의 전압변환회로는 제어신호LH 및 LL이 고레벨일 때 동작상태로 되도록 제어된다. 또, PD가 고레벨로 되어 정보유지상태로 되었을 때에는 차동증폭회로의 전류를 더 낮은 레벨로까지 강하시키는 것에 의해 전압변환회로가 소비하는 전류를 억제하여 저소비전력화를 도모하고 있다. LH, LL 모두 저레벨일 때(외부전원전압1.5V)에는 2개의 전압변환회로를 오프(OFF)로 함과 동시에 스위치SW6e를 온(ON)으로 해서 외부전원전압을 그대로 내부로 공급한다.

이와 같은 구성을 취하는 것에 의해, 외부전원전압이 1∼3.6V라는 넓은 범위에서 변화해도 주된 회로의 동작성능을 열화시키지 않고, 각종 전원에서 동작하는 LSI를 제공할 수 있다. 또, 필요에 따라서 외부제어에 의해 정보유지모드와 같은 저소비전력모드로 전환해서 전지에서의 동작시에 요구되는 저소비전력화를 실현할 수 있다.

제1a도나 제9도에 도시한 배터리 백업회로를 칩상에 집적화하고, 전원의 전환을 칩상에서 실행하도록 한 LSI의 구성예를 제11a도에 도시한다. 본 도면에 있어서 (1c)는 제1a도의 LSI칩과 마찬가지로 정보기억기능 또는 정보처리기능을 갖는 LSI칩, (40)은 전원전환회로, (41)은 전원강하검출회로, S_L, S_B는 전원강하검출회로가 발생하는 전환신호, SW₄₀a, SW₄₀b는 전환신호S_L, S_B에 의해 전원의 전환을 실행하는 스위치, PAD4는 전지의 전압을 인가하기 위한 본딩패드를 각각 나타낸다. 이와 같이, 전원의 전환을 칩상에서 실행하는 것에 의해 시스템(board)에 배터리 백업 회로를 실장할 필요가 없게 되어 부품점수를 삭감할 수 있고 제조비용이나 실장밀도를 개선할 수 있다. 또, LSI의 특성에 따른 전원전환회로를 탑재할 수 있으므로, 사용자는 전원전환시에 문제로 되는 전원전압의 과도변동을 걱정할 필요가 없으므로 사용하기 쉬운 칩을 제공할 수 있다. 제11b도는 전원전환회로(40)의 구체적인 구성예를 도시한 도면이다. 도면에 있어서, (42), (43)은 차동증폭회로, (44), (45)는 그의 출력, T₁₉, T₂₀은 전원의 전환을 실행하는 스위치에 상당하는 P채널 MOSFET, (46)은 전원전환회로의 출력이다. 이하, 전원전환회로의 동작을 설명한다. 차동증폭회로(42)의 비반전입력과 반전입력에는 각각 V_CC와 V_BT에 비례하는 전압 γV_CC와 γV_BT를 인가한다. 마찬가지로, 차동증폭회로(43)의 비반전입력과 반전입력에는 각각 전지의 전압V_BT와 전원전압V_CC에 비례하는 전압γV_BT와 γV_CC를 인가한다. 여기에서, γ는 0≤γ≤1을 만족시키는 비례정수이지만, 차동증폭회로의 전압이득과 출력진폭을 충분히 취할 수 있는 값으로 하는 것이 바람직하다. 비례하는 전압은 저항분할에 의해 얻을 수 있다. 차동증폭회로(42), (43)의 출력(44), (45)는 트랜지스터T₁₉, T₂₀의 게이트에 인가된다. 우선, V_CCV_BT의 경우를 고려한다. 이 때, 출력(44)로는 고전압(V_CC)이, 출력(45)로는 저전압(∼γ V_CC-V_T)이 출력되고, 트랜지스터T₁₉는 비도통, 트랜지스터T₂₀은 도통상태로 된다. 따라서, 내부전원전압V_INT로서 V_CC가 출력된다. 마찬가지로, V_CCV_BT인 경우 출력(44)로는 저전압(∼γV_BT-V_T)이, 출력(45)로는 고전압(V_BT)이 각각 출력되고, 트랜지스터T₁₉는 도통, 트랜지스터T₂₀은 비도통상태로 된다. 그 결과, V_INT로서 V_BT가 출력된다. 이 회로는 V_CC 또는 V_BT의 어느 한쪽이 0V인 경우라도 마찬가지로 동작하므로, 어느 한쪽의 전원밖에 공급하지 않는 경우에도 공급된 전압이 그대로 내부회로의 전원전압으로서 출력된다. 제11c도는 V_INT의 V_CC의존성의 1예를 V_BT=1.5V인 경우에 대해서 도시한 도면이다. V_CC1.5V일 때에는 V_INT=V_CC, V_CC1.5V일 때에는 V_INT=1.5V가 얻어지고 있다. 도면에 도시된 바와 같이 V_INT는 연속적으로 변화하고 있어 LSI의 동작에 악영향을 미치는 킹크(kink)는 발생하지 않는다. 이상의 실시예에서 설명한 바와 같이, 비교적 간단한 회로로 전원전환회로를 구성할 수 있으므로, 이것을 1개의 LSI상에 탑재해도 칩면적은 거의 증가하지 않는다. 여기에서는 MOSFET를 사용해서 구성한 예를 도시했지만, 그 밖의 예를 들면 바이폴라 트랜지스터를 사용해도 마찬가지로 실현할 수 있다.

이상 실시예에서는 주된 LSI회로블럭이 1.5V이하에서 동작하는 LSI칩의 기본개념을 설명하였다. 다음에는 주로 다이나믹 메모리를 예로 들어 보다 상세한 실시예를 설명한다. 일반적으로, 다른 논리LSI나 스테이틱 메모리에 비해서 다이나믹 메모리는 저전압동작이 곤란한 것으로 되었다. 그의 첫번째 이유는 축적전압과 축적용량의 곱으로 결정되는 신호전하량이 저전압화에 의해 감소하여 신호대 잡음비(S/N비)가 저하하기 때문이다. 그러므로, 패키지나 금속배선 등에 포함되는 미량의 방사성물질에서 방출되는 알파(α)선의 조사에 의해 발생하는 잡음전하나 메모리셀에 유입되는 열적이나 비열적인 누설전류에 의한 잡음전하에 대한 노이즈 마진의 확보가 어렵다고 생각되었다. 이들 문제점은 다음의 2가지 방법중의 어느 하나에 의해서 해결할 수 있다.

[1] 저전원전압(예를 들면 1.5V)에 있어서도 종래와 동일 정도의 메모리셀 축적신호전압(예를 들면 저전압=0V, 고전압=3V)이 얻어지는 회로를 사용한다. 이 경우, 메모리셀의 축적용량은 종래와 동일 정도의 값(예를 들면 30∼40fF(femto farad))으로 좋다.

[2] 회로방식은 종래 그대로 하는 대신에 메모리셀의 축적용량을 전원전압에 거의 반비례해서 증대시킨다. 예를 들면 전원전압=1.5V일 때의 메모리셀의 축적 용량은 60∼80fF로 한다. 상기 방법중 [1]에 대해서는 워드선과 데이타선 이외에 메모리셀의 플레이트를 구동하는 것에 의해 데이타선의 진폭보다 큰 신호진폭을 메모리셀에 축적하는 방법이 다음에 기술하는 실시예에서 개시된다. [2]에 대해서는 축적용량을 종래에 비해서 비약적으로 증대시키는 기술이 일본국 특허공개공보 소화 60-26711호나 1988년 VLSI기술 심포지움의 Digest of Technical Papers(pp.29∼30, 1988년)에 기재되어 있다. 이 기술을 적용하는 것에 의해 안정된 동작에 필요한 축적신호전하를 확보할 수 있다. 저전압동작을 위한 두번째의 과제는 고속동작과 저소비전류를 동시에 실현하는 것이다. 세번째의 과제는 저전압동작회로와 고전압동작회로를 동일 칩상에 집적할 수 있게 하는 소자 또는 회로의 실현이다. 세번째의 과제는 고전압전원과 저전압전원의 전압값의 비가 2배 이상으로 되면 특히 문제로 된다. 1개의 칩상에 고전압용과 저전압용의 2종류의 소자를 형성하는 것에 의해 세번째의 과제를 해결하는 예가 미국특허 제4482985호에 개시되어 있다. 이 기술에 의하면, 저전압전원용과 고전압전원용의 각각에 대해서 최적 소자로 회로를 구성할 수 있지만, LSI의 제조공정이 복잡해진다는 결점이 있다. 다음의 실시예에서는 두번째의 과제를 극복하여 최소의 전원전압이 1V일 때에도 동작하는 수단 및 제조공정을 복잡하게 하지 않고 세번째의 과제를 해결하는 방법에 대해서 설명한다. 이것에 의해, 다이나믹 메모리의 동작전원전압을 1∼1.5V정도로까지 저전압화할 수 있어 다이나믹 메모리 또는 다이나믹 메모리를 그의 일부에 포함하는 LSI칩의 고집적화, 고속화, 저소비전력화를 동시에 실현할 수 있다. 또, 배터리동작 또는 배터리 백업동작에 있어서 요구되는 사양을 만족시킬 수 있다.

우선, 두번째의 과제를 극복하는 수단에 대해서 설명한다. 또, 이하에서는 CMOSFET(Complementary MOSFET)를 사용하는 예를 설명하지만, 동일한 효과가 얻어지면 바이폴라 트랜지스터나 접합형 FET 또는 실리콘 이외의 소자를 사용해도 상관없다. 제12a도는 N채널 MOSFET의 게이트-소오스간 전압V_GS와 드레인전류I_D의 관계를 도시한 도면이다. 이 관계는 (i) I_D의 제곱근이 V_GS에 거의 비례하는 제곱근영역과 (ii)보다 V_GS에 치우친 작은 영역에서 I_D가 V_GS의 지수함수에 비례하는 서브임계영역으로 분리된다. 도면중 V_T1은 (ii)의 영역을 무시하고, 전류전압특성을 제곱근으로 근사할 수 있도록 했을 때 드레인전류가 흐르기 시작하는 소위 게이트임계값전압이다. 또, V_T0은 회로동작상 드레인전류가 거의 0으로 간주되는 게이트 임계값전압의 다른 정의이다. 게이트폭을 10미크론으로 한 경우, V_GS=V_T0일 때의 드레인전류는 10nA정도, V_GS=V_T1일 때의 드레인전류는 1μA정도이다. V_T1과 V_T0의 차는 대략 0.2V이다(V_T1V_T0). 실제의 MOSFET의 전류구동능력에는 V_GS-V_T1이 관계하고, 대기상태에서의 정적인 전류에는 V_T0이 관계한다. 다음의 예에서는 LSI의 주된 회로에 사용하는 소자의 임계값전압을 V_T1=0.3V(따라서, V_T0은 약 0.1V)로 되도록 설정했다. 이것에 의해, 전원전압의 1/2의 전압(예를 들면 0.5V)으로 MOSFET를 도통시킬 필요가 있는 CMOS센스앰프나 차동증폭회로를 동작시킬 수 있어 전원전압=1V까지 모든 회로를 동작시킬 수 있다. 또, 이것에 의해 칩 전체의 대기전류를 10μA정도로 억제할 수 있다. 또, 각종 제조공정의 불균일에 의해 임계값 전압에 ±0.1V정도 편차가 발생하더라도 전원전압=1V에서의 회로동작을 실현함과 동시에 칩 전체의 대기전류를 100μA이하로 억제할 수 있다. 또, 전원전압=1V에서도 충분한 동작속도가 얻어지도록 채널길이 = 0.3미크론으로 하였다. 제12b도는 2개의 N채널 MOSFET(예Ⅰ, 예Ⅱ)에 대한 게이트 임계값전압V_T1의 채널길이 의존성을 도시한 도면이다. 여기에서, 예Ⅰ은 종래의 이론에 따른 다이나믹 메모리(이하, DRAM이라 한다)에서 일반적인 기판바이어스전압을 인가하는 경우의 조건에 맞게 제조된 소자이다. 예Ⅱ는 본 발명에서 사용한 기판바이어스전압을 인가하지 않는 조건에 맞게 제조된 소자와 특성을 도시한 것이다. 본 발명에서는 저전압동작을 실행하게 하는 것이 대전제이므로, 종래의 V_CC=5V, V_BB=-3V의 비를 고려하여 V_CC=1.5V, V_BB=-1V로 설정해서 예Ⅰ을 실험해 보았다. 예Ⅰ에서는 V_BS=-1V일 때, 예Ⅱ에서는 V_BS=0V일 때 게이트 임계값전압V_T1이 0.3V로 되도록 하였다. 예Ⅰ의 소자에는 다음과 같은 3가지 문제가 있다.

[1] 채널길이의 변동에 대한 게이트 임계값전압의 변동이 커서 예Ⅱ에 비해 제어성이 떨어지므로, 단채널화가 곤란하다. 이것은 기판바이어스전압을 -1V로 하고 있기 때문이다.

[2] 기판바이어스전압은 칩상에 마련된 기판바이어스 전압발생회로에 의해 생성되지만, 그의 전압값은 제조 불균일에 의해 편차가 발생하고 또한 동작하는 회로의 갯수에 따라 그 값이 시간적으로 크게 변동한다. 게이트 임계값전압은 기판바이어스전압에 의해 크게 변조를 받기 때문에 저전압동작에서 요구되는 게이트 임계값 전압의 사양을 정밀도 좋게 만족시킬 수 없다.

[3] 전원투입시에는 기판바이어스전압이 0V이므로, 기판효과에 의해 게이트 임계값전압이 0.3V보다 낮은 값 예를 들면 0V로 되어 있다(제12b도의 점선 참조), 이와 동시에 기판은 거의 플로팅상태이므로, V_CC와의 용량결합에 의해 기판전압이 과도적으로 상승하여 게이트 임계값전압은 부(-)로 된다. 그 때문에, 주변회로의 MOSFET가 도통상태로 되므로 큰 과도전류가 흐른다. 본 발명에서는 기판전압을 V_SS=0V로 고정시키고 있으므로 게이트 임계값전압의 제어성이 우수하고, 또 전원투입시의 과도전류가 작은 LSI칩을 제공할 수 있다. 더 나아가서는 접지전압을 외부에서 공급하면 회로동작중인 기판전압의 변동을 거의 0으로 할 수 있으므로, 기판전압으로부터의 용량결합잡음을 대폭으로 감소시킬 수 있다.

종래의 기판바이어스전압 발생회로는 칩상에 마련되어 있고 충분한 구동능력을 갖고 있지 않았기 때문에 기판전위가 변동한 것이다.

또, 종래 기판바이어스전압(-3V)을 인가하는 것은 물론 이유가 있다. 신호의 입력전압이 저하한 경우를 상정한 것이다. 즉, 입력전압이 0V보다 강하하면, 만일 기판전위가 0V인 경우 PN접합이 순방향으로 바이어스되어 소수캐리어가 주입되어 버린다. 소수캐리어는 메모리의 정보를 파괴해 버리므로 매우 바람직하지 못하다. 그래서, 종래에는 -3V까지의 신호의 입력전압의 저하를 허용하고 있는 것이다.

따라서, 본 발명의 실시예에 의하면, 상술한 여유는 없는 것이다. 그래서, 제14a도 및 제14b도에서 설명하는 바와 같은 개량이 필요하게 된다.

제13도는 최소 전원전압이 1V인 경우에도 동작하는 다이나믹 메모리의 주된 회로에 사용한 소자의 게이트산화막 두께tos, 전기적인 채널길이(실효채널길이)Leff, 게이트임계값전압V_T1, V_T0을 도시한 도면이다. 여기에서 괄호안에 나타낸 값은 제조 불균일에 의한 변동의 범위를 나타내고 있다.

제14a도 및 제14b도는 본 발명의 다이나믹 메모리칩의 단면구조의 일부를 도시한 도면이다. 종래의 다이나믹 메모리에서 기판에 부(-)의 전압을 인가한 이유는 다음의 3가지 이다.

[1] 입력 또는 출력에 외부로부터 링잉(ringing) 등에 의한 부의 전압이 인가된 경우, 소수캐리어인 전자가 기판에 주입된다. 이 전자는 기판내를 확산해서 그의 일부가 메모리셀의 전하축적부에 도달하여 재생특성을 악화시킨다. 이 소수 캐리어의 기판으로의 주입을 방지한다.

[2] 기판에 부의 전압을 인가하는 것에 의해 n-확산층과 p기판 사이의 접합 용량을 감소시켜 부하용량을 저감한다. 이것에 의해, 회로의 고속동작과 저소비 전력화를 도모한다.

[3] 기판에 부의 전압을 인가하는 것에 의해 채널 아래의 공핍층이 넓어져 채널부의 포텐셜이 기판전압에 의한 변조를 받기 어렵게 된다. 이것에 의해, 게이트임계값전압이 기판전압의 변동의 영향을 받기 어렵게 된다. 바꿔말하면, 게이트임계값전압의 기판효과 계수가 작아져서 다이나믹 메모리의 일부의 회로의 동작상 바람직하다. 이중 [3]에 대해서는 CMOS-LSI의 2중웰 구조화 경향과 함께 기판전압을 인가하는 것의 효과가 저감되고 있다. 따라서 [1]과 [2]를 해결하는 것이 중요하게 된다. CMOS-LSI에 있어서 여러개의 기판전압의 인가가 가능해 지는 기판구조가 일본국 특허공개공보 소화 62-119958호, 미국출원 제87256호에 개시되어 있다. 이 구조와 본 발명에 의한 저전압LSI를 조합하는 것에 의해 상술한 목적을 달성하여 내잡음성이 우수하고 또한 고속, 저소비전력의 저전압LSI를 구성할 수 있다. 이하, 본 발명의 기판구조의 단면도를 사용해서 그 실시예를 설명한다. 제14a도 및 제14b도에 있어서 p형 실리콘기판의 불순물농도는 약 1x10¹⁵cm^-3이다. 이 기판중에 2회의 다른 공정으로 형성된 2종류의 N웰(N1, N2) 및 1종류의 P웰을 형성한다. 각 웰의 불순물농도는 예를 들면 N2웰이 1×10¹⁶cm^-3, N1웰과 P웰이 5×10¹⁶cm^-3정도이지만, 소자의 치수에 따라 이들의 값은 변화시켜도 상관없다. 도면중 (50)은 능동영역 사이의 전기적 분리를 실행하기 위한 두꺼운 산화막(막두께는 약 500nm), (51)은 축적용량을 형성하기 위한 제1 폴리실리콘전극, (52)는 MOSFET의 게이트전극으로 되는 제2 폴리실리콘전극, (53), (54)는 이들 두꺼운 산화막이나 폴리실리콘전극을 마스크로 해서 자기정합적으로 형성된 n+형 불순물확산층(불순물 농도는 약 2×10²⁰cm^-3), (55), (56), (57)은 이것과 마찬가지로 형성된 p+형 불순물확산층(불순물농도는 약 2×10²⁰cm^-3)을 각각 나타내고 있다. P기판은 확산층(56)에 의해 접지전위(V_SS)으로 고정되어 있다. 메모리셀의 축적용량이나 선택트랜지스터T_N3, T_N4는 N2웰에 의해 기판과 전기적으로 분리된 P웰중에 형성한다. P웰에는 확산층(57)에 의해 제2 기판전위V_BP2를 인가한다 또, N2웰에는 그것에 전기적으로 접하는 N1웰과 확산층(54)에 의해 제2 N웰 전위V_BN2를 인가한다. 또, V_BS=0V에서 동작시키는 주변회로의 N채널 MOSFET T_N1은 P기판중에, P채널 MOSFET T_P1은 N1웰중에 각각 형성한다. 또, 주변회로의 N채널 MOSFET T_N2는 메모리셀 어레이와는 별도의 P기판과 전기적으로 분리된 P웰내에 형성하고 있다. 이렇게 하는 것에 의해, 입출력회로 등 부의 전압이나 N웰의 전압보다 높은 전압이 외부에서 입력될 가능성이 있는 경우, 그의 오버슈트(overshoot) 또는 언더슈트(undershoot)량에 따른 독립된 기판전압을 인가할 수 있다. 이와 같이, 메모리셀어레이가 형성되는 P웰을 P기판과 전기적으로 분리하는 것에는 그밖에 다음과 같은 효과가 있다.

[1] 메모리셀 어레이의 P웰을 부의 전위로 바이어스하는 것에 의해 데이타선 용량을 저감하여 S/N비를 개선할 수 있다.

[2] 메모리셀 어레이를 피복한 N2웰이 기판중을 확산해 오는 소수캐리어의 장벽으로 된다. 이것에 의해, 잡음전하의 축적용량부로의 수집을 억제할 수 있어 내 잡음성이 개선된다.

이상 기술한 바와 같이, 제14a도 및 제14b도에 도시한 바와 같은 기판구조를 사용하는 것에 의해 메모리셀 어레이의 안정동작과 주변회로의 고속화 및 저소비전력화를 동시에 실현할 수 있다 또, 이상의 설명에서는 P기판을 사용하는 경우에 대해서 기술했지만, N기판을 사용해도 마찬가지 효과를 기대할 수 있다. 단, 본 발명이 대상으로 하는 배터리동작이나 배터리 백업동작에 있어서는 전원전압이 크게 변동하는 환경에서의 사용을 고려하지 않으면 안된다. N기판을 사용한 경우 N기판에는 시스템(系)의 최고전압V_CC가 인가된다. 따라서, 전원전압이 크게 변동한 경우, N기판의 전위도 변동하여 N기판과의 용량결합에 의해 회로의 각 부분에서 잡음을 일으킨다. 이러한 이유 때문에 본 발명의 목적에는 제14a도 및 제14b도에 도시한 P기판을 사용하는 구조가 적합하다.

제15a도 및 제15b도에는 본 발명에 의해 더욱 저전압화할 수 있는 정보유지기능을 갖는 LSI회로의 예를 도시하였다. 제15a도는 주변회로의 1예이다. 도면중 (60)은 전원전압V_CL1에서 동작하는 회로블럭, (61)은 전원전압V_CL2에서 동작하는 회로블럭, V_BP1은 회로블럭(61)의 N채널 MOSFET의 기판바이어스전압, V_BN1은 회로블럭(61)의 P채널 MOSFET의 기판바이어스전압을 각각 나타내고 있다. 회로블럭(60)은 정보유지시에 동작시킬 필요가 없는 부분으로서 정보유지시에는 V_CL1=0V로 된다. 회로블럭(61)은 정보유지시에도 동작시킬 필요가 있는 부분으로서 V_CL2의 값은 동작상태에 관계없이 일정하다. 전원전압=0.5V정도까지 회로를 동작시키기 위해서는 임계값전압V_T1을 0∼0.1V정도로 할 필요가 있다. 이 때에는 회로가 동작하지 않아 게이트-소오스간 전압이 0V일 때에도 MOSFET에는 1μA정도의 전류가 흐르고, 칩 전체에서는 10μA라는 큰 전류값으로 된다. 정보유지시의 소비전류를 저감하기 위해서는 이 정적인 전류를 저감할 필요가 있다. 일반적으로 정보유지시에는 표준동작시에 비해서 동작속도는 느려도 된다. 그래서, 이 예에서는 기판전압을 제어하는 것에 의해 정보유지시의 MOSFET의 임계값전압을 표준동작시에 비해서 도통하기 어려운 방향으로(N채널 MOSFET의 임계값전압은 높고, P채널 MOSFET의 임계값전압은 낮게) 변화시키고 있다. 제15b도는 N채널 MOSFET의 기판전압V_BP1의 발생회로의 구성예를 도시한 도면이고, 제15c도는 그의 동작 타이밍도이다. 또, 여기에서는 편의상 V_CL2=1.5V인 경우에 대해서 기술했지만, 상술한 바와 같이 0.5∼1V정도의 낮은 전원전압일 때 특히 유효하다. 제15b도에 있어서 (62)는 인버터I₂∼I₃과 NAND게이트G₃으로 구성한 링발진기, (63)은 다이오드접속된 2개의 MOSFET T₄₀, T₄₁과 용량C_B1로 구성한 차지펌프회로, T₄₂, T₄₃은 N채널 MOSFET, T₄₄는 P채널 MOSFET를 각각 나타내고 있다. 표준동작시 즉 PD가 저전압(0)일 때는 링발진기와 차지펌프회로는 동작하지 않는다. 동시에 MOSFET T₄₄가 도통하고 노드N₁이 고전압(1)이므로, MOSFET T₄₂가 도통해서 V_BP1은 접지전위로 된다. 한편, 정보유지시 즉 PD가 고전압(1)일 때에는 MOSFET T₄₃이 도통하고 노드N₁이 V_BP1과 동일한 전위로 되므로, MOSFET T₄₂가 차단된다. 동시에, 링발진기와 차지펌프회로가 동작하고 V_BP1로는 부의 전압이 출력된다. 또, 메모리셀 어레이에는 항상 기판바이어스전압을 인가하고 있다. 이상 기술한 바와 같이, 1V이하의 저전압전원에서 동작시킬 때 기판바이어스전압을 제어하는 것에 의해 표준동작시에는 고속성을, 정보유지시에는 저소비전력을 실현할 수 있다. 또, 여기에서는 설명을 생략했지만, 본 발명은 V_BN1을 발생하는 회로에도 마찬가지로 적용할 수 있다.

이하의 설명에서는 상술한 기판구조를 사용한 저전압동작 다이나믹 메모리의 구체적인 회로구성을 설명한다. 제16a도는 다이나믹 메모리의 회로구성을 도시한 도면이다. 도면중 MA1, MA2는 메모리셀 어레이, DA1은 더미셀 어레이, W₀∼W_m은 워드선, D₀,

, D_n,

는 데이타선, D_W0, D_W1은 더미워드선, XD는 워드선 선택회로, DWD는 더미워드선 선택회로, T₅₂∼T₅₅는 좌측 매트MA1과 센스앰프의 접속을 제어하는 좌측 매트선택트랜지스터, SHRL은 그의 선택신호, T₅₆∼T₅₉는 우측 매트MA2와 센스앰프의 접속을 제어하는 우측 매트선택트랜지스터, SHRR은 그의 선택신호, PR₀∼PR_n은 비선택시에 데이타선의 전압을 전위P로 설정하는 프리차지회로,

는 프리차지신호, SA₀∼SA_n은 데이타선상의 미소신호전압을 증폭하는 센스앰프, CSN과 CSP는 센스앰프의 공통소오스 구동신호, CD는 공통소오스 구동회로, YG₀∼YG_n은 데이타선과 공통 I/O선을 접속하는 Y게이트, YDEC는 Y어드레스 선택회로, Y₀∼Y_n은 Y선택신호, DiB는 입력데이타에 따라서 공통 I/O선을 구동하는 데이타 입력버퍼, DoB는 공통 I/O선의 신호전류를 증폭해서 출력하는 데이타 출력버퍼이다. 메모리셀의 축적용량C_S2의 값은 상술한 바와 같이 50∼80fF 정도, 데이타선 용량의 값은 250∼300fF정도이다. 이것에 의해, 데이타선의 진폭을 1.5V로 했을 때의 리드신호전압은 약 150mV정도로 되어 센스앰프의 동작에 충분한 신호전압을 얻을 수 있다. 제16b도는 전원전압1.5V일 때의 데이타리드시에 있어서의 각 부의 전압파형을 도시한 도면이다. 또, 이하의 설명에서는 메모리셀로부터의 리드동작의 경우이고 또한 워드선W₀이 선택된 경우를 고려한다. 데이타선의 프리차지전압, 셀축적용량의 대향전극(플레이트)의 전압은 전원전압의 1/2인 0.75V로 하고 있다. 이것에 의해, [1] 데이타선의 충방전시나 프리차지시에 발생하는 용량결합잡음을 최소로 억제할 수 있음과 동시에 [2] 축적용량을 형성하는 절연막에 인가되는 전압을 최소로 억제해서 박막화하는 것에 의해 축적용량의 증대를 실현하고 있다. 메모리셀에 고전압(1.5V)을 라이트하기 위해 워드선W₀및 좌측 매트선택신호SHRL에는 2.2V를 인가하고 트랜지스터T₅₀및 T₅₂가 비포화영역에서 동작하도록 하고 있다. Y게이트의 MOSFET가 포화영역에서 동작하도록 공통I/O선은 1.2V로 되도록 하고 있다. 이와 같은 낮은 전원전압에서도 동작하는 공통 I/O선의 신호의 증폭기로서는 미국특허출원 88/201015호에 기재되어 있는 바와 같은 전류검출형의 것이 적합하다. 이러한 형태의 증폭기를 사용하면, [1] 공통I/O선의 전압레벨을 전원전압 근방까지 크게 할 수 있고, [2] 공통 I/O선의 신호진폭을 작게(예를 들면 50mV) 할 수 있으므로, Y선택신호Y₀을 인가해서 신호를 리드할 때의 동작마진을 크게 할 수 있다. 또, 메모리로의 라이트는 종래와 마찬가지로 I/O선을 데이타 입력버퍼DiB로 구동하는 것에 의해 실행할 수 있다. 정보유지시에 있어서는 정보를 외부로 리드할 필요가 없으므로, 도면중 점선으로 도시한 바와 같이 Y선택신호Y₀은 저전압(0) 그대로이다. 또, Y어드레스 선택회로, 데이타 입력버퍼, 데이타출력버퍼 등도 동작시킬 필요가 없다. 또, 센스앰프의 공통소오스 구동회로의 구동능력을 저하시켜 데이타선 전압의 시간변화율을 저하시키고 있다. 이것에 의해, 정보유지시에 있어서는 데이타선의 충방전에 따른 피크전류의 값을 저감한다. 이와 같은 제어를 실행하는 것에 의해 전지 등과 같은 내부 임피던스가 높은 전원을 사용해도 전원전압의 과도적인 저하에 의해 LSI가 오동작하는 것을 방지할 수 있다. 다음에는 이와 같은 저전압 다이나믹 메모리를 실현하는데 있어서 중요한 다음의 회로에 대해서 설명한다.

[1] 1/2 V_CL발생회로.

[2] 워드선 구동회로.

[3] 공통소오스 구동회로.

제17a도는 1/2 V_CL발생회로의 회로구성을 도시한 도면이다. 도면중 T₆₀, T₆₂는 N채널 MOSFET, T₆₁, T₆₃은 P채널 MOSFET, R₂₀, R₂₁은 바이어스전류를 설정하기 위한 저항이다. 저항값의 비는 노드N₄및 노드P의 전압이 V_CL2의 대략 1/2로 되도록 선택한다. 용량C_D1∼C_D4는 전원전압이 변동해도 그것에 추종하도록 마련된 가속콘덴서이다. 이들 값 사이에는 C_D1≒C_D2, C_D3≒C_D4가 성립하고 있다. 각 트랜지스터의 기판과 소오스를 접속하여 기판바이어스효과에 의해 임계값전압이 높아지지 않도록 하고 있다. 이 때의 각 트랜지스터의 임계값전압V_T1의 절대값은 약 0.3V이다. 만약, 기판을 소오스가 아니라 시스템(系)의 최고전압에 접속하면 기판바이어스효과에 의해 임계값전압V_T1의 절대값은 0.5V보다 크게 되므로, 전원전압V_CL2=1V에서는 동작하지 않게 된다. 이와 같이 저전압에서 동작하는 회로에서는 기판전압의 인가방법이 최소 전원전압을 규정한다. 제14a도 및 제14b도에 도시한 기판구조를 사용하면 기판과 소오스의 접속을 용이하게 실행할 수 있다. 제17b도는 N채널 MOSFET T₆₀, T₆₂의 단면구조도이다. (65)는 N2웰의 전위를 인가하기 위한 n+확산층, (66)은 P웰의 전위를 인가하기 위한 p+확산층, (67), (68)은 N채널 MOSFET의 소오스 및 드레인으로 되는 n+확산층이다. 외부배선에 의해 MOSFET의 기판전압을 인가하는 p+확산층(66)을 소오스에 접속하고 있다. N2웰에는 시스템의 최고전압, 여기에서는 V_CL2를 인가한다. 이 예에서 설명되는 바와 같이, MOSFET를 기판과 전기적으로 분리된 P웰내에 형성할 수 있으므로 임계값전압의 기판효과의 영향을 받지 않는 저전압동작에 적합한 회로를 구성할 수 있다. 또, 여기에 도시한 예에 한정되지 않고 차동증폭회로 이외의 소오스를 접지전위보다 높은 전압에서 동작시키는 회로에는 마찬가지로 본 실시예를 적용할 수 있다.

제18a도는 워드선 구동회로의 회로구성, 제18b도는 그의 동작타이밍을 도시한 도면이다. 도면중 T₈₂는 메모리셀 트랜지스터, C_S3은 축적용량, T₈₀, T₈₁은 N채널 MOSFET이다. 이 회로는 일반적으로 자기승압(self boost)회로라고 한다. S에는 워드선 선택회로의 선택신호가 입력된다. 이 전압레벨은 선택시에는 고전압(예를 들면 1.5V), 비선택시에는 저전압(0V)으로 된다. 따라서, 노드N₇에는 선택시에 V_CL-V_T0(T_T0은 T₈₁의 임계값전압)이, 비선택시에는 0V가 인가된다. 선택 신호가 확정된 후, X에는 메모리셀 트랜지스터를 충분히 온할 수 있도록 전원전압 보다 높은 펄스전압(예를 들면 2.2V)을 인가한다. 비선택시에는 MOSFET T₈₀이 도통하지 않지만, 선택시에는 T₈₀의 게이트용량의 결합에 의해 노드 N₇이 높은 전압으로 승압(부스트)된다. X에 인가되는 펄스전압을 워드선으로 그대로 출력하기 위해서는 노드N₇의 전압은 X에 인가되는 펄스전압보다 더욱 높은 전압 예를 들면 2.2+V_T1(V_T1은 T₈₀의 임계값전압)로 승압(부스트)될 필요가 있다. MOSFET의 기판전위를 접지전위로 하면 기판효과에 의해 임계값전압이 상승하므로, 특히 V_CL이 1.5V이하인 저전압전원에서는 워드선에 소정의 진폭을 얻기 어렵다. 여기에서는 MOSFET의 임계값전압을 충분히 낮은 값으로 하기 위해 기판전위를 신호구동측 (이 예에서는 선택신호S나 펄스전압X)의 드레인에 접속했다(여기에서 드레인은 편의상 신호구동이 인가되는 단자로 정의했다). 이 MOSFET의 단면구조도와 그 등가회로를 각각 제18c도 및 제18d도에 도시한다. 소자의 단면구조는 제17b도에 도시한 것과 완전히 동일하지만 그 결선이 다르다. P웰의 전위가 드레인의 전위와 일치하고 있으므로, 제18d도의 좌측에 도시한 바와 같이 드레인을 컬렉터 및 베이스로 하고, 소오스를 이미터로 하는 바이폴라 트랜지스터가 접속된 것과 등가로 된다. 실제로는 컬렉터와 베이스가 접속되어 있으므로 바이폴라 트랜지스터는 다이오드로서 동작하고, 제18d도의 우측에 도시한 바와 같은 등가회로로 표현된다. 따라서, 드레인이 소오스의 전압보다 높을 때에는 기판전압이 소오스에 대해서 정(+)으로 바이어스된 MOSFET와 다이오드D_L이 병렬로 접속되고, 반대로 드레인이 소오스의 전압보다 낮을 때에는 다이오드D_L은 역바이어스되어 차단되고 기판전압이 전압측의 드레인에 접속된 MOSFET만 동작한다. 따라서, 후자의 경우에 비해서 전자의 경우쪽의 임계값전압이 낮아져 MOSFET는 도통하기 쉬워진다. 이와 동시에 드레인과 소오스의 전압차가 0.7V이상일 때에는 다이오드가 도통하므로, 전자의 경우 더욱 전류가 흐르기 쉬워진다. 따라서, 제18b도에 있어서 워드선을 구동할 때의 MOSFET T₈₀, T₈₁의 임계값전압을 낮은 값으로 할 수 있어 낮은 전원전압에 있어서도 구동신호X를 워드선으로 그대로 출력할 수 있다. 이와 같은 비대칭특성은 특히 자기승압회로 등에 적용했을 때 효과가 크지만, 그 밖의 예를 들면 패스게이트나 기판바이어스 전압발생회로의 차지펌프회로에 사용하는 정류회로 등에 적용해도 마찬가지로 저전압전원에서의 동작이 개선된다.

제19a도 및 제19b도는 각각 공통 소오스구동회로의 구성의 1실시예를 도시한 도면이다. 제19a도에 있어서 T₈₅, T₈₆은 공통소오스를 구동하는 N채널 MOSFET, G₅는 AND게이트이다. 표준동작시에는 신호

가 고전압(1)으로 되고 공통소오스 구동신호ψcs의 입력과 동기해서 T₈₅, T₈₆이 함께 도통한다. 한편, 정보유지시에는

가 저전압(0)으로 되고 ψcs의 입력에 대해서 T₈₅만 도통한다. 따라서, T₈₅와 T₈₆의 콘덕턴스를 적당하게 선택하는 것에 의해 표준동작시에는 동작속도를 우선으로 하고, 정보동작시에는 동작속도를 희생하는 대신에 피크전류를 저감할 수 있다. 제19b도에 있어서 T₉₀은 공통소오스를 구동하는 N채널 MOSFET, T₉₁, T₉₃, T₉₄는 N채널 MOSFET, T₉₂는 P채널 MOSFET, G₆은 NAND게이트, G₇은 AND게이트, R₂₅는 T₉₄에 바이어스전류를 공급하기 위한 저항을 각각 나타내고 있다. 표준동작시에는 신호PD가 저전압(0)으로 되고 T₉₃이 차단된다. ψcs의 입력과 동기해서 노드N₈의 전압은 V_CL로 되어 T₉₀을 구동한다. 정보유지시에는 PD가 고전압(1)으로 되고 T₉₂가 차단된다. ψcs의 입력과 동기해서 T₉₃이 도통하고 노드N₈의 전압은 T₉₄의 게이트전압과 일치하게 된다. 이 때, T₉₀과 T₉₄로 전류미러회로를 구성하기 위해 공통소오스의 구동전류는 (V_CL-V_T1)/R₂₅에 비례하는 값으로 된다. 여기에서, 비례계수는 T₉₀과 T₉₄의 채널콘턱턴스의 비로 결정된다. 이와 같은 구동회로를 사용하는 것에 의해 정보유지시에는 일정하게 제어된 전류로 구동되므로, 전지의 내부 임피던스에 기인하는 전원전압의 과도적인 저하를 초래하지 않고 안정된 동작을 실현할 수 있다. 또, 여기에 도시한 전류미러회로 이외에도 정보유지시에 구동전류를 제어할 수 있으면 다른 수단을 이용해도 상관없다.

이상의 실시예에서 기술한 바와 같은 기판구조, 소자의 정수, 회로구성에 의해 최소의 전원전압=1V에서의 동작을 보증하는 다이나믹 메모리를 실현할 수 있다. 또, 제16a도에 도시한 I/O선 및 Y게이트의 회로구성 이외에 리드시와 라이트시에 대해서 각각 공통 I/O선을 마련하는 것에 의해 리드시와 라이트시의 동작마진을 더욱 향상시키는 방법이 일본국 특허공개공보 소화 61-142594호나 일본국 특허공개공보 소화 61-170992호에 기재되어 있다. 이 방법을 적용하는 것에 의해, 1V정도의 낮은 전원전압에서도 소자불균일(변동)의 영향을 받지 않고 안정하게 동작하는 메모리 회로를 실현할 수 있다.

이상, 1.5V이하의 낮은 내부전원전압에서 동작하는 주된 LSI회로블럭의 구성예를 메모리를 예로 들어 설명했다. 제1a도에 도시한 바와 같은 LSI칩을 실현하기 위해서는 이것 이외에 높은 외부전원전압(예를 들면 3∼5V)에서 동작하는 회로의 실현이 필수이다. 이와 같은 회로에는 적어도 [1] 기준전압 발생회로, [2] 전압변환(강하)회로, [3] 입력회로, [4] 출력회로가 있다. 제13도에 도시한 바와 같이, 1.5V이하의 낮은 내부전원전압에서 동작하는 주된 LSI회로블럭에는 동작속도를 확보할 목적으로 최선단의 가공기술(예를 들면 게이트길이 0.3미크론 이하에 상당)에 의한 소자를 사용한다. 이러한 미세한 소자로는 게이트내압이나 드레인내압이 저하하여 높은 외부전원전압(예를 들면 3∼5V에서의 동작이 곤란하게 된다. 이것에 관해서는 예를 들면, IEDM Technical Digest(pp.386∼389, 1988년)에 기술되어 있다. 장기간에 걸친 신뢰성을 고려하면, 10nm의 게이트산화막에 인가할 수 있는 전압은 약 4V이다. 따라서, 게이트산화막에 인가할 수 있는 최대전계강도E_max는 4MV/cm정도의 값으로 된다. 근사적으로는 E_max의 값은 게이트산화막 두께에 의존하지 않고 거의 변화하지 않는다고 고려해도 된다(실제로 게이트산화막을 얇게 하면 다소 커지는 경향이 있다). 이 값을 제13도에 도시한 소자(게이트산화막 두께 tox=6.5nm)에 적용하면, 게이트에 인가할 수 있는 최대전압은 2.7V로 된다. 따라서, 이 소자를 높은 외부전원전압(예를 들면 3∼5V)에서 동작시킬 수 없다. 이것을 해결하는 수단으로 다음의 2가지가 고려된다

[1] 상기 설명에서 언급한 바와 같이, 내부전원전압에서 사용하는 소자 이외에 외부전원전압에서 동작하는 보다 두꺼운 게이트산화막을 갖는 소자를 동일한 칩상에 집적한다.

[2] 내부전원전압에서 동작하는 소자로만 구성한다. 이 때, 외부전원전압이 직접 소자에 인가되지 않도록 회로적인 연구를 실행한다.

[1]의 방법은 미국특허 제4482985호에 기재되어 있다. 그러나, 이 방법에서는 LSI의 제조공정이 복잡하게 되므로 제조원가가 상승한다. 또, 소자형성상 가장 중요한 게이트산화막 형성시에 많은 공정이 삽입되므로, 불순물이나 결함을 초래할 확률이 높아져 소자의 신뢰성을 저하시킨다는 문제가 있다. 다음에는 [2]의 방법에 따라 높은 외부전원전압에서 동작하는 회로를 실현하는 예를 기술한다. 또, 이하의 예에서는 상보형 MOSFET(CMOS)를 사용한 예에 대해서 설명하겠지만, 그밖의 예를 들면 바이폴라 트랜지스터나 접합형 트랜지스터를 사용하거나 또는 이들과 MOSFET를 복합해서 사용하는 경우 또는 실리콘 이외의 갈륨비소 등의 반도 체재료를 사용하는 경우에 대해서도 마찬가지로 적용할 수 있다.

제20a도는 본 발명에 의한 인버터회로의 구성예를 도시한 도면이다. 도면 중 T₁₀₀,T₁₀₂는 N채널 MOSFET, T₁₀₁, T₁₀₃은 P채널 MOSFET, in1, in2는 각각 제1 및 제2 동상입력단자, out1, out2는 각각 제1 및 제2 동상출력단자, Out는 제3 출력 단자, Vn, Vp는 각각 N채널 및 P채널 MOSFET용 바이어스 전원전압을 나타내고 있다. V_n및 V_p는 예를 들면 제20b도에 도시한 바와 같은 외부전원전압 의존성을 갖는다. 이 예에서는 V_CC≥2V일 때 V_n=2V, V_P=V_CC-2V로 된다. 이것에 의해 출력단자out1의 전압은 최대라도 V_n-V_TN으로 되므로, 트랜지스터T₁₀₀의 게이트 산화막에 인가되는 최대전압은 V_n-V_TN으로 제한된다. 마찬가지로, 트랜지스터 T₁₀₁의 게이트산화막에 인가되는 최대전압은 Vcc-V_P+｜V_TP｜로 제한된다. 여기에서, V_TN은 T₁₀₂, V_TP는 T₁₀₃의 게이트 임계값 전압이다. 2개의 출력단자out1, out2의 신호레벨은 각각 0∼V_n-V_TN, Vcc-V_P+｜V_TP｜∼V_CC로 되고 이들이 다음의 인버터의 입력in1, in2를 각각 구동한다. 또, 제3의 출력Out로는 0∼V_CC, 즉 풀(full)진폭을 출력할 수 있다. 이 인버터에 의해 인버터열을 구성했을 때(제20c도)의 각 노드의 전압 및 각 트랜지스터의 게이트산화막에 인가되는 최대전압은 제20c도에 도시한 바와 같이 된다. 동일 도면의 좌측에는 입력이 저레벨인 경우, 우측에는 입력이 고레벨인 경우를 도시하고 있다. 입력이 저레벨일 때 in1의 전압은 0V, in2의 전압은 V_P+｜V_TP｜로 되고 트랜지스터T₁₀₀은 차단되고, 트랜지스터T₁₀₁은 온으로 된다. 따라서, 출력으로는 고레벨 즉 out1로는 V_n-V_TN이, out2로는 Vcc가 출력된다. 마찬가지로, 입력이 고레벨일 때 in1의 전압은 V_n-V_TN, in2의 전압은 Vcc로 되고 트랜지스터T₁₀₀은 온으로 되고 트랜지스터T₁₀₁은 차단된다. 따라서, 출력으로는 저레벨, 즉 out1로는 0V가, out2로는 V_P+｜V_TP｜가 출력된다.

또, 각각의 경우에 있어서의 각 트랜지스터의 게이트산화막에 인가되는 최대 전압은 제20d도에 도시한 바와 같이 된다. 이러한 회로구성에 의해, 예를 들면 V_n=V_P=1/2V_CC일 때에는 어떠한 트랜지스터에 있어서도 게이트산화막에 인가되는 최대전압은 1/2V_CC로 되고, 또 동시에 드레인-소오스 사이에 인가되는 최대전압은 1/2Vcc+V_TN또는 1/2Vcc+｜V_TP｜로 제한된다. 실제로 인버터의 동작마진을 확보하는 관점에서 전원전압이 낮은 곳에서는 V_n및 Vcc-V_P는 일정하게 하는 것이 바람직하다. 또. 스위칭시의 출력전압의 과도적인 변화에 대해서도 드레인-소오스 사이에 큰 전압이 인가되지 않도록 T₁₀₂및 T₁₀₃의 채널콘덕턴스는 각각 T₁₀₀및 T₁₀₁의 채널콘덕턴스보다 크게 하는 것이 바람직하다. 이상 설명한 바와 같이, 이러한 구성으로 하는 것에 의해 소자의 최대전압의 2배정도의 전원전압까지 소자특성을 열화시키지 않고 동작하는 회로를 실현할 수 있다. 또한, 제20a도에 도시한 실시예에서는 N채널 MOSFET의 기판전위는 시스템의 최저전압 즉 V_SS에, P채널 MOSFET의 기판전위는 시스템의 최고전압 즉 Vcc에 접속하고 있지만, 상술한 기판 구조를 사용하여 각 트랜지스터의 기판을 소오스에 접속하면 기판효과에 의한 임계값전압의 변동을 억제할 수 있어 보다 낮은 전원전압에서도 동작하는 회로를 실현할 수 있다. 따라서, 본 발명을 적용하면 6.5nm정도의 얇은 산화막을 사용한 MOSFET만으로도 전원전압=5V에서도 안정되게 동작하는 LSI를 제공할 수 있다.

제21a도에 도시한 것은 기판과 소오스를 접속해서 저전원전압에서의 동작특성을 개선한 인버터를 여러단 접속한 인버터열(인버터체인)의 구성예이다. 종래의 CMOS인버터열과 마찬가지로 인버터사이에 레벨변환회로를 마련하지 않고 그대로 접속할 수 있다. 이것에 의해, 예를 들면 출력버퍼 등과 같이 큰 부하구동능력을 필요로 하는 구동회로를 구성할 수 있다. 단수 n을 짝수라고 하면 그의 입력 및 출력파형은 제21b도에 도시한 바와 같이 된다. 이 예에서는 Vcc=4V, V_n=2V, V_P=2V로 하고 있다. 이 회로에서는 다음단의 인버터를 구동하는 출력신호의 진폭이 전원전압에 관계없이 거의 일정(1.7V)하다. 그러므로, 다음단의 인버터의 게이트용량을 충방전하는 MOSFET의 구동능력이 전원전압에 의존하지 않게 되어 입력에서 출력까지의 지연시간(t₁-t₀)이 전원전압에 관계없이 거의 일정하게 된다. 따라서, 예를 들면 메모리LSI의 액세스시간은 1.5∼5V라는 넓은 전원전압범위에서도 거의 변화하지 않으므로 시스템을 구성하는데 있어서 바람직한 LSI칩을 제공할 수 있다.

제22a도 및 제22b도는 제20b도에 도시한 바이어스전압V_n, V_P의 발생회로의 구성예를 도시한 도면이다. 도면중 채널부를 굵은 선으로 도시한 T₁₁₄∼T₁₁₇은 높은 임계값 전압을 갖는 N채널 MOSFET, T₁₁₂및 T₁₁₃은 바이어스전류를 공급하는 MOSFET, (72)는 T₁₁₂와 T₁₁₃의 게이트전압을 발생하여 최적 바이어스전류를 설정하기 위한 바이어스 발생회로, C_N1, C_P1은 디커플(decouple)용량이다. 바이어스전류의 값은 R₃₀및 T₁₁₃과 T₁₁₂의 채널콘덕턴스의 비에 따라서 설정한다. 높은 임계값전압을 갖는 N채널 MOSFET는 게이트산화막을 형성한 후 레지스트를 마스크로 해서 이온주입에 의해 p형 불순물을 도입하는 등의 수단에 의해서 형성한다. 이 예에서는 임계값전압의 값을 1V로 하고 있다. 또, 상술한 기판구조를 사용하고 또한 기판을 소오스에 접속시키는 것에 의해, 임계값전압의 기판효과에 의한 변동을 없애 설정정밀도를 향상시키고 있다. 또, MOSFET T₁₁₂, T₁₁₃은 전류원으로서 동작한다. 이러한 구성으로 하는 것에 의해, 임계값전압V_CC가 2V이상일 때에는 V_n의 값은 높은 임계값전압의 대략 2배의 값(약 2V)으로 되고, Vcc가 2V이하일 때에는 전원전압Vcc와 거의 동일하게 된다. 마찬가지로, 전원전압Vcc가 2V이상일 때에는 V_P의 값이 대략 Vcc-2V로 되고, Vcc가 2V이하일 때에는 대략 0V로 된다. 제22b도는 바이어스 전압발생회로의 다른 구성예를 도시한 도면이다. 여기에는 V_n발생회로만 도시했지만. V_P발생회로도 마찬가지로 구성할 수 있다. 도면 중 T₁₂₃은 높은 임계값전압을 갖는 N채널 MOSFET, T₁₂₁은 바이어스전류를 공급하는 P채널 MOSFET, T₁₂₀과 R₃₁은 T₁₂₁의 게이트전압을 발생하여 최적한 바이어스전류를 설정하기 위한 바이어스 발생회로, C_N1은 디커플용량, R₃₂, R₃₃은 저항이다. T₁₂₃의 임계값전압의 값을 V_TE로 하면 V_n의 값은 V_TE×(R₃₂+R₃₃)/R₃₃으로 된다. 따라서, R₃₂와 R₃₃의 비를 변경하는 것에 의해 V_n의 값을 V_TE이상의 임의의 값으로 설정할 수 있다. 따라서, 제20b도의 특성을 갖는 바이어스전압을 발생할 수 있다. 또, 이 예에 도시한 저항에는 MOSFET채널, 불순물확산층, 폴리실리콘 등의 배선층 등의 어느 것을 사용해도 상관없다.

그런데, 통상의 LSI에서는 최종 제조공정후에 통상 동작에서 사용되는 전압보다 높은 전압을 고의로 회로내의 각 트랜지스터에 인가하고, 게이트산화막 불량등에 의해 원래 고장이 발생하기 쉬운 트랜지스터를 초기에 발견하는 에이징테스트를 실시하여 신뢰성을 보증하고 있다. 제23a도는 이 에이징테스트에 적합한 바이어스 전압V_n, V_P의 인가방법의 1실시예를 도시한 도면이다. 이 예에서는 V_n과 V_P의 대소관계가 역전하는 것보다 높은 전원전압(이 예에서는 4V)에서는 V_n=V_P=1/2 Vcc로 하고 있다. 이렇게 하는 것에 의해 에이징테스트시에는 전원전압에 비례해서. V_n이나 V_P가 증가하도록 하고 있다. 또 그 값을 전원전압의 1/2로 하는 것에 의해 예를 들면 제20c도에 도시한 각 트랜지스터 사이에서 최대전압이 거의 동일하게 되도록 해서 응력이 일부의 트랜지스터에 집중하는 것을 방지하고 있다.

제23b도는 바이어스전압V_n, V_P를 발생하는 회로의 구성의 1실시예를 도시한 도면이다. 도면중 (72)는 2개의 노드N₉와 N₁₀의 전압을 비교하여 그 최대값을 출력하는 최대값 출력회로, T₁₄₀, T₁₄₁은 높은 임계값전압을 갖는 N채널 MOSFET, R₃₆은 MOSFET에 바이어스전류를 공급하기 위한 저항, R₃₈과 R₃₉는 전원전압을 분압해서 1/2 Vcc를 얻기 위한 것으로서, R₃₈≒R₃₉이다. 또, 최대값 출력회로는 차동증폭회로A₁₀과 A₁₁, P채널 MOSFET T₁₄₂, T₁₄₃, 노드N₁₁의 접지측으로의 임피던스가 무한대로 되는 것을 방지하기 위해 마련된 저항R₃₇로 구성되어 있다. 최대값 출력회로의 동작은 예를 들면 IEEE Journal of Solid State Circuits(Vol.23, No.5, pp.1128∼1132, 1988년 10월)에 기재되어 있다. 노드N₉에는 전원전압에 관계없이 거의 일정한 전압(이 예에서는 2V)이 입력된다. 한편, 노드N₁₀에는 전원전압의 1/2의 값이 입력된다. 따라서, 전원전압이 4V이하일 때에는 이들 2개의 전압의 최대값인 2V가 노드N₁₁로 출력되고, 전원전압이 4V이상일 때에는 1/2 Vcc가 출력된다. 바이어스전압V_P의 발생회로도 마찬가지로 구성할 수 있다. 또, 본 실시예에서는 노드N₉의 전압값으로서 2V인 경우를 고려했지만. 게이트산화막의 최대인가 가능전압에 맞게 적당한 값으로 설정해도 좋다.

일본국 특허출원 소화 63-125742호 및 미국특허출원 07/323966호에는 MOSFET의 임계값전압의 차를 이용한 정전압발생회로가 개시되어 있다. 제24도는 이것을 개량하여 게이트산화막에 인가할 수 있는 전압보다 높은 외부전원전압에서도 동작하도록 한 정전압 발생회로의 구성예를 도시한 도면이다. 도면중 (75)는 이 목적을 위해 새로 삽입한 부분으로서, T₁₅₁은 N채널 MOSFET, T₁₅₂는 P채널 MOSFET이다. 이것에 의해, 상술한 인버터와 마찬가지로 회로중의 어떠한 트랜지스터에 있어서도 그 최대인가전압을 외부전원전압의 1/2 정도로 저하시킬 수 있다. 이 회로에서 발생하는 정전압의 값은 일본국 특허출원 소화 63-125742호에 있어서 설명되어 있는 바와 같이 2개의 N채널 MOSFET T₁₄₉와 T₁₅₀의 임계값전압의 차 V_T1(T₁₄₉)-V_T1(T₁₅₀)으로 된다. T₁₄₉는 제22a도 및 제22b도에 도시한 바와 마찬가지로 높은 임계값전압을 갖는 트랜지스터이다. 이 예에서는 V_T1(T₁₄₉)=1.05V, V_T1(T₁₅₀)=0.3V로 해서 출력전압 V_ref=0.75V를 얻고 있다.

제25도는 본 발명에 의한 차동증폭회로의 구성예를 도시한 도면이다. 동일 도면에 있어서, T₁₆₁과 T₁₆₂는 차동신호를 입력하는 2개의 N채널 MOSFET, T₁₆₀은 차동증폭회로에 바이어스전류를 공급하기 위한 N채널 MOSFET, B₁은 그 바이어스 전류를 설정하기 위한 신호, T₁₆₃과 T₁₆₄는 전류미러형 부하를 구성하는 2개의 P채널 MOSFET이다. 통상의 차동증폭회로에서는 노드N₁₃과 N₁₅, 노드N₁₄와 출력out2를 접속하지만, 여기에서는 도면중 (76), (77)로 표시한 회로블럭을 부가하여 게이트산화막에 인가할 수 있는 전압보다 높은 외부전원전압에서도 동작하도록 하고 있다. 제25a도에서는 (76)을 2개의 N채널 MOSFET T₁₆₅와 T₁₆₆및 P채널 MOSFET T₁₆₇로 구성하고 있다. 이것에 의해, 트랜지스터T₁₆₁과 T₁₆₂의 드레인(N₁₃, N₁₄)에 인가되는 전압을 최대라도 V_n-V_TN1로, 트랜지스터T₁₆₄의 드레인(out2)에 인가되는 전압을 최소라도 V_P+｜V_TP1｜로 제한한다. 여기에서, V_TN1및 V_TP1은 각각 N채널 및 P채널 MOSFET의 임계값전압을 나타내고 있다. 또, V_n이나 V_P로서는 상기한 실시예와 마찬가지로 제20b도나 제23a도에 도시한 전원전압의존성을 갖는 바이어스전압을 그대로 사용할 수 있다. 그리고, 제25a도에 도시한 차동증폭회로가 소신호증폭회로로서 동작하는 경우, 즉 2개의 입력레벨에 큰 차가 없으며 트랜지스터T₁₆₁과 T₁₆₂가 모두 포화영역에서 동작하는 경우에는 노드N₁₄의 전압값은 대략 V_n-V_TN1로 된다. 따라서, 제25b도에 도시한 바와 같이, 트랜지스터T₁₆₇을 생략해도 트랜지스터T₁₆₄의 게이트-드레인 사이에 큰 전압차가 발생하지 않는다. 소신호진폭회로로서만 사용하는 경우에는 구성이 간단한 제25b도의 회로방식이 적당하다. 이들 차동증폭회로의 출력out2의 신호레벨은 제20a도에 도시한 인버터의 출력out2의 신호레벨과 동일하고 차동증폭회로의 출력에 의해 인버터의 입력in2를 직접 구동할 수 있으므로, 이들을 조합해서 회로를 구성하는데 적합하다. 이상의 차동증폭회로의 구성예에서는 입력In(+), In(-)의 전압레벨이 V_n-V_TN1이하일 때 큰 전압이득을 얻을 수 있다는 특징이 있다. 이와는 반대로, V_P+｜V_TP1｜보다 높은 입력전압레벨에서 동작시킬 때에는 차동증폭회로를 구성하는 N채널 MOSFET를 P채널로, P채널 MOSFET를 N채널로 각각 치환해서 낮은 전압레벨(제20a도에 도시한 인버터의 출력 out1의 신호레벨)의 출력을 얻는 구성으로 하면 좋다. 이 때에도 상기한 구성의 경우와 동일한 효과를 얻을 수 있다. 다음에 이 차동증폭회로를 LSI칩의 회로에 적용한 예를 기술한다.

제26a도 및 제26b도는 내부전원전압V_CL의 기준으로 되는 V_L(기준전압)발생회로에 본 발명을 적용한 예를 도시한 도면이다. 제26a도에 있어서 (80)은 제1a도의 (9)에 상당하는 V_L(기준전압)발생회로, A₁₅는 차동증폭회로, R₅₀, R₅₁은 그 증폭율을 설정하기 위한 저항이다. 또, V_L발생회로는 제24도에 있어서 설명한 정전압(V_ref) 발생회로(81), 에이징테스트시에 표준동작시의 전압보다 높은 전압을 발생하기 위한 에이징용 전압(V_A)발생회로(82), V_ref와 V_A를 비교하여 큰 쪽의 전압을 출력하는 최대값 출력회로(83), 스위치(84)로 구성된다. 정보유지시에 있어서는 에이징테스트의 전압특성이 필요없으므로, 최대값 출력회로를 비동작상태로 함과 동시에 스위치를 폐쇄(온)해서 V_ref를 직접 출력하고 있다. 그리고, 이 실시예에서는 V_ref=0.75V, V_A=1/5Vcc로 하고 전원전압이 3.75V이상일 때 에이징테스트의 상태로 되도록 하고 있다. 즉, 전원전압이 3.75V이하일 때에는 V_L=0.75V가, 3.75V이상일 때에는 V_L=1/5 Vcc가 출력된다. 또, R₅₀=R₅₁로 하고 증폭율을 2로 설정하고 전원전압이 3.75V이하일 때에는 V_CL=1.5V, 3.75V이상일 때에는 V_L=2/5 Vcc가 내부 전원전압으로서 회로에 인가되도록 하고 있다. 각 전압의 외부전원전압Vcc 의존성을 제26b도에 도시한다. 이것에 의해, 내부회로의 전원전압으로서 표준동작상태(예를 들면, 전원전압이 3∼3.6V)에서는 1.5V, 또 에이징테스트상태(예를 들면, 전원전압이 5.3V)에서는 2.1V가 얻어진다. 제26c도는 V_L(기준전압)발생회로의 보다 상세한 구성예를 도시한 도면이다. 동일 도면에 있어서 (90)은 최대값 출력 회로, T₁₇₉는 스위치로서 동작하는 N채널 MOSFET이다. 최대값 출력회로는 2개의 차동증폭회로(90a) 및 (90b), 각각의 차동증폭기의 출력에 따라 구동되는 P채널 MOSFET T₁₇₇과 T₁₇₈, 상기 T₁₇₇과 T₁₇₈의 게이트산화막에 인가되는 전압을 완화시키기 위한 P채널 MOSFET T₁₇₆, 노드N₂₂의 대 접지임피던스를 낮게 하기 위한 N채널 MOSFET T₁₇₅로 구성되어 있다. 여기에서, 2개의 차동증폭기(90a) 및 (90b)는 제25a도에 도시한 것과 동일하다. 또, 최대값 출력회로의 구성도 기본적으로 제23b도에 도시한 것과 동일하다. 이러한 구성으로 하는 것에 의해, 게이트산화막의 최대인가 가능전압보다 큰 전원전압에서 동작하는 최대값 출력회로를 얻을 수 있다. 또, 정보유지상태에서는 트랜지스터T₁₇₉를 도통시켜 V_ref를 그대로 V_L로서 출력하고 있다. 또, 최대값 출력회로를 비동작으로 하는 것에 의해 소비전류를 저감하고 있다.

제27a도는 제1a도에서 기술한 리미터 인에이블(LM)발생회로의 구성을 도시한 도면이다. 동일 도면에 있어서, A₁₂와 A₁₃은 제25a도에 도시한 것과 동일한 구성의 싱글앤드형 차동증폭회로, (95)는 차동증폭회로의 2개의 출력을 입력으로 하고 전원 전압차와 동일한 큰 신호를 출력하는 더블앤드형 차동증폭회로를 나타내고 있다. 이 더블앤드형 차동증폭회로는 2개의 입력으로 각각 구동되는 P채널 MOSFET T₁₈₀과 T₁₈₁, 그의 게이트산화막에 인가되는 전압을 완화시키기 위한 P채널 MOSFET T₁₈₄와 T₁₈₅, 교차결합시킨 2개의 N채널 MOSFET T₁₈₂와 T₁₈₃, 그의 게이트산화막에 인가되는 전압을 완화시키기 위한 N채널 MOSFET T₁₈₆과 T₁₈₇, 출력의 반전 속도를 가속하기 위해 마련한 가속 용량C_C1과 C_C2로 구성되어 있다. 이중에서 가속 용량은 회로의 응답속도를 결정하는 것으로서, 용도에 따라서 생략해도 기본적인 동작이 손상되는 일은 없다. 이하, 제27b도에 도시한 동작타이밍도를 사용해서 그 동작을 설명한다. 또, 이하의 설명에서는 표준동작상태에서의 내부전원전압V_CL이 1.5V인 경우(V_L=0.75V)를 고려한다. 도면에 도시한 바와 같이, 외부전원전압Vcc가 4V에서 1V로 저하한다고 하면, Vcc의 1/2의 전압이 0.75V를 교차하는 시각t₀있어서 차동증폭회로A₁₂및 A₁₃의 출력(노드N₂₅및 N₂₆)의 전압이 반전한다. 이것에 의해, 트랜지스터T₁₈₀은 차단상태, T₁₈₁은 온상태로 이행하여 노드N₂₈의 전압이 Vcc까지 상승한다. 이것과 동기해서 노드N₃₀의 전위가 V_n-V_TN1(V_TN1은 T₁₈₇의 임계값전압)까지 상승하여 노드N₂₉또는 노드N₂₇의 전위를 접지전위로 강하시킨다. 이것에 의해, 더블핸드형 차동증폭회로의 출력N₂₇및 N₂₈의 전압은 반전하여 각각 0V 및 Vcc=1V로 된다. 제27b도는 동작을 모식적으로 도시한 도면이지만, 실제로 이들 일련의 동작은 전원전압의 변화에 비해서 매우 짧은 시간에 실행된다. 그러므로, 전원전압의 변화가 회로동작에 악영향을 미치지 않는다. 또, 칩내의 전원배선에 의식적으로 용량을 마련하는 것에 의해 전원전압의 변화를 제어하여 회로 동작으로의 영향을 더욱 낮게 억제할 수 있다. 이상은 외부전원전압을 강하시키는 경우에 대해서 기술했지만, 반대로 외부전원전압을 상승시키는 경우에도 마찬가지로 동작한다.

그리고, 본 발명에 의한 LSI칩을 다른 LSI나 반도체소자와 함께 사용해서 시스템을 구성하는 경우, 그들 사이에서 수수하는 신호의 입출력레벨의 정합을 취할 필요가 있다. 단일전원(일반적으로는 5V)으로 동작하는 LSI에 있어서의 표준적인 입출력레벨로서는 (a) TTL레벨과 (b) CMOS레벨의 2가지가 있다. 이중 TTL레벨에서는 고전압(1)출력(V_OH)의 값이 2.4V이상이어야 한다. 따라서, 전원전압이 2.4V이하인 경우에 사용할 때에는 CMOS레벨을 사용하거나 새롭게 입출력레벨의 규격을 마련할 필요가 있다. 따라서, 종래의 LSI나 TTL논리회로 등과 함께 시스템을 구성하는 경우, 상술한 입출력레벨과의 호환성을 취하는 것이 중요한 요소로 된다. 호환성을 취하는 것에 의해 레벨변환회로가 불필요하게 되어 부품수가 감소해서 시스템의 비용저감으로 이어진다. 또, 내잡음성이나 속도 등의 회로성능이 향상하여 최대의 성능을 발휘할 수 있다. 그래서, 다음에는 종래의 입출력 레벨과의 호환성을 유지한 입출력회로구성을 구비한 본 발명의 실시예를 설명한다. 본 발명에 의하면, 1개의 칩을 사용해서 설계 변경을 실행하지 않고 다음의 3가지 제품사양을 실현할 수 있다.

[1] 표준동작시(예를 들면 전원전압Vcc가 4.5∼5.5V 또는 3∼3.6V 등)에는 TTL레벨로 입출력을 실행한다. 필요에 따라서 Vcc의 저하(예를 들면 전원전압 Vcc가 1.0∼2.5V)등을 칩내에서 검출하여 정보유지(배터리백업)를 실행한다.

[2] 전원전압Vcc가 예를 들면 1.0∼5.5V에서 동작하고, 입출력은 CMOS레벨로 실행한다. 필요에 따라서 Vcc의 저하(예를 들면 전원전압Vcc가 1.0∼2.5V)등을 칩내에서 검출하거나 외부로부터의 제어신호 등에 의해 정보유지(배터리백업)를 실행한다.

[3] 전원전압Vcc가 예를 들면 1.0∼5.5V에서 동작하고, 전원전압의 값에 따라서 칩이 자동적으로 입출력레벨을 전환한다. 예를 들면, 전원전압Vcc가 2.5∼5.5V일 때에는 TTL레벨, 전원전압이 1.0∼2.5V일 때에는 CMOS레벨로 입출력을 실행한다.

제28a도는 1개의 칩을 사용해서 배선이나 본딩에 의한 전환을 실행하여 상기 [1]과 [2]의 2가지의 제품을 실현하는 예를, 제28b도는 전원전압의 값의 변화를 자동적으로 검지하여 입출력레벨을 전환하는 제품의 실현예를 각각 도시한 도면이다. 제 28a도에 있어서 [1]은 LSI칩, (5)는 내부전원전압(예를 들면 1.5V)에서 동작하는 LSI회로블럭, PAD_T는 TTL레벨용 입출력패드, PAD_C는 CMOS레벨용 입출력패드, IB₁및 OB₁은 TTL레벨용 입력버퍼와 출력버퍼, IB₂및 OB₂는 CMOS레벨용 입력버퍼와 출력버퍼, SW_I는 2개의 입력버퍼의 출력중 어느 하나를 저전압동작LSI회로블럭에 입력할 것인지를 선택하기 위한 스위치, SW_O는 저전압동작 LSI회로블럭의 출력을 2개의 출력버퍼중 어느 하나에 입력할 것인지를 선택하기 위한 스위치를 각각 나타낸다. 이 전환을 실제 LSI에 있어서 실행하는 방법으로서는 알루미늄 등의 배선에 의한 마스터 슬라이스가 있다. 이것은 알루미늄 등의 배선층을 형성할 때 배선패턴의 전사를 실행하기 위한 마스크를 상기 스위치에 대응해서 2가지 마련하여 제품에 따라서 마스크를 적절하게 사용하는 방법이다. 또, 입출력레벨에 대응한 2종류의 본딩패드를 LSI상에 마련해 두고 그중의 한쪽에 본딩하는 것에 의해 2개의 제품을 나누어 형성할 수 있다. 또, 1개의 본딩패드를 마련해 두고 알루미늄 등의 배선에 의한 마스터 슬라이스로 입출력버퍼와의 접속을 전환해도 좋다. 제28b도는 각각 1개의 입출력버퍼를 마련하고, 전원전압의 값에 따라서 입출력버퍼의 입출력레벨을 전환하는 방법을 도시한 도면이다. 도면중 PAD_X는 입출력패드, IB₃및 OB₃은 입력버퍼와 출력버퍼, (96)은 전원전압에 따라서 각 버퍼의 입출력 레벨을 제어하는 입출력레벨 설정회로를 각각 나타내는 것이다. 이것에 대해서는 보다 구체적인 구성예를 후술한다. 이상의 구성에 의해 상술한 3가지 제품 사양을 1개의 칩으로 실현할 수 있어 제품의 비용면에서도, 또 사용자의 사용상 편리함의 면에서도 바람직하다. 또 이상의 예에서는 입출력을 동일한 단자에서 실행하는 소위 I/O공통방식의 예를 기술했지만, 그밖에 입력만인 경우에도 또 출력만인 경우에도 본 발명을 마찬가지로 적용할 수 있다. 이하, 출력버퍼, 입력버퍼, 입력보호회로의 각각의 구체적인 구성예를 설명한다. 또, 이하의 실시예에서는 내부회로에 사용하는 얇은(예를 들면 6.5nm) 게이트산화막을 갖는 MOSFET로 회로를 구성하는 경우를 설명하겠지만, 1개의 LSI칩중에 동작전압에 따른 2종류의 게이트산화막을 갖는 MOSFET를 사용하는 경우에 대해서도 본 발명은 마찬가지로 적용할 수 있다.

출력버퍼를 구성할 때에는 내부의 낮은 신호진폭(예를 들면 1.5V)에서 외부의 높은 신호진폭(예를 들면 TTL레벨인 2.4V, 전원전압이 5V일 때의 CMOS레벨인 5V)으로 진폭을 변환할 필요가 있다. 우선, CMOS레벨의 출력신호를 얻는 회로구성의 예를 설명한다. 제29a도는 내부회로의 낮은 신호진폭in1을 입력으로 하고, 높은 신호진폭out를 출력하는 진폭변환회로의 구성예를 도시한 도면이다. 도면중에 있어서 (98)은 제20a도에 도시한 인버터회로, N₃₁및 N₃₂는 각각 제20a도의 in2와 in1에 대응하는 2개의 입력, Out는 인버터의 출력, T₁₉₀은 N₃₂를 구동하는 N채널 MOSFET, T₁₉₁은 노드N₃₂의 최대전압을 제한해서 T₁₉₀의 게이트산화막에 인가되는 전압을 완화시키는 N채널 MOSFET, T₁₉₂는 마찬가지로 노드N₃₁의 최소전압을 제한하는 P채널 MOSFET, R₆₅는 저항을 각각 나타내고 있다. 이중에서 트랜지스터T₁₉₀과 저항R₆₅로 저항부하의 인버터회로를 구성하고 있다. 저항부하로 하는 것에 의해 저전압측의 1개의 입력에서 저전압측과 고전압측의 2개의 출력을 얻을 수 있다. 다음에, 제29b도를 사용해서 이 회로의 동작을 설명한다. 또, 이하의 예에서는 전원전압이 5V, 바이어스전압V_n및 V_P가 모두 2.5V인 경우를 고려하고 있다. 입력in1이 0V일 때 트랜지스터T₁₉₀은 차단되고 노드N₃₁은 저항R₆₅에 의해 전원전압5V로 상승되고 있다. 또, 노드N₃₂는 V_n(2.5V)에서 트랜지스터T₁₉₁의 임계값전압(예를 들면 0.5V)분만큼 저하시킨 값(2V)으로 되어 있다. 따라서, 인버터(98)의 출력Out의 전압은 0V이다. 시간t0에 있어서 입력in1이 0V에서 1.5V로 상승하면 트랜지스터T₁₉₀은 도통하고, 노드N₃₁은 V_P(2.5V)로, 트랜지스터T₁₉₂의 임계값전압의 절대값(예를 들면 0.5V)분만큼 높은 값(3V)로, 노드N₃₂는 0V로 강하되고 출력Out는 5V까지 상승한다. 시간T₁에 있어서 입력in1이 1.5V에서 0V로 강하했을 때에도 이와 같이 출력Out는 5V에서 0V로 변화한다. 이와 같이 이 회로구성에 의해 1.5V의 입력신호진폭에 대해서 출력버퍼에서 필요로 되는 5V의 출력신호진폭이 얻어진다. 또, 이 회로에서는 어떠한 트랜지스터에도 최대 2.5V 정도의 전압밖에 인가되지 않으므로, 얇은 게이트산화막(예를 들면 6.5nm)을 사용한 MOSFET에 의해서도 전원전압5V에서 안정하게 동작하는 회로를 구성할 수 있다.

제30a도는 상보적인 저진폭신호in1 및

를 입력으로 하고, 높은 신호진폭Out를 출력하는 진폭변환회로의 다른 구성예, 제30b도는 그의 동작타이밍을 도시한 도면이다. 제30a도중 (102)는 제27a도에 도시한 것과 동일한 구성의 더블앤드입력, 더블앤드출력의 차동증폭회로, (100)과 (101)은 제20a도에 도시한 것과 동일한 인버터 회로를 도시한 도면이다. 여기에서 사용한 더블앤드출력의 차동증폭회로는 정상상태에서 전류가 흐르지 않으므로, 앞서 설명한 예에 비해서 보다 저소비전력인 회로를 실현할 수 있다. 또, 최종출력단의 인버터를 구성하는 각 트랜지스터의 기판(백게이트)을 N채널에서는 부(-2V)로, P채널에서는 전원전압(5V)에 대해서 정(7V)으로 바이어스하고 있다. 이것에 의해, 예를 들면 임피던스의 부정합에 의한 언더슈트나 오버슈트가 출력에 나타나도 PN접합이 순방향으로 바이어스되는 것을 방지할 수 있다. 따라서, 소수캐리어의 기판으로의 주입(소수캐리어가 메모리셀의 전하축적노드까지 확산되면 재생특성을 나쁘게 한다), 기생사이리스터가 온하는 것에 의한 래치업 등을 방지할 수 있다. 이상, 본 발명에 의하면 내부회로의 저진폭신호(예를 들면 1.5V)에서 CMOS레벨의 고진폭신호(예를 들면 5V)를 출력하는 회로를 용이하게 구성할 수 있다.

일반적으로 시스템을 구성할 때에는 1개의 데이타버스에 여러개의 LSI의 출력을 접속하여 선택된 LSI의 출력만 버스를 구동하도록 하고 있다. 이렇게 제어를 실행하기 위해서는 선택되지 않은 LSI의 출력임피던스를 무한대로 하는 것이 바람직하다. 종래의 LSI에서는 출력 레벨로서 고전압, 저전압, 그리고 어느것으로도 구동하지 않는다는(출력임피던스는 무한대) 3가지 출력(3상태)특성을 갖도록 했다. 이와 같은 특성을 얻기 위해서는 출력을 구동할지(저임피던스), 구동하지 않을지(무한대 임피던스) 등의 제어를 실행할 필요가 있다. 이러한 제어를 위한 신호는 외부에서 입력되는 출력인에이블신호OE(Output Enable)나 칩선택신호CS(Chip Select)등의 어느 하나에서 발생된다. 종래의 출력회로에서는 이들 신호와 출력데이타의 논리를 취하고, 그 결과 얻어진 신호에 따라 최종단의 트랜지스터를 구동하는 방식으로 3상태 특성을 실현했다. 본 발명에 있어서 마찬가지의 출력회로를 구성하는 경우, 저전원전압으로 논리회로를 구동시키고, 외부전원전압에서 동작하는 회로에는 논리회로를 사용하지 않는 구성도 있을 수 있다. 그러나, 그 경우에는 논리회로에서 출력까지의 사이에 삽입되는 진폭변환회로나 인버터의 단수가 증가하여 예를 들면 OE신호에서 출력까지의 지연시간이 증대하거나 고전압측의 트랜지스터를 구동하는 타이밍과 저전압측의 트랜지스터를 구동하는 타이밍에 차가 발생하여 과도적으로 큰 전류가 흐른다는 결점이 있다. 이에 대해서 외부전원전압으로 논리회로를 구성할 수 있으면 보다 설계의 자유도가 증가하여 회로성능면에서도 바람직하다. 이하에서는 외부전원전압으로 논리회로를 구성한 1실시예를 설명한다. 또, 이 논리회로는 출력버퍼 이외에도 외부전원전압에서 동작하는 각종 회로의 제어신호를 발생하는 수단으로서도 유효하다.

제31a도 및 제31b도는 본 발명에 의한 2입력 NAND회로의 구성예를 도시한 도면이다. 제31a도의 A입력은 제31b도의 in1A 및 in2A에, B입력은 in1B 및 in2B에 각각 대응한다. 각 입력신호중 in1A와 in2A, 또 in1B와 in2B는 제20a도의 in1 및 in2와 마찬가지로 동상으로 변화한다. 제31b도에 있어서, 트랜지스터T₂₀₀과 T₂₀₁은 저전압측 입력신호in1A 및 in1B에 의해 구동되고, 트랜지스터T₂₀₂와 T₂₀₃은 고전압측 입력신호in2A 및 in2B에 의해 구동된다. 트랜지스터T₂₀₄와 T₂₀₅는 제20a도의 T₂₀₂및 T₂₀₃과 마찬가지로 게이트산화막에 인가할 수 있는 전압보다 높은 전압에서 동작시키기 위해 마련한 것이다. 이러한 구성으로 하는 것에 의해, 2개의 입력이 모두 고레벨일 때에만 출력이 저레벨로 되는 NAND게이트의 기능을 얻을 수 있다. 이와 같이 통상의 CMOS의 NAND회로에 부가해서 2개의 트랜지스터를 추가하는 것만으로 미세한 트랜지스터를 높은 전원전압에서 사용할 수 있다. 또, 여기에서는 2입력 NAND회로를 예로 들어 설명했지만, 그밖의 예를 들면 NOR회로나 배타적 논리합회로, 3입력 이상의 상기 논리회로, 또 여러개의 논리회로의 출력을 입력으로 해서 각종 복합논리를 출력하는 복합게이트, 더 나아가서는 래치회로나 플립플롭회로 등의 순서회로에도 마찬가지로 본 발명을 적용할 수 있다.

제32a도는 이 논리회로를 사용한 3상태 출력버퍼의 구성의 1예를 도시한 도면이다. 제32b도는 그것을 논리기호에 의해 간단화해서 도시한 도면이다. 제32b도에 있어서 G₁₂는 2입력 NAND회로, G₁₃은 2입력 NOR회로, T₂₁₀및 T₂₁₁은 출력회로를 구성하는 N채널과 P채널의 MOSFET이다. 출력인에이블신호OE가 고전압일 때에는 출력Do에 출력do와 동일한 데이타가 버퍼에서 출력되고, OE가 저전압일 때에는 입력의 데이타 여하에 관계없이 T₂₁₀의 게이트는 저전압으로, T₂₁₁의 게이트는 고전압으로 고정되므로, 출력Do는 플로팅(임피던스가 거의 무한대)상태로 된다. 제32a도는 외부전원전압의 값보다 낮은 내압의 미세한 소자를 사용해서 구성한 동일한 기능을 갖는 회로의 구체적인 구성예이다. 동일 도면에 있어서 (112)는 NAND회로, (113)은 NOR회로, (114)는 출력회로, (110)과 (111)은 제30a도의 (102)와 동일한 진폭변환회로이다. 진폭변환회로는 내부회로로부터의 낮은 전원전압측의 저진폭신호do1, oe1,

에 따라서 (112)나 (113)을 동작시키는데 필요한 높은 전원 전압측의 신호do2, oe2,

를 발생한다. 여기에 도시한 바와 같이, 본 발명에 의하면 미세한 소자를 사용해도 그 내압을 초과하는 외부전원전압에서 동작하는 논리회로를 구성할 수 있어 3상태 출력회로 등의 지연시간이나 과도전류를 저감할 수 있다.

다음에, CMOS레벨의 입력회로의 예를 제33도에 따라 설명한다. 동일 도면에 있어서, (115)는 제20a도에 도시한 것과 동일한 인버터, T₂₂₀및 T₂₂₁은 입력에 큰 신호진폭이 인가되어도 트랜지스터T₂₂₂및 T₂₂₃의 게이트산화막에 인가되는 전압을 산화막내압 이하로 제한하기 위한 트랜지스터, X는 입력신호이다. 이 도면에 있어서 입력에 높은 전압(예를 들면 5V)이 인가되어도 노드N₄₀에 인가되는 전압은 V_n-V_T1(T₂₂₀) 즉 2V정도로 제한된다. 또, 마찬가지로 입력에 낮은 전압(예를 들면 0V)이 인가되어도 노드N₄₁에 인가되는 전압의 최소값은 3V정도로서 각 트랜지스터에 인가되는 전압을 전원전압의 1/2정도로까지 저하시킬 수 있다. 또, 이 회로의 출력의 하나인

의 신호진폭은 약 2V이므로, 이것을 그대로 저전원전압에서 동작하는 내부회로의 입력으로 할 수 있다.

이상의 실시예에서는 CMOS레벨의 출력회로 및 입력회로의 예를 설명했다. 다음에 전원전압의 값에 의해 자동적으로 TTL레벨과 CMOS레벨을 전환하는 입력회로 및 출력회로의 예를 제34a도에 도시한다 동일 도면에 있어서 PAD₁는 입력 패드, PAD_O는 출력패드, IPD는 정전기에 의한 접합이나 게이트의 파괴를 방지하기 위한 입력보호소자, IB₅는 입력버퍼, OB₅는 출력버퍼를 각각 나타내고 있다. 또한, 입력보호소자에 대해서는 다음에 상세하게 설명한다. 입력버퍼IB₅는 CMOS인버터를 구성하는 2개의 MOSFET T_IN1과 T_IP1, CMOS인버터의 전원전압을 바이어스전압V_n1에 의해 결정되는 소정의 값 이하로 제한하기 위한 N채널 MOSFET T_IN2, CMOS인버터의 입력전압을 마찬가지로 소정의 값 이하로 제한하기 위한 N채널 MOSFET T_IN0으로 구성된다. 또, 출력버퍼OB₅는 제20a도에 도시한 것과 동일한 인버터(116), 내부회로에서의 저진폭신호dout에 따라서 인버터의 구동신호d1 및 d2를 발생하는 진폭변환회로(117), 인버터의 출력전압을 바이어스전압V_n1에 의해 결정되는 소정의 값 이하로 제한하기 위한 N채널 MOSFET T_ON2로 구성되어 있다. 또, 제32a도 및 제32b도에 도시한 것과 마찬가지로, 출력인에이블신호와의 논리를 취하는 것에 의해 3상태 출력 특성을 갖는 버퍼를 구성할 수 있는 것은 물론이다. 그리고, 이들 회로에 있어서 바이어스전압V_n1의 값을 전원전압에 따라 적당하게 변화시키면, 높은 전원전압에서는 TTL레벨, 낮은 전원전압에서는 CMOS레벨에서 입출력을 실행할 수 있다. 제34b도는 바이어스전압V_n1의 값의 전원전압Vcc에 대한 의존성의 1예를 도시한 도면이다. 동일 도면에 있어서 V_OL과 V_OH는 각각 0과 1에 대응하는 TTL의 출력레벨, V_IL과 V_IH는 각각 0과 1에 대응하는 TTL의 입력레벨을 나타내고 있다. 통상의 TTL 논리게이트에 있어서의 이들의 값은 V_OL=0.4V, V_OH=2.4V, V_IL=0.8V, 그리고 V_IH=2.0V이다. 또, 바이어스전압V_n1의 값은 전원전압이 2.5V이상일 때 3V, 전원전압이 2.5V이하일 때 T_IN0이 비포화영역에서 동작하도록 예를 들면 Vcc+0.5V로 되도록 제어하고 있다. 우선, 출력버퍼 회로의 동작부터 설명한다. 노드N₄₈의 전압은 저전압(0)을 출력할 때 0V, 고전압(1)을 출력할 때 Vcc로 된다. 따라서, 저전압출력시에는 전원전압의 값에 관계없이 0V가 Dout로 출력된다. 한편, 고전압출력시의 Dout의 전압값은 제34b도에 도시한 바와 같이 전원전압Vcc의 값에 의존하여 Vcc≥3V일 때 V_n1-V_T1(T_ON2), Vcc3V일 때 Vcc로 된다. 이것에 의해 전원전압이 3V이상에서는 TTL레벨의 출력특성을 만족시키는 출력전압진폭을 얻을 수 있다. 또한, 이와 같이 출력전압이 2.5V이하로 되도록 제한하는 것에 의해 큰 부하용량을 충방전할 때의 전원전류를 필요최소한으로 저감할 수 있다. 다음에, 입력버퍼회로의 동작을 설명한다. T_IN1과 T_IP1로 구성되는 CMOS인버터의 전원전압은 트랜지스터T_IN2의 소오스단자에서 공급된다. 따라서, 그 값은 전원전압이 3V이상일 때 2.5V, 3V이하일 때 0V로 된다. 한편, 전원전압이 3V이상일 때에는 인버터의 입력전압이 2.5V이하로 되도록 제한되고, 3V이하일 때에는 Din에 입력된 전압이 그대로 인가된다. 이러한 회로구성에 의해 전원전압이 예를 들면 1V에서 5.5V까지 크게 변화해도 상기 인버터의 전원전압과 입력신호의 최대진폭은 거의 동일하게 된다. 인버터를 구성하는 2개의 트랜지스터의 채널콘덕턴스를 거의 동일하게 설정해 두면, 인버터의 논리임계값전압은 전원전압의 1/2로 된다. 따라서, 전원전압이 3V이상일 때의 논리 임계값전압은 약 1.25V, 3V이하일 때의 논리임계값전압은 Vcc/2로 되어 임의의 전압(이 예에서는 3V)을 경계로 해서 그 이상의 전원전압에서는 TTL레벨, 그 이하의 전원전압에서는 CMOS레벨에서 동작하는 입력버퍼를 제공할 수 있다. 이상 기술한 바와 같이, 본 발명에 의하면 넓은 동작전원전압범위를 갖는 LSI에 있어서 그의 전원전압값에 있어서의 최적한 입출력레벨에서의 동작이 가능하게 된다. 이것에 의해, 최대의 노이즈마진을 최소의 소비전력으로 실현할 수 있다. 또, 출력버퍼에 있어서 3개의 트랜지스터T_ON0, T_ON1, 그리고 T_ON2의 각 기판(백게이트)을 공통으로 하고 있다. 이렇게 하는 것에 의해 출력단자에 고전압의 서지가 가해졌을 때, 그 전하를 큰 전류에 의해 고속으로 방전할 수 있다. 이것은 후에 설명하는 입력보호소자에 있어서의 클램프MOSFET의 동작과 마찬가지로, 브레이크다운에 의해 기판전위가 상승했을 때 접지전위와의 사이에 존재하는 기생바이폴라 트랜지스터를 온하기 쉽게 하기 위해서이다. 이것에 의해 미세한 소자를 사용해도 출력단자의 정전파괴내압을 향상시킬 수 있다. 또, 이상의 실시예중에서 N채널 MOSFET의 기판전압V_BP1의 값은 입력전압이 부(-)로 되었을 때(언더슈트) PN접합이 순방향으로 바이어스되지 않도록 부의 값(예를 들면 -3V)으로 하는 것이 통례이지만, 순방향 전류가 흐르는 것을 허용하면 0V라도 상관없다 또, N채널 MOSFET는 P형 기판중에 형성해도 좋고 또는 제14a도 및 제14b도에 도시한 바와 같이 P기판과 전기적으로 절연된 P웰 중에 형성해도 좋다. 후자의 경우 P웰의 저항이 기판의 저항보다 낮으므로 기생바이폴라 트랜지스터가 온하기 쉬워져 정전파괴내압을 높이는 효과가 있다.

상기 실시예에서는 전원전압보다 높은 바이어스전압V_n1을 발생시킬 필요가 있다. 이와 같은 바이어스전압을 사용하지 않고 입력버퍼를 구성하는 예를 제35a도에 도시한다. 동일 도면에 있어서 입력버퍼IB₆은 2개의 회로블럭, IB_6a및 IB_6b로 구성된다. IB_6a는 제34a도의 입력버퍼IB5와 동일한 회로구성이다. 또, IB_6b는 IB_6a의 출력을 내부회로를 구동하는데 적합한 전압레벨로 변환하는 회로이다. IB_6b에 있어서 T₂₃₁과 T₂₃₂는 CMOS 인버터를 구성하는 2개의 MOSFET T₂₃₃은 din이 저전압일 때 노드N₅₂의 전위를 내부전원전압V_CL까지 상승시키기 위한 P채널 MOSFET, T₂₃₀은 노드N₅₂가 고전압으로 되었을 때 N₅₂에서 N₅₁로 전류가 역류하는 것을 방지하기 위한 N채널 MOSFET이다. 이 회로구성에서의 바이어스전압V_n2의 전원전압Vcc에 대한 의존성을 제35b도에 도시한다. 전원전압이 3V이상일 때는 3V(일정), 전원전압이 3V이하일 때에는 전원전압Vcc와 동일하게 되도록 하고 있다. 이 회로의 동작을 2가지의 경우로 나누어서 설명한다. 제35c도는 전원전압Vcc가 5V, 내부전원전압V_CL이 1.5V인 경우의 각 부의 동작파형을 도시한 도면이다. 입력전압이 저전압(예를 들면 0.4V)일 때에는 노드N₅₁의 전압은 V_n2-V_T1(T_IN5)(예를 들면 2.5V), 노드N₅₂의 전압은 V_CL(1.5V)로 되고 din에는 저전압(0V)가 출력된다. 입력의 전압이 저전압(예를 들면 0.4V)에서 고전압(예를 들면 2.4V)으로 변화하면 노드N₅₀의 전압은 그것에 추종해서 상승하고 노드N₅₁의 전압을 0V로 강하시킨다. T₂₃₀의 채널콘덕턴스는 T₂₃₃의 그것보다 크게 설정되어 있고, 노드N₅₂의 전압도 대략 0V까지 강하되고, din의 값은 V_CL(1.5V)까지 상승한다. 이와는 반대로, 입력의 전압이 고전압(예를 들면 2.4V)에서 저전압(예를 들면 0.4V)으로 변화하면 노드 N₅₀의 전압은 그것에 추종해서 강하하고 노드N₅₁의 전압을 V_n2-V_T1(T_IN5)(예를 들면 2.5V)까지 상승시킨다. 이것에 의해, 노드N₅₂의 전압은 V_CL-V_T1(T₂₃₀)(예를 들면 1.2V)까지 상승되고 din을 0V로 강하시킨다. 이것에 의해, T₂₃₃이 온하고 노드 N₅₂의 전압을 V_CL-V_T1(T₂₃₀)에서 V_CL(1.5V)까지 상승시킨다. 이와 같이 T₂₃₃에 의해 노드N₅₂로 귀환시키고 있으므로, N₅₂의 전압진폭은 전원전압과 동일하게 되어 T₂₃₁과 T₂₃₂로 구성되는 CMOS인버터에 관통전류가 흐르지 않도록 할 수 있다.

다음에, 제35d도는 전원전압Vcc와 내부전원전압V_CL이 모두 1.5V인 경우의 각 부의 동작파형을 도시한 도면이다. 입력 전압이 저전압(예를 들면 0V)일 때 노드N₅₁의 전압은 V_n2-V_T1(T_IN5)(예를 들면 1.2V), 노드N₅₂의 전압은 V_CL(1.5V)로 되고 din에는 저전압(0V)가 출력된다. 입력 전압이 저전압(예를 들면 0V)에서 고전압(예를 들면 1.5V)으로 변화하면 노드N₅₀의 전압은 V_n2-V_T1(T_IN5)(예를 들면 1.2V)까지 상승하고 노드N₅₁의 전압을 0V로 강하시킨다. T₂₃₀의 채널콘덕턴스는 T₂₃₃의 그것보다 크게 설정되어 있고, 노드N₅₂의 전압도 대략 0V까지 강하되고, din의 값은 V_CL(1.5V)까지 상승한다. 이와는 반대로, 입력 전압이 고전압(예를 들면 1.5V)에서 저전압(예를 들면 0V)으로 변화하면 노드N₅₀의 전압은 그것에 추종해서 0V까지 강하하고 노드N₅₁의 전압을 V_n2-V_T1(T_IN5)(예를 들면 1.2V)까지 상승시킨다. 이것에 의해, 노드N₅₂의 전압은 V_CL-V_T1(T₂₃₀)(예를 들면 1.2V)까지 상승되고 din을 0V까지 강하시킨다. 이것에 의해, T₂₃₃이 온하고 노드N₅₂의 전압을 V_CL-V_T1(T₂₃₀)에서 V_CL(1.5V)까지 상승시킨다. 이와 같이 전원전압이 낮고 IB_6a의 출력진폭이 전원전압이하인 경우라도 노드N₅₂의 전압진폭은 전원전압과 동일하게 되므로, T₂₃₁과 T₂₃₂로 구성되는 CMOS인버터에는 관통전류가 흐르지 않는다. 이상 기술한 바와 같이, 전원전압보다 높은 바이어스전압을 사용하지 않아도 그 입출력레벨을 전원 전압의 값에 따라 전환하는 입출력버퍼를 실현할 수 있다.

마지막으로, 미세한 소자에 의해 구성된 LSI에 있어서 입력의 서지로부터 내부회로의 소자를 보호하는 입력보호소자의 구성예를 제36a도에 도시한다. 동일 도면에 있어서 PAD_I는 신호를 입력하는 입력패드, (120)은 반도체기판중에 형성된 불순물확산층 사이의 펀치스루를 이용해서 서지에 의한 높은 전압을 접지전위로 시프트하기 위한 제1 보호소자, (121)은 노드N₆₀의 전압을 임의의 소정의 전압 이하로 제한하기 위한 게이트 클램프소자, R₇₀은 패드에 인가된 고전압과 클램프전압의 차를 흡수하기 위한 저항이다. 게이트클램프소자는 직렬접속된 2개의 N채널 MOSFET T_PD1및 T_PD2, 그리고 기생소자를 이용한 바이폴라 트랜지스터Q₁로 구성되어 있다. T_PD1의 게이트에는 상술한 회로와 마찬가지로 바이어스전압V_n을 인가하여 T_PD2의 드레인에 게이트산화막 내압을 초과하는 전압이 인가되는 것을 방지하고 있다. T_PD2의 게이트는 접지되어 통상 동작중에는 2개의 MOSFET를 통해서 전류가 흐르지 않도록 하고 있다. 게이트클램프소자의 평면구조를 제36b도에, 그의 A-A'에 따른 단면구조를 제36c도에 각각 도시한다. 제36b도에 있어서 (122) 및 (123)은 서로 전기적으로 절연되어 반도체기판중에 형성된 전기적으로 활성인 영역, (124) 및 (125)는 폴리실리콘 등을 재료로 하는 게이트전극, (126)∼(130)은 전기적으로 활성인 영역중에 형성된 불순물확산층 또는 게이트전극에 상부의 금속배선으로 전기적인 접속을 실행하기 위해 절연막을 관통해서 마련된 접속구멍(콘택트홀), (131)∼(134)는 알루미늄 등을 재료로 하는 금속배선을 각각 나타내고 있다. 또, 제36c도에 있어서 (50)은 반도체기판중의 전기적인 활성영역 사이를 전기적으로 절연하기 위해 기판의 산화 등에 의해 형성된 두꺼운 절연막, (139)와 (140)은 게이트전극을 이루는 폴리실리콘, (135)∼(138)은 상기 절연막 또는 게이트전극을 마스크로 해서 자기정합적으로 기판중에 형성된 불순물확산층, (141)은 불순물확산층이나 게이트전극과 상부에 위치하는 금속배선 사이의 전기적인 절연을 실행하기 위해 형성한 두꺼운 절연막을 각각 나타내고 있다. 이러한 구조에 있어서, 배선(132)에는 클램프되는 단자(노드N₆₀), 배선(133) 및 (134)에는 접지단자(Vss), 배선(133)에는 바이어스전압V_n을 각각 인가한다. 제36c도에 있어서 P기판을 베이스로 하는 3개의 NPN형 기생바이폴라 트랜지스터 Q_1a, Q_1b, 그리고 Q_1c가 존재한다. 제36a도의 Q₁은 이들을 대표해서 도시한 것이다. 다음에, 이 소자의 동작을 설명한다. 노드N₆₀에 인가된 전압이 불순물확산층(136)과 기판 사이에 형성되는 PN접합의 역방향 내압을 초과하면, 접합의 항복(brake down)에 의한 전류가 P기판의 전위를 상승시켜 상기한 기생바이폴라 트랜지스터를 온시킨다. 이것에 의해, 불순물확산층(136)과 (135) 또는 (138) 사이에 큰 콘덕턴스전류가 흐르고, 노드N₆₀의 전하를 인출하여 그 전위를 클램프한다. 이중 Q_1b와 Q_1c는 직렬로 접속되므로, Q_1a에 비해서 컬렉터전류가 작아진다. 따라서, 실효적으로 최초로 항복을 일으켜서 기생바이폴라 트랜지스터를 온시키는 것은 MOSFET가 실행하고, 그 후 큰 컬렉터전류를 흐르게 하는 것은 기생바이폴라 트랜지스터Q_1a가 실행한다. 이와 같이 노드N₆₀부근에 트랜지스터의 불순물확산층과는 다른 불순물확산층을 배치하고 그것을 접지하는 것에 의해, 기생바이폴라 트랜지스터의 컬렉터와 이미터의 실효적인 거리를 짧게 하여 기생바이폴라 트랜지스터가 동작했을 때의 컬렉터전류를 크게 취할 수 있다. 이와 같이 클램프하는 단자의 부근에 접지된 불순물확산층을 배치하는 구성은 입력 보호소자 뿐만 아니라 출력보호소자로서도 적용할 수 있다. 또, 이 예에서는 게이트클램프소자를 P기판중에 형성했지만, 제14도에 도시한 바와 같은 구조로 기판과 전기적으로 분리된 P웰중에 형성해도 좋다. 이렇게 하는 것에 의해, 베이스와 P웰의 저항값이 높아지고 기생바이폴라 트랜지스터가 온하기 쉬워져 클램프의 효과를 더욱 높일 수 있다. 또, P기판 또는 P웰의 바이어스전압V_BP1의 값은 부의 값(예를 들면 -3V)으로 하는 것이 통례이지만, 입력의 언더슈트에 대해서 순방향전류가 흐르는 것을 허용하면 0V라도 상관없다. 또, 이 실시예에서는 P기판을 사용한 예에 대해서 설명했지만, N기판을 사용하더라도 P웰중에 동일한 소자를 형성하면 마찬가지로 본 발명을 적용할 수 있다.

이상, 각 실시예에 따라 본 발명을 상세하게 설명했지만, 본 발명의 적용범위는 이것에 한정되는 것은 아니다. 예를 들면, 여기에서는 주로 메모리회로를 주체로 기술했지만, 본 명세서의 서두에 기술한 바와 같이 메모리LSI, 논리LSI 또는 이들을 조합한 복합 LSI 또는 그밖의 LSI 모두에 적용할 수 있다. 또, 사용하는 소자의 종류에 대해서도 p형, n형의 양 MOS트랜지스터를 사용한 LSI, 바이폴라 트랜지스터를 사용한 LSI, 접합형 FET를 사용한 LSI, CMOS트랜지스터와 바이폴라 트랜지스터를 조합한 BiCMOS형의 LSI, 더 나아가서는 실리콘 이외의 재료 예를 들면 갈륨비소 등의 기판에 소자를 형성한 LSI 등이라도 그대로 적용할 수 있다.

이상 기술한 본 실시예에 의하면, 최선단의 미세가공기술에 의한 소자의 특성을 살려서 저소비전력이고 또한 고속으로 동작하고, 또 동작상태의 전환에 의해 전지로의 동작이나 정보유지동작도 실행할 수 있는 고집적의 LSI를 제공할 수 있다.

다음에 저전압동작에 적합한 다이나믹 RAM의 실시예를 설명한다. 이하의 실시예에서는 내부의 전원전압을 강하시켜도 메모리셀의 축적전하를 충분히 확보할 수 있는 DRAM이 개시된다. 이하의 실시예의 중요한 점은 하프프리차지방식이라는 것, CMOS센스앰프를 구성하는 MOSFET의 임계값전압을 데이타선D,

의 전위차(이하, 데이타선 전압진폭이라 한다)의 약 1/3정도로 설정하는 것 및 메모리셀 신호중 고전위의 것의 변위를 메모리셀을 구성하고 있는 콘덴서의 전송게이트용 MOSFET에 연결되어 있지 않은 단자를 사용해서 승압하는 것이다.

메모리셀 신호증폭시의 데이타선 전압진폭을 작게하는 것에 의해 내부전원전압의 저전압화에 대응함과 동시에 데이타선 충방전전류를 대폭적으로 저감할 수 있어 소비전력의 저감을 도모할 수 있다. 데이타선 전압진폭을 작게 하는 것에 의해 메모리셀에 데이타선에서 라이트하는 전압은 작게 되지만, 메모리셀을 구성하는 콘덴서의 한쪽 끝에서 그 전압을 승압하는 것에 의해 메모리셀 신호를 크게 할 수 있다. 따라서, 정보유지시간, 내 α선 소프트 에러특성, S/N의 향상을 도모할 수 있다.

제37a도에 있어서, MA는 메모리셀 어레이로서 여러개의 데이타선D0,

∼Dn,

, 워드선W₀∼W_m및 메모리셀MC로 된다. XD는 X디코더로서 여러개의 워드선중의 1개를 선택한다. YD는 Y디코더로서 여러개의 데이타쌍선중의 1쌍을 선택한다. Y₀은 데이타선 선택신호선으로서 Y디코더의 출력신호를 전달한다. PD는 메모리셀을 구성하는 콘덴서의 한쪽 단자(여기에서는 플레이트라고 한다)P₀∼P_m의 전압을 제어하는 플레이트구동회로이다. 플레이트배선P₀∼P_m은 워드선마다 배치하고 있다. SA₀∼SA_n은 센스앰프로서 메모리셀에서 리드된 신호를 증폭한다. (201)은 데이타선 프리차지전압V_DP를 전달하는 신호선, (202)는 데이타선 프리차지신호선으로서 프리차지신호

를 전달한다. (203), (204)는 센스앰프 구동신호선으로서 각각 센스앰프 구동신호ψSP,

를 전달한다. I/O,

는 데이타입출력선으로서 메모리셀로의 라이트신호, 메모리셀로부터의 리드신호를 전달한다. 또, 여기에서는 도시하지 않았지만, 데이타입출력선에는 제37e도에 도시한 프리차지회로IOP, 바이어스회로IOB를 마련하고 있다. AMP는 출력앰프로서 메모리셀에서 리드한 신호를 증폭하여 출력신호Dout로 한다. DiB는 데이타입력버퍼로서 외부로부터의 입력신호(라이트신호)를 칩내의 신호레벨로 변환하는 회로이다. ψw는 라이트제어 신호이다.

제37a도에 도시한 회로의 리드동작을 제37b도에 도시한 동작파형을 사용해서 설명한다. 또, 제37b도에서는 설명을 용이하게 하기 위해 각 파형의 전압값의 1예를 도시하고 있다.

데이타선 프리차지신호

가 고전위 여기에서는 4V인 동안, 데이타선D₀,

(D_n,

)는 프리차지전위 여기에서는 1V로 되어 있다. 이 때 센스앰프 구동신호ψ_SP,

는 1V로 되어 있고, 센스앰프는 오프상태에 있다.

가 저전위 여기에서는 0V로 된 후 워드선W₀이 선택된 것으로 한다. W₀이 저전위(0V)에서 고전위(4V)로 되면, 각 데이타선에는 메모리셀신호가 나타난다. 여기에서는 데이타선D₀, D_n에 연결되는 메모리셀에는 모두 고전위의 신호가 축적되어 있는 것으로 한다. 따라서, 데이타선D₀(D_n)의 전위가

(

)보다 조금 높아진다. 다음에, ψ_SP가 1V에서 2V로,

가 1V에서 0V로 변화하면 센스앰프SA₀∼SA_n이 동작하여 메모리셀신호를 증폭한다. 이것에 의해, 데이타선D₀은 2V로,

는 0V로 된다. 이후, Y디코더 YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택되는 것으로 한다. 따라서, 데이타선 선택신호선 Y₀의 전위가 고전위(4V)로 되고 데이타 입출력선I/O,

에 메모리셀신호가 리드된다. 이 신호는 출력앰프AMP에 의해 증폭되어 출력신호Dout로 된다. 다음에, 메모리셀로의 신호의 리라이트동작을 설명한다. 센스앰프가 동작한 후, 메모리셀을 구성하는 콘덴서의 한쪽 단자인 축적노드(210)의 전위는 D₀과 동일한 전위인 2V로 되어 있다(제37b도에 있어서 노드(210)이 고전위인 경우). 이 때 플레이트P₀의 전위가 4V에서 0V로 변경되지만, 워드선W₀의 전위가 4V이므로, 데이타선, 축적노드의 전위는 센스앰프에 의해 유지된다. 그 후, 워드선W₀의 전위가 4V에서 2V까지 저하한다. 여기에서, 메모리셀을 구성하는 트랜지스터의 임계값전압을 1V로 하면, 이 때 축적 노드(210)의 전위는 2V, 데이타선D₀의 전위는 2V로 되어 있으므로, 트랜지스터T₀은 오프상태로 된다. 따라서, 다음에 플레이트P₀의 전위가 0V에서 4V로 변경되면, 축적노드(210)의 전위는 2V에서 대략 6V까지 상승한다. 이것에 의해, 메모리셀에 대략 6V가 라이트되게 된다. 한편, 메모리셀에 저전위의 신호가 축적되어 있던 경우는 다음과 같은 동작으로 된다. 제37b도의 노드(210)이 저전위인 경우의 동작파형을 사용해서 설명한다. 센스앰프가 동작한 후 데이타선D₀이 0V, 축적노드(210)도 0V로 되어 있다. 따라서, 그 후 워드선W₀의 전위가 4V에서 2V까지 저하해도 메모리셀을 구성하는 트랜지스터T₀은 온상태이다. 따라서, 다음에 플레이트P₀의 전위가 0V에서 4V로 변화여도 센스앰프에 의해 축적노드(210)의 전위는 0V로 유지된다. 이것에 의해, 메모리셀에는 0V가 라이트되게 된다.

다음에, 워드선W₀이 0V로 되어 메모리셀로의 리라이트가 종료된다. 그 후, ψ_SP,

가 1V로 된다. 또,

가 4로 되어 데이타선을 1V로 프리차지 한다.

다음에 라이트동작을 제37c도의 동작파형을 사용해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후, 라이트신호Din(제37c도에서는 도시하지 않음)이 데이타 입력버퍼에 입력된다. 다음에 라이트 제어신호ψw(제37c도에서는 도시하지 않음)가 4V로 되면, 데이타 입출력선I/O,

의 전위가 Din에 따라서 고전위, 저전위로 분리된다. 여기에서는 I/O가 0V,

가 2V로 된 것으로 한다. 그 후, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 따라서, 데이타선 선택신호선Y₀이 4V로 된다. 이것에 의해,

가 2V, D₀이 0V로 되고 메모리셀의 축적노드(210)에는 저전위의 0V가 라이트된다(노드(210)이 고전위에서 저전위로 리라이트되는 경우의 동작파형). 한편, 저전위가 축적된 메모리셀에 고전위를 라이트하는 동작은 다음과 같이 실행한다. 센스앰프가 동작한 후 D₀은 0V,

는 2V로 되어 있다. I/O,

의 전위는 Din에 의해 각각 2V, 0V로 된다. 그 후, Y₀이 4V로 상승하고 D₀이 2V,

가 0V로 되고, 메모리셀의 축적노드(210)에는 2V가 라이트된다(노드(210)이 저전위에서 고전위로 리라이트되는 경우의 동작파형).

이상과 같이 해서 메모리셀에 신호가 라이트된 후의 동작은 리드동작과 동일하다. 즉, 메모리셀의 신호중 고전위의 것은 승압되어 대략 6V, 저전위의 것은 0V로 축적된다.

이상 기술한 바와 같이 본 실시예에 의하면, 데이타선의 전압진폭과 메모리셀로의 라이트전압은 독립적으로 결정할 수 있다. 따라서, 메모리의 소비전력에 관계된 데이타선의 전압진폭은 작게하고 메모리셀 신호에 관계된 플레이트의 전압 진폭은 크게하는 것에 의해, 메모리의 저소비전력화와 고S/N화가 도모된다. 본 실시예에서는 데이타선의 전압진폭에 비해 플레이트의 전압진폭을 크게하고 있다. 이와 같이 하면, 메모리셀 신호의 대부분은 플레이트를 거쳐서 라이트할 수 있으므로, 데이타선의 전압진폭을 센스앰프의 동작한계 부근까지 작게 할 수 있다. 이것에 의해, 메모리셀의 신호전압을 충분히 확보하면서 소비전력을 대폭으로 저감할 수 있다.

또, 본 실시예에서는 데이타선의 프리차지시의 전위를 데이타선의 전압진폭의 고전위와 저전위의 중간으로 하고 있다. 이것에 의해 소비전력은 더욱더 저감할 수 있다. 또, 데이타선의 전압진폭은 센스앰프를 구성하고 있는 MOSFET의 임계값전압 근방까지 작게할 수 있지만, 동작의 안정성을 고려하면 센스앰프를 구성하는 N채널 MOSFET와 P채널 MOSFET의 임계값전압의 절대값의 합보다 조금 큰 정도가 좋다. 이것을 제37d도를 사용해서 설명한다. 제37d도는 데이타선 전압진폭을 0.5, 1.0, 1.5, 2.0(V)로 변화시킨 경우의 센스앰프의 충방전시간을 도시한 도면이다. 센스앰프를 구성하는 MOSFET의 임계값전압은 0.2V, 0.35V 및 0.5V의 3종류이다. tr은 충전시간, tf는 방전시간이다. 제37d도에서 알 수 있는 바와 같이, 데이타선 진폭의 약 1/3의 임계값전압 이하가 아니면 충방전에 필요로 되는 시간이 너무 많이 걸린다. 특히, 데이타선 진폭 0.5V, 임계값전압0.2V인 경우의 충전시간은 60ns에 가깝고 실제의 DRAM에 사용할 수 있는 한계로 고려된다.

또, 소비전력을 고려해 보면 N채널 MOSFET, P채널 MOSFET의 임계값전압을 각각 0.7V, -0.7V로 가정하고 데이타선 전압진폭을 2V로 하면, 5V 진폭인 경우에 비해서 충방전전류는 1/2.5로 저감할 수 있게 된다. 또, 플레이트를 구동하는 것에 의한 소비전력의 증대가 고려되지만, 256워드선×1024데이타쌍선의 어레이를 고려한 경우, 한번에 충방전하는 데이타선 용량은 200∼300pF인 것에 대해 플레이트의 용량은 15∼30pF로 되어 무시할 수 있다.

이상 기술한 바와 같이 본 실시예에 의하면, 메모리셀로의 라이트전압을 확보하면서 데이타선의 전압진폭을 작게할 수 있으므로, 메모리의 저소비전력화와 고S/N화를 양립시킬 수 있다.

또한, 플레이트의 전위는 제37b도, 제37c도에 도시한 바와 같이 메모리의 대기시에 메모리셀의 2종류의 축적전위 사이의 전위로 해두면, 메모리셀을 구성하는 콘덴서에 인가되는 전계는 작아진다. 따라서, 콘덴서의 신뢰성이 향상된다.

본 실시예에서는 메모리셀에 축적되는 신호는 고전위측 쪽이 저전위측에 비해서 크게 되어 있다. 정보유지시간이나 α선 소프트에러에 대한 마진을 크게하기 위해서는 고전위측의 메모리셀신호를 크게할 필요가 있다. 따라서, 본 실시예에 의하면, 이들 마진이 큰 메모리를 얻을 수 있다.

본 발명의 다른 실시예를 제38a도, 제38b도를 사용해서 설명한다. 본 실시예는 데이타선의 전압진폭과 플레이트의 전압진폭을 동일하게 한 것이다. 그밖의 동작 및 회로구성은 제37a도에 도시한 실시예와 동일하다. 제38a도는 메모리의 리드동작을 도시한 도면이고, 제38b도는 라이트동작을 도시한 도면이다. 본 실시예에서는 데이타선의 전압진폭과 플레이트의 전압진폭을 동일하게 하고, 메모리 대기시의 플레이트의 전위를 메모리셀의 2종류의 축적전위의 중간전위로 하고 있다. 이것에 의해 메모리셀의 콘덴서에 인가되는 전압은 메모리셀에 축적되는 전위가 고전위인 경우와 저전위인 경우에 동일하게 되어 콘덴서의 신뢰성을 향상시킬 수 있다.

제39a도 및 제39b도는 플레이트배선을 워드선마다 마련하는 경우의 메모리셀구성의 실시예이다. 제39a도가 등가회로도이고, 제39b도가 평면구조도이다. 종래의 메모리셀 구성으로서는 ISSCC85, Digest of Technical Papers(pp.263)이나 ISSCC85, Digest of Technical Papers(pp.245)에 개시된 것이 있다. 이들 메모리셀을 사용한 메모리셀 어레이에서는 플레이트가 워드선마다 분리되지 않는다. 제39b도는 상기 종래의 메모리셀에 따라 플레이트를 워드선마다 분리한 것이다. 동일 도면에 있어서 (221)은 메모리셀을 구성하는 트랜지스터의 소오스(드레인)단자로 되는 n+확산층으로서 관통구멍(224)를 거쳐서 데이타선에 접속된다. 여기에서는 도면이 복잡하게 되는 것을 회피하기 위해 데이타선은 도시하지 않는다. 데이타선은 예를 들면 Aℓ층 등으로 워드선에 대해서 수직으로 배치한다. (222)는 제1 폴리실리콘층으로 형성한 플레이트로서 동일 도면에 도시한 바와 같이 각 워드선에 대응해서 분리되어 있다. (225)는 콘덴서부이다. (223)은 제2 폴리실리콘층으로 형성한 워드선이고, (226)은 트랜지스터부이다. 제39a도 및 제39b도의 메모리셀 구성에서 알 수 있는 바와 같이, 워드선마다 플레이트배선을 마련하면, 플레이트배선 사이에 공간이 필요하게 되어 칩의 크기가 커진다. 다음에 여러개의 워드선으로 플레이트배선을 공용하는 방식을 설명한다.

본 발명의 다른 실시예를 제40a도∼제40c도를 사용해서 설명한다. 제40a도에 도시한 메모리구성은 플레이트배선의 구성이 다른 것 이외에는 제37a도에 도시한 것과 동일하다.

제37a도와 동일한 부호는 동일한 것을 나타낸다. 제37a도에 도시한 실시예에서는 워드선마다 플레이트배선을 마련했지만, 본 실시예에서는 2개의 워드선으로 1개의 플레이트배선을 공용하는 구성으로 되어 있다. 따라서, 비선택 워드선에 접속되어 있는 메모리셀중 플레이트전위가 변동하는 것이 있으므로 전위관계를 연구하고 있다.

제40a도에 도시한 회로의 리드동작을 제40b도에 도시한 동작파형을 사용해서 설명한다.

데이타선 프리차지신호

(제40b도에서는 도시하지 않음)가 고전위인 동안 데이타선 D₀,

(D_n,

)는 4V로 프리차지되어 있다. 이 때, 센스앰프구동신호 ψ_SP,

는 4V로 되어 있고 센스앰프는 오프상태로 되어 있다.

가 0V로 된 후 워드선이 선택된다. 여기에서는 워드선W₀이 선택된 것으로 한다. W₀이 0V에서 7V로 되면, 각 데이타선에는 메모리셀신호가 나타난다. 여기에서는 데이타선D₀, D_n에 연결되는 메모리셀에 모두 고전위의 신호가 축적된 것으로 한다. 따라서, D₀, D_n의 전위가

,

보다 조금 높아진다. 다음에 ψ_SP가 4V에서 5V로,

가 4V에서 3V로 변화하면, 센스앰프SA₀∼SA_n이 동작하여 메모리셀신호를 증폭한다. 이것에 의해, 데이타선D₀은 5V,

는 3V로 된다. 그 후, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택되는 것으로 한다. 따라서, 데이타선 선택신호선Y₀(제40b도에서는 도시하지 않음)이 고전위로 되어 데이타 입출력선I/O,

(제40b도에서는 도시하지 않음)에 메모리셀신호가 리드된다. 이 신호는 출력앰프AMP에 의해 증폭되어 출력신호Dout로 된다(제40b도에는 도시하지 않음). 다음에 메모리셀로의 신호의 리라이트동작을 설명한다. 센스앰프가 동작하면 D₀은 고전위의 5V,

는 저전위의 3V로 되어 있다. 이 때 메모리셀의 축적노드(210)은 D₀과 동일한 고전위의 5V로 된다(제40b도에서 노드(210)이 고전위인 경우). 다음에 플레이트P₀'가 6V에서 3V로 변경되지만, 데이타선 축적노드의 전위는 센스앰프에 의해 유지되고 있으므로 변화하지 않는다. 그 후, 워드선W₀의 전위가 7V에서 5V까지 저하한다. 여기에서 메모리셀을 구성하는 트랜지스터의 임계값전압을 1V로 하면, 축적노드(210)은 5V로, 데이타선D₀은 5V로 되어 있으므로, 트랜지스터T₀은 오프상태로 된다. 따라서, 다음에 플레이트P₀'가 3V에서 6V로 변경되면 축적노드(210)의 전위는 5V에서 대략 8V까지 상승한다. 이것에 의해, 메모리셀에 대략 8V의 고전위가 라이트되게 된다. 한편, 메모리셀에 저전위의 신호가 축적되어 있던 경우에는 다음과 같은 동작으로 된다. 제40b도의 노드(210)이 저전위인 경우의 동작파형을 사용해서 설명한다. 센스앰프가 동작한 후, 데이타선D₀이 저전위의 3V, 축적노드(210)도 3V로 되어 있다. 따라서, 이후 워드선W₀의 전위가 7V에서 5V까지 저하해도 메모리셀을 구성하는 트랜지스터T₀은 온상태이다. 따라서, 다음에 플레이트P₀'가 3V에서 6V로 변경되어도 센스앰프에 의해 축적노드(210)의 전위는 3V로 유지된다. 이것에 의해 메모리셀에는 다시 저전위의 3V가 라이트되게 된다. 그리고, 본 실시예에서는 비선택의 워드선에 연결되는 메모리셀의 플레이트도 전위가 변경된다. 다음에 비선택워드선W₁에 연결되는 메모리셀의 축적노드(211)의 동작을 설명한다. 우선 축적노드(211)에 고전위가 라이트되어 있는 경우의 동작은 다음과 같이 된다. 대기시에 플레이트P₀'가 6V, 축적노드(211)이 8V로 되어 있다. 센스앰프가 메모리셀신호를 증폭한 후, P₀'가 3V로 되면, 축적노드(211)은 5V로 된다. 이 때, 워드선W₁은 0V, 데이타선

는 3V 또는 5V로 되므로, 트랜지스터T₁이 온상태로 되지 않아 메모리셀내의 신호가 파괴되는 일은 없다. 그 후, P₀'가 6V로 되고 축적노드(211)의 전위는 8V로 되돌아간다. 축적노드(211)에 저전위가 라이트되어 있는 경우의 동작은 다음과 같이 된다. 대기시에 플레이트P₀'가 6V, 축적노드(211)이 3V로 되어 있다. 센스앰프가 메모리셀신호를 증폭한 후 P₀'가 3V로 되면 축적노드(211)은 0V로 된다. 이 때, 워드선 W₁은 0V, 데이타선

은 3V 또는 5V로 되므로, 트랜지스터 T₁이 온상태로 되지 않아 메모리셀내에 신호가 파괴되는 일은 없다. 그 후, P₀'가 6V로 되고 축적노드(211)의 전위는 3V로 되돌아간다.

다음에 워드선 W₀이 0V로 되고 메모리셀로의 리라이트가 종료된다. 그 후, ψ_SP,

가 4V로 된다. 또

가 고전위로 되어 데이타선을 4V로 프리차지한다.

이와 같이 플레이트의 진폭(6-3=3V)이 데이타선의 저레벨전위(3V)와 동일하면, 축적노드(211)의 최저전위는 0V이고 스위칭 트랜지스터는 온하는 일은 없다.

다음에 라이트동작을 제40c도의 동작파형을 사용해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후 라이트신호Din이 데이타입력버퍼에 입력된다. 다음에, 라이트제어신호ψw(제40c도에서는 도시하지 않음)가 고전위로 되면, 데이타 입출력선이 Din에 따라서 고전위, 저전위로 분리된다. 여기에서는 I/O가 3V,

가 5V로 된 것으로 한다. 그후, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 따라서, 데이타선 선택신호선Y₀이 6V로 된다. 이것에 의해

가 5V, D₀이 3V로 되고 메모리셀의 축적노드(210)에는 저전위의 3V가 라이트된다(노드(210)이 고전위인 경우의 동작파형). 한편, 저전위가 축적된 메모리셀에 고전위를 라이트하는 동작은 다음과 같이 실행한다. 센스앰프가 동작한 후 D₀은 3V,

는 5V로 되어 있다. I/O,

의 전위는 Din에 의해 각각 5V, 3V로 된다. 그 후, Y₀이 6V로 되고 D₀이 5V,

가 3V로 된다. 따라서, 메모리셀의 축적노드(210)에는 5V가 라이트된다(노드(210)이 저전위인 경우의 동작파형).

이상과 같이 해서 메모리셀에 신호가 라이트된 후의 동작은 리드동작과 동일하다. 즉, 메모리셀신호중 고전위인 것은 승압되어 대략 8V, 저전위인 것은 3V로 축적된다.

이상 기술한 바와 같이, 본 실시예에서 센스앰프동작시의 데이타선 전압진폭이 작아지므로, 데이타선 충방전전류를 작게할 수 있어 소비전력을 저감할 수 있다. 또, 플레이트로부터의 라이트에 의해 메모리셀에 충분한 전압을 라이트하므로, 정보 유지시간, 내α선 소프에러특성의 향상이 도모된다. 또, 2개의 워드선으로 하나의 플레이트배선을 공용하므로 플레이트배선 사이의 공간이 적어져 칩의 크기를 작게 할 수 있다. 또, 본 실시예에서 설명한 바와 같이 여러개의 워드선으로 플레이트배선을 공용하는 경우에는 데이타선의 저전위를 워드선의 저전위보다 플레이트 전압 진폭 이상으로 높게 해두면, 비선택워드선에 연결되는 메모리셀의 신호를 파괴하는 일은 없다.

본 발명의 다른 실시예를 제41a도 및 제41b도를 사용해서 설명한다. 본 실시예는 데이타선의 전압진폭과 플레이트의 전압진폭을 동일하게 한 것이다. 그 밖의 동작 및 회로구성은 제40a도에 도시한 실시예와 동일하다. 제41a도는 메모리의 리드동작을, 제41b도는 라이트동작을 도시한 도면이다. 본 실시예에서는 데이타선의 전압진폭과 플레이트의 전압진폭을 동일하게 하고, 플레이트의 전위를 메모리의 대기시에 메모리셀의 2종류의 축적전위의 중간전위로 하고 있다. 이것에 의해, 메모리셀의 콘덴서에 인가되는 전압은 메모리셀에 축적되는 전위가 고전위인 경우와 저전위인 경우에 동일하게 되어 콘덴서의 신뢰성을 향상시킬 수 있다.

제42도는 2개의 워드선으로 1개의 플레이트배선을 공용하는 경우의 메모리셀 구성의 실시예를 도시한 도면이다. 동일 도면에 있어서 (231)은 메모리셀을 구성하는 트랜지스터의 소오스(드레인)단자로 되는 n+확산층으로서 관통구멍(234)를 거쳐서 데이타선에 연결된다. 여기에서는 도면이 복잡하게 되는 것을 회피하기 위해 데이타선은 도시하지 않았다. 데이타선은 예를 들면 Aℓ층 등으로 워드선에 대해서 수직으로 배치한다. (232)는 제1 폴리실리콘층으로 형성한 플레이트배선으로서 제42도에 도시한 바와 같이 2개의 워드선으로 공용하고 있다. (233)은 제2 폴리실리콘층으로 형성한 워드선이다. 본 실시예에서 설명하는 바와 같이 2개의 워드선으로 1개의 플레이트배선을 공용하는 것에 의해 플레이트배선 사이의 공간의 수를 적게할 수 있어 칩의 크기를 작게할 수 있다.

제43도는 4개의 워드선으로 1개의 플레이트배선을 공용하는 경우의 메모리셀 구성의 실시예를 도시한 도면이다. 본 실시예에 의하면, 플레이트배선 사이의 공간의 수를 더욱 적게할 수 있어 칩의 크기를 작게할 수 있다. 각 부호는 제42도와 동일하다.

그런데 상술한 실시예까지는 플레이트가 폴리실리콘층으로 구성되어 있다. 폴리실리콘층은 Aℓ층 등의 금속층에 비하면 저항이 크기 때문에 플레이트를 펄스 구동하는 경우 그 상승시간, 하강시간이 매우 커진다. 이것은 메모리의 동작사이클시간을 크게 하여 메모리의 사용효율을 저하시킨다. 그래서, 플레이트층을 Aℓ층 배선에 의해서 션트하는 것으로 하였다. 이것을 제44a도 및 제44b도를 사용해서 설명한다. 제44a도에 도시한 메모리어레이MA는 플레이트를 PL₀, PL₁의 2개로 분할하고, 그것을 Aℓ층의 플레이트배선P₀, P₁에 의해서 션트하고 있다. 이 Aℓ층에 의한 션트는 플레이트 끝부에서 실행하고 있고, 그 구성을 제44b도에 도시한다. 동일 도면에 있어서 (232)는 폴리실리콘층의 플레이트, (236)은 Aℓ층의 플레이트배선으로서 관통구멍(235)를 거쳐서 연결되어 있다. 이와 같이 폴리실리콘층의 플레이트를 Aℓ층의 플레이트배선에 의해서 션트하는 것에 의해 플레이트의 구동속도를 빠르게할 수 있다.

제45a도는 워드선마다 플레이트배선을 마련하는 경우의 메모리셀구성의 실시예를 도시한 이다. 제45a도에 있어서 (231)은 메모리셀을 구성하는 트랜지스터의 소오스(드레인)단자로 되는 n+확산층으로서 관통구멍(234)를 거쳐서 데이타선에 연결된다. 이 실시예에서도 도면을 복잡하게 하지 않기 위해 데이타선은 생략하고 있다. 또, 데이타선은 상술한 실시예와 마찬가지로 워드선과 수직으로 배치하고 있다. (232)는 제1 폴리실리콘층으로 형성되는 플레이트배선에 의해 워드선마다 분리되어 있다. (233)은 제2폴리실리콘층으로 형성되는 워드선이다. 이 메모리셀구성의 경우 2개의 데이타선 구성이 고려된다. 하나는 오픈형 데이타선(비트선)구성, 다른 하나는 2셀/비트구성이다. 제45b도는 오픈형 데이타선구성으로서 인접하는 데이타선은 다른 센스앰프에 연결되어 있다. 제45c도는 2셀/비트구성으로서 인접하는 데이타선은 동일한 센스앰프에 연결되어 있다. 이 경우 1개의 워드선을 선택하면 쌍으로 되는 데이타선 각각에 연결되는 메모리셀이 선택된다. 즉, 1비트/2셀의 메모리셀 어레이구성으로 된다. 따라서, 데이타선에 나타나는 메모리셀 신호는 1비트/1셀의 메모리셀 어레이에 비해 2배의 신호를 얻을 수 있다.

본 발명의 다른 1실시예를 제46도를 사용해서 설명한다. 제46도는 제40a도에 도시한 메모리회로의 플레이트배선의 다른 구동방식을 도시한 동작파형이다. 제46도에 도시한 동작은 출력신호Dout가 출력될 때까지의 리드동작이 제41도에 도시한 실시예와 동일하고, 리라이트동작이 다르다. 리라이트동작은 다음과 같이 실행한다. 센스앰프가 동작하면 D₀은 고전위의 4V,

는 저전위의 2V로 되고 있다. 이 때, 메모리셀의 축적노드(210)은 D₀과동일한 고전위의 4V로 된다(제46도에 있어서 노드(210)이 고전위인 경우), 그 후 워드선W₀의 전위가 5V에서 4V까지 저하한다. 여기에서 메모리셀을 구성하는 트랜지스터의 임계값전압을 1V로 하면 축적노드(210)은 4V, 데이타선D₀은 4V로 되어 있으므로, 트랜지스터T₀은 오프상태로 된다. 따라서, 다음에 플레이트P₀'가 2V에서 4V로 변화하면 축적노드(210)의 전위는 4V에서 대략 6V까지 상승한다. 한편, 메모리셀에 저전위의 신호가 축적되어 있던 경우에는 센스앰프가 동작한 후 D₀이 2V, 축적노드(210)이 2V로 되어 있으므로, 워드선이 4V로 저하해도 메모리셀로 구성되어 있는 트랜지스터T₀은 온상태이다. 따라서, P₀'가 2V에서 4V로 변경되어도 축적노드의 전위는 센스앰프에 의해 2V의 전위를 유지한다 그 후, 워드선W₀이 0V로 된 후, 플레이트P₀'가 4V에서 2V로 변한다. 이것에 의해, 메모리셀의 축적노드의 전위는 고전위가 축적되어 있던 경우 대략 6V에서 4V로, 저전위가 축적되어 있던 경우 2V에서 0V로 된다. 따라서, 메모리셀에는 고전위측에 4V, 저전위측에 0V의 전위가 축적되게 된다. 다음에, 비선택워드선W₁에 연결되는 메모리셀의 축적노드(211)의 동작을 설명한다. 축적노드(211)에 고전위가 라이트되어 있는 경우에는 대기시에 플레이트P₀'가 2V, 축적노드(211)이 4V로 되어 있다. 센스앰프가 메모리셀신호를 증폭한 후 P₀'가 4V로 되면, 축적노드(211)은 대략 6V로 된다. 그 후, P₀'가 2V로 되고 축적노드(211)의 전위는 4V로 되돌아간다. 그동안 워드선W₁은 0V, 데이타선

는 2V이상으로 되어 있으므로, 트랜지스터T₁이 온상태로 되지 않아 메모리셀내의 신호가 파괴되는 일은 없다. 축적노드(211)에 저전위가 라이트되어 있는 경우에는 대기시에 플레이트P₀'가 2V, 축적노드(211)이 0V로 되어 있다. 센스앰프가 메모리셀신호를 증폭한 후 P₀'가 4V로 되면 축적노드(211)은 대략 2V로 된다 그 후, P₀'가 2V로 되고 축적노드(211)의 전위는 0V로 되돌아간다. 그 동안 워드선W₁은 0V, 데이타선

는 2V이상으로 되어 있으므로, 트랜지스터T₁이 온상태로 되지 않아 메모리셀내의 신호가 파괴되는 일은 없다.

이상 기술한 바와 같이, 본 실시예에서도 데이타선 전압진폭을 작게할 수 있으므로 저소비전력화가 도모된다. 또, 본 실시예의 경우에는 고전위측의 메모리 셀신호에 비해 저전위측의 메모리셀신호를 크게할 수 있다.

본 발명의 다른 1실시예를 제47도를 사용해서 설명한다. 제47도는 메모리회로중 데이타선과 데이타 입출력선의 접속관계를 도시한 것으로서, 그밖의 회로구성은 제40a도에 도시한 회로와 동일하다. 제47도의 회로는 데이타선D₀,

상의 신호를 MOSFET T₂T₃의 게이트에 받고, 그것을 드레인전류로 해서 데이타입출력선 I/O,

에 전달하는 것이다. 데이타 입출력선에 전달하는 신호를 크게 하기 위해서는 T₂, T₃을 gm이 큰 영역에서 사용하는 것이 중요하다. 제40a도 도시한 실시예에서는 데이타선의 전위를 높게 하고 있으므로, T₂, T₃은 gm이 큰 영역에서 동작하게 되어 신호를 크게할 수 있다. 따라서, 데이타선 전위를 높게 해서 동작시키는 메모리에서는 본 실시예의 회로방식을 사용하면 고S/N화가 도모된다.

본 발명의 다른 실시예를 제48도를 사용해서 설명한다. 본 실시예에서는 워드선의 전압을 2진으로 하고 있다. 이 이외의 동작 및 회로구성은 제37a도에 도시한 실시예와 동일하다. 데이타선 프리차지신호

가 4V인 동안 데이타선은 1V로 프리차지된다.

가 0V로 된 후 워드선W₀이 2V+V_t(V_t는 MOSFET의 임계값전압)로 상승한다. 이것에 의해 메모리셀신호가 데이타선에 리드된다. 다음에 센스앰프 구동신호ψ_SP가 1V에서 2V,

가 1V에서 0V로 되어 메모리셀 신호를 증폭한다. 이 경우 워드선W₀에 연결되는 메모리셀에 고전위의 신호가 축적되어 있는 것으로 하면, 데이타선D₀(D_n)은 2V,

(

)는 0V로 된다. 이 때, 워드선W₀의 전위는 2V+V_t, 데이타선D₀은 2V, 메모리셀의 축적노드(210)은 2V로 되므로, 데이타선D₀에 접속된 메모리셀을 구성하는 트랜지스터T₀은 오프로 된다. 다음에, 플레이트P₀의 전위가 4V에서 0V로 저하하면 노드(210)의 전위가 조금 저하하여 상기 트랜지스터T₀은 온으로 되고, 노드(210)의 2V의 전위는 센스앰프에 의해 유지된다. 그 후, 플레이트P₀의 전위가 0V에서 4V로 상승하면, 트랜지스터T₀은 오프로 되고, 노드(210)의 전위는 대략 6V까지 상승한다. 한편, 메모리셀에 저전위의 신호가 축적되어 있던 경우의 동작은 다음과 같이 된다(제48도에 있어서 노드(210)이 저전위인 경우의 파형). 메모리셀신호를 센스앰프로 증폭한 후 데이타선 D₀은 0V, 메모리셀의 축적노드(210)은 0V, 워드선W₀은 2V+V_t로 되어 있으므로, 메모리셀을 구성하는 트랜지스터T₀은 온으로 된다. 따라서, 다음에 플레이트P₀의 전위가 4V에서 0V 또는 0V에서 4V로 변화해도 노드(210)의 전위는 0V를 유지한다. 이상과 같이 해서 메모리셀에 신호가 축적된 후 워드선W₀이 0V로 된다. 또, 그 후

가 4V, ψ_SP,

가 1V로 되고 데이타선은 1V로 프리차지된다.

이상 기술한 바와 같이 본 실시예에 의하면, 워드선전압이 2진이라도 제37a도에 도시한 실시예와 동일한 동작을 할 수 있다. 따라서, 워드선전압의 제어회로가 간단하게 되어 설계가 용이하게 된다.

그리고, 본 발명의 메모리에서는 상기 실시예에서 기술한 바와 같이, 메모리 셀에 축적되는 전압은 고전위신호측 쪽이 저전위신호측보다 크다. 예를 들면, 데이타선 전압진폭을 V_D, 플레이트 전압진폭을 V_P로 하면 메모리셀의 축적전압은 고전위신호측이 1/2V_D+V_P, 저전위신호측이 1/2V_D로 된다. 따라서, 워드선전위를 높게 하는 것에 의해 데이타선에 메모리셀신호를 리드한 경우, 저전위신호가 작아 노이즈마진을 충분히 확보할 수 없게 될 염려가 있다. 그래서, 용량결합을 사용해서 저전위신호를 크게 하는 것으로 하였다. 이것을 제49a도 및 제49b도를 사용해서 설명한다. 본 실시예는 제37a도에 도시한 실시예와 더미워드선WD₀, WD₁및 더미워드선과 데이타선 사이에 콘덴서를 마련한 점이 다르다. 그밖의 회로구성, 동작은 제37a도에 도시한 실시예와 동일하다.

제49a도에 도시한 회로의 메모리셀신호의 리드동작을 제49b도의 동작파형을 사용해서 설명한다. 또, 제49b도에서는 저전위리드와 고전위리드 양쪽의 데이타선 전압파형을 도시하고 있다. 우선, 저전위리드에 관해서 설명한다. 워드선W₀이 선택되어 고전위로 되면, 데이타선D₀에 메모리셀신호가 나타나고 D₀은 프리차지 전압1V보다 조금 낮아진다. 이 때 더미워드선WD₀을 저전위에서 고전위로 한다. 이 전위변화가 콘덴서를 통해서 데이타선

로 전달되어

의 전위가 프리차지 전압1V보다 ΔV만큼 높아진다. 이것에 의해 저전위 리드에서의 신호전압을 크게 할 수 있어 매우 큰 노이즈마진을 확보할 수 있다. 또, ΔV의 크기는 콘덴서의 용량값과 더미워드선의 전압진폭을 조정하는 것에 의해 임의의 크기로 할 수 있다. 따라서, 노이즈마진의 조정은 용이하게 할 수 있다. 한편, 메모리셀에 고전위가 축적되어 있는 경우의 메모리셀 리드신호는 ΔV만큼 작아진다. 그러나, 고전위 리드신호는 원래 크기 때문에 메모리셀 리드신호의 ΔV만큼의 저하에 의해 노이즈마진이 없어지는 일은 없다. 또한, 워드선W_m이 선택되었을 때 더미워드선WD₁이 저전위에서 고전위로 된다.

제50a도는 센스앰프 구동신호(ψ_SP,

의 발생회로의 1예이다. 동일 도면에 있어서 A₁은 차동증폭회로로서 트랜지스터T₂₁₁, 저항R₂₁₁, V_r1과 함께 ψ_SP의 고전위를 결정한다. A₂도 차동증폭회로로서 트랜지스터 T₂₁₂, 저항 R₂₁₂, V_r2와 함께

의 저전위를 결정한다. 이 회로의 동작을 제50b도의 동작파형을 사용해서 설명한다. 신호

가 5V인 동안 트랜지스터T₂₆₁, T₂₆₂, T₂₆₃이 온으로 되어 ψ_SP,

를 3V로 한다. 이 때 신호ψ₂가 5V, ψ₃이 0V이고 트랜지스터T₂₂, T₂₄는 오프이다.

가 0V로 된 후 ψ₂가 0V, ψ₃이 5V로 된다. 이것에 의해, ψ_SP는 V_r1과 동일한 전위의 4V,

는 V_r2와 동일한 전위의 2V로 된다. 그 후, ψ₂가 5V, ψ₃이 0V로 되고 트랜지스터T₂₂, T₂₄가 오프로 된다. 다음에,

가 5V로 되고, 트랜지스터T₂₆₁, T₂₆₂, T₂₆₃이 온으로 되어 ψ_SP,

를 3V로 한다.

이상 기술한 바와 같이 본 회로에서는 V_r1, V_r2의 크기를 변경하는 것에 의해 ψ_SP의 고전위,

의 저전위를 임의로 결정할 수 있다.

제51a도는 워드선 전압발생회로의 1예이다. 동일 도면에 있어서 (243)은 워드선,(246)은 X디코더, (244)가 어드레스신호선이다. A₃은 차동증폭회로로서 트랜지스터T₃₀, 저항R₃₀, V_r3과 함께 워드선전압의 중간전위를 결정하고 있다. 이 회로의 동작을 제51b도의 동작파형을 사용해서 설명한다. 메모리가 대기시인 경우 X디코더의 출력노드(245)는 고전위의 5V로 되어 있다. 이 때 신호ψ₄는 저전위의 0V로 되어 있다. 따라서,트랜지스터T₃₁₁, T₃₅₂는 온, T₃₁₂, T₃₅₁은 오프로 되고 워드선은 0V로 된다. 이후, 워드선W₀이 선택되면 노드(245)는 0V로 된다. 이것에 의해, 트랜지스터T₃₅₁은 온으로 되고 T₃₅₂는 오프로 되며, 워드선의 전압은 5V로 상승한다. 다음에, ψ₄가 5V로 되면 트랜지스터T₃₁₁이 오프로 되고 T₃₁₂가 온으로 되며, 워드선의 전압은 V_r3과 동일한 4V로 된다. 그 후 노드(245)의 전위가 5V로 되면 워드선의 전압은 0V로 된다.

이상 기술한 바와 같이 제51a도에 도시한 바와 같은 회로에 의해서도 워드선 전압의 3진 레벨을 형성할 수 있다.

제37a도, 제37d도에 도시한 회로의 다른 리드동작의 실시예를 제52a도에 도시한 동작파형을 사용해서 설명한다. 제52a도에서는 설명을 용이하게 하기 위해 각 파형의 전압값의 1예를 도시하고 있다.

데이타선 프리차지신호

가 4V일 때 데이타선D₀,

(D_n,

)는 프리 차지전위1V로 되어 있다. 이 때, 센스앰프구동신호(ψ_SP,

가 1V로 되어 있고 센스앰프는 오프상태로 되어 있다.

가 0V로 된 후, 여러개의 플레이트신호선중 P₀이 선택된 것으로 한다. P₀이 4V에서 0V로 변화하면, 각 데이타선에는 메모리셀신호가 나타난다. 여기에서 데이타선D₀에 연결되는 메모리셀에는 저전위 신호0V가 축적되어 있는 것으로 한다. P₀이 4V에서 0V로 변화하면 메모리셀의 0V는 -4V로 저하한다. 이 때, 워드선W₀은 0V이므로 그 저하량이 MOSFET의 임계값전압을 초과하면 메모리셀의 축적노드(210)과 데이타선이 연결된다. 이것에 의해, 데이타선에서 메모리셀로 전류가 흐르고 데이타선D₀에 메모리셀신호가 나타난다. 이 때, 더미워드선

가 4V에서 0V로 된다. 이것에 의해, 데이타선

에는 참조용 신호가 나타난다. 또, 축적노드(210)에 고전위의 신호6V가 축적되어 있던 경우에는 노드(210)의 전위가 P₀의 전압변화에 의해 2V로 된다. 이 경우에는 메모리셀을 구성하는 트랜지스터T₀이 오프상태이므로 데이타선의 전위는 변화하지 않는다.

그리고, 데이타선에 메모리셀신호, 참조용 신호가 나타난 후, ψ_SP가 1V에서 2V로,

가 1V에서 0V로 변화한다. 이것에 의해 센스앰프SA₀∼SA_n이 동작하여 메모리셀신호를 증폭한다. 따라서, 데이타선D₀은 0V로

는 2V로 된다. 그 후, 워드선W₀이 0V에서 4V로 되어 메모리셀로 0V(고전위 리드인 경우에는 2V)의 라이트가 실행된다. 다음에 Y디코더 YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 따라서 데이타선 선택신호선Y₀의 전위가 4V로 되어 데이타 입출력선I/O,

에 메모리셀신호가 리드된다. 이 신호는 출력앰프AMP에 의해 증폭되어 출력신호Dout로 된다. 다음에, 워드선W₀을 4V에서 2V로 저하시킨다. 그 후, 플레이트P₀을 0V에서 4V로 한다. 이 때, 메모리셀에는 저전위의 0V가 라이트되어 있으므로, 메모리셀을 구성하는 트랜지스터T₀은 온상태이다. 따라서, 메모리셀의 전압0V는 변하지 않는다. 또, 메모리셀에 고전위의 2V가 라이트되어 있던 경우, 트랜지스터T₀은 오프상태이다. 따라서, 메모리셀의 전위는 2V에서 6V로 상승한다. 그 후, 워드선W₀이 0V로 되어 메모리셀로의 라이트가 종료된다. 또, 더미워드선

는 0V에서 4V로 변화한다. 다음에, ψ_SP,

가 1V,

가 4V로 되어 데이타선을 1V로 프라차지한다.

다음에, 메모리셀로의 라이트동작을 제52b도에 도시한 동작파형을 사용해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후 라이트신호Din이 데이타 입력버퍼에 입력된다. 다음에, 라이트 제어신호ψw가 4V로 되면, 데이타 입출력선I/O,

의 전위가 Din에 따라 고전위, 저전위로 분리된다. 여기에서는 I/O가 2V,

가 0V로 된 것으로 한다. 그 후, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 따라서, 데이타선 선택신호선Y₀이 4V로 된다. D₀이 2V,

가 0V로 되고 메모리셀의 축적노드(210)에는 고전위의 2V가 라이트된다(노드(210)이 저전위인 경우의 동작파형). 한편, 고전위가 축적된 메모리셀에 저전위를 라이트하는 동작은 다음과 같이 실행한다. 센스앰프가 동작한 후 D₀은 2V,

는 0V로 되어 있다. I/O,

의 전위는 Din에 의해 각각 0V, 2V로 된다. 그 후, Y₀이 4V로 상승하고, D₀이 0V,

가 2V로 되고 메모리셀의 축적노드(210)에는 0V가 라이트된다(노드(210)이 고전위인 경우의 동작파형).

이상과 같이 해서 메모리셀에 신호가 라이트된 후의 동작은 리드동작과 동일하다. 즉, 메모리셀신호중 고전위인 것은 승압되어 6V, 저전위인 것은 0V로 축적된다.

이상 기술한 바와 같이 본 실시예에 의하면, 데이타선의 전압진폭과 메모리셀로의 라이트전압은 독립적으로 결정할 수 있다. 따라서, 메모리셀의 정보유지시간에 관계된 메모리셀의 고전위신호의 전압을 결정하는 플레이트의 전압진폭은 크게하고 메모리의 소비전력에 관계된 데이타선의 전압진폭(센스앰프동작시의 전압 진폭)을 작게할 수 있다. 본 실시예에서는 플레이트의 전압진폭에 비해 데이타선의 전압진폭을 작게하고 있다. 이것에 의해 메모리셀의 신호전압을 충분히 확보하면서 소비전력을 대폭으로 저감할 수 있다. 따라서, 메모리의 저소비전력화와 고S/N화를 양립시킬 수 있다. 또, 본 실시예에서는 데이타선의 프리차지시의 전위를 데이타선의 전압진폭의 고전위측과 저전위측의 중간으로 하고 있다. 이것에 의해 소비전력은 더욱 저감할 수 있다. 이 데이타선의 전압진폭은 센스앰프를 구성하는 N채널 MOS트랜지스터와 P채널 MOS트랜지스터의 임계값전압의 절대값의 합 정도까지 작게할 수 있다. 임계값전압은 통상 0.5V∼1V이므로 데이타선의 전압진폭을 2V로 하면 5V 진폭의 경우에 비해 충방전전류는 1/2.5로 저감할 수 있게 된다. 또, 본 실시예에서는 플레이트P₀을 4V에서 0V로 하는 것에 의해 메모리셀에서 신호를 리드하고 있다. 통상 MOSFET에 의해 신호선을 구동하는 경우, 방전동작 쪽이 충전동작에 비해서 고속이다. 따라서, 워드선을 저전위에서 고전위로 하는 리드동작에 비해 메모리셀로부터의 리드동작의 고속화가 도모된다.

제53a도 및 제53b도는 워드선 구동회로의 1실시예를 도시한 도면이다. 동일 도면에 있어서 MA는 메모리셀 어레이, D₀,

는 데이타선, W₀, W_m은 워드선, P₀, P_m은 플레이트이다. WD는 워드선의 중간전위 설정회로로서 차동앰프A₂₀, 트랜지스터T₂₆₀, 저항R₂₆₀, 기준전압V_r10과 함께 워드선전압의 중간값을 설정한다. 이 회로의 동작을 제53b도의 동작파형을 사용해서 설명한다. 메모리의 대기시에 신호 ψ₂₀이 0V, ψ₂₁이 4V, 플레이트구동신호ψ_Pℓ0, ψP_ℓm이 4V로 되어 있다. 따라서, 트랜지스터T₆₁₁, T₂₆₃, T₂₆₅는 온, T₆₁₂, T_P63, T_P65는 오프로 되고, 워드선W₀, W_m이 0V, 노드(264)가 4V로 되어 있다. 그 후, 신호ψ₂₁이 0V로 되고 트랜지스터T_263,T₂₆₅가 오프로 된다. 다음에, ψ_Pℓ0이 0V로 되면 트랜지스터T_P63이 온으로 되어 워드선W₀의 전압은 4V로 된다. 다음에 신호ψ₂₀이 4V로 되면 트랜지스터T₆₁₁이 오프, T₆₁₂가 온으로 된다. 이것에 의해 노드(264) 및 워드선W₀의 전압은 2V로 된다. 그 후 ψ_Pℓ0이 4V로 되고, 다음에 ψ₂₁이 4V로 되면 워드선W₀의 전압은 0V로 된다.

이상 기술한 바와 같이 본 실시예에 의하면, 플레이트를 선택하는 것에 의해 워드선을 선택할 수 있으므로, 워드선의 선택회로가 불필요하게 된다. 또, 플레이트와 워드선을 거의 동시에 선택할 수 있으므로 메모리의 고속화가 도모된다.

본 발명의 다른 실시예를 제54a도, 제54b도 및 제54c도를 사용해서 설명한다. 이 메모리회로는 2셀/비트로 되어 있다는 것, 더미워드선이 없다는 것 이외에는 제37a도에 도시한 회로와 동일하다. 2셀/비트이므로 쌍으로 되는 데이타선 각각에 동시에 메모리셀신호가 리드된다. 이 2개의 신호는 항상 상보관계로 되어 있으므로 더미셀은 필요없게 된다. 이 회로의 동작을 제54b도의 동작파형을 사용해서 설명한다.

데이타선 프리차지신호

가 4V인 동안 데이타선D₀,

(D_n,

)는 1V로 프리차지되어 있다. 이 때 센스앰프 구동신호ψ_SP,

는 1V로 되어 있고, 센스앰프SA₀∼SA_n은 오프상태로 되어 있다. 다음에 플레이트P₀이 선택되어 4V에서 0V로 된다. 이것에 의해, P₀에 연결되는 메모리셀의 신호가 각 데이타선에 리드된다. 예를 들면, 메모리셀의 축적노드(210)에 고전위의 6V, 노드(211)에 저전위의 0V가 축적되어 있는 것으로 한다. 플레이트P₀이 4V에서 0V로 되면 노드(210)의 전위는 6V에서 2V로 된다. 이 때 데이타선D₀은 1V, 워드선W₀은 0V로 되어 있으므로, 트랜지스터T₁은 오프이고 데이타선D₀의 전압은 변화하지 않는다. 한편, 노드(211)의 전위는 0V에서 -4V로 저하한다. 이 때, 데이타선

는 1V, 워드선W₀은 0V이므로, 노드(211)의 전위가 MOSFET의 임계값전압V_t보다 낮아지면 트랜지스터T₂는 온으로 되어 데이타선

에서 노드(211)을 향해서 전류가 흐른다. 이것에 의해, 데이타선

의 전위는 조금 저하한다. 이것에 의해, 데이타선D₀,

양쪽에 메모리셀 신호가 리드되게 된다. 다음에, 센스앰프 구동신호ψ_SP가 1V에서 2V로,

가 1V에서 0V로 되고, 센스앰프가 동작하여 D₀은 2V로,

는 0V로 된다. 다음에 워드선W₀의 전압이 4V로 되어 메모리셀의 축적노드(210)에는 2V가, 노드(211)에는 0V가 리라이트된다. 그 후, Y디코더YD에 의해 데이타선D₀,

가 선택되어 데이타선 선택신호선Y₀이 4V로 된다. 이것에 의해 메모리셀신호는 데이타 입출력선I/O,

에 리드된다. 이 신호는 출력앰프AMP에 의해 증폭되어 출력신호Dout로 된다. 이후, 워드선W₀의 전위가 2V로 저하한다. 이 때, 데이타선D₀의 전위는 2V,

의 전위는 0V, 메모리셀의 축적노드(210)의 전위는 2V, 노드(211)의 전위는 0V이므로, 트랜지스터T₁이 오프, T₂가 온으로 된다. 다음에, 플레이트P₀이 0V에서 4V로 상승하면 메모리셀의 축적노드(210)의 전위는 대략 6V로 되고, 노드(211)의 전위는 0V를 유지한다. 그 후, 워드선의 전위는 0V로 되어 메모리셀로의 라이트가 종료된다. 따라서, 메모리셀의 축적노드(210)에는 약 6V가, 노드(211)에는 0V가 리라이트되게 되면, 다음에 데이타선 프리차지신호

가 4V, 센스앰프 구동신호ψ_SP가 1V,

가 1V로 되어 데이타선은 1V로 프리차지된다.

다음에 메모리셀로의 라이트동작을 제53c도에 도시한 동작파형을 사용해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후, 라이트신호Din이 데이타 입력버퍼에 입력된다. 다음에 라이트제어신호ψw가 4V로 되면 데이타 입출력선I/O,

의 전위가 Din에 따라서 고전위, 저전위로 분리된다. 여기에서는 I/O가 0V,

가 2V로 된 것으로 한다. 그 후, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 따라서, 데이타선 선택신호선Y₀이 4V로 된다. 이것에 의해, D₀이 0V,

가 2V로 되어 메모리셀의 축적노드(210)에는 0V가, 축적노드(211)에는 2V가 라이트된다. 이후의 동작은 리드동작과 동일하다. 즉, 메모리셀의 축적노드(211)의 전위는 승압되어 6V로 되고, 노드(210)의 전위는 0V 그대로 축적된다.

이상 기술한 바와 같이, 본 실시예에 있어서도 데이타선의 전압진폭과 메모리셀로의 라이트전압은 독립적으로 결정할 수 있다. 따라서, 데이타선 충방전전류를 작게할 수 있고, 메모리의 소비전력을 저감할 수 있다. 또, 데이타선 전압 진폭을 작게한 것에 의한 메모리셀로의 라이트전압의 감소는 플레이트에 의한 라이트에 의해 보상하고 있다. 따라서, 정보유지시간, 내α선 소프트에러특성의 향상이 도모된다. 본 실시예는 2비트/셀의 구성을 사용하고 있으므로, 메모리셀의 리드신호가 1비트/셀에 비해서 2배로 되어 고S/N화가 도모된다. 또, 더미셀이 불필요하게 된다.

본 발명의 다른 실시예를 제55a도∼제55c도를 사용해서 설명한다. 이 회로는 데이타선으로부터의 메모리셀신호의 리드에 바이폴라 트랜지스터를 사용하고 있는 점이 제37a도에 도시한 회로와 다르다. 따라서, 데이타 입출력선은 신호리드용 배선O,

와 신호라이트용 배선I,

의 2종류를 마련하고 있다. 여기에서는 데이타선과 데이타 입출력선의 관계만 나타내고 있지만, 그밖의 회로구성은 제37a도에 도시한 것과 동일하다. 이 회로의 동작은 메모리셀신호의 리드에 바이폴라 트랜지스터를 사용하고 있으므로, 데이타선의 전위 및 그것에 관계된 전위가 다른 것 이외에는 제37b도, 제37c도에 도시한 것과 동일하다. 이 회로의 리드동작을 제55b도의 동작파형을 사용해서 설명한다. 바이폴라 트랜지스터의 베이스-이미터간 순방향전압을 VBE로 하면, 데이타선 프리차지신호

가 4V인 동안 데이타선D,

는 2·VBE로 프리차지되고 있다. 이 때, 센스앰프 구동신호ψ_SP,

는 2·VBE로 되어 있고, 센스앰프는 오프상태로 되어 있다. 다음에 플레이트P가 4V에서 0V로 되고 메모리셀의 신호가 데이타선에 리드된다. 메모리셀의 축적노드(210)에 저전위의 VBE가 축적되어 있는 것으로 한다. 플레이트P가 4V에서 0V로 되면 노드(210)의 전위는 VBE에서 -(4-VBE)로 저하한다. 이 때, 데이타선D는 2·VBE, 워드선W는 0V로 되어 있으므로, 노드(210)의 전위가 -V_t보다 낮아지면 메모리셀을 구성하는 트랜지스터T는 온으로 되고 데이타선D에서 노드(210)으로 전류가 흐른다. 이것에 의해 데이타선D에 메모리셀신호가 리드된다. 한편, 이때 더미워드선

가 4V에서 0V로 되고 데이타선

에 참조용 신호가 나타난다. 또, 여기에서는 설명을 간단히 하기 위해 더미워드선을

용으로만 나타냈지만, 실제의 메모리에서는 D용으로도 마련하고 있다. 또, 메모리셀의 축적노드(210)에 고전위의 3·VBE+4V가 축적되어 있던 경우 P가 4V에서 0V로 되면 노드(210)의 전위는 3·VBE로 된다. 이 때, 데이타선D는 2·VBE, 워드선W는 0V로 되어 있으므로, 트랜지스터T는 오프이고 데이타선D의 전위는 변하지 않는다. 그리고, 데이타선에 메모리셀신호와 참조용 신호가 나타난 후, 센스앰프 구동신호ψ_SP가 2·VBE에서 3·VBE로,

가 2·VBE에서 VBE로 변한다. 이것에 의해, 센스앰프가 동작하여 D는 VBE로,

는 3·VBE로 된다. 다음에 워드선W의 전위가 4V로 되고 노드(210)에는 VBE가 리라이트된다. 그 후, 데이타선 선택신호선Y_r이 4V로 되고, 데이타선상의 메모리셀신호가 바이폴라 트랜지스터를 거쳐서 신호 리드용 배선O,

에 리드된다. 이 신호는 출력앰프에 의해 증폭되어 출력신호Dout로 된다. 그 후, 워드선W의 전위가 3·VBE로 저하한다. 이 때 데이타선D의 전위는 VBE, 노드(210)의 전위도 VBE이므로, 트랜지스터T는 온상태이고 플레이트P가 0V에서 4V로 되어도 노드(210)의 전위는 VBE로 변하지 않는다. 또, 메모리셀에 고전위의 신호가 축적되어 있던 경우, 워드선의 전위가 3·VBE로 되었을 때 데이타선D의 전위는 3·VBE, 노드(210)의 전위도 3·VBE이다. 따라서, 트랜지스터T는 오프상태로 되고, 플레이트P가 0V에서 4V로 되면, 노드(210)의 전위는 3·VBE+4V로 상승한다. 이후, 워드선의 전위가 0V로 되고 메모리셀로의 라이트가 종료된다. 또, 더미워드선

가 0V에서 4V로 된다. 그 후, 데이타선 프리차지신호

가 4V, 센스앰프 구동신호ψ_SP가 2·VBE,

가 2·VBE로 되고 데이타선은 2·VBE로 프리차지된다.

다음에, 메모리셀로의 라이트동작을 제55c도에 도시한 동작파형을 사용해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후, 라이트신호Din이 데이타 입력버퍼에 입력된다. 이 신호에 따라서 신호라이트용 배선I,

의 전위가 고전위, 저전위로 분리된다. 여기에서는 I가 3·VBE,

가 VBE로 된 것으로 한다. 그 후, Y디코더YD에 의해 데이타선 선택신호선Yw가 4V로 된다. 이것에 의해, D가 3·VBE,

가 VBE로 되고 노드(210)에는 3·VBE가 라이트된다. 그후의 동작은 리드동작과 동일하다. 즉, 메모리셀의 축적 노드(210)의 전위는 승압되어 3·VBE+4V로 되어 축적된다.

이상 기술한 바와 같이 본 실시예에 있어서도 충분한 메모리셀신호를 확보하면서 데이타선 전압진폭을 작게할 수 있으므로, 메모리의 소비전력을 저감할 수 있다. 또, 본 실시예에서는 데이타선의 전위를 바이폴라 트랜지스터의 베이스-이미터간 순방향 전압을 기준으로 결정하고 있으므로, MOSFET와 바이폴라 트랜지스터를 혼재시킨 메모리LSI의 설계가 용이하게 된다.

본 발명의 다른 실시예를 제56도를 사용해서 설명한다. 본 실시예는 제40a도에 도시한 회로의 다른 동작예이다. 본 실시예는 칩의 외부로부터의 라이트 명령신호가 어드레스 스트로브신호에 대해서 대폭으로 지연해서 칩에 입력되는 경우의 동작파형을 도시한 것이다. 본 실시예는 메모리셀의 축적단자를 플레이트에 의해 2번 승압하고 있는 점이 제40c도에 도시한 동작파형과 다르다. 그밖에는 제40c도의 동작파형과 동일하다. 또, 제56도에 있어서

는 로우(X)어드레스 스트로브신호,

는 컬럼(Y)어드레스 스트로브신호,

는 라이트명령의 신호이다.

메모리셀신호의 리드시부터 축적단자의 플레이트에 의한 승압까지의 동작은 제40b도에 도시한 동작과 동일하다. 본 실시예에서는 플레이트에 의한 승압후

신호가 고전위에서 저전위로 변하여 라이트동작으로 된다. 이것에 의해, 워드선W₀의 전위가 다시 7V로 상승한다. 한편, 데이타선 선택신호선Y₀이 0V에서 6V로 변하고, 데이타 입출력선을 거쳐서 데이타선D₀,

에 신호가 라이트된다. 여기에서는 D₀에 3V,

에 5V가 라이트되는 것으로 한다. 이것에 의해, 메모리셀의 축적노드(210)에는 3V가 라이트된다. 다음에 플레이트P₀'가 다시 6V에서 3V로 변화한다. 이 때 워드선W₀의 전위가 7V이므로, 축적노드(210)의 전위는 센스앰프에 의해 유지된다. 그 후, 워드선W₀의 전위가 5V로 저하한다. 다음에, 플레이트P₀'가 3V에서 6V로 변화한다. 이 경우, 워드선W₀의 전위는 5V, 데이타선D₀의 전위는 3V이므로, 메모리셀을 구성하는 트랜지스터T₀은 온상태이고 축적노드(210)의 전위3V는 센스앰프에 의해 유지된다. 또, 축적노드(210)에 고전위의 5V가 라이트되어 있는 경우에는 워드선W₀의 전위가 5V로 되는 것에 의해 트랜지스터T₀이 오프상태로 된다. 따라서, 플레이트P₀'가 3V에서 6V로 변화하면 축적노드(210)의 전위는 5V에서 대략 8V까지 상승한다(제56도에서 노드(210)이 저전위인 경우). 이상의 동작후 워드선W₀의 전위가 0V로 되고 메모리셀로의 신호의 라이트가 종료한다. 그 후 데이타선D₀,

는 프리차지되어 4V로 된다. 또, ψ_SP,

도 4V로 된다.

이상 기술한 바와 같이 본 실시예에 의하면, 라이트명령이 늦게 입력되는 동작모드에서도 데이타선의 전압진폭을 작게 할 수 있으므로 저소비전력화가 도모된다.

본 발명의 다른 실시예를 제57도를 사용해서 설명한다. 제57도의 동작파형은 워드선의 전압파형을 2진으로 하고 있는 점이 제56도의 동작파형과 다르고, 그 이 외에는 동일하다. 워드선의 전위를 2진으로 하는 경우에는 제48도의 실시예에서 설명한 바와 같이, 고전위측의 전위를 데아타선의 고전위보다 MOSFET의 임계값 전압분만큼 높은 값으로 해두면, 플레이트에 의한 축적노드의 승압이 가능하게 된다. 따라서, 본 실시예에서는 라이트명령이 늦게 입력되어도 워드선의 전압은 그대로이고, 플레이트에 의한 축적노드의 승압만 다시 실행한다. 따라서, 본 실시예에 의하면 라이트시에 워드선전압을 승압할 필요가 없어져 회로설계가 용이하게 된다.

본 발명의 다른 실시예를 제58a도∼제58c도에 따라서 설명한다. 제58a도에 있어서 MA는 메모리셀 어레이로서 여러개의 데이타선D₀,

∼D_n,

, 워드선W₀, W₁∼W_n, 더미워드선DW₀, DW₁, 플레이트배선P₀, P₁∼P_m, 더미셀DMC 및 메모리셀MC로 이루어진다. MC는 MOS트랜지스터T₀과 기억용량C_S로 구성된다. DMC는 기준전압을 발생하기 위한 더미셀로서 MOS트랜지스터T₃, T₄와 기억용량 C_SD로 구성된다. (278)은 더미셀에 축적전압DV를 라이트하기 위한 신호선으로서 더미셀 라이트신호DC를 전달한다. XD는 X디코더로서 여러개의 워드선중 1개와 더미워드선을 외부어드레스신호에 대응해서 선택한다. 이 워드선과 더미워드선의 관계는 메모리셀이 데이타선D₀에 접속되는 워드선W₀이 선택된 경우에는 더미셀이

에 접속되는 DW₁이 선택되도록 되어 있다. YD는 Y디코더로서 여러개의 데이타쌍선중 1쌍을 선택한다. Y₀∼Y_n은 데이타선 선택신호선으로서 Y디코더의 출력신호를 전달한다. PD는 메모리셀을 구성하는 콘덴서의 한쪽 단자(여기에서는 플레이트라고 한다)P₀∼P_m의 전압을 제어하는 플레이트 구동회로이다. 이 회로도 X디코더와 마찬가지로 어드레스신호에 따라서 여러개의 플레이트선중 1개를 선택한다. SA₀∼SA_n은 P채널 MOS트랜지스터와 N채널 MOS트랜지스터의 플립플롭으로 구성되는 통상의 센스앰프로서 메모리셀에서 리드된 신호를 증폭한다. (201)은 데이타선 프리차지전압V_dp를 전달하는 신호선, (202)는 데이타선 프리차지신호선으로서 프리차지신호

를 전달한다. (203), (204)는 센스앰프 구동신호선으로서 각각 센스앰프 구동신호ψ_SP,

를 전달한다. I/O,

는 데이타 입출력선으로서 메모리셀로의 라이트신호, 메모리셀로부터의 리드신호를 전달한다. 또, 여기에서는 도시하지 않았지만 데이타 입출력선에는 프리차지회로를 마련하고 있다. AMP는 출력앰프로서 메모리셀에서 리드한 신호를 증폭하여 출력신호Dout로 한다. Dib는 데이타 입력버퍼로서 외부로부터의 입력신호(라이트신호)를 칩내의 신호레벨로 변환하는 회로이다. ψ_W는 라이트 제어신호이다.

제58a도에 도시한 회로의 리드동작을 제58b도에 도시한 동작파형을 사용해서 설명한다. 제58b도에서는 설명을 용이하게 하기 위해 각 파형의 전압값의 1예를 도시하고 있다. 각 파형의 전압값은 이 값에 한정되는 것은 아니다.

데이타선 프리차지신호

가 4V인 동안 데이타선D₀,

(D_n,

)는 프리차지전위 2V_BE(1.6V)로 되어 있다. 이 때 센스앰프 구동신호ψ_SP,

는 2V_BE로 되어 있고 센스앰프는 오프상태에 있다.

가 0V로 된 후 여러개의 워드선중 W₀이 선택된 것으로 한다. W₀이 0V에서 5V_BE(4V)로 변화하면, 각 데이타선에는 메모리셀신호가 나타난다. 여기에서 데이타선D₀에 연결되는 메모리셀의 축적노드(210)에는 고전위3V_BE+5V_BE=8V_BE(6.4V)가 축적되어 있는 것으로 한다. W₀이 0V에서 5V_BE(4V)로 변화하면 데이타선 용량C_D와 기억용량C_S에 대응한 리드 신호전압이 데이타선D₀에 나타난다. 이 리드신호량 ΔV_S는

여기에서 C_S: 기억용량

C_D: 데이타선 용량

V_BE : 바이폴라 트랜지스터의 베이스-이미터간 순방향 전압(0.8V)

V_S('1') : 축적전압(8V_BE-2V_BE=6V_BE(4.8V))

또, 축적노드(210)에 저전위의 신호V_BE가 축적되어 있던 경우의 리드신호전압ΔV_S('0')은

V_S('0') : 축적전압(2V_BE-V_BE=V_BE(0.8V))로서 표시된다.

이와 같은 전압관계로 하면, 상술한 바와 같이 리드신호전압은 '1'과 '0'으로 크게 다르다. 이 편차(언밸런스)를 해소하기 위해 더미셀이 마련되어 있다. 더미셀은 메모리셀과는 반대의 데이타선에 접속되는 셀이 선택된다. 즉, 워드선 W₀이 선택된 경우에는 더미워드선DW₁이 선택되어 데이타선

에 참조용 리드신호전압ΔV_SD가 나타난다. 이 ΔV_SD의 값은 더미셀의 축적전압 즉 DV의 전압값에 의해 결정된다. 통상 DV의 전압값은 '1'과 '0'의 중간값 즉 4.5V_BE(3.6V)로 설정하고 있다. α선 소프트에러나 재생의 문제 때문에 '1'측의 마진을 많게 하고자 하는 경우에는 VD의 전압값을 낮게 하면 좋다.

그리고, 데이타선에 메모리셀신호, 참조용 신호가 나타난 후, ψ_SP가 2V_BE(1.6V)에서 3V_BE(2.4V)로,

가 2V_BE에서 V_BE로 변화한다. 이것에 의해 센스앰프SA₀∼SA_n이 동작하여 메모리셀신호를 증폭한다. 따라서, 데이타선D₀은 3V_BE로,

는 V_BE로 된다. 다음에 플레이트P₀을 5V_BE(4V)에서 0V로 저하시킨다. 이 때, 워드선전압은 5V_BE(4V)이므로 플레이트전압이 변화해도 메모리셀의 노드(210)은 3V_BE(2.4V)의 데이타선전압으로 된다. 다음에, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 따라서, 데이타선 선택신호선Y₀의 전위가 4V로 되어 데이타 입출력선I/O,

에 메모리셀신호가 리드된다. 이 신호는 출력앰프AMP에 의해 증폭되어 출력신호Dout로 된다. 다음에, 워드선W₀을 5V_BE(4V)에서 3V_BE(2.4V)로 저하시킨다. 그 후 플레이트P₀을 0V에서 5V_BE(4V)로 한다. 이 때, 메모리셀에는 고전위의 3V_BE가 라이트되어 있으므로, 메모리셀을 구성하는 트랜지스터T₀은 오프상태이다. 따라서, 메모리셀의 노드(210)의 전압은 3V_BE에서 3V_BE+5V_BE(6.4V)로 상승한다. 또, 메모리셀에 저전위의 V_BE가 라이트되어 있던 경우, 트랜지스터 T₀은 온상태이다. 따라서, 메모리셀의 노드(210)의 전위는 V_BE그대로이다. 그 후, 워드선W₀이 0V로 되어 메모리셀로의 라이트가 종료된다. 다음에 ψ_SP,

가 2V_BE,

가 4V로 되어 데이타선을 2V_BE로 프리차지한다.

다음에 메모리셀로의 라이트동작을 제58c도에 도시한 동작파형을 사용해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후, 라이트신호Din이 데이타 입력버퍼에 입력된다. 다음에 라이트제어신호ψ_W가 4V로 되면 데이타 입출력선I/O,

의 전위가 Din에 따라서 고전위, 저전위로 분리된다. 여기에서는 I/O가 V_BE,

가 3V_BE로 된 것으로 한다. 그 후, Y디코더YD에 의해 1쌍의 데이타선이 선택된 것으로 한다. 여기에서는 D₀,

가 선택된 것으로 한다. 데이타선 선택신호선Y₀이 4V로 되면 D₀이 V_BE,

가 3V_BE로 되고 메모리셀의 축적노드(210)에는 저전위의 V_BE가 라이트된다(최초 노드(210)에 고전위가 기억되어 있던 경우의 동작파형). 한편, 저전위가 축적된 메모리셀에 고전위로 라이트하는 동작은 다음과 같이 실행한다. 센스앰프가 동작한 후 D₀은 V_BE,

는 3V_BE로 되어 있다. I/O,

의 전위는 Din에 의해 각각 3V_BE, V_BE로 된다. 그 후 Y₀이 4V로 상승하고 D₀이 3V_BE,

가 V_BE로 되고 메모리셀의 축적노드(210)에는 3V_BE가 라이트된다(최초 노드(210)에 저전위가 기억되어 있던 경우의 동작파형).

이상과 같이 해서 메모리셀에 신호가 라이트된 후의 동작은 리드동작과 동일하다. 즉, 메모리셀신호중 고전위의 것은 승압되어 3V_BE+5V_BE=8V_BE(6.4V)로, 저전위의 것은 V_BE로 축적된다. 또, 더미셀에는 MOS트랜지스터T₃을 거쳐서 더미셀 라이트신호DC에 의해 일정전압DV가 라이트된다.

이상 기술한 바와 같이 본 실시예에 의하면, 데이타선의 전압진폭과 메모리셀로의 라이트전압은 독립적으로 결정할 수 있다. 따라서, 메모리셀의 정보유지 시간에 관계된 메모리셀의 고전위신호의 전압을 결정하는 플레이트의 전압진폭을 크게하고, 메모리의 소비전력에 관계된 데이타선의 전압진폭(센스앰프 동작시의 전압진폭)을 작게 할 수 있다. 본 실시예에서는 플레이트의 전압진폭에 비해서 데이타선의 전압진폭을 작게 하고 있다. 이것에 의해 메모리셀의 신호전압을 충분히 확보하면서 소비전력을 대폭으로 저감할 수 있다. 따라서, 메모리의 저소비전력화와 고S/N화를 양립시킬 수 있다. 또, 본 실시예에서는 데이타선의 프리차지시의 전위를 데이타선의 전압진폭의 고전위측과 저전위측의 중간으로 하고 있다. 이것에 의해, 소비전력은 더욱 저감할 수 있다. 이 데이타선의 전압진폭은 센스앰프를 구성하는 N채널 MOS트랜지스터와 P채널 MOS트랜지스터의 임계값전압의 절대값의 합정도까지 작게할 수 있다. 임계값전압은 통상 0.5V∼1V이므로 데이타선의 전압진폭을 2V_BE(1.6V)로 하면, 5V 진폭인 경우에 비해 충방전전류는 약 1/3로 저감할 수 있게 된다. 또, 본 실시예에서는 더미셀을 마련하고 그 기억전압을 자유롭게 제어할 수 있도록 하고 있으므로,'1', '0'의 리드신호량을 자유롭게 제어할 수 있어 α선 소프트에러에 강하고 재생특성에 악영향을 미치지 않아 저소비전력의 메모리를 설계할 수 있다. 또, 본 실시예에서는 데이타선의 전위 등 각 동작전압을 바이폴라 트랜지스터의 베이스-이미터간 순방향 전압을 기준으로 결정하고 있으므로, MOSFET와 바이폴라 트랜지스터를 혼재시킨 메모리LSI의 설계가 용이하게 된다.

제59도는 더미셀 라이트전압 DV발생회로의 구체적인 실시예이다. 바이폴라 트랜지스터Q₀과 저항R₁, R₂, R₃으로 구성되어 있다. 노드(271)의 전압값DV는

V_BE: Q₀의 베이스-이미터간 전압으로 표시되고, R₂와 R₃의 저항값에 의해 전압값을 자유롭게 설정할 수 있다.

본 발명의 다른 실시예를 제60a도에 도시한 메모리회로를 사용해서 설명한다. 이 메모리회로는 메모리셀의 기억용량의 플레이트전극이 2워드선마다 공통으로 되어 있는 점 이외에는 제58a도에 도시한 회로와 동일하다. 플레이트전극을 2워드선에서 공통으로 하고 있으므로, 제58a도의 경우보다 고집적화를 도모할 수 있다. 이 회로의 동작을 제60b도의 동작파형을 사용해서 설명한다.

데이타선 프리차지신호

가 4V인 동안 데이타선D₀,

(D_n,

)는 4V_BE(3.2V)로 프리차지되어 있다. 이 때 센스앰프 구동신호ψ_SP,

는 4V_BE로 되어 있고, 센스앰프SA₀∼SA_n은 오프상태로 되어 있다.

가 0V로 된 후 워드선이 선택된다. 여기에서는 워드선W₀이 선택된 것으로 한다. 워드선W₀이 선택되어 0V에서 5.5V로 되면 W₀에 연결되는 메모리셀의 신호가 각 데이타선에 리드된다. 여기에서는 워드선W₀에 연결되는 메모리셀에 모두 고전위(8V_BE)의 신호가 축적되어 있는 것으로 한다. 따라서, D₀, D_n에는 '1'정보가,

,

에는 기준전압이 더미셀에서 리드된다. 다음에 센스앰프 구동신호ψ_SP가 4V_BE에서 5V_BE로,

가 4V_BE에서 3V_BE로 되어 센스앰프가 동작하고, D₀은 5V_BE로,

는 3V_BE로 증폭한다. 그후, Y디코더YD에 의해 1쌍의 데이타선D₀,

가 선택되고, 데이타선 선택신호Y₀이 고전위로 되고 데이타 입출력선I/O,

에 메모리셀신호가 리드된다. 이 신호는 출력AMP에 의해 증폭되고 출력신호Dout로 되어 외부로 출력된다.

다음에, 메모리셀로의 신호의 리라이트동작을 설명한다. 센스앰프에 의해 D₀은 고전위의 5V_BE로,

는 저전위의 3V_BE로 되어 있다. 이 때, 메모리셀의 축적노드(210)은 워드선W₀이 고전위이므로, D₀과 동일한 5V_BE로 된다. 다음에 플레이트P₀'가 5.5V_BE(4.4V)에서 2.5V_BE(2V)로 변화하지만, 데이타선 및 축적노드(210)의 전위는 센스앰프에 의해 5V_BE로 유지되어 있으므로 변화하지 않는다. 그 후 워드선W₀의 전위가 5.5V에서 5V_BE까지 저하한다. 여기에서 메모리셀을 구성하는 트랜지스터의 임계값전압을 1V로 하면 축적노드(210)은 5V_BE, 데이타선D₀은 5V_BE, 워드선W₀은 5V_BE로 되어 있으므로, 트랜지스터T₀은 오프상태이다. 따라서, 다음에 P₀'가 2.5V_BE에서 5.5V_BE로 변화하면 축적노드(210)의 전위는 8V_BE에서 대략 8V_BE(6.4V)까지 상승한다. 이것에 의해 메모리셀에는 대략 8V_BE의 고전위가 라이트되게 된다. 한편, 메모리셀의 저전위의 신호가 축적되어 있던 경우는 다음과 같은 동작으로 된다. 제60b도의 노드(210)이 저전위인 경우의 동작파형을 사용해서 설명한다. 센스앰프가 동작한 후 데이타선D₀이 저전위의 3V_BE, 노드(210)의 전위도 3V_BE로 되어 있다. 따라서, 이후 워드선W₀의 전위가 5.5V에서 5V_BE(4V)까지 저하해도 메모리셀을 구성하는 트랜지스터T₀은 온상태이다. 따라서, 플레이트P₀'가 어떻게 변화하더라도 센스앰프에 의해 데이타선 전위가 고정되어 있으므로, 축적노드(210)의 전위는 3V_BE로 유지된다. 이것에 의해, 메모리셀에는 다시 저전위의 3V_BE가 라이트되게 된다. 그리고, 본 실시예에서는 비선택워드선에 연결되는 메모리셀의 전위도 변화된다. 이 비선택워드선W₁에 연결되는 메모리셀의 축적노드(211)의 동작에 대해서 설명한다. 우선 축적노드(211)에 고전위가 라이트되어 있는 경우의 동작은 다음과 같이 된다. 대기시에 플레이트P₀'가 5.5V_BE로, 축적노드(211)이 8V_BE로 되어 있다. 센스앰프가 메모리셀신호를 증폭한 후 P₀'가 2.5V_BE로 되면, 축적노드(211)은 5V_BE로 된다 이 때 워드선W₁은 0V, 데이타선

는 3V_BE이므로, 트랜지스터T₁이 온상태로 되지 않아 메모리셀 내의 정보가 파괴되는 일은 없다. 그 후 P₀'가 5.5V_BE로 되고 축적노드(211)의 전위는 8V_BE로 되돌아간다. 축적노드(211)에 저전위가 라이트되어 있는 경우의 동작은 다음과 같이 된다. 대기시에 플레이트P₀'가 5.5V_BE, 축적노드(211)이 3V_BE로 되어 있다. 센스앰프가 메모리셀신호를 증폭한 후 P₀'가 2.5V_BE로 되면 축적노드(211)은 0V로 된다. 이 때 워드선W₁은 0V, 데이타선

는 5V_BE로 되므로 트랜지스터 T₁이 온상태로 되지 않아 메모리셀내의 정보가 파괴되는 일은 없다. 그 후, P₀'가 5.5V_BE로 되고 축적노드(211)의 전위는 8V_BE로 되돌아간다. 다음에 워드선W₀이 0V로 되어 메모리셀로의 리라이트가 종료된다 그 후, ψ_SP,

가 4V_BE로 되고

가 고전위로 되어 데이타선 4V_BE로 프리차지된다.

다음에 메모리셀로의 라이트동작을 제60c도에 도시한 동작파형을 사용해서 설명한다. 우선, 고전위가 축적되어 있는 메모리셀에 저전위를 라이트하는 동작에 대해서 설명한다. 리드동작과 마찬가지로 해서 메모리셀신호를 센스앰프로 증폭한 후, 라이트신호Din이 데이타입력버퍼에 입력된다. 다음에, 라이트제어신호ψ_W가 고전위로 되면 데이타 입출력선I/O,

의 전위가 Din에 따라서 고전위, 저전위로 분리된다. 여기에서는 I/O가 3V_BE,

가 5V_BE로 된 것으로 한다. 그 후, Y디코더YD에 의해 1쌍의 데이타선이 선택된다. 여기에서는 D₀,

가 선택 된 것으로 한다. 따라서, 데이타선 선택신호선Y₀이 고전위로 된다. 이것에 의해, D₀이 3V_BE,

가 5V_BE로 되고 메모리셀의 축적노드(210)에는 저전압3V_BE가 라이트된다. 그후의 동작은 리드동작과 동일하다.

이상 기술한 바와 같이, 본 실시예에 있어서도 데이타선의 전압진폭과 메모리셀로의 라이트전압을 독립적으로 결정할 수 있다. 따라서, 데이타선 충방전전류를 작게할 수 있어 메모리의 소비전력을 저감할 수 있다. 또, 데이타선 전압진폭을 작게한 것에 의한 메모리셀로의 라이트전압의 감소는 플레이트에 의한 라이트에 의해 보상하고 있다. 따라서, 정보유지시간, 내 α선 소프트에러특성의 향상이 도모된다. 또, 본 실시예에서는 더미셀을 마련하여 그 기억전압을 자유롭게 제어할 수 있도록 하고 있으므로 '1', '0'의 리드신호량을 자유롭게 제어할 수 있어 α선 소프트에러에 강하고 재생특성에 악영향을 끼치는 일이 없어 저소비전력의 메모리를 설계할 수 있다. 또, 본 실시예에서는 데이타선의 전위 등 각 동작전압을 바이폴라 트랜지스터의 베이스-이미터간 순방향전압V_BE를 기준으로 결정하고 있으므로, MOSFET와 바이폴라 트랜지스터를 혼재시킨 메모리LSI의 설계가 용이하게 된다.

또, 플레이트를 2개의 워드선W₀, W₁에 의해 공통으로 배선하고 있으므로 칩 면적을 작게할 수 있다.

본 실시예에 의하면 센스앰프 동작시의 데이타선 전압진폭을 종래보다 대폭으로 저감할 수 있으므로, 데이타선 충방전전류를 저감할 수 있고 메모리셀 어레이에서의 소비전력을 종래의 1/2∼1/3로 저감할 수 있다. 또, 메모리셀신호중 고전위의 것을 플레이트에서 승압하는 것에 의해 메모리셀신호를 크게할 수 있다. 따라서, 본 발명은 메모리의 저소비전력화, 고S/N화에 효과가 있다. 즉, 정보유지시간, 내α선 소프트에러특성의 향상, 잡음의 저감, 신뢰도의 향상이 도모된다.

이하, 본 발명의 다른 실시예를 제61도에 따라 설명한다. 제61도는 저소비전력 메모리칩 및 그것을 동작시키기 위한 전원을 도시한 도면이다. 여기에서는 전원을 전지로 하고 있다.

제61도에 있어서 (1)은 메모리칩이다. MA는 메모리 어레이로서 메모리셀 MC, 데이타선D,

, 워드선W, 플레이트배선P, 센스앰프SA 등으로 이루어진다. CC는 주변회로로서 입출력 인터페이스회로나 메모리 어레이의 구동신호발생회로로 이루어진다. 이 주변회로에는 전압리미터회로도 포함된다. 전압리미터회로로서는 미국 특허공보 제4482985호에 개시된 것이 있다. RV는 기준전압발생회로로서 전원전압과 0V 사이의 전압을 여러종류 생성한다. 이 전압은 전압리미터에 전달되고 전류증폭되어 칩내에서 사용하는 전압으로 된다. 기준전압 발생회로도 미국 특허공보 제4482985호에 개시된 것이 있다. PAD1, PAD2는 본딩용 패드로서 여기에서는 전원용(V_CL, V_SS)만 도시하였다. BW1, BW2는 본딩와이어, L1, L2는 패키지의 핀의 개략을 도시한 도면이다. B는 전지이다.

주변회로는 전압리미터에서 생성한 전압과 칩외부에서 입력된 전압을 사용하고 있다. 전압리미터로 펄스신호의 전압진폭을 저하하는 것에 의해 소비전력을 저감하고 있다. 메모리 어레이는 상술한 바와 같이 데이타선의 충방전전류가 매우 크다. 이 데이타선의 전압진폭은 메모리셀의 축적전하를 확보하기 위해 크게되어 있다. 실제로 메모리셀에 입력되는 전하는 데이타선상의 전하의 대략 1/10 이하로 되어 있다. 즉, 대부분의 전하는 사용되지 않고 불필요한 충방전전류로서 소비된다. 메모리셀에 축적되는 전하를 데이타선의 전압진폭에 관계없이 크게할 수 있으면 데이타선의 전압진폭은 작게할 수 있다. 그래서, 본 실시예에서는 데이타선의 전압진폭과 관계없이 축적전하를 크게하는 것에 의해 데이타선의 전압진폭을 저감하여 저소비전력화를 도모하고 있다. 축적전하를 크게하는 방법으로서는 메모리셀의 콘덴서의 용량을 크게하는 방법이 있다. 또, 워드선에 의해 선택된 메모리셀에 플레이트단자를 거쳐서 메모리셀신호를 라이트하는 것에 의해 축적전하를 크게하는 방법이 있다. 이들에 의해 메모리셀의 축적전하를 충분히 확보하면서 소비전력의 저감을 도모하고 있다.

이상 기술한 바와 같이 본 실시예에 의하면, DRAM의 소비전력을 대폭으로 저감할 수 있다. 이것에 의해 정보유지특성을 향상시킬 수 있고, 잡음을 저감할 수 있다. 따라서, DRAM의 오동작을 없앨 수 있다. 또, DRAM을 전지로도 동작시킬 수 있어 휴대용 기기로의 응용을 넓힐 수 있다. 또, 여기에서는 전원을 전지로 했지만 상용 전원선으로 생성한 전압을 사용해도 좋다.

본 발명의 또 다른 실시예를 제62a도 및 제62b도에 따라서 설명한다. 본 실시예는 플레이트에 의한 메모리셀신호의 라이트를 사용해서 데이타선 전압진폭을 저감하는 방법을 설명하고 있다. 제62a도는 메모리칩을 도시한 도면으로서, 여기에서는 전원전압으로서 외부에서 5V를 인가하는 경우에 대해서 도시하고 있다. 여기에 도시한 MOSFET는 화살표가 부가되어 있는 것이 P채널 MOSFET(PMOS) 이고, 화살표가 부가되어 있지 않은 것이 N채널 MOSFET(NMOS)이다. MOSFET의 임계값전압은 ｜0.5｜V라고 가정한다. 제62a도에 있어서 (1)은 메모리칩이다. MA는 메모리 어레이로서 여러개의 데이타선D₀,

∼D_n,

, 여러개의 워드선W₀, W₁…, 플레이트배선P₀, 메모리셀MC₀, 센스앰프SA₀∼SA_n, 데이타선 프리차지 트랜지스터T_P0∼T_P3, 스위칭 트랜지스터T_Y0∼T_Y3으로 이루어진다. 또한, 플레이트배선은 여기에서는 1개만 나타내고 있지만, 워드선을 수개에서 수십개 단위로 마련해서 선택적으로 구동한다. XD는 X디코더로서 여러개의 워드선중 1개를 선택한다. YD는 Y디코더로서 여러개의 데이타쌍선중 1쌍을 선택한다. Y₀∼Y_n은 Y디코더의 출력신호선으로서 Y디코더의 출력신호를 전달한다. PD는 플레이트 구동회로로서 여러개의 플레이트배선을 선택적으로 구동한다. (282)는 데이타선 프리차지전압 발생회로이다. 이 회로에서는 기준전압 발생회로에 의해서 생성한 기준전압을 사용해서 데이타선 프리차지전압을 형성한다. CD는 센스앰프 구동신호 발생회로로서, 센스앰프 구동신호선CSP, CSN을 거쳐서 센스앰프를 구동한다. IO는 데이타 입출력선으로서 메모리셀로의 라이트신호, 메모리셀로부터의 리드신호를 전달한다. DOB는 데이타 출력앰프로서 메모리셀에서 리드한 신호를 증폭하여 출력신호D0을 생성한다. DiB는 데이타 입력버퍼로서 칩외부로부터의 입력신호Di를 받아서 메모리셀로의 라이트신호를 생성한다. PC는 타이밍펄스 발생 회로로서 상기 메모리어레이, X디코더, Y디코더, 센스앰프 구동신호 발생회로 등을 제어하는 신호를 생성한다. (283)은 기준전압 발생회로로서 칩의 외부에서 인가된 5V의 전원전압에서 칩의 내부에서 사용하는 여러 종류의 기준전압을 생성한다. 여기에서는 4V, 3V, 2V의 3종류의 기준전압을 생성하고 있다.

이 회로로서는 미국 특허공보 제4482985호에 개시된 것이 있다. (284), (285)는 본딩패드로서 여기에서는 전원용 (Vcc, Vss)만 도시하고 있다.

제62a도에 도시한 회로의 리드동작을 제62b도에 도시한 동작파형을 사용해서 설명한다. 여기에서는 메모리셀MC₀의 리드동작을 중심으로 설명한다.

데이타선 프리차지신호

가 5V인 동안 데이타선은 데이타선 프리차지전압V_dp(=4V)로 프리차지되어 있다. 이 때, 센스앰프 구동신호선CSP, CSN도 4V로 되어 있다. 따라서 센스앰프는 오프로 되어 있다.

가 0V로 된 후 X디코더XD에 의해 여러개의 워드선중 1개가 선택된다. 여기에서는 워드선W₀이 선택되어 7V로 된다. 이것에 의해 각 데이타선에 메모리셀 신호가 나타난다. 메모리셀MC₀에 고레벨의 신호1이 축적되어 있던 것으로 하면, 데이타선D₀의 전위는 4V에서 조금 높아진다. 다음에 센스앰프 구동신호 발생회로CD에 의해 CSP가 5V, CSN이 3V로 된다. 이것에 의해 센스앰프SA₀∼SA_n이 동작하여 메모리셀신호를 증폭한다. 이 때, D₀은 고레벨의 5V,

는 저레벨의 3V로 된다. 이 후 플레이트구동회로PD에 의해 플레이트P₀의 전위는 5V에서 2V로 변화한다. 이 때 선택메모리셀의 축적노드N₀이나 데이타선의 전위가 용량결합에 의해 변화하지만, 각 노드의 전위는 센스앰프에 의해 유지되므로 원래의 전위로 회복된다. 다음에 Y디코더YD에 의해 여러개의 데이타선중 1쌍이 선택된다. 여기에서는 D₀,

가 선택된 것으로 한다. 이것에 의해 Y디코더의 출력신호Y₀이 5V로 되어 데이타 입출력선IO로 메모리셀신호가 리드된다. 리드된 메모리셀신호는 출력앰프DOB에 의해 증폭되어 출력신호D₀로 된다. 또, 라이트동작에서는 이와는 반대로 데이타 입력버퍼DiB에 의해 입력된 입력신호가 Y₀이 5V로 되었을 때 데이타 입출력선, 데이타선을 거쳐서 메모리셀에 라이트된다. 이상과 같이 해서 메모리셀신호의 입력, 출력이 실행된 후, 워드선W₀의 전위가 5V로 된다. 여기에서는 메모리셀MC₀의 축적노드N₀은 5V, 데이타선D₀은 5V로 되어 있으므로, 트랜지스터T₀은 오프로 된다. 다음에, 플레이트P₀의 전위가 2V에서 5V로 변화한다. 이것에 의해, 메모리 셀MC₀의 축적노드N₀은 5V에서 대략 8V로 승압된다. 다음에 워드선W₀이 0V로 되고 메모리셀MC₀에는 8V가 축적된다. 그 후,

가 5V로 되어 데이타선을 4V로 프리차지한다. 또, CSP, CSN은 4V로 된다. 그런데, 메모리셀MC₀에 저레벨의 신호'0'이 축적되어 있던 경우 센스앰프가 동작하면 D₀이 3V,

가 5V로 된다. 따라서, 워드선이 5V로 되어도 메모리셀의 트랜지스터T₀은 온상태 그대로이다. 그 후, 플레이트P₀이 2V에서 5V로 변화하면 메모리셀MC₀의 축적노드의 전위는 3V에서 조금 상승하지만, N₀의 전위는 센스앰프에 의해 유지되고 있으므로 3V로 되돌아간다. 다음에 워드선W₀이 0V로 되고 메모리셀MC₀에는 3V가 축적된다.

그리고, 본 실시예에서는 비선택메모리셀의 플레이트전위도 변화시키고 있다. 이것에 의해 비선택메모리셀의 축적노드의 전위도 변화한다. 이러한 상태를 노드 N₁의 전위변화를 예로 들어 설명한다. N₁에 고레벨의 신호'1'이 축적되어 있던 것으로 하면 메모리의 대기시에 N₁은 8V로 되고 있다. 그 후 플레이트가 5V-2V-5V로 변화하면 N₁은 8V-5V-8V로 변화한다. 이 때, W₁은 0V,

는 5V 또는 3V이고, 메모리셀의 트랜지스터T₁은 오프로서 특별한 문제는 발생하지 않는다. N₁에 저레벨의 신호'0'이 축적되어 있던 것으로 하면 메모리의 대기시에 N₁은 3V로 되고 있다. 이후, 플레이트가 5V-2V-5V로 변화하면 N₁은 3V-0V-3V로 변화한다. 이 때 W₁은 0V,

는 5V 또는 3V이고, 메모리셀의 트랜지스터T₁은 오프로서 특별한 문제는 발생하지 않는다. 본 실시예와 같이 메모리셀의 저레벨측 전위를 상승시켜 두는 것에 의해 플레이트의 전위변화에 의한 비선택 메모리셀의 오선택을 방지할 수 있다.

이상 기술한 바와 같이 본 실시예에 의하면, 데이타선의 전압진폭과 메모리셀로의 라이트전압은 독립적으로 결정할 수 있다. 따라서 기생용량이 크고 충방전전류가 큰 데이타선의 전압진폭을 작게 하고, 기생용량이 작은 플레이트의 전압진폭을 크게 하는 것에 의해 메모리셀 신호를 확보하면서 저소비전력화를 도모할 수 있다. 또 데이타선 전압진폭에 비해서 플레이트의 전압진폭을 크게한 쪽이 효율이 좋다. 본 실시예에서는 데이타선 전압진폭이 1V로서 종래의 5V진폭에 비하면 충방전전류는 1/5로 저감할 수 있다. 데이타선 전압진폭은 센스앰프를 구성하고 있는 MOSFET의 임계값전압 근방까지 작게 할 수 있지만, 동작의 안정성을 고려하면 ｜V_tn｜+｜V_tp｜ΔV_d(V_tn: NMOS의 임계값전압, V_tp: PMOS의 임계값전압, ΔV_d: 데이타선 전압진폭)인 것이 바람직하다. 플레이트를 구동하는 것에 의한 소비전력은 256워드선 × 1024데이타쌍선의 어레이를 가정한 경우, 한번에 충방전하는 데이타선 용량은 200∼300pF, 플레이트용량은 2∼3pF로서 무시할 수 있다.

본 실시예에서는 데이타선의 프리차지시의 전위를 데이타선 전압진폭의 고전위와 저전위의 중간으로 하고 있다. 이것에 의해 더욱더 소비전력의 저감이 도모된다. 메모리셀의 콘덴서는 통상 얇은 산화막을 사용해서 형성한다. 따라서 본 실시예에서는 플레이트의 전위를 메모리의 대기시에 메모리셀의 2종류의 축적전위 사이의 전위로 하고 있다. 이것에 의해 메모리셀의 콘덴서에 인가되는 전계가 작아져 신뢰성이 향상된다. 또, 본 실시예에서는 메모리셀 신호는 고레벨측 쪽이 저레벨측보다 크게 되어 있다. 따라서 정보유지특성이나 내α선 소프트에러특성이 향상된다.

본 발명의 다른 실시예를 제63a도 및 제63b도를 사용해서 설명한다. 본 실시예도 플레이트에 의한 메모리셀신호의 라이트를 사용해서 데이타선 전압진폭을 저감하는 방법을 설명하고 있다. 본 실시예는 칩의 외부에서 인가하는 전원전압(Vcc)이 1.5V인 경우에 대해서 설명하고 있다. 회로구성은 제62a도에 도시한 실시예와 동일하지만, 동작전압이 다르다. 따라서 기준전압발생회로(283)의 출력은 1.2V, 0.9V, 0.6V로 되어 있다. 제62a도와 동일한 기호는 동일한 회로를 나타낸다. MOSFET의 임계값전압은 ｜0.15｜V이다.

제63a도에 도시한 회로의 리드동작을 제63b도에 도시한 동작파형을 사용해서 설명한다. 여기에서도 메모리셀MC₀의 리드동작을 중심으로 설명한다.

데이타선 프리차지신호

가 1.5V인 동안 데이타선은 데이타선 프리차지 전압Vdp(=1.2V)로 프리차지되어 있다. 이때 센스앰프 구동신호선CSP, CSN도 1.2V로 되어 있다. 따라서 센스앰프는 오프로 되어 있다.

가 0V로 된 후 X디코더 XD에 의해 여러개의 워드선중 1개가 선택된다. 여기에서는 워드선W₀이 선택되어 2V로 된다. 이것에 의해 각 데이타선에 메모리셀 신호가 나타난다. 메모리셀MC₀에 고레벨의 신호 '1'이 축적되어 있던 것으로 하면, 데이타선D₀의 전위는 1.2V에서 약간만 높아진다. 다음에 센스앰프 구동신호 발생회로CD에 의해 CSP가 1.5V, CSN이 0.9V로 된다. 이것에 의해 센스앰프SA₀∼SA_n이 동작하여 메모리셀신호를 증폭한다. 이때 D₀은 고레벨의 1.5V,

는 저레벨의 0.9V로 된다. 이후 플레이트 구동회로 PD에 의해 플레이트P₀의 전위는 1.5V에서 0.6V로 변화한다. 이때 선택메모리셀의 축적노드N₀이나 데이타선의 전위가 용량결합에 의해 변화하지만, 각 노드의 전위는 센스앰프에 의해 유지되고 있으므로 원래의 전위로 회복된다. 다음에 Y디코더 YD에 의해 여러개의 데이타선중 1쌍이 선택된다. 여기에서는D₀,

가 선택된 것으로 한다. 이것에 의해 Y디코더의 출력신호 Y₀이 1.5V로 되고 데이타 입출력선 IO로 메모리셀신호가 리드된다. 리드된 메모리셀신호는 출력앰프D0B에서 증폭되어 출력신호D₀로 된다. 또한, 라이트 동작에서는 이와는 반대로 데이타입력버퍼DiB에 의해 입력된 입력신호가 Y₀이 1.5V로 되었을 때 데이타 입출력선, 데이타선을 거쳐서 메모리셀에 라이트된다.

이상과 같이 해서 메모리셀 신호의 입력, 출력이 실행된 후, 워드선W₀의 전위가 1.5V로 된다. 여기에서는 메모리셀MC₀의 축적노드 N₀은 1.5V, 데이타선 D₀은 1.5V로 되어 있으므로, 트랜지스터T₀은 오프로 된다. 다음에 플레이트P₀의 전위가 0.6V에서 1.5V로 변화한다. 이것에 의해 메모리셀MC₀의 축적노드N₀은 1.5V에서 대략 2.4V로 승압된다. 다음에 워드선W₀이 0V로 되어 메모리셀MC₀에는 2.4V가 축적된다. 그후

가 1.5V로 되어 데이타선을 1.2V로 프리차지한다. 또, CSP, CSN은 1.2V로 된다.

그런데 메모리셀MC₀에 저레벨의 신호'0'이 축적되어 있던 경우, 센스앰프가 동작하면 D₀이 0.9V,

가 1.5V로 된다. 따라서 워드선이 1.5V로 되어도 메모리셀의 트랜지스터T₀은 온상태 그대로이다. 이후, 플레이트P₀이 0.6V에서 1.5V로 변화하면, 메모리셀MC₀의 축적노드의 전위는 0.9V에서 조금 상승하지만, No의 전위는 센스앰프에 의해 유지되고 있으므로, 0.9V로 되돌아간다. 다음에 워드선 W₀이 0V로 되어 메모리셀MC₀에는 0.9V가 축적된다.

그리고 본 실시예에서도 비선택 메모리셀의 플레이트전위를 변화시키고 있다. 이것에 의해 비선택 메모리셀의 축적노드의 전위가 변화한다. 이 상태를 노드N₁의 전위변화를 예로들어 설명한다. N₁에 고레벨의 신호'1'이 축적되어 있던 것으로 하면, 메모리의 대기시에 N₁은 2.4V로 되어 있다. 이후 플레이트가 1.5V-0.6V-1.5V로 변화하면, N₁은 2.4V-1.5V-2.4V로 변화한다. 이때 W₁은 0V,

는 1.5V 또는 0.9V이며 메모리셀의 트랜지스터 T₁은 오프로서 특별한 문제는 발생하지 않는다. N₁에 저레벨의 신호'0'이 축적되어 있던 것으로 하면, 메모리의 대기시에 N₁은 0.9V로 되고 있다. 이후 플레이트가 1.5V-0.6V-1.5V로 변화하면, N₁은 0.9V-0V-0.9V로 변화한다. 이때 W₁은 0V,

는 1.5V 또는 0.9V이며, 메모리셀의 트랜지스터T₁은 오프로서 특별한 문제는 발생하지 않는다. 본 실시예와 같이 메모리셀 신호의 저레벨측 전위를 상승시켜 두는 것에 의해 플레이트의 전위변화에 의한 비선택 메모리셀의 오선택을 방지할 수 있다.

이상 기술한 바와 같이 본 실시예에서도 데이타선의 전압진폭과 메모리셀로의 라이트전압을 독립적으로 결정할 수 있다. 따라서, 기생용량이 크고 충방전 전류가 큰 데이타선의 전압진폭을 작게 하고 기생용량이 작은 플레이트의 전압진폭을 크게 하는 것에 의해, 메모리셀 신호를 확보하면서 저소비전력화를 도모할 수 있다. 또, 데이타선 전압진폭에 비해 플레이트의 전압진폭을 크게 한 쪽이 효율이 좋다. 데이타선 전압진폭을 센스앰프를 구성하고 있는 MOSFET의 임계값전압 근방까지 작게 할 수 있지만, 동작의 안정성을 고려하면 ｜V_tn｜+｜V_tp｜ΔV_d(V_tn: NMOS의 임계값전압, V_tp: PMOS의 임계값전압, ΔV_d: 데이타선 전압진폭)인 것이 바람직하다.

본 실시예도 데이타선의 프리차지시의 전위를 데이타선 전압진폭의 고전위와 저전위의 중간으로 하고 있다. 이것에 의해 더욱더 소비전력의 저감이 도모된다. 또, 플레이트의 전위를 메모리의 대시시에 메모리셀의 2종류의 축전전위 사이의 전위로 하고 있다. 이것에 의해 메모리셀의 콘덴서에 인가되는 전계가 작아져 신뢰성이 향상된다. 또, 메모리셀신호는 고레벨측 쪽이 저레벨측보다 크게 되어 있다. 따라서 정보유지특성이나 내α선 소프트에러특성이 향상된다.

본 실시예에 의하면, 전원전압이 1.5V인 경우에 저소비전력의 DRAM을 설정할 수 있다. 따라서 메모리의 대기시나 동작시 모두 전지로 동작시키는 DRAM을 실현할 수 있다. 또, DRAM을 1.5V로 동작시키는 것에 의해 통상의 전원과 전지의 전환이 용이하게 된다. 따라서 DRAM의 용도를 넓힐 수 있다.

본 발명의 다른 실시예를 제64a도 및 제64b도를 사용해서 설명한다. 본 실시예도 플레이트에 의한 메모리셀 신호의 라이트를 사용하는 것에 의해 데이타선의 전압진폭을 작게하는 방법을 설명하고 있다. 본 실시예는 플레이트배선을 워드선 마다 마련하고 있는 점이 제63a도에 도시한 실시예와 다르다. 그 이외의 회로구성 동작은 제63a도 및 제63b도에 도시한 실시예와 동일하다. 플레이트배선을 워드선 마다 마련하므로, 플레이트의 전위가 변화해도 비선택의 워드선에 연결되는 메모리셀의 축적노드의 전위는 변하지 않는다. 즉, 메모리셀신호의 저레벨측 전위의 0V와의 전위차보다 플레이트의 전압진폭을 크게 해도 비선택의 메모리셀이 선택상태로 되는 일은 없다. 따라서 플레이트에 의한 라이트 전압을 제63a도 및 제63b도에 도시한 실시예보다 크게 할 수 있어 메모리셀의 축적전압을 전원전압 이상으로 할 수 있다. 이와 같이 본 실시예에 의하면, 메모리셀의 축적전압을 더욱 크게 할 수 있어 정보유지특성, 내α선 소프트에러 특성을 향상시킬 수 있다. 따라서, 전원전압을 저하시키는 것이 용이하게 되어 메모리를 저전압으로 동작시키는데 유효하다.

또한, 제64b도의 동작파형에서는 데이타선의 저레벨측 전위를 0V보다 높게 하고 있지만, 저레벨측 전위를 0V로 하고 고레벨측전위를 0.6V로 해도 관계없다. 단, 이 경우에는 워드선 전압의 중간 레벨도 그것에 따라서 저하시킬 필요가 있다. 제65도∼제69도는 제61도∼제64도에 도시한 실시예에서 사용하는 메모리 어레이부의 제어회로의 구체적인 예를 도시한 도면이다. 여기에서는 전원전압이 5V인 경우에 대해서 설명했지만, 전압관계를 변경하면 전원전압이 1.5V의 경우에도 적용할 수 있다.

제65a도는 X디코더의 구체적인 예를 도시한 도면이다. 제65a도에서 XD1은 어드레스신호를 받아서 1개의 워드선을 선택하는 디코더부, W는 워드선이다. 노드(354)에는 7V의 전압VCH가 인가되고 있다. 신호ψ_X는 워드선구동신호이다.

제65a도에 도시한 회로의 동작을 제65b도에 도시한 동작파형을 사용해서 설명한다. 메모리의 대기시에 디코더XD1의 출력노드(352)는 0V로 되어 있다. 이때 신호

는 5V로 되어 있고 노드(355)는 7V이다. 따라서 트랜지스터T₃₅₁은 오프, T₃₅₂는 온이며, 워드선W는 0V이다. 신호

가 0V로 된 후 메모리에 어드레스신호가 입력되고 디코더XD1의 출력노드(352)가 5V로 된 것으로 한다. 이것에 의해 노드(355)는 0V로 되고 T₃₅₁은 온, T₃₅₂는 오프로 된다. 이것에 의해 워드선에는 신호ψ_X가 나타난다. 이때 ψx는 7V이며 워드선은 7V로 된다. 그후 ψx는 5V로 저하하고 워드선도 5V로 된다. 디코더XD1의 출력노드(352)가 0V로 되고 다음에 신호

가 5V로 되면, 노드(355)가 7V, 워드선 W가 0V로 된다.

제66a도는 제65a도의 회로에서 사용하는 워드선 구동신호ψ_X의 발생회로의 예를 도시한 도면이다. 이 회로의 동작을 제66b도에 도시한 동작파형을 사용해서 설명한다. 신호ψ₂가 0V일 때 트랜지스터T₃₆₂가 온, T₃₆₁이 오프로 되고 출력노드 (362)는 5V로 된다. 다음에 ψ₂가 5V로 되면 트랜지스터T₃₆₁이 온, T₃₆₂가 오프로 되고 노드(362)는 콘덴서C₃₆₁에 의해 7V로 승압된다. 그후ψ₂가 0V로 되돌아가면 노드(362)는 5V로 된다. 이것에 의해 ψ_X신호가 생성된다.

제67도는 제65a도에서 사용하는 7V의 전압VCH를 생성하는 회로의 예를 도시한 도면이다. 펄스신호ψ₃을 콘덴서C₃₇₁, 트랜지스터T₃₇₁, T₃₇₂로 정류해서 생성한다. 전압은 트랜지스터T₃₇₃, T₃₇₄, T₃₇₅의 임계값전압으로 결정한다.

제68a도는 센스앰프 구동신호 발생회로의 구체적인 예를 도시한 도면이다. 제 68a도에 있어서 CSP, CSN은 센스앰프 구동신호선이다. A₃₈₁은 차동앰프, V_r1은 기준전압 발생회로에서 생성한 기준전압(3V)이다. V_dp는 데이타선 프리차지전압(4V)이다. 이 전압은 상술한 바와 같이 기준전압을 참조해서 생성된다. 이 회로의 동작을 제68b도에 도시한 동작파형을 사용해서 설명한다. 메모리의 대기시에 신호

가 5V, ψ_sap가 5V, ψ_san이 0V이며, CSP, CSN은 4V로 프리차지되어 있다.

가 0V로 되고 워드선이 선택되어 데이타선에 메모리셀 신호가 나타난 후 ψ_sap가 0V, ψ_san이 5V로 된다. 이것에 의해 트랜지스터T₃₈₁, T₃₈₂가 온으로 되고 CSP는 5V, CSN은 3V로 된다. 그후, ψ_sap가 5V, ψ_san이 0V,

가 5V로 되어 CSP, CSN은 4V로 프리차지된다.

제69a도는 플레이트 구동회로의 구체적인 예를 도시한 도면이다. 동일 도면에 있어서 A₃₉₁은 차동앰프, V_r2는 기준전압 발생회로에서 생성한 기준전압(2V), (393)은 출력노드이다. 이 회로의 동작을 제69b도에 도시한 동작파형을 사용해서 설명한다. 신호ψ₄가 0V인 동안 트랜지스터T₃₉₁이 온, T₃₉₂가 오프로 되고 출력은 5V로 되어 있다. ψ₄가 5V로 되면 T₃₉₁이 오프, T₃₉₂가 온으로 되고 출력은 2V로 된다. 그후 ψ₄가 0V로 되고 출력은 5V로 된다.

그런데, 제70a도∼제70d도는 1.5V에서 동작하는 DRAM을 3.3V전원에서도 사용할 수 있도록 한 메모리칩의 실시예를 도시한 도면이다.

제70a도는 칩을 패키지에 실장할 때 본딩을 선택적으로 실행하는 것에 의해 1.5V전원용, 3.3V전원용으로 전환할 수 있는 칩을 도시한 도면이다. 동일 도면에 있어서 (401)은 메모리칩이다. (403)은 메모리 어레이, (402)는 주변회로로서 입출력 인터페이스회로 및 메모리 어레이를 제어하는 타이밍펄스 발생회로로 이루어진다. 입출력 인터페이스회로로서는, 예를들면 닛폰덴키(주)의 4비트 싱글칩 마이크로컴퓨터의 데이타북(pp.997∼pp.999)에 기재된 회로가 있다. L은 전압 리미터로서 외부에서 입력한 전압을 내부용 1.5V(V_CL)로 강하시킨다. (404)∼(406)은 본딩패드로서, (405), (406)은 전원용이고, (404)는 전압리미터의 제어용이다.

그리고 이 칩을 전원전압1.5V에서 사용하는 경우에는 다음과 같이 한다. 본딩 패드(406)과 패키지의 전원핀을 연결한다. 여기에서 전압리미터는 노드(407)이 저레벨이면 오프로 되고, 출력단자가 고임피던스로 되고 (407)이 고레벨이면 온으로 되어 동작하는 것으로 한다. 따라서 이 경우에는 본딩패드(404)는 어디에도 연결되지 않고 개방상태(오프)로 한다. 또, 본딩패드(405)도 개방상태로 한다. 이것에 의해 메모리 어레이나 주변회로에는 1.5V의 전압이 인가된다. 전원전압3.3V에서 사용하는 경우에는 다음과 같이 한다. 본딩패드(405)와 패키지의 전원핀을 연결한다. 본딩패드(404)도 전원핀에 연결하여 노드(407)을 고레벨로 한다. 이것에 의해 전압리미터가 온상태로 된다. 본딩패드(406)은 개방상태로 한다. 이것에 의해 메모리 어레이나 주변회로에 전압리미터로 강하시킨 1.5V의 전압이 인가된다.

이와 같이 본 실시예에 의하면 칩내의 회로는 입출력 인터페이스회로를 제외하고 항상 일정한 전압에서 동작하므로 속도나 소비전력을 거의 일정하게 할 수 있다. 따라서 사용자에게 있어서 사용하기 쉬운 메모리칩으로 된다. 또 1칩으로 2종류의 제품을 형성할 수 있어 제조비용을 저감할 수 있다. 본딩에 의해 제품을 분리하므로 제품의 수량 조정이 용이하게 된다. 본 실시예에서는 전압리미터의 온, 오프를 본딩에 의해 전환하도록 하고 있지만 칩상에 마련한 퓨즈를 사용해도 좋다. 또 여러개의 칩으로의 입력신호를 사용해서 그것을 칩내에 마련한 논리게이트에 입력하고, 그 결과를 사용해서 제어해도 좋다. 또 여기에서는 메모리칩을 예로 들어 설명했지만, (402), (403)으로 나타낸 회로가 메모리회로와 논리회로의 조합이라도 좋고, 논리회로만이라도 좋다.

제70b도는 상기 전원의 전환을 알루미늄(Aℓ)의 마스터 슬라이스에 의해 실행하는 경우의 실시예를 도시한 도면이다. 제70b도에서는 Aℓ마스터 슬라이스 부분을 스위치SW1, SW2로 도시하고 있다. 이 칩을 전원전압1.5V에서 사용하는 경우에는 스위치SW1, SW2를 양쪽 모두 b측에 연결한다. 이것에 의해 전원의 본딩패드에서 메모리 어레이나 주변회로에 직접 전압이 인가된다. 또 전압 리미터는 입력노드(407)이 저레벨로 되어 오프상태로 된다. 전원전압3.3V에서 사용하는 경우에는 SW1, SW2를 양쪽 모두 a측에 연결한다. 이것에 의해 전압리미터는 입력 노드(407)이 고레벨로 되어 온상태로 된다. 따라서 메모리 어레이나 주변회로에는 전압리미터에 의해 1.5V로 강하된 전압이 인가된다.

본 실시예에 의해서도 칩내의 회로를 일정한 전압에서 동작시키므로, 속도나 소비전력을 거의 일정하게 할 수 있어 사용자에게 있어서 사용하기 쉬운 칩으로 된다. 또, 1칩으로 2종류의 제품을 형성할 수 있어 제조비용을 저감할 수 있다. Aℓ마스터 슬라이스에 의해 제품을 분리하므로 본딩 패드가 적어도 되어 칩면적을 작게 할 수 있다.

제70c도는 전원전압이 1.5V에서 3.3V로 연속적으로 변화해도 사용할 수 있는 메모리칩의 실시예를 도시한 도면이다. 본 실시예에서 전압리미터의 특성은 제70d도에 도시된 바와 같다. 즉, 전원전압Vcc가 1.5V에서 3.3V로 변화해도 그의 출력은 1.0V로 일정하게 한다. 또, 메모리 어레이나 주변회로는 1V에서 동작하도록 한다.

본 실시예에서 전원전압1.5V∼3.3V사이에서는 전압리미터에 의해 강하시킨 1V의 전압에서 메모리 어레이나 주변회로를 동작시킨다. 따라서 전원전압을 1.5V∼3.3V사이의 어떠한 크기로 하더라도 메모리칩을 동작시킬 수 있다. 칩내부는 항상 1V에서 동작하므로, 속도나 소비전력을 거의 일정하게 할 수 있다. 따라서 사용자에게 있어서 사용하기 쉬운 메모리칩으로 된다. 또 전압리미터를 온, 오프시킬 필요가 없으므로 칩 구성이 간단하게 된다. 또한, 여기에서 1.5V는 전지 1개에, 3.3V는 전지 2개에 직렬접속으로 대응하고 있고 전지를 1개 사용한 장치에서도 2개 사용한 장치에서도 메모리칩을 동작시킬 수 있다.

본 실시예에 의하면, DRAM의 소비전력을 대폭적으로 저감할 수 있다. 특히 센스앰프 동작시의 데이타선의 전압진폭을 종래보다 대폭으로 저감할 수 있으므로, 데이타선 충방전전류를 저감할 수 있다. 또 메모리셀 신호를 플레이트를 거쳐서 라이트하는 것에 의해 메모리셀 신호를 크게 할 수 있다. 따라서 DRAM의 정보유지특성, 내α선 소프트에러 특성을 향상시킬 수 있다. 따라서 DRAM의 저전원전압화, 저소비전력화가 가능하게 되고 DRAM을 전지로 동작시킬 수 있다.

이하의 실시예에서는 저전압(2V이하)의 동작에 있어서도 고속동작을 충분히 확보할 수 있는 센스앰프의 회로적인 개량, 동작적인 개량이 설명된다.

여기에서는 데이타선의 전위가 데이타선에 나타나는 고전위와 데이타선에 나타나는 저전위의 중간값으로 프리차지되는 방식(고전위가 전원전압Vcc, 저전위가 0V인 경우에는 1/2Vcc 프리차지방식, 더욱 간단하게는 하프프리차지방식 등으로 불리는 방식)을 기본적으로 전제로 해서 센스앰프의 개량을 도모했다.

제71a도는 본 실시예의 회로구성도이다. 이 회로는 센스앰프에 임계값전압 Vth가 낮은 저Vth MOS트랜지스터(Q1', Q2', Q3', Q4')를 사용한 것이다. 이 회로의 데이타선을 낮은 전압진폭(1.0V)에서 동작시킨 경우에 대해서 제71c도의 동작파형을 사용해서 설명한다. 워드선W0의 전압을 Vss(0V)에서 VDH(1.5V)로 하면, 축적용량CS에 축적된 정보가 데이타선D에 리드된다. 다음에 P1P를 VDL(1.0V)에서 VSS(0V)로, P1N을 VSS(0V)에서 VDL(1,0V)로 하면, 센스앰프구동용 트랜지스터QP, QN이 온하여 센스앰프 구동선CSP가 HVC(0.5V)에서 VDL(1.0V)로, CSN이 HVC(0.5V)에서 VSS(0V)로 변화한다. 이 때, 본 발명의 센스앰프는 임계값 전압이 낮은 트랜지스터(Q1', Q2', Q3', Q4')를 사용하고 있으므로, 게이트-소오스(드레인)간의 전압이 임계값전압을 충분히 상회하고, 센스앰프의 트랜지스터가 충분히 온하여 데이타선의 신호전압을 충분히 증폭할 수 있다. 그러나 통상의 임계값전압의 트랜지스터를 사용하고 있는 센스앰프에서는 게이트-소오스(드레인)간의 전압이 임계값 전압의 근방으로 되므로, 센스앰프의 트랜지스터가 충분히 온하지 않아서 데이타선의 신호전압을 충분히 증폭할 수 없게 된다. 그 이후의 데이타선의 동작은 종래의 DRAM과 마찬가지이다. 제71b도는 데이타선을 1.5V의 전압진폭으로 동작시킨 경우를 도시한 도면이다. 이 경우 본 발명의 센스앰프를 사용한 것에 의해 데이타선의 충방전 속도가 다소 빨라진다. 제71d도는 본 실시예의 효과를 도시한 도면이다. VDL min은 센스앰프가 동작한계로 될 때의 데이타선 충전전압이다. IDS max는 64M비트DRAM을 상정하고(Q1, Q2, Q3, Q4 : W/L=2㎛/0.5㎛, 센스앰프 16000개 동작), 센스앰프의 게이트-소오스(드레인)간 전압을 0V로 했을 때, 모든 센스앰프의 드레인-소오스 사이에 흐르는 전류의 합이다. MOS트랜지스터의 게이트-소오스(드레인)간의 전압을 0V로 했을 때, 드레인-소오스 사이에 흐르는 전류에 대해서는 Ion-Implanted Complementary MOS Transistors in Low-Voltage Circuits (R.M. SWANSON J.D. MEINDL, IEEE J.Solid-State Circuits, Vol. SC-7, No.2 pp.146∼pp153, 1972년 4월)에 상세히 기재되어 있다. VTO는 MOS트랜지스터의 게이트-소오스간의 전압VGS와 드레인-소오스간 전류의 제곱근

의 관계를

로 간단화해서 가정했을 때,

으로 될 때의 VGS의 값이다. 제71e도 및 제71f도에는 VTO와 트랜지스터의 채널길이Lg의 관계의 1예를 도시한다. 본 실시예의 센스앰프(Q1', Q2', Q3', Q4')는 저Vth MOS트랜지스터이고, 그밖의 회로는 표준Vth MOS트랜지스터이고, 종래의 센스앰프(Q1, Q2, Q3, Q4)는 고Vth MOS트랜지스터이다. 이와 같 이 센스앰프에 채널길이 Lg가 큰 트랜지스터(Lg=0.5㎛)를 사용하는 것은 Lg의 가공불균일에 의해 센스앰프의 트랜지스터의 임계값 전압에 편차가 발생하여 센스앰프의 감도가 저하하는 것을 방지하기 위해서이다. 센스앰프 이외의 트랜지스터는 높은 구동능력을 얻기 위해 Lg가 작은 값(예를들면 0.3㎛)을 사용한다. 본 실시예의 동작이 종래와 다른 점은 VDL이 1.0V정도의 저전압으로 되었을 때이다. 예를들면, 제71e도 및 제71f도에 도시한 고Vth MOS 트랜지스터(VTO=0.5V)를 센스앰프에 사용하는 종래 방식의 경우, 제71d도에 도시한 바와 같이 VDL이 1.2V인 경우에 센스앰프가 동작하지 않게 된다(VTO의 최악의 값(최대값)이 0.6V). 본 실시예의 저Vth MOS 트랜지스터(VTO=0.3V)를 센스앰프에 사용한 경우 VDL이 1.2V인 경우에도 센스앰프는 충분히 동작가능하게 된다. 이것은 센스앰프의 게이트-소오스(드레인)간 전압이 0.6V인데 대해서 VTO가 0.4V(최악의 값)로 충분히 낮기 때문이다. 본 실시예에서는 VDL0.8V까지 동작가능하다. 이때 센스앰프의 드레인-소오스 사이에 흐르는 전류IDS max는 100μA(센스앰프16000개 동작)정도로 데이타선의 충전전류에 비해 충분히 무시할 수 있는 값으로서 문제가 되지 않는다. 제71e도 및 제71f도에 도시한 바와 같은이 저 Vth MOS 트랜지스터는 센스앰프부를 마스크로 해서 이온주입량을 변경하는 것에 의해 형성한다. 센스앰프 이외에도 트랜지스터의 게이트-소오스 사이가 저전압으로 되는 부분(예를들면, 메모리 어레이를 공유하는 경우의 입출력선의 전환용 트랜지스터)에 저Vth MOS 트랜지스터를 사용하는 것에 의해서 센스앰프의 저전압동작과 동일한 효과를 얻을 수 있다. 저 Vth MOS트랜지스터 대신에 공핍형의 MOS트랜지스터를 사용해도 상기한 것과 마찬가지의 결과를 얻을 수 있다. 이 경우 센스앰프를 구동하지 않는 프리차지시에는 센스앰프의 N채널 MOS트랜지스터의 기판전위를 낮게 해서(P채널 MOS 트랜지스터의 기판전위는 높게 해서)데이타선 사이에 전류가 흐르지 않도록 한다. 이와 같이 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리 회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 저소비전력의 LSI를 제공 할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리LSI 등의 다른 LSI에 있어서도(예를들면 패스게이트 등) 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제72a도 및 제72b도는 본 발명의 다른 실시예이다. 이 회로는 종래의 센스앰프구동용 트랜지스터를 각각 2개 병렬로 접속하고(QP1, QP2, QN1, QN2), 센스앰프 구동선CSP, CSN에 승압용량 CBP, CBN을 부가하고 있다. 센스앰프를 구성 하는 P채널 MOS트랜지스터Q3, Q4의 기판전위는 센스앰프 구동선CSP, CSN과 동일한 전위이다. 이 회로의 동작을 제72b도의 동작파형을 사용해서 설명한다. 워드선W₀의 전압을 VSS(0V)에서 VDH(1.5V)로 하면, 축적용량CS에 축적된 정보가 데이타선D에 리드된다. 다음에 P1P를 VSS(0V)에서 VDH(1.5V)로, P1N을 VDL(1.0V)에서 VDB(-0.5V)로 하면, 센스앰프구동용 트랜지스터QP1, QN1이 온하여 센스앰프 구동선CSP가 HVC(0.5V)에서 VDL(1.0V)로, CSN이 HVC(0.5V)에서 VSS(0V)로 변화한다. 다음에 PBP를 VSS(0V)에서 VDL(1.0V)로, PBN을 VDL(1.0V)에서 VSS(0V)로 하면, 센스앰프구동선은 승압되고 CSP가 VDL(1.0V)에서 VDH(1.5V)정도로, CSN이 VSS(0V)에서 VDB(-0.5V)정도로 변화한다. 이 때 P1P를 VDH(1.5V)에서 VSS(0V)로, P1N을 VDB(-0.5V)에서 VDL(1.0V)로 하는 것에 의해 센스앰프구동선에 주입된 전하가 센스앰프구동용 트랜지스터를 통해서 방전되지 않는다. 이것에 의해 센스앰프를 구성하는 트랜지스터(Q1, Q2, Q3, Q4)의 게이트-소오스(드레인)간 전압을 VDL/2+0.5V정도로 할 수 있으므로, 센스앰프를 충분히 온하여 데이타선D,

를 VDL(1.0V), VSS(0V)로 증폭할 수 있다. 센스앰프구동선의 승압후에 P2P를 VSS(0V)에서 VDH(1.5V)로, P2N을 VDL(1.0V)에서 VDB(-0.5V)로 하고, 센스앰프구동용 트랜지스터QP2, QN2를 온시켜 센스앰프의 증폭을 충분히 실행할 수 있도록 한다. 그 이후의 데이타선의 동작은 종래와 마찬가지이다. 제72b도에 도시한 정도의 승압전압을 얻기 위해서는 승압용량 CBP, CBN을 150pF정도로 하면 좋다(센스앰프 구동선에 데이타선 용량이 약300fF인 센스앰프가 1000개 연결되는 것으로 가정). 각 단자의 전압값은 제72b도와 동일하지 않아도 좋고, 센스앰프구동선 CSP와 CSN 사이의 전압진폭이 데이타선D와

사이의 전압진폭보다 크면 좋다. VDH의 전압은 VDL을 승압해서 발생시켜도 좋고, 외부전원을 강압해서 발생시켜도 좋다. CSP만 또는 CSN만의 승압이라도 좋다. VDL배선에 승압용 콘덴서CBP를 마련하고 VDL을 승압해도 좋다. 이때 센스앰프 구동용 트랜지스터QP1, QP2의 기판진위는 VDL과 동일한 전위로 한다. 센스앰프 구동용 트랜지스터QP1, QP2, QN1, QN2는 P채널 MOS트랜지스터 또는 N채널 MOS트랜지스터 또는 바이폴라 트랜지스터이어도 좋고, 센스앰프 구동선의 전위가 CSP측에서는 HVC에서 VDL로, CSN측에서는 HVC에서 VSS로 되면 좋다. 센스앰프 구동선을 승압할 때, 각 트랜지스터의 기판전위가 순바이어스로 되지 않도록 하는 것에 의해 래치업 등을 방지할 수 있다. 센스앰프Q3, Q4의 기판전위를 센스앰프구동선 CSP와 동일한 전위로 하거나 또는 센스앰프Q1, Q2의 기판전위를 센스앰프구동선 CSN과 동일한 전위로 하는 것에 의해 기판효과에 의한 임계값전압의 상승을 방지할 수 있으므로, 센스앰프의 동작을 더욱 개선할 수 있다. 센스앰프의 기판전위를 센스앰프구동선과 동일한 전위로 하기 위해서는 기판의 3중 웰구조를 사용하면 좋다. 센스앰프(Q1, Q2, Q3, Q4)에 제71a도의 실시예의 저Vth MOS트랜지스터를 사용하는 것에 의해 더욱 저전압에서 동작시킬 수 있다. 이와 같이 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제73a도∼제73d도는 다른 실시예의 개념을 도시한 도면이다. 제73a도에서는 칩내에 정전압발생회로LVDH, LVDL, LVDBL을 마련하여 정전압VDH, VDL, VDBL을 발생시키고 있다. 정전압 VDH, VDL, VDBL 및 VDBH(=VSS)는 스위치 SP1, SP2, SN2, SN1을 거쳐서 센스앰프 구동선CSP, CSN에 접속한다. 각각의 전압관계는 VDH≥VDLVDP(프리차지전압)VDBL≥VDBH(=접지전압VSS)≥VBB(기판전압)이다. 이 회로의 동작은 다음과 같다. 우선 데이타선D,

의 전압 및 센스앰프구동선CSP, CSN의 전압을 프리차지 전압VDP로 한다. 다음에 스위치 SP1, SN1을 온하고 센스앰프 구동선CSP를 VDH로, CSN을 VDBH(VSS)로 한다. 이것에 의해 센스앰프를 구성하는 트랜지스터의 게이트-소오스(드레인)간 전압을 VDP보다 크게 할 수 있으므로, 센스앰프를 충분히 온하여 데이타선D,

를 VDL, VDBL정도로 증폭할 수 있다. 다음에 스위치SP1, SN1을 오프하고, SP2, SN2를 온한다. 이것에 의해 센스앰프구동선CSP가 VDL로, CSN이 VDBL로 되어 데이타선D,

를 VDL, VDBL로 고정시킬 수 있다. 스위치SP1, SN1을 오프하고 SP2, SN2를 온하는 타이밍은 데이타선D,

가 VDL, VDBL정도로 될 때 설정한다. 이것에 의해 데이타선

가 VDL이상, 데이타선D가 VDBL 이하로 되는 것을 방지할 수 있다. VDH, VDL의 값과 외부전원전압VCC의 관계는 어떠한 관계라도 좋다(예를들면, VDH=VCC라도 좋고 VDL=VCC라도 좋다). VDH의 전압은 VDL을 승압해서 발생시켜도 좋다. 기판전압VBB는 VDBH보다 작지 않아도 좋다(예를들면, VDBH(=VSS)=VBB라도 좋다). 기판전압VBB는 메모리어레이부와 센스앰프부 또는 어느 한쪽만 인가하고 그 이외의 부분은 접지전압이어도 좋다. 이것은 기판의 3중웰 구조를 사용하면 실현할 수 있다. 이와 같이 본 실시예에 의하면, 더욱 낮은 전원 전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리 회로를 제공할 수 있다. 또, 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제73c도에서는 칩내에 정전압발생회로LVDH, LVDL, LVDBH를 마련하여 정전압 VDH, VDL, VDBH를 발생시키고 있다. 정전압 VDH, VDL, VDBH 및 VDBL(=VSS)는 스위치 SP1, SP2, SN1, SN2를 거쳐서 센스앰프 구동선CSP, CSN에 접속한다. 각각의 전압관계는 VDH≥VDLVDP(프리차지전압)VDBL≥VDBH(=접지전압VSS)≥VBB(기판전압)이다. 이 회로의 동작은 다음과 같다. 우선 데이타선D,

의 전압 및 센스앰프 구동선CSP, CSN의 전압을 프리차지전압 VDP로 한다. 다음에 스위치SP1, SN1을 온하고 센스앰프 구동선CSP를 VDH로, CSN을 VDBH로 한다. 이것에 의해 센스앰프를 구성하는 트랜지스터의 게이트-소오스(드레인)간 전압을 VDP보다 크게 할 수 있으므로, 센스앰프가 충분히 온하여 데이타선D,

를 VDL, VDBL(VSS)정도로 증폭할 수 있다. 다음에 스위치SP1, SN1을 오프하고 SP2, SN2를 온한다. 이것에 의해 센스앰프 구동선CSP가 VDL로, CSN이 VDBL(VSS)로 되어 데이타선D,

를 VDL, VDBL(VSS)로 고정시킬 수 있다. 스위치SP1, SN1을 오프하고 SP2, SN2를 온하는 타이밍은 데이타선D,

가 VDL, VDBL정도로 될 때 설정한다. 이것에 의해 데이타선D가 VDL이상, 데이타선

가 VDBL이하로 되는 것을 방지할 수 있다. VDH, VDL의 값과 외부전원전압VCC의 관계는 어떠한 관계라도 좋다(예를들면 VDH=VCC라도 좋고, VDL=VCC라도 좋다). VDH의 전압은 VDL을 승압해서 발생시켜도 좋다. 기판전압VBB는 VDBH보다 작지 않아도 좋다(예를들면 VDBH=VBB라도 좋다). 기판전압VBB는 메모리 어레이부와 센스앰프부 또는 어는 한쪽만 인가하고, 그 이외의 부분은 접지전압이라도 좋다. 이것은 기판의 3중웰구조를 사용하면 실현할 수 있다. 이와 같이 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제73e도는 상기 실시예의 구체적인 회로구성의 1예를 도시한 도면이다. 이 회로는 제73c도의 센스앰프구동선의 CSP측만의 경우를 도시한 것이다. 종래의 센스앰프 구동용 트랜지스터를 각각 2개 병렬로 접속하고(QP1, QP2, QN1, QN2), P채널 MOS트랜지스터QP1의 드레인을 VDH(예를들면 1.5V)로, QP2의 드레인을 VDL(예를들면 1.0V)로 하고 있다. QP1, QP2의 기판전위는 VDH이다. 이 회로의 동작을 제73f도의 동작파형을 사용해서 설명한다. 워드선W0의 전압을 VSS(0V)에서 VDH(1.5V)로 하면, 축적용량CS에 축적된 정보가 데이타선D에 리드된다. 다음에 P1P를 VDH(1.5V)에서 VSS(0V)로, P1N을 VSS(0V)에서 VDL(1.0V)로 하면, 센스앰프 구동용 트랜지스터QP1, QN1이 온하고 센스앰프 구동선CSP가 HVC(0.5V)에서 VDH(1.5V)로, CSN이 HVC(0.5V)에서 VSS(0V)로 변화한다. 이것에 의해 센스앰프를 구성하는 트랜지스터Q3, Q4의 게이트-소오스(드레인)간 전압을 VDL/2+0.5V정도로 할 수 있으므로, 센스앰프가 충분히 온하여 데이타선D를 VDL(1.0V)정도로 증폭할 수 있다. 이것에 의해 센스앰프를 구성하는 트랜지스터 Q1, Q2의 게이트-소오스(드레인)간 전압도 커져 데이타선

를 VSS(0V)로 증폭할 수 있다. 데이타선D의 전압이 VDL(1.0V)을 초과하는 근방에서 P1P를 VSS(0V)에서 VDH(1.5V)로, P2P를 VDH(1.5V)에서 VSS(0V)로 하면, 센스앰프 구동용 트랜지스터QP1이 오프하고 QP2가 온하고 센스앰프 구동선CSP가 VDH(1.5V)에서 VDL(1.0V)로 된다. 이것에 의해 데이타선D의 전압은 VDL(1.0V)로 일정하게 된다. 이때 P2N을 VSS(0V)에서 VDL(1.0V)로 하고, 센스앰프 구동용 트랜지스터QN2를 온시키는 것에 의해 센스앰프의 증폭을 충분히 실행할 수 있도록 한다. 그 이후의 데이타선의 동작은 종래와 마찬가지이다. 각 단자의 전압값은 제73f도와 동일하지 않아도 좋고, 센스앰프구동선 CSP의 전압이 데이타선의 충전전압VDL 보다 크면 좋다. VDH의 전압은 VDL을 승압해서 발생시켜도 좋고, 외부전원을 강압해서 발생시켜도 좋다. 센스앰프 구동용 트랜지스터QP1, QP2, QN1, QN2는 P채널 MOS트랜지스터 또는 N채널 MOS트랜지스터 또는 바이폴라 트랜지스터이어도 좋고, 센스앰프 구동선의 전위가 CSP측에서는 HVC에서 VDL 및 VDH로, CSN측에서는 HVC에서 VSS로 되면 좋다. 센스앰프Q3, Q4의 기판전위를 센스앰프 구동선CSP와 동일한 전위로 하거나 또는 센스앰프Q1, Q2의 기판전위를 센스앰프 구동선CSN과 동일한 전위로 하는 것에 의해 기판 효과에 의한 임계값 전압의 상승을 방지할 수 있으므로, 센스앰프의 동작을 더욱 개선할 수 있다. 센스앰프의 기판전위를 센스앰프 구동선과 동일한 전위로 하기 위해서는 기판의 3중웰 구조를 사용하면 좋다. 센스앰프(Q1, Q2, Q3, Q4)에 제71a도의 실시예의 저Vth MOS 트랜지스터를 사용하는 것에 의해 더욱 낮은 전압에서 동작시킬 수 있다. 이와 같이 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리LSI 등의 다른 LSI에 있어서도 더욱 전압에서 동작하는 LSI를 제공할 수 있다.

제73a도∼제73f도에서 설명한 전압관계는 이것에 한정되는 것은 아니고, 저진폭에서 동작하는 MOSFET의 게이트-소오스간 전압을 동작중의 임의의 기간 임계값 전압을 충분히 상회하도록 하는 것에 의해 마찬가지의 효과를 얻을 수 있다.

제74a도는 다른 실시예의 회로구성도이다. 이 회로는 참조용 데이타선

에 접속되는 축적용량의 플레이트단자CSB를 한번에 구동할 수 있도록 하고 있다. 프리차지회로(Q5', Q6', Q7', Q5, Q6, Q7)에 공급하는 프리차지전압은 정전압VDP를 사용한다. 이 정전압VDP는 제74e도 또는 제74f도에 도시한 바와 같은 특성으로 한다. 이 회로의 동작을 제74b도의 동작파형을 사용해서 설명한다. 워드선 W0의 전압을 VSS(0V)에서 VDH(1.5V)로 하면, 축적용량CS에 축적된 정보가 데이타선

에 리드된다. '1'리드인 경우 CD/(CD+CS)×(VDL-VDP)=0.25CD/(CD+CS)V가, '0'리드인 경우 CD/(CD+CS)×(VDP-VSS)=0.75CD/(CD+CS)V가 데이타선에 리드된다(CD는 데이타선 용량), 이때 더미워드선DW0의 전압을 VSS(0V)에서 VDH(1.5V)로 한다. 이때 참조용 데이타선D의 전압은 프리차지 전압VDP(0.75V) 그대로이다. 다음에 참조용 데이타선에 연결되는 축적용량CS'의 플레이트CSB의 전압을 VDP(0.75V)에서 HVC(0.5V)로 한다. 이것에 의해 참조용 데이타선 전압은 CD/(CD+CS)×(VDP-HVC)=025CD/(CD+CS)V 저하하고, 데이타선D,

의 신호전압차는 '1'리드인 경우 및 '0'리드인 경우 모두 VDL/2×CD/(CD+CS)=0.5CD/(CD+CS)V로 된다. 다음에 P1P를 VDL(1.0V)에서 VSS(0V)로, P1N을 VSS(0V)에서 VDL(1.0V)로 하면, 센스앰프 구동용 트랜지스터QP1, QN1이 온하고 센스앰프구동선CSP가 VDP(0.75V)에서 VDL(1.0V)로, CSN이 VDP(0.75V)에서 VSS(0V)로 변화한다. 이것에 의해 센스앰프를 구성하는 트랜지스터Q1, Q2의 게이트-소오스(드레인)간 전압을 VDP(0.75V)로 할 수 있으므로, 센스앰프가 충분히 온하여 데이타선

를 VSS(0V)로 증폭할 수 있다. 이것에 의해 센스앰프를 구성하는 트랜지스터Q3, Q4의 게이트-소오스(드레인)간 전압도 크게 되어 데이타선D를 VDL(1.0V)로 증폭할 수 있다. 다음에 P2P를 VDL(1.0V)에서 VSS(0V)로, P2N을 VSS(0V)에서 VDL(1.0V)로 하고 센스앰프 구동용 트랜지스터QP2, QN2를 온시키는 것에 의해 센스앰프의 증폭을 충분히 실행할 수 있도록 한다. 그 이후의 데이타선의 동작은 종래와 마찬가지이다. 플레이트CSB의 전압은 데이타선을 프리차지하기 전에 HVC(0.5V)에서 VDP(0.75V)로 한다. 더미워드선DW0은 프리차지후의 데이타선 전압이 VDP(0.75V)로 회복한 근방에서 VDH(1.5V)에서 VSS(0V)로 한다. 이상, VDP의 특성을 제74e도를 사용해서 설명하였다. VDP의 특성은 제74f도에서도 마찬가지의 효과를 얻을 수 있다. 각 단자의 전압관계는 제74b도, 제74e도, 제74f도와 동일하지 않아도 좋고, VDPVDL/2=HVC(제74e도)또는 VDPVDL/2=HVC(제74f도)이면 좋다. 제74f도 및 제74f도에 도시한 바와 같이 VDL이 고전압으로 되면, VDL=1.5V 이상에서 VDP=HVC로 된다. 이 경우의 동작은 제74c도에 도시한 바와 같이 종래와 동일한 동작으로 된다. 플레이트전압을 구동하는 방법으로서는 이미 기술한 실시예에서 설명된 기술이 있다. 더미워드선용 플레이트 전압을 고속으로 구동하기 위해서는 제74d도에 도시한 바와 같이, 플레이트 구동선의 도중에 구동회로Q20, Q21을 마련하고 더미워드선DW0, DW1을 전환신호로서 사용하면 좋다. Q20, Q21, Q23, Q24, NAD1, NAD2는 메모리 어레이중에 주기적으로 배치한다. 도면중의 NAD1, NAD2는 메모리 어레이의 외부에 일괄해서 배치해도 좋다. 도면중의 Q20, Q21, Q23, Q24도 메모리 어레이의 외부에 일괄해서 배치해도 좋다. 도면중의 NAD1, NAD2는 OR회로로 구성했지만, NOR회로와 인버터로 구성해도 좋다. 더미셀은 어떠한 방식이라도 좋고, 더미워드선용 플레이트 전압을 종래와 같이 일정전압(Vp)으로 하고, 더미워드선DW0을 프리차지 직후의 데이타선 전압이 HVC(0.5V)로 되었을 때, VDH(1.5V)에서 VSS(0V)로 해도 좋다. 또는 CS와 QW0 사이에 라이트용 MOS트랜지스터를 마련하여 HVC(0.5V)를 라이트해도 좋다. VDP의 전압은 VDL을 강압해서 발생시켜도 좋고, HVC를 승압(강압)하여 발생시켜도 좋다. 센스앰프 구동용 트랜지스터QP1, QP2, QN1, QN2는 P채널 MOS트랜지스터 또는 N채널 MOS트랜지스터 또는 바이폴라 트랜지스터이어도 좋고 센스앰프 구동선의 전위가 CSP측에서는 VDP에서 VDL로, CSN측에서는 VDP에서 VSS로 되면 좋다. 센스앰프Q3, Q4의 기판전위를 센스앰프 구동선 CSP와 동일한 전위로 하거나 또는 센스앰프Q1, Q2의 기판전위를 센스앰프 구동선CSN과 동일한 전위로 하는 것에 의해 기판효과에 의한 임계값 전압의 상승을 방지할 수 있으므로, 센스앰프의 동작을 더욱 개선할 수 있다. 센스앰프의 기판전위를 센스앰프 구동선과 동일한 전위로 하기 위해서는 기판의 3중웰 구조를 사용하면 좋다. 센스앰프 구동선CSP 또는 CSN과 프리차지용 배선을 공용하는 것에 의해서 배선영역을 증가시키지 않고 프리차지 속도를 고속으로 할 수 있다. 센스앰프(Q1, Q2, Q3, Q4)에 제71a도의 실시예의 저Vth MOS 트랜지스터를 사용하는 것에 의해 더욱 낮은 전압에서 동작시킬 수 있다. 이와 같이 본 실시예에 의하면, 회로의 동작진폭을 전원전압에 따라서 변화시키는 것에 의해 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제75a도는 다른 실시예의 회로구성도이다. 이 회로는 각각의 데이타선에 승압용량CB를 부가하고 있다. 이 회로의 동작을 제75b도의 동작파형을 사용해서 설명한다. 워드선W0의 전압을 VSS(0V)에서 VDH(1.5V)로 하면, 축적용량 CS에 축적된 정보가 데이타선D에 리드된다. 다음에 승압단자PCB의 전압을 VSS(0V)에서 VDL(1.0V)로 하면, 데이타선D,

는 모두 0.2V정도(CB가 약 70fF 일 때)상승한다. 다음에, P1P를 VDL(1.0V)에서 VSS(0V)로, P1N을 VSS(0V)에서 VDL(1.0V)로 하면, 센스앰프 구동용 트랜지스터QP, QN이 온하여 센스앰프 구동선CSP가 HVC(0.5V)에서 VDL(1.0V)로, CSN이 HVC(0.5V)에서 VSS(0V)로 변화한다. 이때 센스앰프를 구성하는 트랜지스터Q1, Q2의 게이트-소오스(드레인)간 전압은 VDL/2+0.2V정도로 할 수 있으므로, 센스앰프가 충분히 온하여 데이타선

를 VSS(0V)로 증폭할 수 있다. 이것에 의해 센스앰프를 구성하는 트랜지스터Q3, Q4의 게이트-소오스(드레인)간 전압도 커져 데이타선D를 VDL(1.0V)로 증폭할 수 있다. 그 이후의 데이타선의 동작은 종래와 마찬가지이다. 승압단자 PCB의 전압은 데이타선의 프리차지전에 VDL(1.0V)에서 VSS(0V)로 한다. 각 단자의 전압값은 제75b도와 동일하지 않아도 좋고, 센스앰프 구동시에 데이타선전압과 VSS의 전위차가 VDL/2이상이면 좋다. 데이타선D,

의 전압이 모두 강하하도록 승압전압을 역위상으로 인가해도 좋다. 이 경우에도 센스앰프 구동시에 데이타선전압과 VDL의 전위차가 VDL/2이상이면 좋다. 승압선CBL과 센스앰프 구동선CSP(또는 CSN)를 공통으로 해도 좋다. 센스앰프 구동용 트랜지스터QP, QN은 P채널 MOS트랜지스터 또는 N채널 MOS트랜지스터 또는 바이폴라 트랜지스터이어도 좋고, 센스앰프 구동선의 전위가 CSP측에서는 HVC에서 VDL로, CSN측에서는 HVC에서 VSS로 되면 좋다. 센스앰프Q3, Q4의 기판 전위를 센스앰프 구동선CSP와 동일한 전위로 하거나 또는 센스앰프Q1, Q2의 기판전위를 센스앰프 구동선CSN과 동일한 전위로 하는 것에 의해 기판 효과에 의한 임계값 전압의 상승을 방지할 수 있으므로, 센스앰프의 동작을 더욱더 개선할 수 있다. 센스앰프의 기판전위를 센스앰프 구동선과 동일한 전위로 하기 위해서는 기판의 3중웰 구조를 사용하면 좋다. 센스앰프(Q1, Q2, Q3, Q4)에 제71a도의 실시예의 저Vth MOS트랜 지스터를 사용하는 것에 의해 더욱 낮은 전압에서 동작시킬 수 있다. 이와 같이, 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고, 논리 LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제76a도는 다른 실시예의 회로구성도이다. 이 회로는 제75a도의 데이타선 승압용량CB를 센스앰프를 구성하는 트랜지스터Q1, Q2의 게이트에 부가하고, 다시 그들 게이트와 CB를 QA, QB에 의해 데이타선에서 분리할 수 있도록 하고 있다. 이 회로의 동작을 제76b도의 동작파형을 사용해서 설명한다. 상술한 바와 같이 워드선W0이 고전위로 되면 CS에 의해 정보가 데이타선D에 리드된다. 이때 제76a도의 QA, QB의 게이트전압CGA는 워드선과 거의 동일한 전위 VDH로 유지되고 있다. 그러므로 데이타선D의 정보는 QA를 거쳐서 Q1의 게이트에도 전달된다. 또 상기 전압CGA는 프리차지시에 QA, QB가 충분히 온하는 값이면 좋다. 또, 마찬가지로 Q2의 게이트에는

의 기준전위가 전달된다. 다음에 센스앰프 구동용 트랜지스터QP, QN을 온하여 센스앰프 구동선CSP를 HVC(0.5V)에서 VDC(1.0V) 로, CSN을 HVC에서 VSS(0V)로 변화시킨다. 이때 QA, QB의 게이트전압 CGA는 CSN과의 사지에 삽입된 용량 CPC에 의해 VDL의 전위로까치 강하되므로, QA, QB는 고저항 상태로 되고 데이타선D,

와 Q1, Q2의 게이트는 전기적으로 분리된다. 이것에 의해 승압용량CB는 Q1, Q2의 게이트만 승압하게 되므로, 상기의 실시예보다 작은 용량으로도 충분한 게이트전압이 얻어진다. 다음에 승압단자 PCB의 전압을 VSS에서 VDL로 하면, Q1, Q2의 게이트전압은 모두 상승하여 VDL/2+0.2이상으로 된다. 그러므로 Q1, Q2가 충분히 온하여 데이타선을 고속으로 VSS까지 증폭한다. 또 이것에 의해 Q3의 게이트-소오스간 전압도 커져 데이타선을 고속으로 VDL까지 증폭할 수 있다. 그 이후의 데이타선 및 승압단자PCB의 동작은 상술한 실시예와 마찬가지이다. 또한, CGA의 프리차지는 센스앰프구동 트랜지스터QN이 온하고 있는 기간에 QPC2를 거쳐서 실행한다. 프리차지 전압은 VDL(1.0V)이다. 이것에 의해 CSN을 프리차지할 때 CPC와의 용량 결합에 의해 CGA는 거의 VDH까지 승압된다. 이와 같이 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고, 논리LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

제77a도는 다른 실시예의 회로구성도이다. 이 회로의 센스앰프는 데이타선과 용량CC로 결합된 Q12∼Q15로 이루어지는 센스앰프와 종래의 Q1∼Q4로 이루어지는 센스앰프의 2단으로 구성되어 있다. 이중 전자는 종래의 VDL(1.0V)보다 높은 전압VDH(1.5V)에서 동작한다. CHP, CHN이 그 공통 구동선이다. 이 회로의 동작을 제77b도의 동작파형을 사용해서 설명한다. 상술한 바와 같이 워드선 W0이 고전위로 되면 CS에서 정보가 데이타선D에 리드된다. 이 데이타선 전위의 변화는 결합용량CC에 의해 Q12∼Q15로 이루어지는 센스앰프로 전달된다. 다음에 CHP를 VPH(0.75V)에서 VDH(1.5V)로, CHN을 VPH(0.75V)에서 VSS로 변화시키면, Q12∼Q15로 이루어지는 센스앰프가 데이타선의 신호에 따라서 증폭을 개시한다. 이 때 Q12∼Q15의 게이트-소오스간 전압은 프리차지 전압인 0.75V가 인가되지만, 이 전압은 MOS트랜지스터의 임계값전압의 0.6V보다 충분히 높고, 또 센스앰프의 출력에 부가된 용량은 데이타선의 1/10정도(게이트와 CC의 용량만)이므로, 센스앰프는 고속으로 증폭을 실행할 수 있다. 그리고 그의 출력전압은 VSS(0V)와 VDH(1.5V)로 된다. 다음에 CSP, CSN을 종래와 같이 VDL과 VSS로 하면, Q1∼Q4로 이루어지는 센스앰프의 입력단은 Q12∼Q15로 이루어지는 센스앰프의 출력단에 접속되어 있으므로, 그들 게이트-소오스간 전압은 NMOS의 Q2가 1.5V로, PMOS의 Q3이 -1.0V로 임계값전압보다 충분히 높아진다. 따라서 고속으로 데이타선을 충방전할 수 있다. 본 실시예의 데이타선 전압진폭의 최소값은 원리적으로 PMOS(Q3, Q4)의 게이트-소오스간 전압의 최대값이 그의 임계값과 동일하게 되는 0.6V이다. 따라서 동작속도를 고려하면 실용적인 전압은 약0.8V로 된다. 또, 본 실시예에 의하면, CHN의 저레벨을 부로 하는 것도 가능하므로, PMOS의 게이트-소오스간 전압을 더욱더 크게 할 수 있고 더욱 낮은 전압에서도 동작이 가능하게 된다. 예를들면 CHN의 저레벨을 -0.5V로 하면, 정상동작이 가능한 게이트-소오스간 전압을 0.8V로 해서 데이타선 전압진폭은 0.3V까지 가능하게 한다. 이것은 센스앰프 트랜지스터의 임계값전압보다 작다. 프리차지시에는 제71a도의 실시예등과 마찬가지로 신호 PC에 의해 데이타선을 단락 및 프리차지하지만, 본 실시예에서는 그들과 함께 Q12∼Q15로 이루어지는 센스앰프의 출력단의 단락 및 프리차지도 실행한다. Q16, Q17, Q18이 그를 위한 트랜지스터이다. 이 프리차지 전압은 VDH(1.5V)의 1/2인 0.75V이다. 따라서 프리차지신호 PC의 진폭을 1.35V 이상으로 하면 좋다. 이상과 같이 본 실시예에서는 데이타선의 전압진폭이 데이타선을 구동하는 센스앰프 트랜지스터의 임계값전압보다 작아도 기동시의 게이트-소오스간 전압을 임계값전압보다 충분히 높게 할 수 있으므로, 고속화, 저소비전력화를 도모할 수 있다. 따라서 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또, 본 발명의 본질은 큰 부하용량의 신호선(여기에서는 데이타선)의 전압진폭을 저하하여 그의 신호선의 구동회로를 구성하는 소자의 동작 임계값전압을 충분히 초과하는 정도의 큰 전압진폭으로 구동회로를 구동하는 점에 있다. 따라서 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 저소비 전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고, 논리LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서도 고속으로 동작하는 LSI를 제공할 수 있다. 또, 대/소의 전압진폭과 임계값전압의 조합을 최적화하는 것에 의해 보다 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 예를들면 제77a도에 있어서 Q1∼Q4의 일부를 공핍형 MOSFET로 해서 더욱 고속화할 수도 있다.

제78a도는 다른 실시예의 회로구성 및 단면의 개략도이다. 이 회로는 센스앰프 트랜지스터의 기판전압VBB를 제어해서 그의 임계값전압을 동작에 최적한 값으로 하는 것이다. 그러므로, 임계값전압 모니터용 MOS트랜지스터와 기준전압 VR발생회로, 비교회로 COMP, 기판전압VBB발생회로로 구성되어 있다. 그 동작을 제78b도를 사용해서 설명한다. MOS트랜지스터는 기판전압VBB를 변화시키는 것에 의해 그의 임계값전압이 변화한다. 예를들면 NMOS의 경우에는 제78b도에 도시한 바와 같이 VBB를 부의 방향으로 크게 하면 임계값전압은 커진다. 또 반대로 작게 하면 작아진다. 센스앰프를 저전압(1.0V정도)에서 동작시키기 위해서는 상술한 바와 같이 임계값전압을 작게 하면 고속으로 동작한다. 그래서 본 실시예에서는 제78a도에 도시한 바와 같이 MOS트랜지스터를 다이오드 접속하여 정전류로 구동하는 것에 의해 그의 임계값전압을 모니터하고, 그것을 기준전압VR과 비교회로COMP에 의해 비교하고, 그의 출력으로 VBB발생회로의 출력전압을 제어하여 모니터용 MOS트랜지스터의 임계값전압이 VR과 동일하게 되도록 하고 있다. 이와 같이 하는 것에 의해, 예를들면 MOS트랜지스터의 임계값전압이 제조불균일에 의해 제78b도의 a점으로 표시한 최적값보다 높은 b점의 전압으로 되어도 VBB를 VB1까지 저하시키는 것에 의해 d점으로 시프트시켜 VR과 동일하게 할 수 있다. 또, 낮아진 경우(동일 도면c점)에는 VBB를 VB2로 상승시키는 것에 의해 e점으로 시프트시켜 역시 VR과 동일하게 할 수 있다. 따라서 본 실시예에 의하면, 제조불균일에 대해서 안정된 센스앰프를 실현할 수 있다. 또 VR을 동작시에는 표준값(a점)보다 낮게(f점)하고 대기시에는 높게(g점)하는 것에 의해, 동작의 고속화와 대기시의 저소비전력화를 양립시킬 수 있다. 또 PMOS의 웰에도 동일 회로를 부가하고 VR을 동작시에는 NMOS이면 부로 하고 PMOS이면 정으로 하는 것에 의해 트랜지스터의 임계값전압을 공핍형으로 하고, 대기시에는 반대로 정, 부로하여 양자 모두 통상의 엔한스먼트형으로 하는 것에 의해 한층더 고속화와 저전압진폭화를 할 수 있다. 또, 동작의 사이클이 짧고 기판전압을 고속으로 변화시킬 필요가 있을 때에는 상술한 3중웰 구조를 사용하여 센스앰프부의 기판을 분리하면 좋다. 이것에 의해 VBB발생회로도 저전력화가 가능해진다. 제78c도는 제78a도를 구체적화한 것이다. QB1, QB2는 모니터용 MOS트랜지스터, QB3∼QB8은 비교회로, OSC는 VBB발생회로의 발진회로, INV1, INV2, C2, C3, QB9∼QB12는 VBB발생회로이다. 여기에서 모니터용 MOS트랜지스터를 2단접속한 것은 비교회로의 최적 바이어스를 얻기 위해서이다. 이것과 함께 VR은 목표로 하는 임계값전압의 2배로 할 필요가 있다. 또, 이 모니터용 트랜지스터의 단수는 2단에 한정되지 않고, 비교회로로의 입력전압이 최적으로 되는 단수로 하면 좋다. 또, 기판전압 발생회로의 정류회로(C2, C3, QB9∼QB12)는 본 실시예에서 임계값전압의 제어범위를 크게 하기 위해 배의 전압을 발생하도록 하고 있지만, 이것은 센스앰프의 동작전압이나 기판전압에 대한 임계값전압의 변화율에 따라서 변경해도 상관없다. 이상과 같이 본 실시예에 의하면, 센스앰프의 임계값전압을 제조불균일에 관계없이 일정하게 할 수 있고, 또 동작시와 대기시에 그 값을 변경할 수 있으므로, 저전압이고 고속이며 저소비전력인 DRAM을 실현할 수 있다. 따라서 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있다. 또, 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고, 논리 LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다. 또한, 본 발명의 골자는 소자의 동작 임계값전압을 검출하는 수단과 그의 검출 출력으로 임계값전압을 회로동작에 최적한 값으로 되도록 제어하는 것에 있고, 상술한 회로방식에 한정되는 것은 아니다.

이상 본 발명은 DRAM을 예로 들어 설명했지만, 다이나믹, 스테이틱 등의 RAM 또는 ROM 더 나아가서는 마이크로 컴퓨터와 같은 논리 LSI 등의 어떠한 형식의 LSI에 적용해도 좋다. 또, 그 구성소자는 바이폴라형 트랜지스터, MOS형 트랜지스터, 이들 소자의 조합 또는 Si 이외의 재료를 사용한 예를들면 GaAs형의 트랜지스터 등 어느것이라도 좋다.

이상 설명한 바와 같이 본 실시예에 의하면, 더욱 낮은 전원전압에서도 속도 성능을 현저하게 손상시키지 않고 동작하는 메모리회로를 제공할 수 있어 배터리백업을 메모리나 전지동작용 메모리로서 사용할 수 있다. 또 센스앰프에 한정되지 않고, 회로의 용도에 따라서 적절하게 사용하는 것에 의해 고속이고 또한 저소비전력의 LSI를 제공할 수 있다. 더 나아가서는 메모리에 한정되지 않고 논리 LSI 등의 다른 LSI에 있어서도 더욱 낮은 전압에서 동작하는 LSI를 제공할 수 있다.

이상과 같이 본 발명에 의하면 광범위한 전원전압에 대응해서 동작할 수 있는 1칩 ULSI가 달성된다.

또, 본 발명에 의하면 저소비전력의 ULSI가 달성된다.

또 본 발명에 의하면 다수의 입출력 레벨에 대응할 수 있는 1칩 ULSI가 달성된다.

이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경가능한 것은 물론이다.

Claims (81)

1. 반도체기판상에 형성되고 1개 또는 여러개의 내부전원전압을 선택적으로 공급받는 여러개의 회로블럭, 상기 반도체기판상에 형성되고 상기 여러개의 회로블럭에 공급하는 전압의 기준을 부여하는 기준전압 발생수단, 상기 반도체기판상에 형성되고 상기 기준전압에 따라서 외부전원전압을 내부전원전압 또는 여러개의 내부전원전압중의 1개로 선택적으로 변환하는 전압 변환수단, 상기 반도체기판상에 형성된 입출력버퍼를 포함하는 반도체장치에 있어서, 상기 전압변환수단은 상기 기준전압에 따라서 내부전원전압 또는 여러개의 내부전원전압중의 1개를 선택적으로 발생하는 증폭수단 및 상기 외부전원전압이 기준전압보다 작을 때 외부전원전압을 회로블럭에 공급하기 위한 스위치수단을 갖는 것을 특징으로 하는 반도체장치.
2. 제1항에 있어서, 상기 회로블럭은 메모리회로를 포함하는 것을 특징으로 하는 반도체장치.
3. 제1항에 있어서, 상기 입력버퍼 및 출력버퍼는 TTL레벨을 포함하는 여러개의 입출력레벨에서 동작하는 것을 특징으로 하는 반도체장치.
4. 제3항에 있어서, 여러개의 입출력레벨의 전환을 외부전원전압의 값에 따라서 자동적으로 실행하는 것을 특징으로 하는 반도체 장치.
5. 반도체기판상에 형성되고 각각 소비전류가 다른 2개 이상의 동작모드를 갖는 여러개의 집적회로블럭 및 상기 반도체기판상에 형성되고 제1 전원전압을 입력으로 하고 상기 제1의 전원전압보다 낮은 여러개의 내부전원전압을 상기 여러개의 집적회로블럭에 공급하는 여러개의 전압변환수단을 갖는 반도체장치에 있어서, 상기 동작모드에 따라서 상기 내부전원전압의 값, 상기 내부전원전압의 임피던스 및 상기 전압변환수단의 소비전류중 적어도 1개를 변화시키는 것을 특징으로 하는 반도체장치.
6. 제5항에 있어서, 상기 제1 전원전안의 값의 변화를 검출해서 자동적으로 상기 동작모드의 전환을 실행하는 것을 특징으로 하는 반도체장치.
7. 제5항에 있어서, 장치외부에서 발생하는 동작모드 전환신호에 의해 상기 동작모드의 전환을 실행하는 것을 특징으로 하는 반도체장치.
8. 제5항에 있어서, 상기 제1 전원전압의 값이 3배이상 변화해도 상기 집적회로블럭은 동작하는 것을 특징으로 하는 반도체장치.
9. 제5항에 있어서, 상기 제1 전원전압의 값이 2배이상 변화해도 신호입력에 대한 응답속도가 일정한 것을 특징으로 하는 반도체장치.
10. 제5항에 있어서, 상기 제1 전원전압의 최소값이 1.5V 이하인 것을 특징으로 하는 반도체장치.
11. 제10항에 있어서, 상기 집적회로블럭은 휘발성 메모리를 포함하고, 상기 동작모드중 적어도 1개는 휘발성 메모리의 정보를 유지하는 모드인 것을 특징으로 하는 반도체장치.
12. 제10항에 있어서, 상기 집적회로블럭은 MISFET를 포함하고, 상기 MISFET의 게이트절연막 두께의 최소값 Tin과 상기 제1의 전원전압의 최대값 V_max사이에 V_max/Tin≥4MV/cm의 관계가 성립하는 것을 특징으로 하는 반도체장치.
13. 제10항에 있어서, 상기 집적회로블럭은 MISFET를 포함하고, 상기 MISFET의 게이트절연막은 모두 동시에 형성되며 또한 그의 막두께도 동일한 것을 특징으로 하는 반도체 장치.
14. 제5항에 있어서, 상기 휘발성 메모리의 정보유지모드에 있어서의 재생주기를 상기 제1 전원전압의 값 또는 반도체장치의 온도에 따라서 변화시키는 것을 특징으로 하는 반도체장치.
15. 제5항에 있어서, 동일 도전형의 반도체소자가 적어도 2개 이상의 서로 전기적으로 분리된 기판 또는 불순물 확산영역내에 형성되고 또한 상기 기판 또는 상기 불순물 확산영역에 인가되는 전압이 2진 이상인 것을 특징으로 하는 반도체장치.
16. 반도체 기판상에 형성되고 각각 소비전류가 다른 2개 이상의 동작모드를 갖는 회로블럭과 휘발성 메모리를 포함하는 회로블럭을 포함하고, 1개 또는 여러개의 내부전원전압을 선택적으로 공급받는 여러개의 회로블럭, 상기 반도체기판상에 형성되고 상기 여러개의 회로블럭에 공급하는 전압의 기준을 부여하는 기준전압 발생수단, 상기 반도체기판상에 형성되고 상기 기준전압에 따라서 외부전원전압을 내부전원전압 또는 여러개의 내부전원전압중의 1개로 선택적으로 변환하는 전압 변환수단 및 상기 외부전원전압이 기준전압보다 작을때 외부전원전압을 회로블럭에 공급하기 위한 스위치수단을 갖는 것을 특징으로 하는 반도체장치.
17. 제16항에 있어서, 상기 휘발성 메모리는 여러개의 데이타선, 상기 데이타선과 교차하도록 배치한 여러개의 워드선, 상기 데이타선과 상기 워드선의 교점에 배치한 메모리셀, 상기 데이타선상에 리드된 메모리셀 신호를 증폭하는 센스앰프를 포함하고, 상기 메모리셀은 상기 워드선의 전압에 따라서 온, 오프가 제어되는 스위칭수단과 신호축적용 콘덴서를 포함하고, 상기 콘덴서의 한쪽 끝은 상기 스위칭수단을 거쳐서 상기 데이타선에 접속되고 다른 한쪽 끝은 제1 제어신호선에 접속되어 있으며, 상기 데이타선의 진폭은 2V이하이고, 상기 제1 제어신호선의 전압진폭이 상기 데이타선의 전압진폭보다 크고 또한 대기시에 있어서의 상기 데이타선의 전위가 센스앰프동작시의 전압진폭의 고전위와 저전위의 중간인 것을 특징으로 하는 반도체장치.
18. 제17항에 있어서, 상기 센스앰프는 MISFET를 포함하고, 상기 MISFET의 임계값전압은 상기 데이타선의 진폭의 1/3보다 작은 것을 특징으로 하는 반도체장치.
19. 제17항에 있어서, 상기 데이타선의 전압진폭의 저전위측의 전위가 워드선의 저전위측의 전위보다 상기 제1 제어신호선의 전압진폭 이상 높은 것을 특징으로 하는 반도체장치.
20. 제17항에 있어서, 상기 메모리셀의 고전위측의 신호전하량이 저전위측의 신호전하량보다 큰 것을 특징으로 하는 반도체장치.
21. 제17항에 있어서, 대기시에 있어서의 상기 제1 제어신호선의 전위가 메모리셀의 고전위측의 신호전위와 저전위측의 신호전위 사이인 것을 특징으로 하는 반도체장치.
22. 제17항에 있어서, 상기 제1 제어신호선의 전위를 고전위에서 저전위로 변화시키는 것에 의해 메모리셀의 신호를 데이타선상에 리드하는 것을 특징으로 하는 반도체장치.
23. 제17항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선을 더 포함하고, 상기 센스앰프의 동작개시시의 공통구동선의 전압진폭을 상기 데이타선의 전압진폭보다 크게 한 것을 특징으로 하는 반도체장치.
24. 제17항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선과 상기 공통구동선에 접속한 승압용량을 더 포함하고, 상기 센스앰프의 동작개시시에 승압용량의 다른쪽 끝을 구동하는 것에 의해 상기 공통구동선의 전압진폭을 상기 데이타선의 전압진폭보다 크게 한 것을 특징으로 하는 반도체장치.
25. 제17항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선을 포함하고, 상기 공통구동선에 적어도 2종류 이상의 각각 다른 전압값을 갖는 전원을 스위치를 거쳐서 접속하고, 상기 스위치를 전환하는 것에 의해 동작개시시의 공통구동선의 전압진폭을 상기 데이타선의 전압진폭보다 크게 한 것을 특징으로 하는 반도체장치.
26. 제25항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선을 더 포함하고, 상기 2종류 이상의 전원중의 적어도 1개는 상기 데이타선의 전압의 최대값 또는 최소값을 부여하는 것을 특징으로 하는 반도체장치.
27. 여러개의 데이타선, 상기 데이타선과 교차하도록 배치한 여러개의 워드선, 상기 데이타선과 상기 워드선의 교점에 배치한 메모리셀, 상기 데이타 선상에 리드된 메모리셀 신호를 증폭하는 센스앰프를 포함하고, 상기 메모리셀은 상기 워드선의 전압에 따라서 온, 오프가 제어되는 스위칭수단과 신호축적용 콘덴서를 포함하고, 상기 콘덴서의 한쪽 끝은 상기 스위칭수단을 거쳐서 상기 데이타선에 접속되고 다른 한쪽 끝은 제1 제어신호선에 접속되어 있으며, 상기 데이타선의 진폭은 2V이하이고, 상기 제1 제어신호선의 전압진폭이 상기 데이타선의 전압진폭보다 크고 또한 대기시에 있어서의 상기 데이타선의 전위가 센스앰프동작시의 전압진폭의 고전위와 저전위의 중간인 것을 특징으로 하는 반도체장치.
28. 제27항에 있어서, 상기 센스앰프는 MISFET를 포함하고, 상기 MISFET의 임계값전압은 상기 데이타선의 진폭의 1/3보다 작은 것을 특징으로 하는 반도체장치.
29. 제27항에 있어서, 상기 데이타선의 전압진폭의 저전위측의 전위가 워드선의 저전위측의 전위보다 상기 제1 제어신호선의 전압진폭 이상 높은 것을 특징으로 하는 반도체장치.
30. 제27항에 있어서, 상기 메모리셀의 고전위측의 신호전하량이 저전위측의 신호전하량보다 큰 것을 특징으로 하는 반도체장치.
31. 제27항에 있어서, 대기시에 있어서의 상기 계1 제어신호선의 전위가 메모리셀의 고전위측의 신호전위와 저전위측의 신호전위 사이인 것을 특징으로 하는 반도체장치.
32. 제27항에 있어서, 상기 제1 제어신호선의 전위를 고전위에서 저전위로 변화시키는 것에 의해 메모리셀의 신호를 데이타선상에 리드하는 것을 특징으로 하는 반도체장치.
33. 제27항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선을 더 포함하고, 상기 센스앰프의 동작개시시의 공통구동선의 전압진폭을 상기 데이타선의 전압진폭보다 크게 한 것을 특징으로 하는 반도체장치.
34. 제27항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선과 상기 공통구동선에 접속한 승압용랑을 더 포함하고, 상기 센스앰프의 동작개시시에 승압용량의 다른쪽 끝을 구동하는 것에 의해 상기 공통구동선의 전압진폭을 상기 데이타선의 전압진폭보다 크게 한 것을 특징으로 하는 반도체장치.
35. 제27항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선을 더 포함하고, 상기 공통구동선에 적어도 2종류 이상의 각각 다른 전압값을 갖는 전원을 스위치를 거쳐서 접속하고, 상기 스위치를 전환하는 것에 의해 동작개시시의 공통구동선의 전압진폭을 상기 데이타선의 전압진폭보다 크게 한 것을 특징으로 하는 반도체장치.
36. 제35항에 있어서, 상기 2종류 이상의 전원중의 적어도 1개는 상기 데이타선의 전압의 최대값 또는 최소값을 부여하는 것을 특징으로 하는 반도체장치.
37. 제27항에 있어서, 상기 센스앰프를 구동하기 위한 공통구동선을 더 포함하고, 상기 공통구동선 및 데이타선의 프리차지전압으로서 칩외부의 전원전압에 의존하지 않는 칩내부에서 발생시킨 내부전원전압을 사용한 것을 특징으로 하는 반도체장치.
38. 제37항에 있어서, 상기 칩내부의 전원전압값은 칩외부의 전원전압이 임의의 전압 이상일 때, 데이타선의 최대전압과 최소전압의 중간값으로 되고, 칩외부의 전원전압이 상기 전압 이하일 때에는 데이타선의 최대전압과 최소전압의 차가 일정하게 되도록 한 것을 특징으로 하는 반도체장치.
39. 제37항에 있어서, 상기 센스앰프의 동작개시시에 데이타선의 전압을 래벨시프트하고, 센스앰프의 MISFET의 게이트-소오스간 전압의 절대값을 실효적으로 상승시킨 것을 특징으로 하는 반도체장치.
40. 제39항에 있어서, 상기 데이타선의 전압은 승압용 트랜지스터 또는 승압용량에 의해서 정적 또는 동적으로 상승시킨 것을 특징으로 하는 반도체장치.
41. 제37항에 있어서, 상기 데이타선의 전압진폭보다 큰 전압진폭에서 동작하는 센스앰프 및 데이타선의 전압진폭과 동일한 전압진폭에서 동작하는 인버터를 구비한 것을 특징으로 하는 반도체장치.
42. 제37항에 있어서, 상기 센스앰프의 MISFET의 임계값전압을 그의 동작에 따라서 변화시키는 수단을 마련한 것을 특징으로 하는 반도체장치.
43. 제42항에 있어서, 상기 센스앰프의 임계값전압은 동적인 회로동작에 의해 변화시킨 것을 특징으로 하는 반도체장치.
44. 제43항에 있어서, 상기 임계값전압의 변화범위중에 임계값전압값 0V를 포함하는 것을 특징으로 하는 반도체장치.
45. 제43항에 있어서, 상기 임계값전압의 변화는 상기 센스앰프의 백게이트의 전압을 변경하는 것에 의해 실행하는 것을 특징으로 하는 반도체장치.
46. 여러개의 데이타선쌍과 여러개의 워드선의 소정의 교점에 마련된 여러개의 메모리셀, 상기 여러개의 데이타선쌍의 각각에 대응해서 마련되고 대응하는 데이타선쌍의 한쪽과 다른쪽 사이에 발생하는 메모리셀로부터의 신호전압을 소정 전압으로 증폭하기 위한 여러개의 센스앰프. 상기 여러개의 센스앰프를 구동하기 위한 공통구동선쌍, 상기 여러개의 센스앰프의 증폭동작기간중에 상기 공통구동선쌍 사이의 전압을 상기 소정전압보다 크게하는 구동수단을 갖는 것을 특징으로 하는 반도체장치.
47. 제46항에 있어서, 상기 구동수단은 상기 공통구동선쌍중의 한쪽에 한쪽 끝이 접속되는 제1 캐패시터를 포함하는 것을 특징으로 하는 반도체장치.
48. 제47항에 있어서, 상기 구동수단은 상기 공통구동선쌍중의 다른쪽에 한쪽 끝이 접속되는 제2 캐패시터를 더 포함하는 것을 특징으로 하는 반도체장치.
49. 제48항에 있어서, 상기 여러개의 센스앰프의 증폭동작기간중에 상기 공통구동선쌍 사이의 전압은 상기 제1 캐패시터의 다른쪽 끝을 제1 전위로 구동하고 상기 제2 캐패시터의 다른쪽 끝을 제2 전위로 구동하는 것에 의해 상기 소정전압보다 크게 되는 것을 특징으로 하는 반도체장치.
50. 제49항에 있어서, 상기 제1 및 제2 캐패시터는 각각 MISFET에 의해 구성되는 것을 특징으로 하는 반도체장치.
51. 제47항에 있어서, 상기 구동수단은 상기 공통구동선쌍의 한쪽에 한쪽 끝이 접속되고 다른쪽 끝에 상기 소정 전압이 공급되는 스위치수단을 더 갖고, 상기 여러개의 워드선중의 1개가 선택되어 상기 여러개의 메모리셀의 신호가 대응하는 데이타선쌍에 리드될 때, 상기 스위치수단은 소정 기간 도통되는 것에 의해 상기 공통구동선쌍의 한쪽을 프리차지전압에서 상기 소정 전압으로 충전하고, 그 후, 상기 제1 캐패시터의 다른쪽 끝을 상기 소정 전압으로 구동하는 것에 의해 상기 공통구동선쌍의 한쪽은 상기 소정 전압보다 큰 전압으로 구동되는 것을 특징으로 하는 반도체장치.
52. 제46항에 있어서, 상기 구동수단은 외부전원전압을 받아서 제1 전위를 발생하는 제1 전압발생회로, 상기 제1 전위를 상기 공통구동선의 한쪽에 공급하기 위한 제1 스위치, 외부전원전압을 받아서 제2 전위를 발생하는 제2 전압발생회로 및 상기 제2 전위를 상기 공통구동선의 한쪽에 공급하기 위한 제2 스위치를 더 갖고, 상기 외부전원전압은 상기 제1 전위와 상기 외부전원전압의 기준전위 사이의 전압보다 크고, 상기 제1 전위와 상기 기준전위 사이의 전압은 상기 제2 전위와 상기 기준전위 사이의 전압보다 큰 것을 특징으로 하는 반도체장치.
53. 제52항에 있어서, 상기 구동수단은 상기 기준전위를 상기 공통구동선의 다른쪽에 공급하기 위한 제3 스위치, 제3 전위를 발생하는 제3 전압발생회로 및 상기 제3 전위를 상기 공통구동선의 다른쪽에 공급하기 위한 제4 스위치를 더 갖고, 상기 제1 전위와 상기 기준전위 사이의 전압은 상기 제2 전위와 상기 제3 전위 사이의 전압보다 크고, 상기 소정 전압은 상기 제2 전위와 상기 제3 전위에 의해서 결정되는 것을 특징으로 하는 반도체장치.
54. 제53항에 있어서, 상기 기준전위는 0V이고, 상기 제3 전위는 상기 기준전위보다 높은 정전위인 것을 특징으로 하는 반도체장치.
55. 제52항에 있어서, 상기 구동수단은 제3 전위를 발생하는 제3 전압발생회로, 상기 제3 전위를 상기 공통구동선의 다른쪽에 공급하기 위한 제3 스위치 및 상기 기준전위를 상기 공통구동선과 다른쪽에 공급하기 위한 제4 스위치를 더 갖고, 상기 제1 전위와 상기 제3 전위 사이의 전압은 상기 제2 전위와 상기 기준전위 사이의 전압보다 크고, 상기 소정 전압은 상기 제2 전위와 상기 기준전위에 의해서 결정되는 것을 특징으로 하는 반도체장치.
56. 제55항에 있어서, 상기 기준전위는 0V이고, 상기 제3 전위는 상기 기준전위보다 낮은 부전위인 것을 특징으로 하는 반도체장치.
57. 제46항∼제56항중의 어느 한항에 있어서, 상기 반도체장치는 상기 여러개의 데이타선쌍의 각각에 대응해서 마련되고 상기 여러개의 데이타선쌍의 프리차지전위로 프리차지하기 위한 여러개의 제1 프리차지회로, 상기 공통구동선쌍에 대해서 마련되고 상기 공통구동선쌍을 상기 프리차지전위로 프리차지하기 위한 제2 프리차지회로를 더 갖고, 상기 프리차지전위는 상기 소정 전압의 1/2의 전위이고, 상기 여러개의 센스앰프의 각각은 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제1 CMOS인버터와 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제2 CMOS인버터가 교차 결합된 것이고, 상기 여러개의 메모리셀의 각각은 다이나믹형 메모리셀인 것을 특징으로 하는 반도체장치.
58. 여러개의 데이타선쌍의 여러개의 워드선의 소정의 교점에 마련된 여러개의 메모리셀, 상기 여러개의 데이타선쌍의 각각에 리드되는 메모리셀로부터의 신호를 제1 전위 또는 제2 전위로 증폭하기 위한 여러개의 센스앰프, 상기 여러개의 데이타선쌍의 각각에 대응해서 마련되고 대응하는 데이타선쌍을 제3 전위로 프리차지하기 위한 여러개의 프리차지회로를 구비하고, 상기 제1 전위와 상기 제2 전위의 1/2의 전압을 제4 전위로 할 때 상기 제3 전위는 상기 제1 전위와 상기 제4 전위 사이의 전위 또는 상기 제4 전위와 상기 제2 전위 사이의 전위인 것을 특징으로 하는 반도체장치.
59. 여러개의 데이타선쌍과 여러개의 워드선의 소정의 교점에 마련된 여러개의 메모리셀, 상기 여러개의 데이타선쌍의 각각에 대응해서 마련되고 대응하는 데이타선쌍의 한쪽과 다른쪽에 접속되는 센스노드쌍을 갖는 여러개의 센스앰프 및 상기 여러개의 센스앰프의 센스노드쌍에 소정의 전위를 인가하기 위한 수단을 갖는 것을 특징으로 하는 반도체장치.
60. 제59항에 있어서, 상기 소정의 전위를 인가하기 위한 수단은 상기 여러개와 데이타선쌍의 각각에 대해서 마련되고 데이타선쌍의 한쪽에 한쪽 끝이 접속된 제1 캐패시터와 데이타선쌍의 다른쪽에 한쪽 끝이 접속된 제2 캐패시터 및 상기 여러개의 데이타선쌍의 각각의 상기 제1 캐패시터의 다른쪽 끝과 상기 제2 캐패시터의 다른쪽 끝에 공통으로 접속된 제어신호선을 갖는 것을 특징으로 하는 반도체장치.
61. 제60항에 있어서, 상기 제어신호는 선택할 메모리셀에 접속된 워드선이 활성화된 후에 소정 전위로 되도록 구동되는 것을 특징으로 하는 반도체장치.
62. 제61항에 있어서, 상기 제어신호선은 상기 여러개의 센스앰프를 활성화하는 타이밍과 동기해서 구동되는 것을 특징으로 하는 반도체장치.
63. 여러개의 데이타선쌍, 여러개의 워드선, 상기 여러개의 데이터선쌍과 상기 여러개의 워드선의 소정의 교점에 배치된 여러개의 메모리셀 및 상기 여러개의 데이타선쌍의 각자에 대해서 마련되고 대응하는 데이타선쌍에 접속되는 여러개의 센스앰프를 구비하고, 상기 여러개의 센스앰프의 각각은 제1 노드, 제2 노드, 상기 제1 노드에 입력이 접속되고 상기 제2 노드에 출력이 접속되는 제1 인버터, 상기 제1 노드에 출력이 접속되고 상기 제2 노드에 입력이 접속되는 제2 인버터, 상기 제1 노드에 입력이 접속되고 대응하는 데이타선쌍의 한쪽에 출력이 접속되는 제3 인버터, 상기 제2 노드에 입력이 접속되고 대응하는 데이타선쌍의 다른쪽에 출력이 접속되는 제4 인버터, 상기 제1 노드와 대응하는 데이타선쌍의 다른쪽 사이에 접속된 제1 캐패시터 및 상기 제2 노드와 대응하는 데이타선쌍의 한쪽 사이에 접속된 제2 캐패시터를 갖는 것을 특징으로 하는 반도체장치.
64. 제63항에 있어서, 상기 여러개의 센스앰프와 상기 제1 및 제2 인버터에는 그의 동작전원으로서 제1 전압이 공급되고, 상기 제3 및 제4 인버터에는 그의 동작전원으로서 상기 제1 전압보다 작은 전압의 제2 전압이 공급되는 것을 특징으로 하는 반도체장치.
65. 제64항에 있어서, 상기 반도체장치는 상기 여러개의 센스앰프의 제1 및 제2 노드를 제1 전위로 프리차지하기 위한 제1 프리차지회로와 상기 여러개의 데이타선쌍을 상기 제1 전위보다 작은 제2 전위로 프리차지하기 위한 제2 프리차지회로를 더 갖는 것을 특징으로 하는 반도체장치.
66. 제65항에 있어서, 상기 제1 전위는 상기 제1 전압의 1/2의 전위이고, 상기 제2 전위는 상기 제2 전압의 1/2의 전위인 것을 특징으로 하는 반도체장치.
67. 여러개의 데이타선쌍, 여러개의 워드선, 상기 여러개의 데이타선쌍과 상기 여러개의 워드선의 소정의 교점에 배치된 여러개의 메모리셀, 상기 여러개의 데이타선쌍의 각각에 대해서 마련된 여러개의 센스앰프 및 상기 여러개의 센스앰프의 각각에 포함되는 MISFET의 임계값전압을 그의 동작에 따라서 변화시키는 수단을 마련한 것을 특징으로 하는 반도체장치.
68. 제67항에 있어서, 상기 여러개의 센스앰프의 각각에 포함되는 MISFET의 임계값전압은 동적인 회로동작에 의해 변화시키는 것을 특징으로 하는 반도체장치.
69. 제68항에 있어서, 상기 임계값전압의 변화범위중에 임계값전압값 0V를 포함하는 것을 특징으로 하는 반도체장치.
70. 제68항에 있어서, 상기 임계값전압은 상기 여러개의 센스앰프에 포함되는 MISFET의 백게이트의 전압을 변경하는 것에 의해 변화시키는 것을 특징으로 하는 반도체장치.
71. 제67항에 있어서, 상기 수단은 상기 여러개의 센스앰프에 포함되는 MISFET의 임계값전압을 제1 임계값전압과 상기 제1 임계값전압보다 작은 제2 임계값전압으로 제어하는 것을 특징으로 하는 반도체장치.
72. 제71항에 있어서, 상기 수단은 상기 여러개의 센스앰프가 활성화될 때 상기 여러개의 센스앰프에 포함되는 MISFET의 임계값전압을 제2 임계값전압으로 하는 것을 특징으로 하는 반도체장치.
73. 제46항∼제56항중의 어느 한항에 있어서, 상기 여러개의 센스앰프의 각각은 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제1 CMOS인버터와 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제2 CMOS인버터가 교차 결합된 것인 것을 특징으로 하는 반도체장치.
74. 제73항에 있어서, 상기 메모리셀로부터의 신호를 증폭했을 때 나타나는 상기 데이타선쌍 사이의 전위차는 상기 N형 MOS트랜지스터와 상기 P형 MOS트랜지스터의 각각의 임계값전압의 합의 근방 또는 각각의 임계값전압의 합보다 작은 값인 것을 특징으로 하는 반도체장치.
75. 제73항에 있어서, 상기 여러개의 메모리셀의 각각은 다이나믹형 메모리셀인 것을 특징으로 하는 반도체장치.
76. 제58항에 있어서, 상기 여러개의 센스앰프의 각각은 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제1 CMOS인버터와 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제2 CMOS인버터가 교차 결합된 것인 것을 특징으로 하는 반도체장치.
77. 제76항에 있어서, 상기 메모리셀로부터의 신호를 증폭했을 때 나타나는 상기 데이타선쌍 사이의 전위차는 상기 N형 MOS트랜지스터와 상기 P형 MOS트랜지스터의 각각의 임계값전압의 합의 근방 또는 각각의 임계값전압의 합보다 작은 값인 것을 특징으로 하는 반도체장치.
78. 제76항에 있어서, 상기 여러개의 메모리셀의 각각은 다이나믹형 메모리셀인 것을 특징으로 하는 반도체장치.
79. 제59항∼제62항중의 어느 한항에 있어서, 상기 여러개의 센스앰프의 각각은 직렬로 접속된 N형 MOS트랜지스터 및 P형 MOS트랜지스터를 포함하는 제1 CMOS인버터와 직렬로 접속된 N형 MOS 트랜지스터 및 P형 MOS트랜지스터를 포함하는 제2 CMOS인버터가 교차 결합된 것인 것을 특징으로 하는 반도체장치.
80. 제79항에 있어서, 상기 메모리셀로부터의 신호를 증폭했을 때 나타나는 상기 데이타선쌍 사이의 전위차는 상기 N형 MOS트랜지스터와 상기 P형 MOS트랜지스터의 각각의 임계값전압의 합의 근방 또는 각각의 임계값전압의 합보다 작은 값인 것을 특징으로 하는 반도체장치.
81. 제79항에 있어서, 상기 여러개의 메모리셀의 각각은 다이나믹형 메모리셀인 것을 특징으로 하는 반도체장치.

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