KR100857435B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명의 반도체 메모리 장치는 복수의 레벨 중 선택된 하나의 레벨을 갖는 벌크 전압을 생성하는 벌크 전압 공급부; 및 벌크 전압 공급부의 출력을 벌크 전극에 입력 받는 센스 앰프를 포함한다.
센스 앰프, 벌크 전압

Description

반도체 메모리 장치{Semiconductor Memory Apparatus}
도 1은 종래 기술에 의한 반도체 메모리장치를 나타낸 회로도,
도 2는 도 1에 도시한 벌크 전압 공급 회로의 블록도,
도 3은 도 1에 도시한 반도체 메모리 장치의 동작 타이밍도,
도 4는 본 발명에 의한 반도체 메모리 장치의 블록도,
도 5는 도 4에 도시한 반도체 메모리 장치의 일 실시예를 나타낸 블록도,
도 6은 도 5에 도시한 제어부의 블록도,
도 7은 도 6에 도시한 논리 조합부의 일 실시예를 포함한 제어부의 블록도,
도 8은 도 5에 도시한 벌크 전압 생성부의 블록도,
도 9는 도 6에 도시한 지연부의 상세 회로도,
도 10은 도 5에 도시한 반도체 메모리 장치의 동작 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
200 : 제어부 210 : 제1 지연부
220 : 제2 지연부 230 : 논리 조합부
300 : 벌크 전압 생성부 310 : 제1 레벨 디텍터
315 : 레벨 디텍터 320 : 제2 레벨 디텍터
330 : 레벨 셀렉터 340 : 오실레이터
350 : 차지 펌프 1000 : 벌크 전압 공급부
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 센스 앰프의 문턱 전압을 제어하는 반도체 메모리 장치에 관한 것이다.
도 1은 종래 기술에 의한 반도체 메모리 장치의 일례이다.
도 1에 도시한 센스 앰프는 센스 앰프 제어 신호(CSP,CSN)에 따라 구동되는 센스 앰프(400), 상기 센스 앰프(400)의 엔모스 트랜지스터(NM1,NM2)에 저전압(VBB)을 공급하고 상기 센스 앰프의(400) 피모스 트랜지스터(PM1,PM2)에 고전압(VPP)을 공급하는 벌크 전압 생성 회로로 구성한다.
상기 센스 앰프(400)의 엔모스(NM1,NM2) 및 피모스 트랜지스터(PM1,PM2)는 벌크 전압(Vbulk)으로 엔모스 트랜지스터는 저전압(VBB)을 공급받고 피모스 트랜지스터는 고전압(VPP)을 공급받는다. 고전압(VPP)은 외부로부터 공급 받는 전원 전압(VDD)보다 높은 레벨을 유지하고 저전압(VBB)은 접지 전압(VSS)보다 낮은 레벨을 유지하므로 고전압(VPP)과 저전압(VBB)을 생성하는 회로가 반도체 메모리 장치의 내부에 필요하게 된다.
도 2는 도 1에 도시한 벌크 전압 생성 회로의 블록도이다.
종래 기술에 따른 벌크 전압 생성 회로를 간략히 설명하자면, 도 2에 도시한 벌크 전압 생성 회로는 레벨 디텍터(315), 오실레이터(340) 및 차지 펌프(350)로 구성된다. 상기 레벨 디텍터(315)는 기준 전압(VREF)과 상기 차지 펌프(350)의 출력 전압을 비교하여 그에 따라 상기 오실레이터(340)를 구동시키는 신호를 출력한다. 상기 오실레이터(340)는 상기 레벨 디텍터(315)의 출력 신호에 따라 로우와 하이 레벨을 반복하는 펄스를 생성하고, 상기 차지 펌프(350)는 상기 오실레이터(340)의 출력을 입력 받아 벌크 전압(VBB 또는 VPP)을 생성한다.
도 3은 도 1에 도시한 반도체 메모리 장치의 타이밍도이다.
액티브(ACT) 명령에 의해 워드 라인(WL)이 인에이블 된 후, 상기 센스 앰프 구동 신호(SAEN)가 인에이블 되면 상기 센스 앰프 제어 신호(CSP,CSN)이 각각 코아 전압(Vcore)및 접지 전압 레벨이 되어 상기 센스 앰프(400)는 동작을 시작한다. 상기 센스 앰프(400)는 비트 라인쌍을 센싱하여 작은 전압차를 증폭시킨다. 이때 상기 센스 앰프(400)의 엔모스 트랜지스터(NM1,NM2)와 피모스 트랜지스터(PM1,PM2)의 벌크 전압 레벨은 일정하므로 이에 따라 상기 센스 앰프(400)의 엔모스 및 피모스 트랜지스터의 문턱 전압(Vt)이 유지되고, 상기 비트 라인쌍을 센싱하여 증폭한다.
따라서, 비트 라인과 상보 비트 라인은 상기 센스 앰프(400)의 동작이 진행될수록 그 전압차는 더욱 크게 벌어진다. 그 후, 상기 센스 앰프(400)들의 출력 라인들, 즉 비트 라인들은 카스(/CAS) 액티브 명령에 의해 활성화되는 칼럼 선택 회로에 의하여 선택되어 데이터 입출력 라인과 연결된다. 여기에서, 라스(/RAS) 액티브 명령과 카스(/CAS) 액티브 명령 사이의 시간을 tRCD(/RAS to /CAS delay time)라고 일컫는다.
디램의 액티브(active) 동작시 tRCD 특성은 상기 센스 앰프(400)가 인에이블 되는 시간 및 상기 센스 앰프(400)의 문턱 전압(Vt), 상기 비트 라인의 캐패시턴스, 상기 워드 라인 등 많은 요소에 의해 결정되는데, 상기 센스 앰프(400)의 문턱 전압 및 상기 센스 앰프(400)의 인에이블 되는 시간 등을 조정하여 일부 개선할 수 있다. 하지만 상기 센스 앰프(400)의 인에이블 되는 시간 및 상기 센스 앰프(400) 문턱 전압 조정은 동작의 고속화 및 공정의 미세화에 의한 상기 센스 앰프(400)의 엔모스 및 피모스 트랜지스터의 문턱 전압이 미스매치(mismatch)되는 문제점 등으로 상기 센스 앰프(400)가 요구하는 충분한 비트 라인과 상보 비트 라인의 전압차를 만족하지 못해 센싱 마진 부족 등이 원인이 되어 공정 수율의 저하가 발생한다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 센스 앰프의 구동 상태에 적합한 벌크 전압을 시간에 따라 다르게 공급 함으로써 센스 앰프 문턱 전압을 제어하여 전류 구동력과 센스 앰프 문턱 전압 마진을 향상시킨 반도체 메모리 장치를 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치는 복수의 레벨 중 선택된 하나의 레벨을 갖는 벌크 전압을 생성하는 벌크 전압 공급부; 및 상기 벌크 전압 공급부의 출력을 벌크 전극에 입력 받는 센스 앰프를 포함한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 블록도이다.
도시한 것과 같이, 본 발명에 따른 반도체 메모리 장치는 벌크 전압 공급부(1000) 및 센스 앰프(400)로 구성된다.
상기 벌크 전압 공급부(1000)는 복수의 레벨 중 선택된 하나의 레벨을 갖는 벌크 전압을 생성한다. 즉, 벌크 전압 레벨 차이에 따라 상기 센스 앰프(400)의 문턱 전압(Vt) 및 전류 구동력을 조절할 수 있으므로, 상기 센스 앰프(400)의 문턱 전압(Vt)이 우려되는 시점에서는 높은 벌크 전압을 상기 센스 앰프(400)에 공급하여 상기 문턱 전압(Vt)을 올리고, 전류 구동력이 문제 되는 시점에서는 낮은 벌크 전압을 상기 센스 앰프(400)에 공급하여 상기 문턱 전압(Vt)을 내림으로써 전류 구동력을 증가시킬 수 있다.
상기 센스 앰프(400)는 상기 벌크 전압 공급부(1000)의 출력을 상기 센스 앰프(400)의 엔모스 및 피모스 트랜지스터의 벌크 전극에 공급받고 상기 센스 앰프 제어 신호(CSP,CSN)가 인에이블 됨에 따라 상기 센스 앰프(400)에 연결된 비트 라인쌍을 센싱 증폭한다. 상기 센스 앰프(400)는 일반적인 센스 앰프 회로로 구현할 수 있다.
도 5는 도 4에 도시한 반도체 메모리 장치의 일 실시예를 나타낸 블록도이다.
도시한 것과 같이, 본 발명에 따른 반도체 메모리 장치는 제어부(200), 벌크 전압 생성부(300) 및 센스 앰프(400)로 구성된다. 상기 벌크 전압 공급부(1000)는 상기 제어부(200)와 상기 벌크 전압 생성부(300)로 구성된다.
상기 제어부(200)는 센스 앰프 구동 신호(SAEN)가 인에이블 되는 시점부터 제2 지연 시간(t2) 후에 제1 지연 시간(t1) 동안 하이 레벨을 출력하고, 그 외의 시간에는 로우 레벨을 출력한다. 즉, 상기 제어부(200)는 상기 제2 지연 시간(t2) 후에 상기 제1 지연 시간(t1) 동안의 펄스를 출력한다.
상기 벌크 전압 생성부(300)는 상기 제어부(200)의 출력 신호에 따라 제1 벌크 전압(VBB1)과 제2 벌크 전압(VBB2)을 생성하는 회로이다. 이하, 상기 벌크 전압 생성부(300)의 출력으로 고전압(VPP)이 생성되는 경우 또한 같은 원리가 적용되므로 저전압(VBB)이 생성되는 경우로 설명하겠다. 상기 센스 앰프 구동 신호(SAEN)가 인에이블되면 상기 센스 앰프(400)는 비트 라인쌍에 실린 데이터를 증폭하기 시작하는데 상기 비트 라인쌍의 전압차가 충분히 벌어질 때 상기 벌크 전압 생성부(300)는 상기 제2 벌크 전압(VBB2)을 상기 센스 앰프(400)의 벌크 전극에 공급하여 상기 센스 앰프(400)의 문턱 전압(Vt)을 낮춘다.
따라서, 상기 센스 앰프(400)의 전류 구동력이 증가하여 상기 센스 앰프(400)의 비트 라인쌍의 전압차를 증폭시킨다. 그 이후 상기 비트 라인쌍의 전압 레벨이 코아 전압(Vcore)과 접지 전압(0V) 레벨에 도달하면, 상기 벌크 전압 생성부(300)는 상기 제1 벌크 전압(VBB1)을 상기 센스 앰프(400)의 벌크 전극에 공급하여 상기 센스 앰프(400)의 문턱 전압(Vt)을 높인다.
따라서, 상기 센스 앰프(400)의 문턱 전압(Vt)을 낮추면 상기 센스 앰프(400)의 트랜지스터들의 미스 매치에 의한 오동작의 우려가 있는 경우인 비트 라인쌍의 전압차가 작은 때는 상기 제1 벌크 전압(VBB1)을 공급받아 문턱 전압(Vt)을 유지하고, 상기 비트 라인쌍의 전압차가 커서 문턱 전압(Vt)의 낮음이 문제되지 않 을때는 상기 제2 벌크 전압(VBB2)을 공급받아 전류 구동력을 높이게 된다.
이로써 상기 비트 라인쌍을 증폭시키는 시간을 감소시키고 상기 센스 앰프(400)의 문턱 전압이 낮아져서 생기는 문제점 또한 해결할 수 있다.
상기 벌크 전압 생성부(300)는 저전압(VBB) 또는 고전압(VPP)을 생성한다. 또한, 상기 제어부(200)의 출력 신호에 따라 제3 벌크 전압(VPP1)과 제4 벌크 전압(VPP2)을 생성하는 회로를 추가로 포함할 수 있다. 상기 저전압(VBB1,VBB2)은 상기 센스 앰프(400)의 엔모스 트랜지스터의 벌크 전극에 입력되고, 상기 고전압(VPP1,VPP2)은 상기 센스 앰프(400)의 피모스 트랜지스터의 벌크 전극에 입력된다.
도 6은 도 5에 도시한 제어부(200)의 일 실시예인 블록도이다.
도시한 것과 같이, 상기 센스 앰프 구동 신호(SAEN)를 인가 받아 제1 지연 시간(t1)을 지연시키는 제1 지연부(210), 제1 지연부(210)의 출력 신호와 상기 센스 앰프 구동 신호(SAEN)를 입력받아 연산하는 논리 조합부(230), 상기 논리 조합부(230)의 출력 신호를 제2 지연 시간(t2) 동안 지연시키는 제2 지연부(220)로 구성된다.
7은 도 6에 도시한 논리 조합부(230)의 일 실시예를 포함한 제어부(200)의 블록도이다.
도시한 것과 같이, 상기 논리 조합부(230)는 상기 제1 지연부(210)의 출력의 반전 신호와 상기 센스 앰프 구동 신호(SAEN)를 입력 받아 연산하는 낸드 게이트(ND1) 및 상기 낸드 게이트(ND1)의 출력을 반전시키는 인버터(IV1)로 구성된다.
도 7에 따른 제어부(200)의 동작 원리는 다음과 같다.
상기 센스 앰프 구동 신호(SAEN)가 로우에서 하이로 천이하면 상기 제1 지연부(210)의 출력은 상기 제1 지연 시간(t1) 동안 지연된 신호이다. 이를 반전시킨 신호(Va)는 상기 제1 지연 시간(t1)까지 하이 레벨이고 상기 제1 지연 시간(t1)후부터는 로우 레벨이다. 상기 제1 지연부(210)의 반전 신호와 상기 센스 앰프 구동 신호(SAEN)를 입력받아 낸드 게이트(ND1)와 인버터(IV1)를 연산하면 상기 인버터(IV1)의 출력은 상기 센스 앰프 구동 신호(SAEN)와 상기 제1 지연부(210)의 반전 신호가 모두 하이 레벨인 경우에 하이이고 그 외에는 로우인 신호를 출력한다.
따라서, 상기 인버터(IV1)의 출력(Vb)은 상기 센스 앰프 구동 신호(SAEN)가 로우에서 하이로 천이 시점부터 상기 제1 지연 시간(t1)까지는 하이이고 그 외의 시간에는 로우인 펄스가 발생한다. 상기 제어부(200)의 출력은 상기 논리 조합부(230)의 출력을 입력 받은 제2 지연부(220)에 의해 상기 제2 지연 시간(t2)동안 지연된 신호이다. 따라서, 도 10에 도시한 것과 같이(SB2 타이밍도), 상기 센스 앰프 구동 신호(SAEN)가 인에이블 되는 시점부터 상기 제2 지연 시간(t2) 후에 상기 제1 지연 시간(t1)동안 하이인 펄스가 발생한다.
도 8은 도 5에 도시한 벌크 전압 생성부(300)의 일 실시예를 나타낸 블록도이다.
도 8에 도시한 벌크 전압 생성부(300)는 상기 제어부(200)의 출력 신호에 따라 제1 기준 전압(VREF1)과 차지 펌프(350)의 출력을 입력 받아 비교 결과에 따른 검출 신호를 출력하는 제1 레벨 디텍터(310), 상기 제어부(200)의 출력 신호에 따 라 제2 기준 전압(VREF2)과 상기 차지 펌프(350)의 출력을 입력 받아 비교 결과에 따른 검출 신호를 출력하는 제2 레벨 디텍터(320), 상기 제어부(200)의 출력 신호에 따라 상기 제1 레벨 디텍터(310)의 출력과 상기 제2 레벨 디텍터(320)의 출력 중 하나를 선택하는 레벨 셀렉터(330), 상기 레벨 셀렉터(330)의 출력에 따라 동작하는 오실레이터(340), 및 상기 오실레이터(340)의 출력에 따라 펌핑하여 벌크 전압(VBB)을 생성하는 차지 펌프(350)로 구성된다.
상기 제1 레벨 디텍터(310)는 상기 제어부(200)의 출력의 반전 신호(SB1)가 인에이블 됨에 따라 구동한다. 상기 제1 기준 전압(VREF1)과 상기 차지 펌프(350)의 출력(VBB1)을 입력 받아 비교하여 상기 제1 기준 전압(VREF1)보다 낮으면 하이를 출력한다. 즉, 상기 제1 레벨 디텍터(310)가 인에이블됨에 따라 상기 오실레이터(340)와 상기 차지 펌프(350)가 구동시 상기 차지 펌프(350)의 출력 전압은 상기 제1 벌크 전압(VBB1)이 된다.
상기 제2 레벨 디텍터(320)는 상기 제어부(200)의 출력 신호(SB2)가 인에이블 됨에 따라 구동한다. 상기 제2 기준 전압(VREF2)과 상기 차지 펌프(350)의 출력(VBB2)을 입력 받아 비교하여 상기 제2 기준 전압(VREF2)보다 낮으면 하이를 출력한다. 즉, 상기 제2 레벨 디텍터(320)가 인에이블됨에 따라 상기 오실레이터(340)와 상기 차지 펌프(350)가 구동시 상기 차지 펌프(350)의 출력 전압은 상기 제2 벌크 전압(VBB2)이 된다.
상기 제2 벌크 전압(VBB2)은 상기 제1 벌크 전압(VBB1)에 비해 그 절대값이 낮은 값이므로 상기 제1 레벨 디텍터(310)와 상기 제2 레벨 디텍터(320)가 같은 구 성의 회로로 구현하는 경우 상기 제2 기준 전압(VREF2)은 상기 제1 기준 전압(VREF1)에 비해 그 절대값이 낮은 값이다.
상기 제1 레벨 디텍터(310)와 상기 제2 레벨 디텍터(320)는 상기 제어부(200)의 출력 신호(SB2)(또는 그 반전 신호(SB1))에 따라 인에이블 또는 디스에이블된다. 상기 제1, 제2 레벨 디텍터(310,320)는 일반적인 레벨 디텍터 회로로 구현하는데 있어서 상기 제어부(200)의 출력 신호(SB2)가 인가되면 상기 레벨 디텍터 회로가 구동되도록 구현할 수 있을 것이다. 예를 들면, 레벨 디텍터 회로에 트랜지스터를 추가하여 상기 트랜지스터의 게이트에 상기 제어부(200)의 출력 신호(SB2)(또는 그 반전 신호(SB1))를 인가받도록 한다. 따라서, 상기 트랜지스터가 턴온되면 상기 레벨 디텍터 회로가 구동될 것이다.
상기 레벨 셀렉터(330)는 상기 제어부(200)의 출력(SB2)(또는 그 반전 신호(SB1))에 따라 상기 제1 레벨 디텍터(310)의 출력과 상기 제2 레벨 디텍터(320)의 출력 중 선택적으로 하나를 출력한다. 예를 들어, 상기 레벨 셀렉터(330)는 상기 제어부(200)의 출력(SB2)이 하이 인경우 상기 제2 레벨 디텍터(320)의 출력을 상기 오실레이터(340)로 전송하고 상기 제어부(200)의 출력(SB2)이 로우인 경우 상기 제1 레벨 디텍터(310)의 출력을 상기 오실레이터(340)로 전송한다.
상기 레벨 셀렉터(330)는 일반적인 먹스 회로로 구현할 수 있다. 상기 먹스 회로는 상기 먹스 회로의 제어 신호로서 상기 제어부(200)의 출력 신호(SB2)를 인가시키고, 상기 제1 레벨 디텍터(310)의 출력과 상기 제2 레벨 디텍터(320)의 출력을 상기 먹스 회로의 입력에 인가시키면 상기 제어부(200)의 출력 신호(SB2)에 따 라 상기 제1 레벨 디텍터(310)의 출력과 상기 제2 레벨 디텍터(320)의 출력 중 하나를 선택적으로 출력할 수 있다.
또한 상기 레벨 셀렉터(330)는 상기 제어부의 출력 신호(SB2)와 반전 신호(SB1)를 입력 받는 패스 게이트에 의해서도 구현 가능하다. 예를 들면, 상기 제어부(200)의 출력 신호(SB2)가 인에이블되면 상기 제1 레벨 디텍터(310)의 출력을 전송하는 제1 패스 게이트와 상기 제어부(200)의 출력의 반전 신호(SB1)가 인에이블되면 상기 제2 레벨 디텍터(320)의 출력을 전송하는 제2 패스 게이트로 구성할 수 있다.
상기 오실레이터(340)는 상기 레벨 셀렉터(330)의 출력에 따라 동작하여 펄스를 발생시키고 상기 차지 펌프(350)는 상기 오실레이터(340)의 출력을 입력 받아 상기 벌크 전압(VBB)을 생성하는 것으로 일반적인 오실레이터와 차지 펌프 회로로 구현할 수 있다.
따라서, 도 10에 도시한 벌크 전압(VBB1,VBB2)의 파형과 같이, 상기 벌크 전압 생성부(300)는 상기 센스 앰프 구동 신호(SAEN)가 인에이블 된 시점부터 상기 제2 지연 시간(t2) 후부터 상기 제1 지연 시간(t1)동안 상기 제2 벌크 전압(VBB2)을 출력하고, 그 외의 시간에는 상기 제1 벌크 전압(VBB1)을 출력한다.
도 9는 도 6에 도시한 제1 지연부(210) 또는 제2 지연부(220)의 일 실시예를 나타낸 상세 회로도이다.
도시한 것과 같이, 상기 제1 지연부(210) 또는 상기 제2 지연부(220)는 인버터, 저항 및 캐패시터로 구성한다. 상기 캐패시터는 모스 트랜지스터로 구현할 수 있다. 상기 인버터, 상기 저항 및 상기 캐패시터의 크기 및 개수에 따라 지연 시간을 조절할 수 있다.
도 10은 도 5에 도시한 반도체 메모리 장치의 동작 타이밍도이다.
액티브(ACT) 명령에 의해 워드 라인(WL)이 인에이블된 후, 상기 센스 앰프 구동 신호(SAEN)가 인에이블 되면 상기 센스 앰프(400)는 비트 라인쌍(BL,/BL)에 실린 데이터를 증폭하기 시작한다. 상기 센스 앰프 구동 신호(SAEN)가 인에이블 된 시점부터 상기 제2 지연 시간(t2) 후에 비트 라인쌍은 도 10에 도시한 것과 같이, 상기 센스 앰프 문턱 전압(Vt)을 낮추어도 오동작을 일으키지 않을 만큼 전압차를 형성하고 있다. 이 시점부터 상기 제1 지연 시간(t1)동안 상기 센스 앰프(400)에 상기 제2 벌크 전압(VBB2)을 공급하면 상기 센스 앰프(400)의 문턱 전압(Vt)이 낮아져서 상기 센스 앰프(400)의 전류 구동력이 증가한다. 이로 인해 도 10의 비트 라인/상보 비트 라인 타이밍도(BL,/BL)에서 도시한 것과 같이 종래의 비트 라인 파형(점선)에 비해 본 발명에 의한 비트 라인 파형(실선)의 개선점은 비트 라인쌍의 전압차를 빠르게 증폭시켜 비트 라인은 코아 전압(Vcore) 레벨이 되고 상보 비트 라인은 접지 레벨이 된다. 상기 제1 지연 시간(t1) 이후부터 다시 상기 센스 앰프(400)에 상기 제1 벌크 전압(VBB1)을 공급함으로 상기 센스 앰프(400)의 문턱 전압(Vt)은 다시 높아진다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 따른 반도체 메모리 장치는 센스 앰프의 구동 상태에 적합한 벌크 전압을 시간에 따라 다르게 공급 함으로써 센스 앰프 문턱 전압을 제어하여 전류 구동력과 센스 앰프 문턱 전압 마진을 향상시킨 효과가 있다.

Claims (10)

  1. 센스 앰프 구동 신호로부터 생성한 펄스에 제어되어 복수의 기준 전압과 벌크 전압을 비교한 신호들 중 하나를 선택하고, 선택된 신호에 따라 차지 펌핑하여 상기 벌크 전압을 생성하는 벌크 전압 공급부; 및
    상기 벌크 전압 공급부의 출력을 벌크 전극에 입력 받는 센스 앰프를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 벌크 전압 공급부는,
    상기 센스 앰프 구동 신호가 인에이블 되는 시점부터 제2 지연 시간후에 제1 지연 시간 동안 제2 벌크 전압을 출력하고, 그 외의 시간에는 제1 벌크 전압을 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 벌크 전압 공급부는,
    상기 센스 앰프 구동 신호가 인에이블 되는 시점부터 상기 제2 지연 시간 후에 상기 제1 지연 시간 동안 하이 레벨을 출력하고, 그 외의 시간에는 로우 레벨을 출력하는 제어부; 및
    상기 제어부의 출력에 따라 상기 제1 벌크 전압과 상기 제2 벌크 전압을 생성하는 벌크 전압 생성부를 포함하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어부는,
    상기 센스 앰프 구동 신호를 상기 제1 지연 시간 동안 지연하는 제1 지연부;
    상기 제1 지연부의 출력 신호와 상기 센스 앰프 구동 신호를 입력 받아 연산하는 논리 조합부; 및
    상기 논리 조합부의 출력을 상기 제2 지연 시간 동안 지연하는 제2 지연부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항에 있어서,
    상기 벌크 전압 생성부는,
    상기 제어부의 출력 신호에 따라 제1 기준 전압과 차지 펌프의 출력을 입력 받아 비교 결과에 따른 검출 신호를 출력하는 제1 레벨 디텍터;
    상기 제어부의 출력 신호에 따라 제2 기준 전압과 상기 차지 펌프의 출력을 입력 받아 비교 결과에 따른 검출 신호를 출력하는 제2 레벨 디텍터;
    상기 제어부의 출력 신호에 따라 상기 제1 레벨 디텍터의 출력과 상기 제2 레벨 디텍터의 출력 중 하나를 선택하는 레벨 셀렉터;
    상기 레벨 셀렉터의 출력에 따라 동작하는 오실레이터; 및
    상기 오실레이터의 출력에 따라 펌핑하여 벌크 전압을 생성하는 차지 펌프를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 레벨 셀렉터는,
    상기 제어부의 출력의 반전 신호가 인에이블 됨에 따라 상기 제1 레벨 디텍터의 출력을 선택하고, 상기 제어부의 출력 신호가 인에이블 됨에 따라 상기 제2 레벨 디텍터의 출력을 선택하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제2 기준 전압은 상기 제1 기준 전압에 비해 그 절대값이 작은 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 2 항 또는 제 5 항에 있어서,
    상기 제1 벌크 전압과 상기 제2 벌크 전압은 저전압이며 상기 센스 앰프의 엔모스 트랜지스터의 벌크 전극에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제 2 항 또는 제 5 항에 있어서,
    상기 제1 벌크 전압과 상기 제2 벌크 전압은 고전압이며 상기 센스 앰프의 피모스 트랜지스터의 벌크 전극에 입력되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 2 항 또는 제 5 항에 있어서,
    상기 제2 벌크 전압은 상기 제1 벌크 전압에 비해 그 절대값이 작은 전압인 것을 특징으로 하는 반도체 메모리 장치.
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