KR100223770B1 - 반도체 장치의 문턱전압 제어회로 - Google Patents

반도체 장치의 문턱전압 제어회로 Download PDF

Info

Publication number
KR100223770B1
KR100223770B1 KR1019960026542A KR19960026542A KR100223770B1 KR 100223770 B1 KR100223770 B1 KR 100223770B1 KR 1019960026542 A KR1019960026542 A KR 1019960026542A KR 19960026542 A KR19960026542 A KR 19960026542A KR 100223770 B1 KR100223770 B1 KR 100223770B1
Authority
KR
South Korea
Prior art keywords
substrate bias
substrate
threshold voltage
standby
voltage
Prior art date
Application number
KR1019960026542A
Other languages
English (en)
Other versions
KR980004940A (ko
Inventor
최진국
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019960026542A priority Critical patent/KR100223770B1/ko
Priority to US08/884,347 priority patent/US5909140A/en
Priority to DE19727817A priority patent/DE19727817C2/de
Priority to JP17374897A priority patent/JP3405658B2/ja
Publication of KR980004940A publication Critical patent/KR980004940A/ko
Application granted granted Critical
Publication of KR100223770B1 publication Critical patent/KR100223770B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type

Abstract

본 발명은 반도체 장치의 문턱전압 제어 회로에 관한 것으로, 기판 바이어스를 감지하여 상기 기판 바이어스가 규정된 값보다 내려가는 것을 방지하는 기판 바이어스 감지부와, 상기 기판 바이어스 감지부의 출력 및 대기/동작 모드 제어 신호에 응답하여 기판 바이어스를 제어하는 기판 바이어스 제어부를 구비하여 기판 바이어스를 제어함으로써 문턱전압을 제어하는 것을 특징으로 하며, 대기모드에서는 높은 문턱전압 상태를 유지하여 낮은 기판누설전류를 유지하고, 동작상태에서는 문턱전압을 낮은 전원전압에 걸맞게 낮춤으로서 저전력, 고속동작을 구현할 수 있는 효과가 있다.

Description

반도체 장치의 문턱전압 제어 회로
제1도는 본 발명의 일실시예에 따른 문턱전압 제어 회로의 개념적 구성도,
제2도는 본 발명의 일실시예에 적용되는 기판 바이어스 제어부의 회로도,
제3a도 및 제3b도는 제2도에 도시된 기판 바이어스 제어부의 전압 파형도,
제4도는 본 발명의 일실시예에 적용되는 기판 바이어스 감지부의 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 바이어스 감지부 12 : 기판 바이어스 제어부
21 : 발진기 22 : 제1 전하펌프
23 : 제2 전하펌프 24 : 클램핑부
41 : 래치 42 : 전압 디바이더
MP1 : PMOS 트랜지스터 MN1 : NMOS 트랜지스터
D1,D2,D3,D4 : 다이오드 VBB: 기판 바이어스
SLEEP : 대기/동작 모드 제어 신호 SSBEN : 기판 바이어스 인에이블 신호
본 발명은 반도체 회로 기술에 관한 것으로, 특히 반도체 장치의 문턱전압 제어회로에 관한 것이다.
최근에는 전자제품이 경량화 및 소형화되는 추세에 따라 저전력으로 고속 동작하는 반도체 장치가 요구되고 있으며, 특히 배터리(battery)로 동작되는 전자제품에서는 비동작시에 전력이 거의 소모되지 않도록 하는 설계가 요구되고 있다.
일반적으로, 반도체 장치의 공급전압을 낮추면 반도체 장치의 전력 소모를 감소시킬 수 있으며, 더불어 문턱전압을 내리게 되면 고속 동작이 가능해 진다.
따라서, 종래에는 반도체 장치의 고속 동작 및 저 전력 소모를 위하여 공급전압 및 문턱전압을 낮추는 방식이 사용되어 왔다.
그러나, 이처럼 낮은 문턱전압으로 설계된 반도체 장치는 그 동작시의 전력 소모가 줄어드는 반면, 반도체 장치의 비동작 시에 부임계전압 누설전류(subthreshold leakage current)가 증가됨으로 인하여 배터리의 수명을 단축시키는 요인이 되고 있으며, 그 대부분이 반도체 장치로 구성된 소형 전자제품에서 배터리의 수명은 제품의 품질을 결정하는 중요한 포인트가 되고 있다.
문턱전압을 낮추는 것은 반도체 장치의 고속 동작을 위해서는 거의 불가피한 사항으로, 문턱전압의 저감에 따라 증가하는 부임계전압 누설전류를 억제할 수 있는 제어 회로의 개발이 매우 필요한 현실이다.
이에, 본 발명은 반도체 장치의 동작속도를 고속으로 유지하면서 비 동작시 발생하는 전력 소모를 줄이기 위한 문턱전압 제어 회로를 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명의 문턱전압 제어 회로는 기판 바이어스를 감지하여 상기 기판 바이어스가 규정된 값보다 내려가는 것을 방지하는 기판 바이어스 감지부와, 상기 기판 바이어스 감지부의 출력 및 대기/동작 모드 제어 신호에 응답하여 기판 바이어스를 제어하는 기판 바이어스 제어부를 구비하여, 기판 바이어스를 제어함으로써 문턱전압을 제어하는 것을 특징으로 한다.
또한, 상기 기판 바이어스 제어부는, 상기 기판 바이어스 감지부의 출력 및 상기 대기/동작 모드 제어 신호에 응답하여 소정의 발진주파수를 출력하는 발진수단; 상기 발진주파수를 입력받아 기판 바이어스를 낮추기 위해 기판상의 전하를 펌핑하는 펌핑수단; 및 상기 대기/동작 모드 제어 신호에 응답하여 기판 바이어스를 높이기 위해 기판 내로 전류를 공급하는 전류 공급수단을 포함하여 이루어진다.
또한, 상기 기판 바이어스 감지부는, 소정의 공급전원 및 기판 바이어스 사이에 직렬로 연결되되, 각각의 제1 접합층은 기판에, 제2 접합층은 게이트에 각각 접속된 다수의 PMOS 트랜지스터로 구성된 전압 디바이더와, 임의의 상기 PMOS 트랜지스터의 상기 제1 접합층의 전압과 상기 제2 접합층의 반전된 전압을 입력으로 하는 래치수단을 포함하여 이루어진다.
본 발명은 부임계전압 누설전류를 최소화하기 위하여 반도체 장치가 동작하지 않는 동안에는 즉, 대기모드에서는 문턱전압을 높이고, 동작 모드에서는 문턱전압을 낮게 변화시켜 동작 속도를 향상시키는 문턱전압 제어 회로를 구현한 것으로, 이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 제1도는 본 발명의 일실시예에 따른 문턱전압 제어 회로의 개념적 구성을 나타낸 것이다.
NMOS 트랜지스터의 문턱 전압(Vth-n) 제어의 예를 들어 설명하면, 우선 초기 상태에서 기판 전압 감지부(11)는 하이 레벨을 출력한다. 반도체 장치가 대기모드 상태일 때, 즉 비동작시에 대기/동작 모드 제어 신호 SLEEP는 하이 레벨이다. 이에 따라, 기판 바이어스 제어부(12)가 인에이블되어 기판 바이어스 VBB-p-sub(접지전압 GND과 기판의 전압차에 해당)가 통상 -2V가 될 때까지 기판으로 부터 100μA의 전류를 펌핑한다. 결국, 기판 바이어스 VBB-p-sub가 OV에서 -2V로 변화하고, 이에 따라 문턱 전압이 0.3V에서 0.7V로 상승한다. 만약에 기판 바이어스 VBB-p-sub가 규정된 값보다 내려가면 기판 바이어스 감지부(11)은 로우 레벨 신호를 출력하여 기판 전압 제어부(12)를 디스에이블시키게 된다.
다음으로, 반도체 장치가 동작 모드 상태일 때, 대기/동작 모드 제어 신호 SLEEP은 로우 레벨이다. 이에 따라, 기판 바이어스 제어부(12)가 디스에이블되고 NMOS 트랜지스터 MN1을 통해 전류가 유입되어 기판 바이어스 VBB-p-sub는 -2V에서 OV로 회복되고, 결과적으로 문턱전압도 0.7V에서 0.3V로 떨어지게 된다.
PMOS 트랜지스터의 문턱전압(Vth-p)을 제어하는 경우도 상기와 같은 원리를 통해 이루어지는데, 기판 바이어스 VBB-p-well(기판과 공급전압 VDDL의 전압차에 해당)를 제어함으로써 문턱전압(Vth-p)을 -0.3V 내지 -0.7V의 범위내에서 변화시킨다.
다시 말해, 문턱전압의 변화는 반도체 장치 내의 NMOS 트랜지스터 및 PMOS 트랜지스터의 기판 바이어스를 제어함으로써 이루어지며, NMOS 트랜지스터의 경우, 동작시의 기판 바이어스를 OV로 하면 문턱전압이 0.3V로 유지되다가 대기상태로 진입하면 기판 바이어스를 -2V로 하강시켜 문턱전압을 0.7V로 상승시키는 것이다.
첨부된 도면 제2도는 제1도의 기판 바이어스 제어부의 회로도로써, NMOS 트랜지스터의 문턱 전압(Vth-n)을 제어하기 위한 구성의 일례를 보여주고 있다.
우선, 도시된 바와 같이 기판 바이어스를 제어부는 기판 바이어스 인에이블신호 SSBEN에 응답하여 전하펌프 구동시키기 위한 소정의 발진 주파수를 출력하는 발진기(21)와, 발진 주파수에 의해 구동되어 기판 바이어스를 낮추기 위해 기판전하를 펌핑하는 더블 펌핑(double pumping) 방식의 제1 및 제2 전하펌프(22, 23)를 구비하여 기판 바이어스 VBB-p-sub를 낮출 수 있다.
또한, 기판 바이어스 제어부를 기판 바이어슬 높이기 위하여 기판으로 전류를 공급하는 NMOS 트랜지스터(M1)과, 대기/동작 모드 제어 신호 /SLEEP에 응답하여 NMOS 트랜지스터(M1)를 제어하는 NMOS 트랜지스터(M2)를 구비한다. 여기서, NMOS 트랜지스터(M2)는 대기/동작 모드 제어 신호 /SLEEP가 하이레벨일 때 즉, 대기모드일 때 턴온되어 NMOS 트랜지스터(M1)의 게이트 전압 Vg를 상승시킴으로써 NMOS 트랜지스터(M1)를 턴온시키고 이로 인하여 많은 전류가 기판으로 유입되어 기판 바이어스 VBB-p-sub를 상승시키는 역할을 한다.
또한, 기판 바이어스 제어부가 대기 상태일 때만 제1 전하펌프(22)와 기판을 연결시켜주는 다이오드(D1)와, NMOS 트랜지스터(M1)의 게이트 산화막이 손상되는 것을 방지하기 위한 클램핑부(24)와, 클램핑부(24)와 기판을 접속하는 NMOS 트랜지스터(M1)의 게이트 전류를 제한하기 위한 PMOS 트랜지스터(M4)와, NMOS 트랜지스터(M2)의 정상 동작을 위하여 노드 N2의 전압을 접지전압 이상이 되도록 하는 역할을 하는 PMOS 트랜지스터(M3)를 더 포함하여 구성된다.
여기서, 클램핑부(24)는 NMOS 트랜지스터(M1)의 게이트 전압 Vg가 기판 바이어스 VBB-p-sub보다 2.4V를 초과하지 않도록 다이오드 D2,D3,D4를 직렬로 연결하여 구성되어 있다.
대기모드에서 NMOS 트랜지스터(M1)를 턴-오프시키기 위하여 게이트 전압 Vg는 기판 바이어스 VBB-p-sub보다 낮아야 한다. 노드 N1의 기생 정전용량이 기판보다 훨씬 작기 때문에 각 전하펌프(22, 23)가 작동시(대기/동작 모드 제어 신호 /SLEEP이 로우레벨인 경우 기판 바이어스 인에이블신호 SSBEN에 의해 제1 전하펌프 및 제2 전하펌프(22, 23)이 가동됨) 노드 N1이 기판 바이어스 VBB-p-sub보다 빨리 낮아지게 된다. 따라서, Vg는 VBB-p-sub-0.8V가 되고 NMOS 트랜지스터(M1)는 턴오프된다.
회로의 동작모드에서는 제1 및 제2 전하펌프(22, 23)의 동작이 중지되고, /SLEEP이 하이레벨이 되면서 NMOS 트랜지스터(M2)가 턴-온되어 게이트 전압 Vg가 상승하면서 NMOS 트랜지스터(M1)가 턴-온된다. NMOS 트랜지스터(M1)가 턴온되면 많은 전류가 기판으로 유입되어 기판 바이어스 VBB-p-sub는 -2V에서 OV로 급격히 상승하게 된다.
다음으로, 제3a도는 동작모드에서 대기모드로 전환되는 경우의 기판 바이어스 제어부의 전압 파형도이고, 제3b도는 대기모드에서 동작모드로 전환되는 경우의 기판 바이어스 제어부의 전압 파형도이다.
이를 참조하면 상기한 기판 바이어스 제어부의 동작을 더욱 확실히 이해할 수 있을 것이다.
끝으로, 제4도는 제1도의 기판 바이어스 감지부의 회로 구성도로서, 상술한 바와 같이 기판 바이어스를 감지하여 기판 바이어스 VBB가 규정된 값 이하로 내려갈 경우 기판 바이어스 제어부를 디스에이블 시키는 역할을 수행한다.
우선, 공급전압 VDD와 기판 바이어스 VBB를 직렬 접속하는 다수의 PMOS 트랜지스터(P1‥Pk, Pk+1‥Pn)로 구성된 전압 디바이더(42)를 사용하였다. 각 트랜지스터는 다이오드 접속되어 있으며, 각각의 소오스는 기판에 연결되어 있다. 또한, 문턱전압 이하의 영역을 사용함으로서 드레인 전류가 매우 작게 흐르게 한다. 일정 전압이 전압 디바이더(24) 내의 각 트랜지스터에 일률적으로 배분되며, 여기서 PMOS 트랜지스터 Pk의 소오스와 드레인 전압을 취함으로써 DC 전달특성에 히스테리시스(hysteresis) 특성을 도입하여 노이즈(noise)에 대해 덜 민감하도록 하였다. 따라서, 제조공정이나 온도변화에 의한 약간의 문턱전압 변동만이 발생할 뿐이다. 도면 부호 41은 래치(latch)를 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
상술한 바와 같이 본 발명을 실시하면 대기모드에서는 높은 문턱전압 상태를 유지하여 낮은 기판누설전류를 유지하고, 동작상태에서는 문턱전압을 낮은 전원전압에 걸맞게 낮춤으로서 저전력, 고속동작을 구현할 수 있는 효과가 있다.
또한, 본 발명은 대기모드시 낮은 기판누설전류를 유지함으로써 고정된 문턱전압 방식의 종래의 기술과는 차별되며, 칩전체의 면적과 대비하여 문턱전압 제어 회로가 점유하는 면적이 극소할 뿐 아니라, 반도체 장치의 고집적화 추세에 따라 그 점유면적은 점차 무실될만 한 것이 될 것이므로 레이아웃 측면에서 별다른 문제점이 없다.

Claims (5)

  1. 기판 바이어스를 감지하여 상기 기판 바이어스가 규정된 값보다 내려가는 것을 방지하는 기판 바이어스 감지부와, 상기 기판 바이어스 감지부의 출력 및 대기/동작 모드 제어 신호에 응답하여 기판 바이어스를 제어하는 기판 바이어스 제어부를 구비하여, 기판 바이어스를 제어함으로써 문턱전압을 제어하는 것을 특징으로하는 반도체 장치의 문턱전압 제어 회로.
  2. 제1항에 있어서, 상기 기판 바이어스 제어부는 상기 기판 바이어스 감지부의 출력 및 상기 대기/동작 모드 제어 신호에 응답하여 소정의 발진주파수를 출력하는 발진수단; 상기 발진주파수를 입력받아 기판 바이어스를 낮추기 위해 기판상의 전하를 펌핑하는 펌핑수단; 및 상기 대기/동작 모드 제어 신호에 응답하여 기판 바이어스를 높이기 위해 기판내로 전류를 공급하는 전류 공급수단을 포함하여 이루어진 반도체 장치의 문턱전압 제어 회로.
  3. 제1항 또는 제2항에 있어서, 상기 기판 바이어스 감지부는 소정의 공급전원 및 기판 바이어스 사이에 직렬로 연결되되, 각각의 제1 접합층은 기판에, 제2 접합층은 게이트에 각각 접속된 다수의 PMOS 트랜지스터로 구성된 전압 디바이더와, 임의의 상기 PMOS 트랜지스터의 상기 제1 접합층의 전압과 상기 제2 접합층의 반전된 전압을 입력으로 하는 래치수단을 포함하여 이루어진 반도체 장치의 문턱전압 제어 회로.
  4. 제2항에 있어서, 상기 기판 바이어스 제어부는 상기 전류 공급수단에 과전압이 인가되는 것을 방지하기 위한 클램핑수단을 더 포함하여 이루어진 반도체 장치의 문턱전압 제어 회로.
  5. 제2항 또는 제4항에 있어서, 상기 전류 공급수단은 상기 기판과 접지전원을 접속하는 NMOS 트랜지스터를 포함하여 이루어진 반도체 장치의 문턱전압 제어 회로.
KR1019960026542A 1996-06-29 1996-06-29 반도체 장치의 문턱전압 제어회로 KR100223770B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960026542A KR100223770B1 (ko) 1996-06-29 1996-06-29 반도체 장치의 문턱전압 제어회로
US08/884,347 US5909140A (en) 1996-06-29 1997-06-27 Circuit for controlling the threshold voltage in a semiconductor device
DE19727817A DE19727817C2 (de) 1996-06-29 1997-06-30 Schaltung zur Steuerung der Schwellenspannung in einer Halbleitervorrichtung für den Stand-by-Betrieb mit niedrigem Energieverbrauch
JP17374897A JP3405658B2 (ja) 1996-06-29 1997-06-30 半導体装置のしきい電圧の制御回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960026542A KR100223770B1 (ko) 1996-06-29 1996-06-29 반도체 장치의 문턱전압 제어회로

Publications (2)

Publication Number Publication Date
KR980004940A KR980004940A (ko) 1998-03-30
KR100223770B1 true KR100223770B1 (ko) 1999-10-15

Family

ID=19465209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960026542A KR100223770B1 (ko) 1996-06-29 1996-06-29 반도체 장치의 문턱전압 제어회로

Country Status (4)

Country Link
US (1) US5909140A (ko)
JP (1) JP3405658B2 (ko)
KR (1) KR100223770B1 (ko)
DE (1) DE19727817C2 (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100667956B1 (ko) 2005-07-25 2007-01-16 한국과학기술원 저전력 고속 반도체 소자
KR100757934B1 (ko) 2006-08-11 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 테스트 모드 버퍼
KR100857435B1 (ko) * 2007-01-11 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR100997208B1 (ko) * 2008-09-29 2010-11-29 충북대학교 산학협력단 저전압 연산 증폭기

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6064250A (en) * 1996-07-29 2000-05-16 Townsend And Townsend And Crew Llp Various embodiments for a low power adaptive charge pump circuit
KR100273210B1 (ko) * 1997-04-22 2000-12-15 김영환 데이터 입출력 감지형 기판전압 발생회로
US6411156B1 (en) * 1997-06-20 2002-06-25 Intel Corporation Employing transistor body bias in controlling chip parameters
US6166584A (en) * 1997-06-20 2000-12-26 Intel Corporation Forward biased MOS circuits
JP4109340B2 (ja) * 1997-12-26 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置
KR100294695B1 (ko) * 1998-01-13 2001-07-12 김영환 저전력씨모스회로
US6252452B1 (en) * 1998-08-25 2001-06-26 Kabushiki Kaisha Toshiba Semiconductor device
TW453032B (en) 1998-09-09 2001-09-01 Hitachi Ltd Semiconductor integrated circuit apparatus
JP4384759B2 (ja) * 1998-09-14 2009-12-16 テキサス インスツルメンツ インコーポレイテツド Ｍｏｓ集積回路の特性を改良するためのボディ電圧のパルス動作
US6222387B1 (en) * 1998-10-26 2001-04-24 Cypress Semiconductor Corporation Overvoltage tolerant integrated circuit input/output interface
US6272666B1 (en) 1998-12-30 2001-08-07 Intel Corporation Transistor group mismatch detection and reduction
US6484265B2 (en) * 1998-12-30 2002-11-19 Intel Corporation Software control of transistor body bias in controlling chip parameters
DE19950543C1 (de) 1999-10-20 2000-11-23 Infineon Technologies Ag Integrierte Schaltung mit Regelung der Einsatzspannungen ihrer Transistoren
US6448840B2 (en) * 1999-11-30 2002-09-10 Intel Corporation Adaptive body biasing circuit and method
US6611918B1 (en) 1999-12-21 2003-08-26 Intel Corporation Method and apparatus for changing bias levels to reduce CMOS leakage of a real time clock when switching to a battery mode of operation
JP3609003B2 (ja) * 2000-05-02 2005-01-12 シャープ株式会社 Ｃｍｏｓ半導体集積回路
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
TW501278B (en) * 2000-06-12 2002-09-01 Intel Corp Apparatus and circuit having reduced leakage current and method therefor
JP2002074956A (ja) * 2000-09-04 2002-03-15 Mitsubishi Electric Corp 半導体装置
US6687883B2 (en) 2000-12-28 2004-02-03 International Business Machines Corporation System and method for inserting leakage reduction control in logic circuits
US6483375B1 (en) * 2001-06-28 2002-11-19 Intel Corporation Low power operation mechanism and method
KR100465065B1 (ko) * 2002-05-17 2005-01-06 주식회사 하이닉스반도체 클램핑 회로 및 이를 이용한 불휘발성 메모리 소자
US7548484B2 (en) 2005-09-29 2009-06-16 Hynix Semiconductor Inc. Semiconductor memory device having column decoder
US7276957B2 (en) * 2005-09-30 2007-10-02 Agere Systems Inc. Floating well circuit having enhanced latch-up performance
KR100776749B1 (ko) 2006-05-19 2007-11-19 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 구동방법
KR100809071B1 (ko) * 2006-09-25 2008-03-03 삼성전자주식회사 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법
KR100809072B1 (ko) 2006-09-28 2008-03-03 삼성전자주식회사 고전압 발생 회로를 구비하는 반도체 장치 및 그 전압 발생방법
US9088280B2 (en) * 2013-10-30 2015-07-21 Freescale Semiconductor, Inc. Body bias control circuit
CN109741775A (zh) * 2018-12-29 2019-05-10 西安紫光国芯半导体有限公司 Dram输出驱动电路及其减小漏电的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159688A (ja) * 1984-08-31 1986-03-27 Hitachi Ltd 半導体集積回路装置
KR0133933B1 (ko) * 1988-11-09 1998-04-25 고스기 노부미쓰 기판바이어스 발생회로
KR910004737B1 (ko) * 1988-12-19 1991-07-10 삼성전자 주식회사 백바이어스전압 발생회로
US5003197A (en) * 1989-01-19 1991-03-26 Xicor, Inc. Substrate bias voltage generating and regulating apparatus
JPH04274084A (ja) * 1991-02-27 1992-09-30 Toshiba Corp 基板電位調整装置
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
KR0127318B1 (ko) * 1994-04-13 1998-04-02 문정환 백바이어스전압 발생기
KR0142967B1 (ko) * 1995-04-26 1998-08-17 김광호 반도체 메모리장치의 기판 전압 제어회로

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100667956B1 (ko) 2005-07-25 2007-01-16 한국과학기술원 저전력 고속 반도체 소자
KR100757934B1 (ko) 2006-08-11 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 테스트 모드 버퍼
KR100857435B1 (ko) * 2007-01-11 2008-09-10 주식회사 하이닉스반도체 반도체 메모리 장치
KR100997208B1 (ko) * 2008-09-29 2010-11-29 충북대학교 산학협력단 저전압 연산 증폭기

Also Published As

Publication number Publication date
US5909140A (en) 1999-06-01
JPH1079662A (ja) 1998-03-24
DE19727817C2 (de) 2001-05-23
KR980004940A (ko) 1998-03-30
JP3405658B2 (ja) 2003-05-12
DE19727817A1 (de) 1998-01-29

Similar Documents

Publication Publication Date Title
KR100223770B1 (ko) 반도체 장치의 문턱전압 제어회로
US5694072A (en) Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
US6075404A (en) Substrate biasing circuit and semiconductor integrated circuit device
US7479820B2 (en) Semiconductor device including detector circuit capable of performing high-speed operation
US7362165B1 (en) Servo loop for well bias voltage source
KR100728950B1 (ko) 내부전압 발생장치
US5744996A (en) CMOS integrated semiconductor circuit
US7336108B2 (en) Semiconductor integrated circuit with stepped-up voltage pump circuit
JPH0644774A (ja) 改良式チップ・オン電源制御装置を有する集積回路
KR19980042545A (ko) 레귤레이터 내장 반도체 집적회로
KR100902053B1 (ko) 반도체 메모리 장치의 기준 전압 발생회로
KR100549947B1 (ko) 집적회로용 기준전압 발생회로
JPH08272467A (ja) 基板電位発生回路
US7012461B1 (en) Stabilization component for a substrate potential regulation circuit
US20010010459A1 (en) Drive power supplying method for semiconductor memory device and semiconductor memory device
JP2008131266A (ja) 半導体装置
KR20040035065A (ko) 파워 업 신호 발생기
US6201380B1 (en) Constant current/constant voltage generation circuit with reduced noise upon switching of operation mode
KR101022673B1 (ko) 반도체 메모리장치의 파워업회로
US11599185B2 (en) Internet of things (IoT) power and performance management technique and circuit methodology
US7768843B2 (en) Semiconductor memory device for generating back-BIAS voltage with variable driving force
US11695010B2 (en) Semiconductor device
US7835216B2 (en) Semiconductor memory apparatus having decreased leakage current
US20080186794A1 (en) Memory with tunable sleep diodes
US6507235B1 (en) Local substrate pumping in integrated circuits

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130620

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20140618

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20150617

Year of fee payment: 17

EXPY Expiration of term