JP4109340B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、特に高速性と低電力性を兼ね備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
現在、マイクロプロセッサ等の半導体集積回路装置の実現にはCMOSによる集積回路が広く用いられている。CMOS回路の諸費電力にはスイッチング時の充放電によるダイナミックな消費電力とサブスレッショルドリーク電流によるスタティックな消費電力によるものがある。このうちダイナミック消費電力は電源電圧VDDの2乗に比例して大きな電力を消費するため、低消費電力化のためには電源電圧を下げることが効果的であり、近年多くのマイクロプロセッサの電源電圧は低下してきている。
【０００３】
一方、現在の低電力なマイクロプロセッサには、パワーマネージメント機構を備え、プロセッサに複数の動作モードを設け、それに従って待機時に実行ユニットへのクロックの供給を停止しているものがある。
【０００４】
このクロック供給の停止により、不要な実行ユニットにおけるダイナミックな消費電力を可能な限り削減することができる。しかしなから、サブスレッショルドリーク電流によるスタティックな消費電力は削減することができず、残存したままである。
【０００５】
CMOS回路の動作速度は電源電圧の低下にともない遅くなるため、動作速度の劣化を防ぐためには電源電圧の低下に連動してMOSトランジスタのしきい値電圧を下げる必要がある。しかし、しきい値電圧を下げると極端にサブスレッショルドリーク電流が増加するため、電源電圧の低下が進むにつれて、従来はそれほど大きくなかったサブスレッショルドリーク電流によるスタティックな消費電力の増加が顕著になってきた。このため、高速性と低電力性の２点を両立したマイクロプロセッサ等の半導体集積回路装置を実現することが問題となっている。
【０００６】
上記問題を解決する方法として、例えば特開平6-54396号に公報されているように、基板バイアスを可変設定することにより、MOSトランジスタのしきい値電圧を制御する方法がある。
【０００７】
CMOS回路の高速動作が要求されるアクティブ状態では、基板バイアスをPMOS(PチャネルMOSトランジスタ)については電源電位に、NMOS(NチャネルMOSトランジスタ)については接地電位に設定する。一方、CMOS回路が高速に動作する必要のないスタンバイ状態では、基板バイアスをPMOSについては電源電圧よりも高い電位を、NMOSについては低い電位を印加する(この動作を以下、「基板を引く」と表現する)。
【０００８】
スタンバイ時に基板を引くことによって、CMOS回路を構成しているMOSトランジスタのしきい値を高くすることができ、サブスレッショルドリーク電流によるスタティックな消費電力を削減することができる。
【０００９】
【発明が解決しようとする課題】
高速性と低電力性の２点を両立したマイクロプロセッサ等の半導体集積回路装置を実現するためには、CMOS回路について上記のような基板バイアス制御を行い、アクティブ時にはMOSトランジスタのしきい値電圧を低くして高速性を維持し、スタンバイ時にはMOSトランジスタのしきい値を高くしてサブスレッショルドリーク電流を低減する必要がある。
【００１０】
しかしながら、発明者らの検討したところによると、実際の回路装置において基板バイアス制御をするためには、以下のような課題が残されてる。
【００１１】
(1) 基板バイアス制御回路のテスト容易性を確保する。
【００１２】
(2) 基板バイアス制御をすることでのCMOS回路の誤作動を防止する。
【００１３】
(3) 基板バイアス制御をすることによる、回路面積増加を最小限に止める。
【００１４】
(4) 基板バイアスの切り換え時における半導体集積回路装置の誤作動を防止する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明で提示した手段の主なものは以下のようになる。
【００１６】
基板バイアス制御回路内の負電圧発生回路の出力をパッドに出力することとして、回路のテストを容易とした。すなわち、負電圧発生回路は、その出力信号である電圧のレベルが設定した電圧になっているかどうかを確認する必要があり、このため、その出力がそのまま出ている端子を設けることが便利である。
【００１７】
また、アクティブ状態時に基板バイアスを駆動する基板駆動MOSトランジスタを、基板バイアス制御するべき主回路内に複数配置し、基板インピーダンスを下げる。この場合、アクティブ状態時には、主回路内の回路が動作するため、インピーダンスを低くして、基板電位を固定し、トランジスタ閾値のばらつきを押さえる必要があるからである。
【００１８】
このとき、スタンバイ時に比べてアクティブ状態時の駆動力は大きくなり、例えば５倍、理想的には１０倍以上の駆動力が望ましい。
【００１９】
さらに、基板バイアス切り換え時の回路の安定性を確保するために、基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号は、基板駆動MOSトランジスタのゲートに接続された後に基板バイアス制御回路にもどされ、もどされた信号の電位によって基板バイアス制御回路が主回路の基板バイアスが安定したことを検出できるようにゲート制御信号を配線する。
【００２０】
半導体集積回路装置はパワーオンリセット回路を具備しており、パワーオンリセット回路は主回路の電源が投入されることを検出し、パワーオンリセット回路によって、主回路の電源が投入されて一定時間の間は、基板駆動MOSトランジスタが基板バイアスを浅く駆動するアクティブ状態にする。
【００２１】
さらに、基板バイアス制御回路は、スタンバイ状態からアクティブ状態に遷移する過程でのゲート制御信号の出力インピーダンスを、アクティブ状態に完全に遷移した後でのインピーダンスよりも大きく制御する。
【００２２】
また、 半導体集積回路装置は負電圧発生回路を具備しており、基板バイアス制御回路はスタンバイ状態での負電圧発生回路の出力インピーダンスを、アクティブ状態での負電圧発生回路の出力インピーダンスよりも小さく制御する。
【００２３】
また、主回路は複数のセルから成っており、複数のセルの電源ネットは第１配線層によって給電されており、さらに、それら第１配線層と直行する第２配線層を用いた電源ネットがあり、第１配線層による電源ネットと第２配線層による電源ネットの交点にスイッチセルを配置して、第１配線層による電源ネットと、第２配線層による電源ネットの接続はそのスイッチセル内で行われており、さらに、上記基板駆動MOSトランジスタをスイッチセル内に配置する。
【００２４】
また、上記セルを構成するMOSトランジスタの基板バイアス供給線が、第１配線層による電源ネットと平行して第１配線層によって行われ、第２配線層による電源ネットにも平行して第２配線層によっても行われ、電源ネットと同様に、上記スイッチセル内で、第１配線層による基板バイアス供給線と、第２配線層による基板バイアス供給線が接続され、上記基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号が、第２配線層による電源ネットと平行した、上記スイッチセル上空の第２配線層によって供給され、上記スイッチセル内で、基板駆動MOSトランジスタのゲート端子に接続する。
【００２５】
より具体的に説明すると、本発明は少なくとも一つのトランジスタから構成された主回路と、トランジスタの基板に印加される電圧を制御する基板バイアス制御回路と、基板バイアス制御回路を制御することで主回路に流れるサブスレッショルドリーク電流が多いアクティブ状態と、サブスレッショルドリーク電流が小さいスタンバイ状態の少なくとも二つ状態に切り替えるスタンバイ制御回路を有し、基板バイアス制御回路に負電圧発生回路を内蔵するとともに、該負電圧発生回路で発生した負電圧を装置外部へ出力する端子を有する。
【００２６】
このとき半導体集積回路装置は、出力パッドを有する半導体チップと、半導体チップを内蔵し外部ピンを有するパッケージを有し、端子として出力パッドの一つを用い、かつ、その端子は外部ピンとは接続されていない。
【００２７】
他の例では、少なくとも一つのMOSトランジスタから構成された主回路と、MOSトランジスタの基板に印加される電圧を制御する基板バイアス制御回路と、基板バイアス制御回路を制御することで、主回路に流れるサブスレッショルドリーク電流が多いアクティブ状態と、サブスレッショルドリーク電流が小さいスタンバイ状態の少なくとも二つ状態に切り替えるスタンバイ制御回路を有し、アクティブ状態には基板バイアスを浅く制御し、スタンバイ状態では基板バイアスを深く制御し、アクティブ状態で基板バイアスを浅く駆動する駆動力が、スタンバイ状態で基板バイアスを深く駆動する駆動力よりも１０倍以上大きいことを特徴とする。
【００２８】
このとき、基板バイアスを深く制御している時には、基板を引いているトランジスタから構成される主回路を動作させないことが望ましい。基板を引いている時は、基板のインピーダンスが高いので、ＭＯＳトランジスタが動作することで基板電位が変化しやすい。このため、ＭＯＳトランジスタが誤動作する可能性があるためである。
【００２９】
デバイス構造としては、アクティブ状態で基板バイアスを浅く駆動するための基板駆動MOSトランジスタは距離２０μｍ以上離れて少なくとも二つ以上あり、基板駆動MOSトランジスタのゲート電位は基板バイアス制御回路により制御されている。
【００３０】
基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号は、基板駆動MOSトランジスタのゲートに接続された後に基板バイアス制御回路に戻され、戻された信号の電位によって基板バイアス制御回路が前記主回路の基板バイアスが安定したことを検出できる。
【００３１】
基板駆動MOSトランジスタのしきい値電圧は、主回路を構成しているMOSトランジスタのしきい値よりも大きいことが望ましい。また、外部とのインターフェースをするI/O回路を具備するとき、そのI/O回路を構成している少なくとも一つのMOSトランジスタの酸化膜厚は、主回路を構成しているMOSトランジスタの酸化膜厚よりも厚いことが好ましい。このように、主に高い電圧が印加される部分の耐圧を高くすることが望ましい。
【００３２】
さらに主回路の電源が投入されることを検出するパワーオンリセット回路を具備し、主回路の電源が投入されて一定の間は基板駆動MOSトランジスタが基板バイアスを浅く駆動するアクティブ状態に制御する。
【００３３】
本発明を適用したシステムの他の態様では、半導体集積回路装置は第１(VDDQ)と第２(VDD)の電源電圧を有し、第１の電源電圧は第２の電源電圧よりも絶対値が大きく、第２の電源電圧は２Ｖ以下であり、第２の電源電圧(VDD)は前記主回路(LOG)に供給され、第１の電源電圧(VDDQ)は基板バイアス制御回路(VBC)とスタンバイ制御回路(VBCC)に供給され、第１の電源電圧は第２の電源電圧よりも先に投入され、基板バイアス制御回路は、第２の電源電圧が投入されて一定時間の間は主回路をアクティブ状態に制御することを特徴とする。
【００３４】
また、スタンバイ状態からアクティブ状態に遷移する過程での、基板駆動ＭＯＳトランジスタのゲート制御信号の出力インピーダンスを、アクティブ状態に完全に遷移した後でのインピーダンスよりも大きく制御することで、スタンバイ状態からアクティブ状態に遷移する遷移速度を調整し、遷移過程での突入電流を小さく制御することができる。
【００３５】
さらに、スタンバイ状態からアクティブ状態に遷移する過程での、基板駆動ＭＯＳトランジスタのゲート制御信号の出力インピーダンスを、アクティブ状態に完全に遷移した後でのインピーダンスよりも大きく制御することで、スタンバイ状態からアクティブ状態に遷移する遷移速度を調整し、遷移過程での突入電流を小さく制御し、さらに、アクティブ状態に完全に遷移したことは上述の戻された信号によって検出することもできる。
【００３６】
ゲート制御信号の振幅は、前記基板駆動トランジスタのゲート耐圧よりも大きくすることができる。
【００３７】
さらに、半導体集積回路装置は負電圧発生回路を具備し、基板バイアス制御回路は、スタンバイ状態での負電圧発生回路の出力インピーダンスを、アクティブ状態での負電圧発生回路の出力インピーダンスよりも小さく制御することができる。
【００３８】
さらに、負電圧発生回路は第１のチャージポンプ回路と第２のチャージポンプ回路を有し、基板バイアス制御回路は、スタンバイ状態では第１のチャージポンプ回路を用いて負電圧を発生させ、アクティブ状態では第２のチャージポンプ回路を用いて負電圧を発生させ、第１のチャージポンプ回路のポンピングコンデンサの容量は、第２のチャージポンプ回路のポンピングコンデンサの容量よりも小さいことを特徴とする請求項１３に記載の半導体集積回路装置。
【００３９】
第１と第２の電源電圧を有し、前記負電圧発生回路は第３の電源電圧を発生し、第１の電源電圧は第２の電源電圧よりも大きく、第２の電源電圧は２Ｖ以下であり、主回路には第２の電源電圧が供給されており、基板バイアス制御回路と前記スタンバイ制御回路には少なくとも第１の電源電圧が供給されており、スタンバイ状態で基板バイアス制御回路は、PMOSトランジスタの該基板バイアスを第２の電源電圧電位に制御し、NMOSトランジスタの該基板バイアスを第３の電源電圧電位に制御し、（第３の電源電圧）＝（第１の電源電圧）−（第２の電源電圧）としてもよい。
【００４０】
さらに、負電圧発生回路は、少なくとも一つのチャージポンプ回路と、比較器と、第２の電源電圧の半分の電位を発生する第１の基準電圧回路と、第１の電源電圧と第３の電源電圧の中間電位を発生する第２の基準電圧回路とを具備し、比較器は第１の基準電圧回路の出力電圧と、第２の基準電圧発生回路の出力電圧とを比較し、チャージポンプの少なくとも一つを制御して第３の電源電圧を安定化することができる。
【００４１】
第１および第２の基準電圧発生回路は、各々基板端子がソース端子に接続されかつゲート端子がドレイン端子に接続された同一導電型のMOSトランジスタが直列に接続された直列回路から成っており、複数のMOSトランジスタが飽和領域で動作するように選択されていることができる。また、装置はシュミット特性を持つように構成する事もできる。
【００４２】
主回路は複数のセルから成っており、該複数のセルの電源ネットは第１配線層によって給電されており、さらに、それら第１配線層の上空にはそれらに直行する第２配線層を用いた電源ネットがあり、第１配線層による電源ネットと第２配線層による電源ネットの交点にスイッチセルを配置して、第１配線層による電源ネットと、第２配線層による電源ネットの接続はそのスイッチセル内で行われており、さらに、基板駆動MOSトランジスタが該スイッチセル内に配置されてることを特徴とする。
【００４３】
スイッチセルには、さらにデカップリングコンデンサが電源と接地間に配置されることとしてもよい。
【００４４】
さらに、第２の配線層による電源ネットの上空には、さらに第２の配線層による電源ネットと平行な第４の配線層による電源ネットがあり、第２の配線層による電源ネットと第４の配線層による電源ネットの接続は、スイッチセル外で行われることとしてもよい。
【００４５】
また、さらに第５の配線層による電源ネットがあり、第４の配線層による電源ネットと、第５の配線層による電源ネットとの接続はスイッチセル内で行われ、第４の配線層による電源ネットと第５の配線層による電源ネットからなる電源メッシュは、第１の配線層による電源ネットと第２の配線層による電源ネットからなる電源メッシュよりも荒く、第４の配線層の厚さと第５の配線層の厚さは、第１の配線層の厚さと第２の配線層の厚さのいずれよりも厚いことをとしてもよい。
【００４６】
セルを構成するMOSトランジスタの基板バイアス供給線が、第１配線層による電源ネットと平行して第１配線層によって行われ、第２配線層による電源ネットにも平行して第２配線層によっても行われ、電源ネットと同様に、スイッチセル内で、第１配線層による基板バイアス供給線と、第２配線層による基板バイアス供給線が接続されていることとしてもよい。
【００４７】
基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号が、第２配線層による該電源ネットと平行した、スイッチセル上空の第２配線層によって供給され、スイッチセル内で、基板駆動MOSトランジスタのゲート端子に接続されていることとしてもよい。
【００４８】
スイッチセル上空の第２配線層によって配線されている基板バイアス供給線とゲート制御信号が、スイッチセル上空の第２配線層によって配線されている電源ネットの間に配置されていることとしてもよい。
【００４９】
半導体集積回路装置にはデータパス回路が具備されており、データパス回路のデータフロー方向と複数のセルの第１配線層による電源ネットが、平行していることとしてもよい。
【００５０】
基板バイアスが、半導体集積回路装置の選別時には少なくとも一つのMOSトランジスタのしきい値が高くなるように設定することもできる。
【００５１】
さらに、他の態様では第１のポンピングコンデンサと、第２のポンピングコンデンサと、第１と第２の二つのPチャネルトランジスタと、第１と第２の二つのNチャネルトランジスタと、発振回路からなるチャージポンプ回路において、発振回路の出力が'H'のとき、第１のポンピングコンデンサと第１のPチャネルトランジスタと第１のNチャネルトランジスタを用いて該第１のポンピングコンデンサの電荷をポンピングし、発振回路の出力が'L'のとき、第２のポンピングコンデンサと第２のPチャネルトランジスタと第２のNチャネルトランジスタを用いて該第２のポンピングコンデンサの電荷をポンピングすることを特徴とする。
【００５２】
他の態様では、半導体基板上に構成されたトランジスタを含む主回路(LOG)と、基板に印加される電圧を制御する基板バイアス制御回路(VBC)とを有し、主回路は基板に印加される電圧を制御するスイッチトランジスタ(MN1,MP1)を有し、基板バイアス制御回路から出力された制御信号がスイッチトランジスタのゲートに入力されており、かつ、制御信号は基板バイアス制御回路に戻るように構成されている。
【００５３】
また、スイッチトランジスタは矩形状のスイッチセルに配置され、トランジスタは矩形状の標準セルに配置され、スイッチセル１つと標準セル複数が一列に並んで配置することがレイアウト上好適である。
【００５４】
さらに、主回路のトランジスタ(MN2,MP2)を駆動する駆動電源(VSS,VDD)の配線と、基板バイアス制御回路から供給される基板バイアス電源(vbp,vbn)の配線が、スイッチセルと複数の標準セルを、セルが並ぶ方向に縦断させることが好適である。
【００５５】
トランジスタの耐性の点からは、スイッチトランジスタのしきい値は、トランジスタのしきい値より大きいことが望ましい。
【００５６】
スイッチトランジスタ(MN1,MP1)は主回路のトランジスタ(MN2,MP2)を駆動する駆動電源(VSS,VDD)と、前記基板バイアス制御回路から供給される基板バイアス電源(vbp,vbn)の間に挿入されることがレイアウト上からはのぞましい。
【００５７】
さらに、トランジスタのソースまたはドレインが前記駆動電源(VSS,VDD)に接続され、トランジスタの基板電位が基板バイアス電源に接続されることができる。
【００５８】
基板バイアス制御回路は、制御信号(vbp,vbn)を出力した後、主回路を経て戻ってきた該制御信号(vbpr,vbnr)が所定電圧になったことを検知し、検知信号(vbbenbr)を形成することで、主回路の動作の安定化を図ることができる。
【００５９】
【発明の実施の形態】
図1に本発明の基板バイアス制御回路を用いた半導体集積回路装置100の概念図を示す。VBCは基板バイアス制御回路である。LOGは基板バイアス制御される主回路で、論理回路やメモリ回路で構成されている。VBCCは基板バイアス制御回路の制御を行うスタンバイ制御回路を示している。I/Oは半導体集積回路装置100の外部とのインターフェースを行うI/O回路である。ここでは回路ブロック間の配線で基板制御に特に必要のないものは省略している。また、109a、109bは基板駆動回路を示している。
【００６０】
電源は3種類あり、それぞれVDDQ、VDD、VWELLで示している。VSS、VSSQはそれぞれ、VDD、VDDQに対する接地電位を示している。VDDQ、VSSQはI/O回路用の電源で、VDD、VSSは主回路用の電源、VWELLは基板バイアス制御回路VBC用の電源である。
【００６１】
図1に示したように基板バイアス制御回路VBCにはVDD、VSSも供給されている。また、基板バイアス制御回路VBCは内部に負電圧発生回路を内蔵しており、 VDDや VDDQとは逆極性の負電圧VSUBを発生している。ここでは以下、VDDQ=VWELL=3.3V、VDD=1.8V、VSUB=-1.5Vとし、電源電圧として2種類を仮定する。
【００６２】
101、102、103、104は半導体集積回路装置100のパッドを示しており、102は3.3VのVWELL電源、103は1.8VのVDD電源、104は0VのVSS(接地)が給電される。101はVSUBパッドであるが、基板バイアス制御回路VBCの内部で発生した負電圧を出力するためのパッドとして使用されている。半導体集積回路装置100のウェハテスト時にパッド101の電圧をモニタすることで基板バイアス制御回路VBC内の負電圧発生回路の不良を検出できる。通常、102から104までのパッドは半導体集積回路装置100の外部ピンにボンディング接続されるが、101は外部ピンにはボンディング接続されないこととする。このようにすると、このテスト方法により外部ピン数が節約できる。
【００６３】
vbbenbは基板バイアス制御開始信号、vbbenbrは基板バイアス制御中信号である。一方、resetはリセット信号で半導体集積回路装置100のリセット信号に接続される。vbpはPMOS基板バイアス線、vbnはNMOS基板バイアス線、cbpはPMOS基板制御線、cbnはNMOS基板制御線、cbprはPMOS基板制御リターン線、cbnrはNMOS基板制御リターン線である。基板制御リターン線cbprおよびcbnrは、cbpおよびcbn信号の主回路内を通過した後の戻り信号であり、ネットは同一ネットになる。すなわち、cbpおよびcbnのドライブ電圧はある遅延の後、cbprおよびcbnrにそれぞれ表れることになる。(後述の図2参照)。基板駆動回路109a、109bのそれぞれには、cbp、vbp、cbn、vbnが接続されている。
【００６４】
図2に上記vbpからcbnrまでの６本の基板バイアス制御線の主回路LOG内の接続方法を示す。VBCRはリターンセルで、内部でPMOS基板制御線cbpとPMOS基板制御リターン線cbprを接続し、NMOS基板制御線cbnとNMOS基板制御リターン線cbnrを接続している。
【００６５】
ncellは標準セルを示している。ここでは全てのncellは簡単のためPMOS MP2、NMOS MN2で構成されたCMOSインバータで示している。もちろん、それぞれ独立にNANDゲートやラッチなどのより複雑なセルでもよい。図2のようにncellを構成しているMOSトランジスタの基板電位はPMOSについてはvbpに、NMOSについてはvbnに接続している。
【００６６】
swcellはスイッチセルで、PMOS MP1と、NMOS MN1で構成された基板駆動回路(図1の109a、109bに相当する)と、デカップリングコンデンサCP1、CP2で構成されている。MP1のゲートはcbpに、ドレインはVBPに、ソースはVDDに接続されている。したがって、cbpがVDD-Vthp (VthpはMP1のしきい値電圧の絶対値)よりも低い電圧の時、MP1はオンし、vbpはVDD電位(1.8V)に駆動されることになる。
【００６７】
一方、MN1のゲートはcbnに、ドレインはVBNに、ソースはVSS(0V)に接続されている。したがって、cbnがVthn (VthnはMN1のしきい値電圧の絶対値）よりも高い電圧の時、MN1はオンし、vbnはVSS電位(0V)に駆動されることになる。
【００６８】
一般に、一個以上の多くの数のncellが配置される。また、swcellについても一個以上の多くのswcellが配置される。ncellの数を増やすことでより複雑な回路を主回路LOG上に集積できる。また、swcellの数を増やすことで、MP1およびMN1をオンした時により低インピーダンスにvbp,vbnをそれぞれVDD,VSSに駆動できる。
【００６９】
また、スイッチセルswcell内にデカップリングコンデンサを内蔵したのとは独立に、スペースセルにもデカップリングコンデンサを内蔵させることができる。スペースセルとは例えば標準セルnsellを並べて配置した際に、配線領域確保のために生じたスペースに挿入されるセルである。スペースセルにもデカップリングコンデンサを内蔵させることで、チップ全体のデカップリングコンデンサの容量が増加し、電源ノイズをさらに低減することができる。本来、スペースセルは配線層だけの空きスペースであるため、ここにコンデンサを入れることで面積の増加の畏れはない。
【００７０】
swcell内のMP1とMN1はncell内のMOSトランジスタよりも高しきい値にする必要がある。これは、ncell内のMOSトランジスタの基板電位(それぞれvbpあるいはvbnに接続されている)はそのソース電位とは独立しているが、swcell内のMP1とMN1の基板電位は常にドレイン電位と同じであり、基板バイアス効果が見込めず、サブスレッショルドリーク電流が流れるからである。
【００７１】
たとえばNMOSトランジスタMN1、MN2について、vbp=3.3V、vbn=-1.5V、VDD=1.8V、VSS=0Vと仮定すると、ncell内のMN2のソース電位S、ドレイン電位D、基板電位Bは、それぞれS=0.0V, D=1.8V, B=-1.5Vとなり、基板バイアス効果によりMN2のしきい値電圧が上昇し、サブスレッショルドリーク電流が小さくなる。ところが、swcell内のMN1のソース電位S、ドレイン電位D、基板電位Bは、それぞれS=0.0V, D=-1.5VV, B=-1.5Vとなり、基板バイアス効果によるしきい値電圧の変化が表れない。したがって、MN1には大きなサブスレッショルドリーク電流がVSSとvbnの間で流れることになる。
【００７２】
swcell内のMP1とMN1のしきい値電圧をncell内のMOSトランジスタよりも高くする方法には、インプラ量を変えたり、ゲート長(L)サイズを変えたり、ゲート酸化膜厚を変えたりすることで実現できる。この方法は特に限定しないが、ここではLサイズとゲート酸化膜厚を変えることで実現することにする。この方法により、マイコンの外部との入出力部分の回路(以下、I/O回路と記す)に使用される高耐圧MOSトランジスタが転用できる。
【００７３】
図3にI/O回路の実施例を示す。ここでは１ビット分のみを示している。入出力回路はチップ内部と外部の信号を入出力端子PADを介して行う。SELが'L'のときPADは入力端子となり、SELが'H'のときは出力端子となる。LC1はレベル変換回路であり、VDDの振幅の信号を振幅の大きなVDDQの振幅の信号に変換する。従って、レベル変換セルLC1と入出力端子PAD間のトランジスタはVDDQで駆動される厚酸化膜トランジスタで構成する。ここでは、PULLがプルアップする必要があるときに'L'にしてPMOSのプルアップトランジスタでプルアップする。このPMOSも厚酸化膜トランジスタで構成する。
【００７４】
入力側については、外部から入力されるVDDQの振幅を有する信号を、110Pおよび110Nで構成されるインバータでVDDの振幅に変換する。したがって、この二つのトランジスタはレベル変換前の信号を取り扱うので厚酸化膜トランジスタで構成する。抵抗111R、ダイオード111D1、111D2、トランジスタ111は入力保護回路である。なお、ダイオード111D1および111D2はMOSトランジスタで構成してもよい。この入力保護回路中のトランジスタは厚酸化膜トランジスタで構成する。
【００７５】
以上で示した厚酸化膜トランジスタはそれほど高速なスイッチング速度を要求しないことと、扱う電圧がVDDに比較して高いことから、しきい値電圧を高く設定できる。ncellで使用されるトランジスタよりも高くできる。これによりこれらの厚酸化膜トランジスタのオフ時のサブスレッショルドリーク電流を小さく抑えることができる。この厚酸化膜トランジスタを図2のスイッチセルswsellを構成するMP1およびMN1に使用することができる。このようにすれば、新たにMP1、MN1用にプロセスを複雑化する必要がなくなる。
【００７６】
図4で基板バイアス制御回路VBCの内部構成を示す。4つの回路ブロックからなり、VBC80は電源としてVDDとVSSが、VBC30についてはVWELLとVSSが、VBC85についてはVDDとVSUBが、VSUBGENにはVWELL、VDD、VSSがそれぞれ供給されている。したがって、VBC30、VBC85、VSUBGENの内部回路にかかる電源電圧は高々3.3Vである。このようにVDDQ=VWELLとすることで、I/O回路に供給されている電源もVDDQとVSSQで3.3Vなことから、I/O回路に使用しているデバイスと基板バイアス制御回路に使用するデバイスを共通化できる。
【００７７】
一方、VBC80の電源は1.8Vである。したがって、VBC80からVBC30、VBC85への信号線はデュアルレール信号(正論理信号と負論理信号を使用するペアで使用するバランス信号)を用い、VBC30、VBC85内部でレベル変換(1.8V振幅信号を3.3V振幅信号に変換)している。
【００７８】
VBC80は基板バイアス制御回路VBCの外部からの入力信号cbpr、cbnr、vbbenb、resetとVBC30、VBC85との間のインターフェース回路ブロック、VBC30はPMOSの基板バイアスを制御する回路ブロック、VBC85はNMOSの基板バイアスを制御する回路ブロック、VSUBGENは負電圧発生回路ブロックである。
【００７９】
図5に動作波形例を示す。電源I/O回路用の電源VDDQ、基板バイアス制御回路VBC用の電源VWELLが投入された後に主回路用の電源VDDが投入される。これによって、負電圧発生回路ブロックVSUBGENが起動し、負電圧VSUBが生成される。一方、電源VDDが投入されると一定時間の間d_reset信号がアサートされる。この信号がアサートされると、基板バイアス制御回路は主回路の基板バイアスを引かない(以下、基板あるいは基板バイアスを引くとは、PMOSについてはその基板バイアスをVDD電位に、NMOSについてはその基板バイアスをVSS電位にすることとする。また、基板あるいは基板バイアスを引くとは、PMOSについてはその基板バイアスをVDD電位より高い電位に、NMOSについてはその基板バイアスをVSS電位より低い電位にすることとする)状態すなわちアクティブ状態に最優先で遷移する。
【００８０】
この状態では、PMOS基板バイアス線vbp=1.8V、NMOS基板バイアス線vbn=0V、PMOS基板制御線cbp=0V、NMOS基板制御線cbn=1.8Vになる。基板制御リターン線cbpr、cbnrはcbp、cbn信号の戻り信号なのでcbpr=cbp=0V、cbnr=cbn=1.8Vとなる。
【００８１】
電源VDDが投入されて一定時間後、d_reset信号がネゲートされると、vbbenb信号によって基板バイアスが制御される。vbbenbが3.3Vの時は基板が引かれるスタンバイ状態に遷移し、0Vの時は基板が引かれないアクティブ状態に遷移する。
【００８２】
すなわち、vbbenbが0Vから3.3Vに遷移すると、vbp=cbp=3.3V、vbn=cbn=-1.5Vに遷移する。その後、cbpr=cbp=3.3V、cbnr=cbn=-1.5Vに遷移する。vbbenbrはcbpr=3.3V、cbnr=0Vで3.3Vになる。したがって、vbbenbが0Vから3.3Vに遷移するとある時間が経過した後に(cbpあるいはcbnの戻り信号cbpr、cbnrが戻ってきてから)3.3Vになる。
【００８３】
vbbenbが3.3Vから0Vに遷移すると、vbp=1.8V、cbp=0V、vbn=0V、cbn=1.8Vに遷移する。その後ある時間が経過した後に、cbpr=cbp=0V、cbnr=cbn=1.8V、vbbenbr=0Vに遷移する。このように、vbbenbrはvbbenbの戻り信号として働く。さらに、図2で説明したように基板電位はcbp、cbn電位によって決定されるため、cbp、cbn電位から得られるvbbenbrをモニタすることで基板の電位状態を検出したことと等価なことができる。
【００８４】
図6は動作波形の他の例である。図5と異なる部分のみ示している。 図6のようにcbp、cbnを制御した場合は制御回路が若干複雑になるが、アクティブ時に図2のMP1、MN2のソース端子とゲート端子にかかる電圧を大きく取ることができ、より低インピーダンスにvbp、vbnを駆動できる。この場合、ゲート制御信号に相当するcbp、cbnの振幅は、基板駆動トランジスタMP1、MN1のゲート耐圧よりも大きくなる。しかし、図6から分かるように、cbp、cbnをゆっくりと変化させることにより、MP1、MN1のゲート端子・ドレイン端子およびゲート端子・ソース端子間の電圧は高々3.3Vとなり、ゲート耐圧以下におさめることができる。
【００８５】
以下にそれぞれの回路ブロックの詳細回路図例を示す。以下の各回路ブロックの例は簡単のため図4の波形を実現する回路例を示すこととする。
【００８６】
図7はVBC80の回路図である。120は2入力NAND、121はシュミット特性を持つ2入力AND、122はインバータ、123はNOR、124はシュミット特性を持つバッファ、125は差動出力をもつバッファを表している。126はパワーオンリセット回路で、その出力127は電源VDDが投入されてから徐々に0Vから1.8Vに充電される。よって、121の出力は一定時間0Vを出力し、一定時間後1.8Vを出力することになる。この出力によって図5で示したように電源VDD投入時にd_reset信号が一定時間アサートされる。図7ではパワーオンリセット回路126は抵抗とキャパシタによる簡単なものを使用しているが、他の回路方式でもよい。要は電源VDDが安定化するまでを検出できるものであればよい。
【００８７】
d_vbbenb、d_cbpr、d_cbnrはそれぞれvbbenb、cbpr、cbnrをデュアルレール化した信号であるが、パワーオンリセット期間は基板制御状態がアクティブ状態になるようにしている。d_vbbenbrは図5のvbbenbrを作るためのデュアルレール信号であり、cbpr、cbnrから作っている。
【００８８】
図8はVBC30の回路図である。130はレベル変換回路で、d_vbbenbとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VWELLからVSSまでの3.3V振幅の信号133を作っている。133が'L'になるのはアクティブ状態あるいはパワーオンリセット期間の時である。
【００８９】
131もレベル変換回路で、d_cbprとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VWELLからVSSまでの3.3V振幅の信号134を作っている。134が0Vになるのはcbprが0Vあるいはパワーオンリセット期間の時である。133が0Vになることで、vbpはハイインピーダンス状態になり、cbpは0Vになり、cbpenbrは0Vになる。cbpが0Vになると主回路内の全swcell内のMP1がオンし、vbpは1.8Vに駆動される。
【００９０】
132もレベル変換回路で、図7で説明したVBC80からのd_vbbenbr信号を3.3V振幅のvbbenbr信号として出力している。
【００９１】
図9はcbpの遷移の様子を示したものであるが、cbpの出力インピーダンスは2段階に変化する。cbpは133信号によって制御されるインバータ135で駆動されるが、133が0Vでかつ134が0Vの時はNMOS 136がオンしてNMOSによっても駆動される。ここではインバータ135内のNMOSのゲート幅よりもNMOS 136のゲート幅を十分に大きくしておく。アクティブ状態に遷移し、133が0Vになるとインバータ135によってcbpは0Vに駆動される。しかし、cbpは主回路全体に配線されており、その負荷容量は大きなものになっている。このことからcbpはゆっくりと0Vに駆動されることになる。その遷移をcbpの戻り信号cbprの遷移によって検出し、d_cbpr信号が変化する。これにより134が0Vになり、NMOS 136がオンする。これによってcbpは低インピーダンスに0Vに駆動される。このようにしてアクティブ状態ではcbpは低インピーダンスに駆動され、主回路の動作によるノイズの影響を低減できる。また、cbpが0Vに駆動されると、主回路内の全swcell内のMP1がオンするが、cbpの0Vへの駆動を図8(B)のようにゆっくりと駆動することで全swcell内のMP1の同時スイッチングノイズが低減できる。
【００９２】
図10はVBC85の回路図である。140はレベル変換回路で、d_vbbenbとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VDDからVSUBまでの3.3V振幅の信号142を作っている。142が1.8Vになるのはアクティブ状態あるいはパワーオンリセット期間の時である。
【００９３】
141もレベル変換回路で、d_cbnrとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VDDからVSUBまでの3.3V振幅の信号143を作っている。143が1.8Vになるのはcbnrが1.8Vあるいはパワーオンリセット期間の時である。142が1.8Vになることで、vbnはハイインピーダンス状態になり、cbnは1.8Vになる。cbnが1.8Vになると主回路内の全swcell内のMN1がオンし、vbnは0Vに駆動される。
【００９４】
図11はcbnの遷移の様子を示したものであるが、cbnの出力インピーダンスはcbpと同様に2段階に変化する。cbnは143信号によって制御されるインバータ144で駆動されるが、142が1.8Vでかつ143が1.8Vの時はPMOS 145がオンしてPMOS 145によっても駆動される。ここではインバータ144内のPMOSのゲート幅よりもPMOS 145のゲート幅を十分に大きくしておく。アクティブ状態に遷移し、142が1.8Vになるとインバータ144によってcbnは0Vに駆動される。しかし、cbnは主回路全体に配線されており、その負荷容量は大きなものになっている。このことからcbnはゆっくりと0Vに駆動されることになる。その遷移をcbnの戻り信号cbnrの遷移によって検出し、d_cbnr信号が変化する。これにより143が1.8Vになり、PMOS 145がオンする。これによってcbnは低インピーダンスに1.8Vに駆動される。このようにしてアクティブ状態ではcbnはcbpと同様に低インピーダンスに駆動され、主回路の動作によるノイズの影響を低減できる。また、cbnが1.8Vに駆動されると、主回路内の全swcell内のMN1がオンするが、cbnの1.8Vへの駆動を図11のようにゆっくりと駆動することで全swcell内のMN1の同時スイッチングノイズが低減できる。
【００９５】
以上の説明で明らかなように、本発明の基板バイアス制御方式では、基板の駆動インピーダンスは、基板を引かないアクティブ状態(全swcellによる基板駆動)の方が、基板を引くスタンバイ状態(VBCによる基板駆動)よりも小さくなっている。したがって、前述のように電源投入時に基板は引かれないアクティブ状態に遷移することで、基板電位が不安定なことから生じる電源投入時の電源間貫通電流増加問題やラッチアップ問題が回避できる。また、アクティブ時には主回路が動作して基板ノイズが多く発生するが、基板の駆動インピーダンスを低くすることで基板ノイズを低減することができ、主回路の誤作動やラッチアップ等を防ぐことができる。
【００９６】
図12に負電圧発生回路VSUBGENの内部構成を示す。3つの回路ブロックからなり、VSUBSENは基板バイアスセンス回路、PMP1はチャージポンプ回路1、PMP2はチャージポンプ回路2である。基板バイアスセンス回路VSUBSENはVSUB電位をモニタし、なおかつvbpenb信号によってアクティブ状態とスタンバイ状態をモニタして、VSUB=VDD+VSS-VWELLを満たすように制御信号pmp1enb、pmp2enbを用いてPMP1およびPMP2を制御する。
【００９７】
PMP1はpmp1enb信号がアサートされれば動作し、PMP2はpmp2enbがアサートされれば動作する。PMP1とPMP2の違いがポンピング能力の違いで、PMP1の方がPMP2と比較してポンピング能力を大きくしている。PMP1とPMP2のどちらを使用するかはvbpenb信号により決定され、アクティブ状態ではPMP2が使用され、スタンバイ状態ではPMP1が使用される。
【００９８】
アクティブ状態ではVSUB電位は基板バイアス制御回路VBC内でのみ使用されるので、それほどVSUBには電流が流れない。このため、ポンピング能力の小さいPMP2が使用される。スタンバイ状態ではVSUB電位は主回路全体に供給されるので、VSUBには接合電流等の電流が流れる。このため、ポンピング能力の大きなPMP1が使用される。
【００９９】
図13に本発明のチャージポンプ回路1 PMP1の回路図を示す。OSCはリングオシレータで、pmp1enbがアサートされたときのみ発振し、VSUBを負電圧に充電する。
【０１００】
図14は伊藤清男著、「超LSIメモリ」、培風館、p266に記述されているチャージポンプ回路にPMOS 162および163を追加したもので、160、161のPMOSを用いてリングオシレータの1サイクル期間中に2回チャージポンプを行うチャージポンプ回路である。本発明ではさらに、図13に示すようにNMOS 164、165を追加している。これによって、PMOS 160、161のしきい値の影響をなくし、低電圧動作でも十分深いVSUBが得られる。VWELLが3.3Vの時、図14の構成ではVSUB=-3.3+vthp (vthp=PMOS 160、161のしきい値の絶対値) までしか得ることができず、せいぜいVSUB=-2.3V程度であるのに対して、本発明の方式では、VSUB=-3.3V程度まで得ることができる。
【０１０１】
チャージポンプ回路2 PMP2の回路図は特にここでは示さないが、図13でコンデンサとして使用しているPMOS CP3、CP4を小さくしてコンデンサの容量を小さくすればよい。もちろんこのCP3あるいはCP4に合わせてその他のMOSの大きさを最適化すればよい。
【０１０２】
図15に基板バイアスセンス回路VSUBSENの回路図を示す。VREFGENは基準電圧発生回路で、150、151で示されたNMOSの直列接続によりVREF=(VDD-VSS)/2の出力を得ている。V1GENはVSUB電位のセンス回路で、152から155までのNMOSの直列接続により、V1=(VWELL-VSUB)/2の出力を得ている。それぞれのNMOSのソース・ドレイン間には約1V程度の電位差のみがかかるようにし、さらにゲート長を長くする。これによって、VDDからVSSあるいはVWELLからVSUBへの貫通電流を小さく抑えることができる。また、飽和領域で動作しているのでばらつきに対して鈍感にVREFあるいはV1が得られる。さらに、本発明ではPMOSではなくNMOSを使用している。NMOSはPMOSよりも飽和特性が良いので、ソース・ドレイン間に約1V程度の電位差しかかからなくても各NMOS間のばらつきに対してより鈍感にVREFあるいはV1が得られる。
【０１０３】
AMP1、AMP2、AMP3はそれぞれ差動アンプで、一つの差動アンプを構成している。このAMP1、AMP2、AMP3からなる差動アンプには、VREFとV1が入力され、VREF<V1の時にはpmp1enbあるいはpmp2enbがアサートされる。これによりVSUBは負電圧方向に充電される。VREF>V1の時にはpmp1enbあるいはpmp2enbはネゲートされる。VSUBにはVSSあるいはVWELL、VDD方向に何らかのリーク電流があるので、pmp1enbとpmp2enbの両方がネゲートされているとVSUBは正電位方向に放電される。このpmp1enbあるいはpmp2enbのアサート・ネゲートを繰り返すことで、V1=VREF、すなわち、VSUB=VDD-VSS-VWELLが保たれることになる。なお、前述のように、vbpenbが3.3Vの時(スタンバイ状態時)にはpmp1enbがアサートされ、vbpenbが0Vの時(アクティブ状態時)にはpmp2enbがアサートされる。
【０１０４】
また、AMP1とAMP2の間にはフィードバック経路があり、AMP1、AMP2、AMP3からなる差動アンプはヒステリシス特性を持っている。ここでいうヒステリシス特性とは差動アンプの差動点がアンプの出力によって変化することをいい、いわゆるシュミット特性を持つことである。これにより、V1=VREF付近で過度にpmp1enbあるいはpmp2enbがアサート・ネゲートを繰り返すことを防いでおり、消費電力の増加を防いでいる。
【０１０５】
さらにまた、vbpenbがアサートされたときとネゲートされたときで、AMP1からAMP3までの差動アンプの動作電流を変えている。vbpがアサートされるスタンバイ時にはVSUBには主回路のvbnが接続されるため大きな基板容量が接続されることになる。したがって、VSUBはゆっくりと変化する。AMP1からAMP3は高速に動作する必要がないので、動作電流を制限できる。これによりAMP1からAMP3の消費電力を削減することができる。一方、vbpがネゲートされるアクティブ時には、VSUBには基板バイアス制御回路VBCだけが接続されるため、比較的小さな容量がVSUBに接続されることになる。したがって、VSUBはすばやく変化し、AMP1からAMP3は高速に動作する必要がある。また、アクティブ時にはそれほど消費電力が気にならない。このため、AMP1からAMP3の動作電流を大きくし、高速動作させている。
【０１０６】
以下、基板バイアス給電方法のより詳しい実施例について説明する。
【０１０７】
図16にncellおよびswcellのレイアウト例を示す。swcellは縦方向(Y方向)に連続して配置する。また、swcellとncellのセル高さは同じ高さに統一し、swcellとswcellの横方向(X方向)の間隔Lはある値以内で可変にする。もちろん一定間隔にしてもよいがある程度可変にした方がよりレイアウトの自由度が増す。どちらにしても間隔Lは以下の項目を考慮して決めればよい。
【０１０８】
(1)電源線のインピーダンス
(2)電源配線のマイグレーション
(3)ncellが動作することでvbpやvbnに生じる基板ノイズ
図17にncellのレイアウト例を示す。図2の場合と同様にインバータを例にしている。vbp、vbn、VDD、VSSは４本の平行した第一層メタル配線(以下M1と記す)によって給電されている。vbp、vbnはそれぞれ表面高濃度層によっても給電されている。Hはセル高さで、縦方向の基本繰り返し単位を示している。この高さを基準に縦方向に鏡面対称に配置される。これによってvbpおよびvbnが上下の隣合うncellと共有することができ、面積を削減できる。
【０１０９】
図18に図17のA-Bラインでの断面図を示す。N-wellはMP2を形成するためのN型ウェル、P-wellはMN2を形成するためのP型ウェルである。Deep-NはN-well、P-wellよりも深いところにあるN型ウェルであり、いわゆる３重ウェル構造になっている。
【０１１０】
図19にswcellのレイアウト例を示す。セルの高さはncellと同様にHで、M1によるvbp,vbn,VDD,VSSの給電線はncellと同じ位置にある。図16に示したように、swcellは縦方向に連続し、横方向にはある間隔以内の間隔で並んでいる。このような配置にすることでこのswcellの場所に電源強化線を配置することができる。図19で、縦方向に平行して配線されている第二層メタル配線(以下、M2と記す)がこの電源強化線２本である。この２本の電源強化線の間に、vbp、vbn強化線２本と、cbp、cbn２本が平行して配置されている。両端の電源強化線VDD、VSSによって、比較的インピーダンスの高い４本の基板バイアス制御線を外来ノイズから守ることができる。
【０１１１】
MP1は６個のトランジスタに分離されて形成され、そのゲートはcbpに、ドレインはvbpに、ソースはVDDにそれぞれ接続されている。また、MN1は３個のトランジスタに分離されて形成され、そのゲートはcbnに、ドレインはvbnに、ソースはVSSにそれぞれ接続されている。デカップリングコンデンサCP1、CP2はそれぞれ２個のトランジスタに分離されて、MP1およびMN1の両端に形成されており、MOSゲート容量を用いて容量が作られている。
【０１１２】
デカップリングコンデンサCP1およびCP2の大きさとMP1およびMN1の大きさの比は、特に限定しない。極端な例ではデカップリングコンデンサCP1およびCP2のどちらか一方あるいは両方を無くしてもよい。デカップリングコンデンサを大きくすれば、電源ノイズを低減できる。一方、MP1およびMN1を大きくすればマイコンが通常状態の時、基板バイアスをより低インピーダンスで電源と接続することができ、ノイズに対して強くなり、ラッチアップも起こり難くなる。
【０１１３】
M1のVDD線とM2のVDD線との間のVIAホールおよび、M1のVSS線とM2のVSS線との間のVIAホールは簡単化のため省略しているが、それぞれの配線の交点にVIAホールを設ければよい。
【０１１４】
図20に図19のA-Bラインでの断面図を示す。図18と同様に、P-wellはMN1を形成するためのP型ウェルであり、Deep-NはP-wellよりも深いところにあるN型ウェルであり、いわゆる３重ウェル構造になっている。ここでは図19で省略したM1のVSS線とM2のVSS線との間のVIAホールも図示している。図2の説明のところで記述したようにMN2には厚酸化膜トランジスタを用いて、しきい値を高くしている。
【０１１５】
図21に電源配線VDD、VSSおよび基板バイアス制御線vbp,vbn,cbp,cbnの配線方法のより具体的な例を示す。同図は図16に上記配線を追加したものである。横方向にはM1で配線されたVDD,VSS,vbp,vbnが平行に配線されている。図17で説明したようにvbpは上下二つのセルによって共有され、その上下にVDDが平行して配線されている。また、vbnも上下二つのセルによって共有され、その上下にVSSが平行して配線されている。もちろん、VDD、VSSはvbp、vbnよりも太くする方がよい。
【０１１６】
図19で説明したように、縦方向にはM2で配線されたVDD,VSS,vbp,vbn,cbp,cbnがswcell上を配線されており、M1とM2の交点で、それぞれVDD、VSS、vbp、vbnがメッシュ状に接続されている。
【０１１７】
図22は電源VDD、VSSの補強の様子を示したものである。図21の基本繰り返し単位にさらに第四メタル配線層(以下M4と記す)、第五メタル配線層(以下、M5と記す)で形成された電源線VDD,VSSがメッシュ状に配線されている。
【０１１８】
縦方向に配線されているM2のVDD、VSSの上空にM4で配線されたVDD、VSSを配線しているが、この両者を接続するためには第三メタル配線層(以下、M3と記す)が必要である。この接続をすべてのswcell上で行うとM3が縦方向に配線されることになり、M3の横方向のパスが無くなってしまうという問題がある。
【０１１９】
図22ではM2とM4の電源線の接続を、swcell2あるいはswcell3で示した３つごとのswcell上でのみ行っている。このようにすることによって、M3の横方向の配線パスを確保することができる。
【０１２０】
M5の電源線はswcell3で示した６つごとのswcell上でのみ行っており、swcell3上のM4の電源線との交点で接続している。
【０１２１】
上記のようにM1、M2の細かいピッチの電源メッシュを、M4、M5の荒いピッチの電源メッシュで補強することで、電源線VDD,VSSのインピーダンスを下げることができる。
【０１２２】
なお、図22ではM4の縦方向の電源線は全swcell上で配線しているが、横方向に２つごとあるいは３つごとのように荒く配線してもよい。電源線のインピーダンスは高くなるが、M4の縦方向のパスを確保することができる。
【０１２３】
図23に、図22に示したswcellの配置とウェルの関係を示す。P型ウェルP-wellとN型ウェルが交互に帯状に対置されており、ncell二つで一つのウェルを共有するように配置されている。
【０１２４】
図24にメモリ回路のswcellと電源線のレイアウト例を示す。ここではワード線およびビット線は図示していないが、横方向にワード線が、縦方向にビット線が配置されている。メモリマットの電源線はメモリセル内は横方向に走っているが、それらをメモリマットの両端の電源線200、201、202で補強している。203は各ワードドライバおよびワードデコーダへ電源を供給する電源線を、204は各センスアンプへ電源を供給する電源線を示している。swcellは以上の200から204までの電源線に図24の様に配置している。
【０１２５】
通常、複数のワードドライバおよびワードデコーダの内、同時に動作するものは一個あるいは二個程度である。したがって、基板ノイズの量もそれほど多くはならないため図のように203の両端に二個のswcellを配置しただけになっている。
【０１２６】
また逆にセンスアンプは同時に多数のセンスアンプが動作する。しかし、センスアンプ内部の電位は'L'から'H'に遷移するノードの数と'H'から'L'に遷移するノードの数がほぼ同じ数だけある。そのため、同時に多くのセンスアンプが動作しても基板ノイズはそれほど大きくならない。ここでは図のように電源線204の両端以外にもswcellを配置し、基板ノイズを低減している。
【０１２７】
その他、swcellの配置方法は各種考えられるが、同一ウェル上のデバイスが同時に動作する割合が多いほど、そのウェル上には多くのswcellを配置すればよい。また、一つのウェル内にある拡散層において、その拡散層の電位変化を |NH-NL|/NA (NH=電源に接続されている拡散層を除く拡散層の面積、NH=電位が'H'から'L'に変化する拡散層の面積、NL=電位が'L'から'H'に変化する拡散層の面積) によって評価し、それを基準にswcellの数、swcellの間隔 L、およびswcell内のMOSトランジスタの大きさを決めればよい。要はなるべく|NH-NL|/NAの値が小さくなるようにすればよい。
【０１２８】
例えば、データパスのような規則的なデータフローがある回路の場合、データパスのデータフロー方向が図22でX方向になるようにすればよい。同時に動作するセルが複数のウェルに分散されるため上記|NH-NL|/NAが小さくなる。
【０１２９】
図25は本発明の半導体集積回路装置100の断面図を示している。図18で示したように、302、304、306、308、310で示したNはN-wellと同じでPMOSトランジスタを形成するためのN型ウェル、301、303、305、307、309、311で示したPはP-wellと同じで、NMOSトランジスタを形成するためのP型ウェルである。312および313で示したDeep-NはN、Pよりも深いところにあるN型ウェルであり、いわゆる３重ウェル構造になっている。
【０１３０】
Deep-N 312と313は310のp基板および307のPウェルによって電気的に分離されている。したがって、302、304、306、308、310上に形成されたMOSトランジスタAの基板電位と、301、303、305、307、309、311上に形成されたMOSトランジスタBの基板電位とは独立した電位を与えることができる。また、MOSトランジスタAで発生したノイズ等がMOSトランジスタBに影響することを低減することができる。
【０１３１】
図26は本発明の半導体集積回路装置のDeep-Nの構造を示したものである。CPGはクロック制御部で、PLL(フェーズロックドループ)等のアナログ回路を含んでいる。TLBはアドレス変換部、CACHEはキャッシュメモリ、CPUは中央演算処理装置、FPUは浮動小数点演算器、LOG1はランダムロジック1、LOG2はランダムロジック2、PADはI/O部を示している。このように各回路ブロックを異なるDeep-N上に形成している。
【０１３２】
図25で説明したように各回路ブロックで発生したノイズが他のブロックに影響するのを低減できる。例えばPADは外部ピンを内部の信号振幅よりも大きな振幅で駆動することから大きなノイズを発生する。このノイズをCPG等のアナログ回路に影響するのを防ぐことができる。
【０１３３】
また、基板電位をそれぞれ独立して与えることができるため、たとえばLOG2にはvbp,vbn,cbp,cbnによる基板制御を行わない回路を配置できる。すなわち、電源と基板電位を接続した(VDD=vbp、VSS=vbn)回路を配置できる。
【０１３４】
図27はDeep-NとDeep-Nとの間に配置したガードバンドを示したものである。図27のようにDeep-NとDeep-Nとの間にガードバンドgband1を配置する。
【０１３５】
図28に断面図を示す。Deep-Nの間にあるPウェル307をP+拡散層314を通してVSS電位に接地する。Deep-N間のノイズの伝搬をさらに小さくすることができる。たとえば、P-well 305上のMOSで発生した基板ノイズは、Deep-N 312のインピーダンスがそれほど低くないために、容量結合でDeep-N 312にノイズとなって伝搬する。このノイズは同様に容量結合により p基板 300に伝搬しようとするが、p基板はガードバンドで低インピーダンスに接地電位に固定されている。したがって、p基板に現れるノイズは小さくなる。このようにして、302、304、306、308、310上に形成されたMOSトランジスタからのノイズの、301、303、305、307、309、311上に形成されたMOSトランジスタへの伝搬が減少される。
【０１３６】
図29はcbp、cbprの半導体集積回路上でのレイアウトイメージと、図2のリターンセルVBCRの位置を示したものである。cbn、cbnrについては同様にできるのでここでは省略した。図21で示したようにvbpおよびvbnはswcellを並べることによってメッシュ状に配線されるが、cbp、cbnはメッシュ状には配線されず、ストライブ状に配線される。図29ではswcellを配置されることで配線されるストライプ状の配線をシャントするように接続している様子を示している。また、リターンセルは入力されるcbp、cbnをcbpr、cbnrとして基板バイアス制御回路VBCに戻すためのセルで、戻すタイミングを各swcell内で、cbpの伝搬時間の一番遅いswcellのcbp到達タイミングよりも遅いタイミングでcbprが戻せるように配置する。たとえば基板バイアス制御回路VBCから一番遠い場所に配置すればよい。
【０１３７】
以上の実施例では基板バイアスに印可する電位は、アクティブ時には1.8V、0.0V、スタンバイ時には3.3V、-1.5Vであるが特に限定しない。アクティブ時に適当な電位を基板バイアスに印可して、MOSトランジスタのしきい値ばらつきを調節できるようにしてもよい。
【０１３８】
また、主回路を複数の回路ブロックに分けて、それぞれの回路ブロックにVBC30、VBC85等の制御回路を個別に設け、独立してアクティブ状態とスタンバイ状態を設けてもよい。それぞれの回路ブロック毎に制御すれば動作していない回路ブロックをスタンバイ状態にでき、よりきめ細かく消費電力が制御できて低電力化できる。また、回路ブロックによっては、スタンバイ状態でも基板バイアスを引かなくてもよい場合もある。それは例えばその回路ブロックが高しきい値なMOSトランジスタで構成され、サブスレッショルドリーク電流が無視できる場合である。
【０１３９】
また、以上の実施例ではMOSトランジスタのしきい値は回路の動作モードがアクティブ時に低しきい値に、スタンバイ時には高しきい値にしたが、アイ・イー・イー・イー、スペクトラム、第６６頁から第７１頁、１９９６年(1996 IEEE SPECTRUM, pp66-71)に記載されているようなIDDQテスト時に高しきい値になるように基板バイアスを設定して使用してもよい。
【０１４０】
このとき、IDDQテスト時に基板に印加する基板電位が、スタンバイ時に印加する基板電位よりも大きいようにすることが望ましい。すなわち、PMOSFETについてはスタンバイ時より高い電位、NMOSFETに対してはより低い電位を印加する。このようにすれば、IDDQテスト時に流れるサブスレッショルドリーク電流をより低減することができるので、故障発見の精度が向上する。
【０１４１】
このような動作を可能とするためには、IDDQテスト時にVWELL電位を例えば、3.3Vから4.0Vに上げ、VSUB電位を-1.5Vから-2.2Vに下げる。回路的には、VWELL電位をVDDQ電位と異なる電位にしても貫通電流が流れないようにする必要がある。このためには、例えば、基板バイアス制御回路VBCへの信号は全て、VBC80でレベルダウンしてからVWELL電位あるいはVSUB電位に変換して使用する。このように電圧的なバッファを設けることで実現できる。
【０１４２】
以上の実施例では、基板構造は３重ウェル構造のものを仮定したが、その構造は特に限定しない。いわゆるツインタブ構造の２重ウェル構造のものでもよいし、ＳＯＩ(Silicon on insulator)構造でもよい。
【０１４３】
また、図17、図19、図21に示したように、本発明ではセル内の基板バイアス給電はM1によっておこなったが、この構造は特に限定しない。例えば１９９７シンポジユム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ、第９５頁から第９６頁、１９９７年(1997 Symposium on VLSI circuits Digest of Technical Papers, pp.95-96)に示されているように、拡散層あるいはシリサイド化した拡散層によって給電してもよい。
【０１４４】
【発明の効果】
以上説明したように、本発明によれば、以下の課題を満たす高速性と低電力性の２点を両立したマイクロプロセッサ等の半導体集積回路装置が実現できる。
【０１４５】
(1) 基板バイアス制御回路のテストが容易である。
【０１４６】
(2) 基板バイアス制御することでのCMOS回路の誤作動を防止できる。
【０１４７】
(3) 基板バイアス制御することでの面積増加が最小限に止めれる
(4) 基板バイアスの切り替え時における半導体集積回路装置の誤作動が防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置のブロック図。
【図２】主回路の内容をより詳しく図示した回路図。
【図３】I/O回路の回路図。
【図４】基板バイアス制御回路の各回路ブロック図。
【図５】基板バイアス制御回路の動作波形を表す図。
【図６】基板バイアス制御回路の動作波形の図５とは別の実施例を表す波形図。
【図７】VBC80の回路図。
【図８】VBC30の回路図。
【図９】VBC30の動作波形図。
【図１０】VBC85の回路図。
【図１１】VBC85の動作波形図。
【図１２】VSUBGENの各回路ブロック図。
【図１３】チャージポンプの回路図。
【図１４】チャージポンプの回路図。
【図１５】VSUBSENの回路図。
【図１６】本発明のスイッチセルの配置図。
【図１７】標準セルのレイアウト図。
【図１８】図１７の断面図。
【図１９】スイッチセルのレイアウト図。
【図２０】図１９の断面図。
【図２１】電源配線およびvbp、vbn、cbp、cbnの配線図。
【図２２】電源補強線の配線図。
【図２３】ウェルの構成図。
【図２４】メモリ回路におけるスイッチセルの配置図。
【図２５】ウェルの断面図。
【図２６】Deep-Nウェルのレイアウト図。
【図２７】Deep-Nウェルとガードバンドのレイアウト図。
【図２８】図２７の断面図。
【図２９】cbpr、cbnr、およびVBCRの配置図。
【符号の説明】
VBC……基板バイアス制御回路、LOG……主回路、
VBCC……スタンバイ制御回路、I/O……I/O回路、
vbbenb……基板バイアス制御開始信号、vbbenbr……基板バイアス制御中信号、
vbp……PMOS基板バイアス線、vbn……NMOS基板バイアス線、
cbp……PMOS基板制御線、cbn……NMOS基板制御線、
cbpr……PMOS基板制御リターン線、cbnr……NMOS基板制御リターン線、
AMP1、AMP2……差動増幅器、AMP3……シュミット入力差動増幅器、
VBCR……リターンセル、swcell……スイッチセル、ncell……標準セル、
P-sub……P基板、
PLL……フェーズ・ロックド・ループ、CPG……クロック制御部、
TLB……アドレス変換部、CACHE……キャッシュメモリ、
CPU……中央処理装置、FPU……浮動小数点演算器、PAD……I/O部。
【発明の属する技術分野】
本発明は半導体集積回路装置に係わり、特に高速性と低電力性を兼ね備えた半導体集積回路装置に関する。
【０００２】
【従来の技術】
現在、マイクロプロセッサ等の半導体集積回路装置の実現にはCMOSによる集積回路が広く用いられている。CMOS回路の諸費電力にはスイッチング時の充放電によるダイナミックな消費電力とサブスレッショルドリーク電流によるスタティックな消費電力によるものがある。このうちダイナミック消費電力は電源電圧VDDの2乗に比例して大きな電力を消費するため、低消費電力化のためには電源電圧を下げることが効果的であり、近年多くのマイクロプロセッサの電源電圧は低下してきている。
【０００３】
一方、現在の低電力なマイクロプロセッサには、パワーマネージメント機構を備え、プロセッサに複数の動作モードを設け、それに従って待機時に実行ユニットへのクロックの供給を停止しているものがある。
【０００４】
このクロック供給の停止により、不要な実行ユニットにおけるダイナミックな消費電力を可能な限り削減することができる。しかしなから、サブスレッショルドリーク電流によるスタティックな消費電力は削減することができず、残存したままである。
【０００５】
CMOS回路の動作速度は電源電圧の低下にともない遅くなるため、動作速度の劣化を防ぐためには電源電圧の低下に連動してMOSトランジスタのしきい値電圧を下げる必要がある。しかし、しきい値電圧を下げると極端にサブスレッショルドリーク電流が増加するため、電源電圧の低下が進むにつれて、従来はそれほど大きくなかったサブスレッショルドリーク電流によるスタティックな消費電力の増加が顕著になってきた。このため、高速性と低電力性の２点を両立したマイクロプロセッサ等の半導体集積回路装置を実現することが問題となっている。
【０００６】
上記問題を解決する方法として、例えば特開平6-54396号に公報されているように、基板バイアスを可変設定することにより、MOSトランジスタのしきい値電圧を制御する方法がある。
【０００７】
CMOS回路の高速動作が要求されるアクティブ状態では、基板バイアスをPMOS(PチャネルMOSトランジスタ)については電源電位に、NMOS(NチャネルMOSトランジスタ)については接地電位に設定する。一方、CMOS回路が高速に動作する必要のないスタンバイ状態では、基板バイアスをPMOSについては電源電圧よりも高い電位を、NMOSについては低い電位を印加する(この動作を以下、「基板を引く」と表現する)。
【０００８】
スタンバイ時に基板を引くことによって、CMOS回路を構成しているMOSトランジスタのしきい値を高くすることができ、サブスレッショルドリーク電流によるスタティックな消費電力を削減することができる。
【０００９】
【発明が解決しようとする課題】
高速性と低電力性の２点を両立したマイクロプロセッサ等の半導体集積回路装置を実現するためには、CMOS回路について上記のような基板バイアス制御を行い、アクティブ時にはMOSトランジスタのしきい値電圧を低くして高速性を維持し、スタンバイ時にはMOSトランジスタのしきい値を高くしてサブスレッショルドリーク電流を低減する必要がある。
【００１０】
しかしながら、発明者らの検討したところによると、実際の回路装置において基板バイアス制御をするためには、以下のような課題が残されてる。
【００１１】
(1) 基板バイアス制御回路のテスト容易性を確保する。
【００１２】
(2) 基板バイアス制御をすることでのCMOS回路の誤作動を防止する。
【００１３】
(3) 基板バイアス制御をすることによる、回路面積増加を最小限に止める。
【００１４】
(4) 基板バイアスの切り換え時における半導体集積回路装置の誤作動を防止する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために本発明で提示した手段の主なものは以下のようになる。
【００１６】
基板バイアス制御回路内の負電圧発生回路の出力をパッドに出力することとして、回路のテストを容易とした。すなわち、負電圧発生回路は、その出力信号である電圧のレベルが設定した電圧になっているかどうかを確認する必要があり、このため、その出力がそのまま出ている端子を設けることが便利である。
【００１７】
また、アクティブ状態時に基板バイアスを駆動する基板駆動MOSトランジスタを、基板バイアス制御するべき主回路内に複数配置し、基板インピーダンスを下げる。この場合、アクティブ状態時には、主回路内の回路が動作するため、インピーダンスを低くして、基板電位を固定し、トランジスタ閾値のばらつきを押さえる必要があるからである。
【００１８】
このとき、スタンバイ時に比べてアクティブ状態時の駆動力は大きくなり、例えば５倍、理想的には１０倍以上の駆動力が望ましい。
【００１９】
さらに、基板バイアス切り換え時の回路の安定性を確保するために、基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号は、基板駆動MOSトランジスタのゲートに接続された後に基板バイアス制御回路にもどされ、もどされた信号の電位によって基板バイアス制御回路が主回路の基板バイアスが安定したことを検出できるようにゲート制御信号を配線する。
【００２０】
半導体集積回路装置はパワーオンリセット回路を具備しており、パワーオンリセット回路は主回路の電源が投入されることを検出し、パワーオンリセット回路によって、主回路の電源が投入されて一定時間の間は、基板駆動MOSトランジスタが基板バイアスを浅く駆動するアクティブ状態にする。
【００２１】
さらに、基板バイアス制御回路は、スタンバイ状態からアクティブ状態に遷移する過程でのゲート制御信号の出力インピーダンスを、アクティブ状態に完全に遷移した後でのインピーダンスよりも大きく制御する。
【００２２】
また、 半導体集積回路装置は負電圧発生回路を具備しており、基板バイアス制御回路はスタンバイ状態での負電圧発生回路の出力インピーダンスを、アクティブ状態での負電圧発生回路の出力インピーダンスよりも小さく制御する。
【００２３】
また、主回路は複数のセルから成っており、複数のセルの電源ネットは第１配線層によって給電されており、さらに、それら第１配線層と直行する第２配線層を用いた電源ネットがあり、第１配線層による電源ネットと第２配線層による電源ネットの交点にスイッチセルを配置して、第１配線層による電源ネットと、第２配線層による電源ネットの接続はそのスイッチセル内で行われており、さらに、上記基板駆動MOSトランジスタをスイッチセル内に配置する。
【００２４】
また、上記セルを構成するMOSトランジスタの基板バイアス供給線が、第１配線層による電源ネットと平行して第１配線層によって行われ、第２配線層による電源ネットにも平行して第２配線層によっても行われ、電源ネットと同様に、上記スイッチセル内で、第１配線層による基板バイアス供給線と、第２配線層による基板バイアス供給線が接続され、上記基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号が、第２配線層による電源ネットと平行した、上記スイッチセル上空の第２配線層によって供給され、上記スイッチセル内で、基板駆動MOSトランジスタのゲート端子に接続する。
【００２５】
より具体的に説明すると、本発明は少なくとも一つのトランジスタから構成された主回路と、トランジスタの基板に印加される電圧を制御する基板バイアス制御回路と、基板バイアス制御回路を制御することで主回路に流れるサブスレッショルドリーク電流が多いアクティブ状態と、サブスレッショルドリーク電流が小さいスタンバイ状態の少なくとも二つ状態に切り替えるスタンバイ制御回路を有し、基板バイアス制御回路に負電圧発生回路を内蔵するとともに、該負電圧発生回路で発生した負電圧を装置外部へ出力する端子を有する。
【００２６】
このとき半導体集積回路装置は、出力パッドを有する半導体チップと、半導体チップを内蔵し外部ピンを有するパッケージを有し、端子として出力パッドの一つを用い、かつ、その端子は外部ピンとは接続されていない。
【００２７】
他の例では、少なくとも一つのMOSトランジスタから構成された主回路と、MOSトランジスタの基板に印加される電圧を制御する基板バイアス制御回路と、基板バイアス制御回路を制御することで、主回路に流れるサブスレッショルドリーク電流が多いアクティブ状態と、サブスレッショルドリーク電流が小さいスタンバイ状態の少なくとも二つ状態に切り替えるスタンバイ制御回路を有し、アクティブ状態には基板バイアスを浅く制御し、スタンバイ状態では基板バイアスを深く制御し、アクティブ状態で基板バイアスを浅く駆動する駆動力が、スタンバイ状態で基板バイアスを深く駆動する駆動力よりも１０倍以上大きいことを特徴とする。
【００２８】
このとき、基板バイアスを深く制御している時には、基板を引いているトランジスタから構成される主回路を動作させないことが望ましい。基板を引いている時は、基板のインピーダンスが高いので、ＭＯＳトランジスタが動作することで基板電位が変化しやすい。このため、ＭＯＳトランジスタが誤動作する可能性があるためである。
【００２９】
デバイス構造としては、アクティブ状態で基板バイアスを浅く駆動するための基板駆動MOSトランジスタは距離２０μｍ以上離れて少なくとも二つ以上あり、基板駆動MOSトランジスタのゲート電位は基板バイアス制御回路により制御されている。
【００３０】
基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号は、基板駆動MOSトランジスタのゲートに接続された後に基板バイアス制御回路に戻され、戻された信号の電位によって基板バイアス制御回路が前記主回路の基板バイアスが安定したことを検出できる。
【００３１】
基板駆動MOSトランジスタのしきい値電圧は、主回路を構成しているMOSトランジスタのしきい値よりも大きいことが望ましい。また、外部とのインターフェースをするI/O回路を具備するとき、そのI/O回路を構成している少なくとも一つのMOSトランジスタの酸化膜厚は、主回路を構成しているMOSトランジスタの酸化膜厚よりも厚いことが好ましい。このように、主に高い電圧が印加される部分の耐圧を高くすることが望ましい。
【００３２】
さらに主回路の電源が投入されることを検出するパワーオンリセット回路を具備し、主回路の電源が投入されて一定の間は基板駆動MOSトランジスタが基板バイアスを浅く駆動するアクティブ状態に制御する。
【００３３】
本発明を適用したシステムの他の態様では、半導体集積回路装置は第１(VDDQ)と第２(VDD)の電源電圧を有し、第１の電源電圧は第２の電源電圧よりも絶対値が大きく、第２の電源電圧は２Ｖ以下であり、第２の電源電圧(VDD)は前記主回路(LOG)に供給され、第１の電源電圧(VDDQ)は基板バイアス制御回路(VBC)とスタンバイ制御回路(VBCC)に供給され、第１の電源電圧は第２の電源電圧よりも先に投入され、基板バイアス制御回路は、第２の電源電圧が投入されて一定時間の間は主回路をアクティブ状態に制御することを特徴とする。
【００３４】
また、スタンバイ状態からアクティブ状態に遷移する過程での、基板駆動ＭＯＳトランジスタのゲート制御信号の出力インピーダンスを、アクティブ状態に完全に遷移した後でのインピーダンスよりも大きく制御することで、スタンバイ状態からアクティブ状態に遷移する遷移速度を調整し、遷移過程での突入電流を小さく制御することができる。
【００３５】
さらに、スタンバイ状態からアクティブ状態に遷移する過程での、基板駆動ＭＯＳトランジスタのゲート制御信号の出力インピーダンスを、アクティブ状態に完全に遷移した後でのインピーダンスよりも大きく制御することで、スタンバイ状態からアクティブ状態に遷移する遷移速度を調整し、遷移過程での突入電流を小さく制御し、さらに、アクティブ状態に完全に遷移したことは上述の戻された信号によって検出することもできる。
【００３６】
ゲート制御信号の振幅は、前記基板駆動トランジスタのゲート耐圧よりも大きくすることができる。
【００３７】
さらに、半導体集積回路装置は負電圧発生回路を具備し、基板バイアス制御回路は、スタンバイ状態での負電圧発生回路の出力インピーダンスを、アクティブ状態での負電圧発生回路の出力インピーダンスよりも小さく制御することができる。
【００３８】
さらに、負電圧発生回路は第１のチャージポンプ回路と第２のチャージポンプ回路を有し、基板バイアス制御回路は、スタンバイ状態では第１のチャージポンプ回路を用いて負電圧を発生させ、アクティブ状態では第２のチャージポンプ回路を用いて負電圧を発生させ、第１のチャージポンプ回路のポンピングコンデンサの容量は、第２のチャージポンプ回路のポンピングコンデンサの容量よりも小さいことを特徴とする請求項１３に記載の半導体集積回路装置。
【００３９】
第１と第２の電源電圧を有し、前記負電圧発生回路は第３の電源電圧を発生し、第１の電源電圧は第２の電源電圧よりも大きく、第２の電源電圧は２Ｖ以下であり、主回路には第２の電源電圧が供給されており、基板バイアス制御回路と前記スタンバイ制御回路には少なくとも第１の電源電圧が供給されており、スタンバイ状態で基板バイアス制御回路は、PMOSトランジスタの該基板バイアスを第２の電源電圧電位に制御し、NMOSトランジスタの該基板バイアスを第３の電源電圧電位に制御し、（第３の電源電圧）＝（第１の電源電圧）−（第２の電源電圧）としてもよい。
【００４０】
さらに、負電圧発生回路は、少なくとも一つのチャージポンプ回路と、比較器と、第２の電源電圧の半分の電位を発生する第１の基準電圧回路と、第１の電源電圧と第３の電源電圧の中間電位を発生する第２の基準電圧回路とを具備し、比較器は第１の基準電圧回路の出力電圧と、第２の基準電圧発生回路の出力電圧とを比較し、チャージポンプの少なくとも一つを制御して第３の電源電圧を安定化することができる。
【００４１】
第１および第２の基準電圧発生回路は、各々基板端子がソース端子に接続されかつゲート端子がドレイン端子に接続された同一導電型のMOSトランジスタが直列に接続された直列回路から成っており、複数のMOSトランジスタが飽和領域で動作するように選択されていることができる。また、装置はシュミット特性を持つように構成する事もできる。
【００４２】
主回路は複数のセルから成っており、該複数のセルの電源ネットは第１配線層によって給電されており、さらに、それら第１配線層の上空にはそれらに直行する第２配線層を用いた電源ネットがあり、第１配線層による電源ネットと第２配線層による電源ネットの交点にスイッチセルを配置して、第１配線層による電源ネットと、第２配線層による電源ネットの接続はそのスイッチセル内で行われており、さらに、基板駆動MOSトランジスタが該スイッチセル内に配置されてることを特徴とする。
【００４３】
スイッチセルには、さらにデカップリングコンデンサが電源と接地間に配置されることとしてもよい。
【００４４】
さらに、第２の配線層による電源ネットの上空には、さらに第２の配線層による電源ネットと平行な第４の配線層による電源ネットがあり、第２の配線層による電源ネットと第４の配線層による電源ネットの接続は、スイッチセル外で行われることとしてもよい。
【００４５】
また、さらに第５の配線層による電源ネットがあり、第４の配線層による電源ネットと、第５の配線層による電源ネットとの接続はスイッチセル内で行われ、第４の配線層による電源ネットと第５の配線層による電源ネットからなる電源メッシュは、第１の配線層による電源ネットと第２の配線層による電源ネットからなる電源メッシュよりも荒く、第４の配線層の厚さと第５の配線層の厚さは、第１の配線層の厚さと第２の配線層の厚さのいずれよりも厚いことをとしてもよい。
【００４６】
セルを構成するMOSトランジスタの基板バイアス供給線が、第１配線層による電源ネットと平行して第１配線層によって行われ、第２配線層による電源ネットにも平行して第２配線層によっても行われ、電源ネットと同様に、スイッチセル内で、第１配線層による基板バイアス供給線と、第２配線層による基板バイアス供給線が接続されていることとしてもよい。
【００４７】
基板駆動MOSトランジスタのゲート電圧を制御するゲート制御信号が、第２配線層による該電源ネットと平行した、スイッチセル上空の第２配線層によって供給され、スイッチセル内で、基板駆動MOSトランジスタのゲート端子に接続されていることとしてもよい。
【００４８】
スイッチセル上空の第２配線層によって配線されている基板バイアス供給線とゲート制御信号が、スイッチセル上空の第２配線層によって配線されている電源ネットの間に配置されていることとしてもよい。
【００４９】
半導体集積回路装置にはデータパス回路が具備されており、データパス回路のデータフロー方向と複数のセルの第１配線層による電源ネットが、平行していることとしてもよい。
【００５０】
基板バイアスが、半導体集積回路装置の選別時には少なくとも一つのMOSトランジスタのしきい値が高くなるように設定することもできる。
【００５１】
さらに、他の態様では第１のポンピングコンデンサと、第２のポンピングコンデンサと、第１と第２の二つのPチャネルトランジスタと、第１と第２の二つのNチャネルトランジスタと、発振回路からなるチャージポンプ回路において、発振回路の出力が'H'のとき、第１のポンピングコンデンサと第１のPチャネルトランジスタと第１のNチャネルトランジスタを用いて該第１のポンピングコンデンサの電荷をポンピングし、発振回路の出力が'L'のとき、第２のポンピングコンデンサと第２のPチャネルトランジスタと第２のNチャネルトランジスタを用いて該第２のポンピングコンデンサの電荷をポンピングすることを特徴とする。
【００５２】
他の態様では、半導体基板上に構成されたトランジスタを含む主回路(LOG)と、基板に印加される電圧を制御する基板バイアス制御回路(VBC)とを有し、主回路は基板に印加される電圧を制御するスイッチトランジスタ(MN1,MP1)を有し、基板バイアス制御回路から出力された制御信号がスイッチトランジスタのゲートに入力されており、かつ、制御信号は基板バイアス制御回路に戻るように構成されている。
【００５３】
また、スイッチトランジスタは矩形状のスイッチセルに配置され、トランジスタは矩形状の標準セルに配置され、スイッチセル１つと標準セル複数が一列に並んで配置することがレイアウト上好適である。
【００５４】
さらに、主回路のトランジスタ(MN2,MP2)を駆動する駆動電源(VSS,VDD)の配線と、基板バイアス制御回路から供給される基板バイアス電源(vbp,vbn)の配線が、スイッチセルと複数の標準セルを、セルが並ぶ方向に縦断させることが好適である。
【００５５】
トランジスタの耐性の点からは、スイッチトランジスタのしきい値は、トランジスタのしきい値より大きいことが望ましい。
【００５６】
スイッチトランジスタ(MN1,MP1)は主回路のトランジスタ(MN2,MP2)を駆動する駆動電源(VSS,VDD)と、前記基板バイアス制御回路から供給される基板バイアス電源(vbp,vbn)の間に挿入されることがレイアウト上からはのぞましい。
【００５７】
さらに、トランジスタのソースまたはドレインが前記駆動電源(VSS,VDD)に接続され、トランジスタの基板電位が基板バイアス電源に接続されることができる。
【００５８】
基板バイアス制御回路は、制御信号(vbp,vbn)を出力した後、主回路を経て戻ってきた該制御信号(vbpr,vbnr)が所定電圧になったことを検知し、検知信号(vbbenbr)を形成することで、主回路の動作の安定化を図ることができる。
【００５９】
【発明の実施の形態】
図1に本発明の基板バイアス制御回路を用いた半導体集積回路装置100の概念図を示す。VBCは基板バイアス制御回路である。LOGは基板バイアス制御される主回路で、論理回路やメモリ回路で構成されている。VBCCは基板バイアス制御回路の制御を行うスタンバイ制御回路を示している。I/Oは半導体集積回路装置100の外部とのインターフェースを行うI/O回路である。ここでは回路ブロック間の配線で基板制御に特に必要のないものは省略している。また、109a、109bは基板駆動回路を示している。
【００６０】
電源は3種類あり、それぞれVDDQ、VDD、VWELLで示している。VSS、VSSQはそれぞれ、VDD、VDDQに対する接地電位を示している。VDDQ、VSSQはI/O回路用の電源で、VDD、VSSは主回路用の電源、VWELLは基板バイアス制御回路VBC用の電源である。
【００６１】
図1に示したように基板バイアス制御回路VBCにはVDD、VSSも供給されている。また、基板バイアス制御回路VBCは内部に負電圧発生回路を内蔵しており、 VDDや VDDQとは逆極性の負電圧VSUBを発生している。ここでは以下、VDDQ=VWELL=3.3V、VDD=1.8V、VSUB=-1.5Vとし、電源電圧として2種類を仮定する。
【００６２】
101、102、103、104は半導体集積回路装置100のパッドを示しており、102は3.3VのVWELL電源、103は1.8VのVDD電源、104は0VのVSS(接地)が給電される。101はVSUBパッドであるが、基板バイアス制御回路VBCの内部で発生した負電圧を出力するためのパッドとして使用されている。半導体集積回路装置100のウェハテスト時にパッド101の電圧をモニタすることで基板バイアス制御回路VBC内の負電圧発生回路の不良を検出できる。通常、102から104までのパッドは半導体集積回路装置100の外部ピンにボンディング接続されるが、101は外部ピンにはボンディング接続されないこととする。このようにすると、このテスト方法により外部ピン数が節約できる。
【００６３】
vbbenbは基板バイアス制御開始信号、vbbenbrは基板バイアス制御中信号である。一方、resetはリセット信号で半導体集積回路装置100のリセット信号に接続される。vbpはPMOS基板バイアス線、vbnはNMOS基板バイアス線、cbpはPMOS基板制御線、cbnはNMOS基板制御線、cbprはPMOS基板制御リターン線、cbnrはNMOS基板制御リターン線である。基板制御リターン線cbprおよびcbnrは、cbpおよびcbn信号の主回路内を通過した後の戻り信号であり、ネットは同一ネットになる。すなわち、cbpおよびcbnのドライブ電圧はある遅延の後、cbprおよびcbnrにそれぞれ表れることになる。(後述の図2参照)。基板駆動回路109a、109bのそれぞれには、cbp、vbp、cbn、vbnが接続されている。
【００６４】
図2に上記vbpからcbnrまでの６本の基板バイアス制御線の主回路LOG内の接続方法を示す。VBCRはリターンセルで、内部でPMOS基板制御線cbpとPMOS基板制御リターン線cbprを接続し、NMOS基板制御線cbnとNMOS基板制御リターン線cbnrを接続している。
【００６５】
ncellは標準セルを示している。ここでは全てのncellは簡単のためPMOS MP2、NMOS MN2で構成されたCMOSインバータで示している。もちろん、それぞれ独立にNANDゲートやラッチなどのより複雑なセルでもよい。図2のようにncellを構成しているMOSトランジスタの基板電位はPMOSについてはvbpに、NMOSについてはvbnに接続している。
【００６６】
swcellはスイッチセルで、PMOS MP1と、NMOS MN1で構成された基板駆動回路(図1の109a、109bに相当する)と、デカップリングコンデンサCP1、CP2で構成されている。MP1のゲートはcbpに、ドレインはVBPに、ソースはVDDに接続されている。したがって、cbpがVDD-Vthp (VthpはMP1のしきい値電圧の絶対値)よりも低い電圧の時、MP1はオンし、vbpはVDD電位(1.8V)に駆動されることになる。
【００６７】
一方、MN1のゲートはcbnに、ドレインはVBNに、ソースはVSS(0V)に接続されている。したがって、cbnがVthn (VthnはMN1のしきい値電圧の絶対値）よりも高い電圧の時、MN1はオンし、vbnはVSS電位(0V)に駆動されることになる。
【００６８】
一般に、一個以上の多くの数のncellが配置される。また、swcellについても一個以上の多くのswcellが配置される。ncellの数を増やすことでより複雑な回路を主回路LOG上に集積できる。また、swcellの数を増やすことで、MP1およびMN1をオンした時により低インピーダンスにvbp,vbnをそれぞれVDD,VSSに駆動できる。
【００６９】
また、スイッチセルswcell内にデカップリングコンデンサを内蔵したのとは独立に、スペースセルにもデカップリングコンデンサを内蔵させることができる。スペースセルとは例えば標準セルnsellを並べて配置した際に、配線領域確保のために生じたスペースに挿入されるセルである。スペースセルにもデカップリングコンデンサを内蔵させることで、チップ全体のデカップリングコンデンサの容量が増加し、電源ノイズをさらに低減することができる。本来、スペースセルは配線層だけの空きスペースであるため、ここにコンデンサを入れることで面積の増加の畏れはない。
【００７０】
swcell内のMP1とMN1はncell内のMOSトランジスタよりも高しきい値にする必要がある。これは、ncell内のMOSトランジスタの基板電位(それぞれvbpあるいはvbnに接続されている)はそのソース電位とは独立しているが、swcell内のMP1とMN1の基板電位は常にドレイン電位と同じであり、基板バイアス効果が見込めず、サブスレッショルドリーク電流が流れるからである。
【００７１】
たとえばNMOSトランジスタMN1、MN2について、vbp=3.3V、vbn=-1.5V、VDD=1.8V、VSS=0Vと仮定すると、ncell内のMN2のソース電位S、ドレイン電位D、基板電位Bは、それぞれS=0.0V, D=1.8V, B=-1.5Vとなり、基板バイアス効果によりMN2のしきい値電圧が上昇し、サブスレッショルドリーク電流が小さくなる。ところが、swcell内のMN1のソース電位S、ドレイン電位D、基板電位Bは、それぞれS=0.0V, D=-1.5VV, B=-1.5Vとなり、基板バイアス効果によるしきい値電圧の変化が表れない。したがって、MN1には大きなサブスレッショルドリーク電流がVSSとvbnの間で流れることになる。
【００７２】
swcell内のMP1とMN1のしきい値電圧をncell内のMOSトランジスタよりも高くする方法には、インプラ量を変えたり、ゲート長(L)サイズを変えたり、ゲート酸化膜厚を変えたりすることで実現できる。この方法は特に限定しないが、ここではLサイズとゲート酸化膜厚を変えることで実現することにする。この方法により、マイコンの外部との入出力部分の回路(以下、I/O回路と記す)に使用される高耐圧MOSトランジスタが転用できる。
【００７３】
図3にI/O回路の実施例を示す。ここでは１ビット分のみを示している。入出力回路はチップ内部と外部の信号を入出力端子PADを介して行う。SELが'L'のときPADは入力端子となり、SELが'H'のときは出力端子となる。LC1はレベル変換回路であり、VDDの振幅の信号を振幅の大きなVDDQの振幅の信号に変換する。従って、レベル変換セルLC1と入出力端子PAD間のトランジスタはVDDQで駆動される厚酸化膜トランジスタで構成する。ここでは、PULLがプルアップする必要があるときに'L'にしてPMOSのプルアップトランジスタでプルアップする。このPMOSも厚酸化膜トランジスタで構成する。
【００７４】
入力側については、外部から入力されるVDDQの振幅を有する信号を、110Pおよび110Nで構成されるインバータでVDDの振幅に変換する。したがって、この二つのトランジスタはレベル変換前の信号を取り扱うので厚酸化膜トランジスタで構成する。抵抗111R、ダイオード111D1、111D2、トランジスタ111は入力保護回路である。なお、ダイオード111D1および111D2はMOSトランジスタで構成してもよい。この入力保護回路中のトランジスタは厚酸化膜トランジスタで構成する。
【００７５】
以上で示した厚酸化膜トランジスタはそれほど高速なスイッチング速度を要求しないことと、扱う電圧がVDDに比較して高いことから、しきい値電圧を高く設定できる。ncellで使用されるトランジスタよりも高くできる。これによりこれらの厚酸化膜トランジスタのオフ時のサブスレッショルドリーク電流を小さく抑えることができる。この厚酸化膜トランジスタを図2のスイッチセルswsellを構成するMP1およびMN1に使用することができる。このようにすれば、新たにMP1、MN1用にプロセスを複雑化する必要がなくなる。
【００７６】
図4で基板バイアス制御回路VBCの内部構成を示す。4つの回路ブロックからなり、VBC80は電源としてVDDとVSSが、VBC30についてはVWELLとVSSが、VBC85についてはVDDとVSUBが、VSUBGENにはVWELL、VDD、VSSがそれぞれ供給されている。したがって、VBC30、VBC85、VSUBGENの内部回路にかかる電源電圧は高々3.3Vである。このようにVDDQ=VWELLとすることで、I/O回路に供給されている電源もVDDQとVSSQで3.3Vなことから、I/O回路に使用しているデバイスと基板バイアス制御回路に使用するデバイスを共通化できる。
【００７７】
一方、VBC80の電源は1.8Vである。したがって、VBC80からVBC30、VBC85への信号線はデュアルレール信号(正論理信号と負論理信号を使用するペアで使用するバランス信号)を用い、VBC30、VBC85内部でレベル変換(1.8V振幅信号を3.3V振幅信号に変換)している。
【００７８】
VBC80は基板バイアス制御回路VBCの外部からの入力信号cbpr、cbnr、vbbenb、resetとVBC30、VBC85との間のインターフェース回路ブロック、VBC30はPMOSの基板バイアスを制御する回路ブロック、VBC85はNMOSの基板バイアスを制御する回路ブロック、VSUBGENは負電圧発生回路ブロックである。
【００７９】
図5に動作波形例を示す。電源I/O回路用の電源VDDQ、基板バイアス制御回路VBC用の電源VWELLが投入された後に主回路用の電源VDDが投入される。これによって、負電圧発生回路ブロックVSUBGENが起動し、負電圧VSUBが生成される。一方、電源VDDが投入されると一定時間の間d_reset信号がアサートされる。この信号がアサートされると、基板バイアス制御回路は主回路の基板バイアスを引かない(以下、基板あるいは基板バイアスを引くとは、PMOSについてはその基板バイアスをVDD電位に、NMOSについてはその基板バイアスをVSS電位にすることとする。また、基板あるいは基板バイアスを引くとは、PMOSについてはその基板バイアスをVDD電位より高い電位に、NMOSについてはその基板バイアスをVSS電位より低い電位にすることとする)状態すなわちアクティブ状態に最優先で遷移する。
【００８０】
この状態では、PMOS基板バイアス線vbp=1.8V、NMOS基板バイアス線vbn=0V、PMOS基板制御線cbp=0V、NMOS基板制御線cbn=1.8Vになる。基板制御リターン線cbpr、cbnrはcbp、cbn信号の戻り信号なのでcbpr=cbp=0V、cbnr=cbn=1.8Vとなる。
【００８１】
電源VDDが投入されて一定時間後、d_reset信号がネゲートされると、vbbenb信号によって基板バイアスが制御される。vbbenbが3.3Vの時は基板が引かれるスタンバイ状態に遷移し、0Vの時は基板が引かれないアクティブ状態に遷移する。
【００８２】
すなわち、vbbenbが0Vから3.3Vに遷移すると、vbp=cbp=3.3V、vbn=cbn=-1.5Vに遷移する。その後、cbpr=cbp=3.3V、cbnr=cbn=-1.5Vに遷移する。vbbenbrはcbpr=3.3V、cbnr=0Vで3.3Vになる。したがって、vbbenbが0Vから3.3Vに遷移するとある時間が経過した後に(cbpあるいはcbnの戻り信号cbpr、cbnrが戻ってきてから)3.3Vになる。
【００８３】
vbbenbが3.3Vから0Vに遷移すると、vbp=1.8V、cbp=0V、vbn=0V、cbn=1.8Vに遷移する。その後ある時間が経過した後に、cbpr=cbp=0V、cbnr=cbn=1.8V、vbbenbr=0Vに遷移する。このように、vbbenbrはvbbenbの戻り信号として働く。さらに、図2で説明したように基板電位はcbp、cbn電位によって決定されるため、cbp、cbn電位から得られるvbbenbrをモニタすることで基板の電位状態を検出したことと等価なことができる。
【００８４】
図6は動作波形の他の例である。図5と異なる部分のみ示している。 図6のようにcbp、cbnを制御した場合は制御回路が若干複雑になるが、アクティブ時に図2のMP1、MN2のソース端子とゲート端子にかかる電圧を大きく取ることができ、より低インピーダンスにvbp、vbnを駆動できる。この場合、ゲート制御信号に相当するcbp、cbnの振幅は、基板駆動トランジスタMP1、MN1のゲート耐圧よりも大きくなる。しかし、図6から分かるように、cbp、cbnをゆっくりと変化させることにより、MP1、MN1のゲート端子・ドレイン端子およびゲート端子・ソース端子間の電圧は高々3.3Vとなり、ゲート耐圧以下におさめることができる。
【００８５】
以下にそれぞれの回路ブロックの詳細回路図例を示す。以下の各回路ブロックの例は簡単のため図4の波形を実現する回路例を示すこととする。
【００８６】
図7はVBC80の回路図である。120は2入力NAND、121はシュミット特性を持つ2入力AND、122はインバータ、123はNOR、124はシュミット特性を持つバッファ、125は差動出力をもつバッファを表している。126はパワーオンリセット回路で、その出力127は電源VDDが投入されてから徐々に0Vから1.8Vに充電される。よって、121の出力は一定時間0Vを出力し、一定時間後1.8Vを出力することになる。この出力によって図5で示したように電源VDD投入時にd_reset信号が一定時間アサートされる。図7ではパワーオンリセット回路126は抵抗とキャパシタによる簡単なものを使用しているが、他の回路方式でもよい。要は電源VDDが安定化するまでを検出できるものであればよい。
【００８７】
d_vbbenb、d_cbpr、d_cbnrはそれぞれvbbenb、cbpr、cbnrをデュアルレール化した信号であるが、パワーオンリセット期間は基板制御状態がアクティブ状態になるようにしている。d_vbbenbrは図5のvbbenbrを作るためのデュアルレール信号であり、cbpr、cbnrから作っている。
【００８８】
図8はVBC30の回路図である。130はレベル変換回路で、d_vbbenbとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VWELLからVSSまでの3.3V振幅の信号133を作っている。133が'L'になるのはアクティブ状態あるいはパワーオンリセット期間の時である。
【００８９】
131もレベル変換回路で、d_cbprとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VWELLからVSSまでの3.3V振幅の信号134を作っている。134が0Vになるのはcbprが0Vあるいはパワーオンリセット期間の時である。133が0Vになることで、vbpはハイインピーダンス状態になり、cbpは0Vになり、cbpenbrは0Vになる。cbpが0Vになると主回路内の全swcell内のMP1がオンし、vbpは1.8Vに駆動される。
【００９０】
132もレベル変換回路で、図7で説明したVBC80からのd_vbbenbr信号を3.3V振幅のvbbenbr信号として出力している。
【００９１】
図9はcbpの遷移の様子を示したものであるが、cbpの出力インピーダンスは2段階に変化する。cbpは133信号によって制御されるインバータ135で駆動されるが、133が0Vでかつ134が0Vの時はNMOS 136がオンしてNMOSによっても駆動される。ここではインバータ135内のNMOSのゲート幅よりもNMOS 136のゲート幅を十分に大きくしておく。アクティブ状態に遷移し、133が0Vになるとインバータ135によってcbpは0Vに駆動される。しかし、cbpは主回路全体に配線されており、その負荷容量は大きなものになっている。このことからcbpはゆっくりと0Vに駆動されることになる。その遷移をcbpの戻り信号cbprの遷移によって検出し、d_cbpr信号が変化する。これにより134が0Vになり、NMOS 136がオンする。これによってcbpは低インピーダンスに0Vに駆動される。このようにしてアクティブ状態ではcbpは低インピーダンスに駆動され、主回路の動作によるノイズの影響を低減できる。また、cbpが0Vに駆動されると、主回路内の全swcell内のMP1がオンするが、cbpの0Vへの駆動を図8(B)のようにゆっくりと駆動することで全swcell内のMP1の同時スイッチングノイズが低減できる。
【００９２】
図10はVBC85の回路図である。140はレベル変換回路で、d_vbbenbとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VDDからVSUBまでの3.3V振幅の信号142を作っている。142が1.8Vになるのはアクティブ状態あるいはパワーオンリセット期間の時である。
【００９３】
141もレベル変換回路で、d_cbnrとd_resetのVDDからVSSまでの1.8V振幅のデュアルレール信号から、VDDからVSUBまでの3.3V振幅の信号143を作っている。143が1.8Vになるのはcbnrが1.8Vあるいはパワーオンリセット期間の時である。142が1.8Vになることで、vbnはハイインピーダンス状態になり、cbnは1.8Vになる。cbnが1.8Vになると主回路内の全swcell内のMN1がオンし、vbnは0Vに駆動される。
【００９４】
図11はcbnの遷移の様子を示したものであるが、cbnの出力インピーダンスはcbpと同様に2段階に変化する。cbnは143信号によって制御されるインバータ144で駆動されるが、142が1.8Vでかつ143が1.8Vの時はPMOS 145がオンしてPMOS 145によっても駆動される。ここではインバータ144内のPMOSのゲート幅よりもPMOS 145のゲート幅を十分に大きくしておく。アクティブ状態に遷移し、142が1.8Vになるとインバータ144によってcbnは0Vに駆動される。しかし、cbnは主回路全体に配線されており、その負荷容量は大きなものになっている。このことからcbnはゆっくりと0Vに駆動されることになる。その遷移をcbnの戻り信号cbnrの遷移によって検出し、d_cbnr信号が変化する。これにより143が1.8Vになり、PMOS 145がオンする。これによってcbnは低インピーダンスに1.8Vに駆動される。このようにしてアクティブ状態ではcbnはcbpと同様に低インピーダンスに駆動され、主回路の動作によるノイズの影響を低減できる。また、cbnが1.8Vに駆動されると、主回路内の全swcell内のMN1がオンするが、cbnの1.8Vへの駆動を図11のようにゆっくりと駆動することで全swcell内のMN1の同時スイッチングノイズが低減できる。
【００９５】
以上の説明で明らかなように、本発明の基板バイアス制御方式では、基板の駆動インピーダンスは、基板を引かないアクティブ状態(全swcellによる基板駆動)の方が、基板を引くスタンバイ状態(VBCによる基板駆動)よりも小さくなっている。したがって、前述のように電源投入時に基板は引かれないアクティブ状態に遷移することで、基板電位が不安定なことから生じる電源投入時の電源間貫通電流増加問題やラッチアップ問題が回避できる。また、アクティブ時には主回路が動作して基板ノイズが多く発生するが、基板の駆動インピーダンスを低くすることで基板ノイズを低減することができ、主回路の誤作動やラッチアップ等を防ぐことができる。
【００９６】
図12に負電圧発生回路VSUBGENの内部構成を示す。3つの回路ブロックからなり、VSUBSENは基板バイアスセンス回路、PMP1はチャージポンプ回路1、PMP2はチャージポンプ回路2である。基板バイアスセンス回路VSUBSENはVSUB電位をモニタし、なおかつvbpenb信号によってアクティブ状態とスタンバイ状態をモニタして、VSUB=VDD+VSS-VWELLを満たすように制御信号pmp1enb、pmp2enbを用いてPMP1およびPMP2を制御する。
【００９７】
PMP1はpmp1enb信号がアサートされれば動作し、PMP2はpmp2enbがアサートされれば動作する。PMP1とPMP2の違いがポンピング能力の違いで、PMP1の方がPMP2と比較してポンピング能力を大きくしている。PMP1とPMP2のどちらを使用するかはvbpenb信号により決定され、アクティブ状態ではPMP2が使用され、スタンバイ状態ではPMP1が使用される。
【００９８】
アクティブ状態ではVSUB電位は基板バイアス制御回路VBC内でのみ使用されるので、それほどVSUBには電流が流れない。このため、ポンピング能力の小さいPMP2が使用される。スタンバイ状態ではVSUB電位は主回路全体に供給されるので、VSUBには接合電流等の電流が流れる。このため、ポンピング能力の大きなPMP1が使用される。
【００９９】
図13に本発明のチャージポンプ回路1 PMP1の回路図を示す。OSCはリングオシレータで、pmp1enbがアサートされたときのみ発振し、VSUBを負電圧に充電する。
【０１００】
図14は伊藤清男著、「超LSIメモリ」、培風館、p266に記述されているチャージポンプ回路にPMOS 162および163を追加したもので、160、161のPMOSを用いてリングオシレータの1サイクル期間中に2回チャージポンプを行うチャージポンプ回路である。本発明ではさらに、図13に示すようにNMOS 164、165を追加している。これによって、PMOS 160、161のしきい値の影響をなくし、低電圧動作でも十分深いVSUBが得られる。VWELLが3.3Vの時、図14の構成ではVSUB=-3.3+vthp (vthp=PMOS 160、161のしきい値の絶対値) までしか得ることができず、せいぜいVSUB=-2.3V程度であるのに対して、本発明の方式では、VSUB=-3.3V程度まで得ることができる。
【０１０１】
チャージポンプ回路2 PMP2の回路図は特にここでは示さないが、図13でコンデンサとして使用しているPMOS CP3、CP4を小さくしてコンデンサの容量を小さくすればよい。もちろんこのCP3あるいはCP4に合わせてその他のMOSの大きさを最適化すればよい。
【０１０２】
図15に基板バイアスセンス回路VSUBSENの回路図を示す。VREFGENは基準電圧発生回路で、150、151で示されたNMOSの直列接続によりVREF=(VDD-VSS)/2の出力を得ている。V1GENはVSUB電位のセンス回路で、152から155までのNMOSの直列接続により、V1=(VWELL-VSUB)/2の出力を得ている。それぞれのNMOSのソース・ドレイン間には約1V程度の電位差のみがかかるようにし、さらにゲート長を長くする。これによって、VDDからVSSあるいはVWELLからVSUBへの貫通電流を小さく抑えることができる。また、飽和領域で動作しているのでばらつきに対して鈍感にVREFあるいはV1が得られる。さらに、本発明ではPMOSではなくNMOSを使用している。NMOSはPMOSよりも飽和特性が良いので、ソース・ドレイン間に約1V程度の電位差しかかからなくても各NMOS間のばらつきに対してより鈍感にVREFあるいはV1が得られる。
【０１０３】
AMP1、AMP2、AMP3はそれぞれ差動アンプで、一つの差動アンプを構成している。このAMP1、AMP2、AMP3からなる差動アンプには、VREFとV1が入力され、VREF<V1の時にはpmp1enbあるいはpmp2enbがアサートされる。これによりVSUBは負電圧方向に充電される。VREF>V1の時にはpmp1enbあるいはpmp2enbはネゲートされる。VSUBにはVSSあるいはVWELL、VDD方向に何らかのリーク電流があるので、pmp1enbとpmp2enbの両方がネゲートされているとVSUBは正電位方向に放電される。このpmp1enbあるいはpmp2enbのアサート・ネゲートを繰り返すことで、V1=VREF、すなわち、VSUB=VDD-VSS-VWELLが保たれることになる。なお、前述のように、vbpenbが3.3Vの時(スタンバイ状態時)にはpmp1enbがアサートされ、vbpenbが0Vの時(アクティブ状態時)にはpmp2enbがアサートされる。
【０１０４】
また、AMP1とAMP2の間にはフィードバック経路があり、AMP1、AMP2、AMP3からなる差動アンプはヒステリシス特性を持っている。ここでいうヒステリシス特性とは差動アンプの差動点がアンプの出力によって変化することをいい、いわゆるシュミット特性を持つことである。これにより、V1=VREF付近で過度にpmp1enbあるいはpmp2enbがアサート・ネゲートを繰り返すことを防いでおり、消費電力の増加を防いでいる。
【０１０５】
さらにまた、vbpenbがアサートされたときとネゲートされたときで、AMP1からAMP3までの差動アンプの動作電流を変えている。vbpがアサートされるスタンバイ時にはVSUBには主回路のvbnが接続されるため大きな基板容量が接続されることになる。したがって、VSUBはゆっくりと変化する。AMP1からAMP3は高速に動作する必要がないので、動作電流を制限できる。これによりAMP1からAMP3の消費電力を削減することができる。一方、vbpがネゲートされるアクティブ時には、VSUBには基板バイアス制御回路VBCだけが接続されるため、比較的小さな容量がVSUBに接続されることになる。したがって、VSUBはすばやく変化し、AMP1からAMP3は高速に動作する必要がある。また、アクティブ時にはそれほど消費電力が気にならない。このため、AMP1からAMP3の動作電流を大きくし、高速動作させている。
【０１０６】
以下、基板バイアス給電方法のより詳しい実施例について説明する。
【０１０７】
図16にncellおよびswcellのレイアウト例を示す。swcellは縦方向(Y方向)に連続して配置する。また、swcellとncellのセル高さは同じ高さに統一し、swcellとswcellの横方向(X方向)の間隔Lはある値以内で可変にする。もちろん一定間隔にしてもよいがある程度可変にした方がよりレイアウトの自由度が増す。どちらにしても間隔Lは以下の項目を考慮して決めればよい。
【０１０８】
(1)電源線のインピーダンス
(2)電源配線のマイグレーション
(3)ncellが動作することでvbpやvbnに生じる基板ノイズ
図17にncellのレイアウト例を示す。図2の場合と同様にインバータを例にしている。vbp、vbn、VDD、VSSは４本の平行した第一層メタル配線(以下M1と記す)によって給電されている。vbp、vbnはそれぞれ表面高濃度層によっても給電されている。Hはセル高さで、縦方向の基本繰り返し単位を示している。この高さを基準に縦方向に鏡面対称に配置される。これによってvbpおよびvbnが上下の隣合うncellと共有することができ、面積を削減できる。
【０１０９】
図18に図17のA-Bラインでの断面図を示す。N-wellはMP2を形成するためのN型ウェル、P-wellはMN2を形成するためのP型ウェルである。Deep-NはN-well、P-wellよりも深いところにあるN型ウェルであり、いわゆる３重ウェル構造になっている。
【０１１０】
図19にswcellのレイアウト例を示す。セルの高さはncellと同様にHで、M1によるvbp,vbn,VDD,VSSの給電線はncellと同じ位置にある。図16に示したように、swcellは縦方向に連続し、横方向にはある間隔以内の間隔で並んでいる。このような配置にすることでこのswcellの場所に電源強化線を配置することができる。図19で、縦方向に平行して配線されている第二層メタル配線(以下、M2と記す)がこの電源強化線２本である。この２本の電源強化線の間に、vbp、vbn強化線２本と、cbp、cbn２本が平行して配置されている。両端の電源強化線VDD、VSSによって、比較的インピーダンスの高い４本の基板バイアス制御線を外来ノイズから守ることができる。
【０１１１】
MP1は６個のトランジスタに分離されて形成され、そのゲートはcbpに、ドレインはvbpに、ソースはVDDにそれぞれ接続されている。また、MN1は３個のトランジスタに分離されて形成され、そのゲートはcbnに、ドレインはvbnに、ソースはVSSにそれぞれ接続されている。デカップリングコンデンサCP1、CP2はそれぞれ２個のトランジスタに分離されて、MP1およびMN1の両端に形成されており、MOSゲート容量を用いて容量が作られている。
【０１１２】
デカップリングコンデンサCP1およびCP2の大きさとMP1およびMN1の大きさの比は、特に限定しない。極端な例ではデカップリングコンデンサCP1およびCP2のどちらか一方あるいは両方を無くしてもよい。デカップリングコンデンサを大きくすれば、電源ノイズを低減できる。一方、MP1およびMN1を大きくすればマイコンが通常状態の時、基板バイアスをより低インピーダンスで電源と接続することができ、ノイズに対して強くなり、ラッチアップも起こり難くなる。
【０１１３】
M1のVDD線とM2のVDD線との間のVIAホールおよび、M1のVSS線とM2のVSS線との間のVIAホールは簡単化のため省略しているが、それぞれの配線の交点にVIAホールを設ければよい。
【０１１４】
図20に図19のA-Bラインでの断面図を示す。図18と同様に、P-wellはMN1を形成するためのP型ウェルであり、Deep-NはP-wellよりも深いところにあるN型ウェルであり、いわゆる３重ウェル構造になっている。ここでは図19で省略したM1のVSS線とM2のVSS線との間のVIAホールも図示している。図2の説明のところで記述したようにMN2には厚酸化膜トランジスタを用いて、しきい値を高くしている。
【０１１５】
図21に電源配線VDD、VSSおよび基板バイアス制御線vbp,vbn,cbp,cbnの配線方法のより具体的な例を示す。同図は図16に上記配線を追加したものである。横方向にはM1で配線されたVDD,VSS,vbp,vbnが平行に配線されている。図17で説明したようにvbpは上下二つのセルによって共有され、その上下にVDDが平行して配線されている。また、vbnも上下二つのセルによって共有され、その上下にVSSが平行して配線されている。もちろん、VDD、VSSはvbp、vbnよりも太くする方がよい。
【０１１６】
図19で説明したように、縦方向にはM2で配線されたVDD,VSS,vbp,vbn,cbp,cbnがswcell上を配線されており、M1とM2の交点で、それぞれVDD、VSS、vbp、vbnがメッシュ状に接続されている。
【０１１７】
図22は電源VDD、VSSの補強の様子を示したものである。図21の基本繰り返し単位にさらに第四メタル配線層(以下M4と記す)、第五メタル配線層(以下、M5と記す)で形成された電源線VDD,VSSがメッシュ状に配線されている。
【０１１８】
縦方向に配線されているM2のVDD、VSSの上空にM4で配線されたVDD、VSSを配線しているが、この両者を接続するためには第三メタル配線層(以下、M3と記す)が必要である。この接続をすべてのswcell上で行うとM3が縦方向に配線されることになり、M3の横方向のパスが無くなってしまうという問題がある。
【０１１９】
図22ではM2とM4の電源線の接続を、swcell2あるいはswcell3で示した３つごとのswcell上でのみ行っている。このようにすることによって、M3の横方向の配線パスを確保することができる。
【０１２０】
M5の電源線はswcell3で示した６つごとのswcell上でのみ行っており、swcell3上のM4の電源線との交点で接続している。
【０１２１】
上記のようにM1、M2の細かいピッチの電源メッシュを、M4、M5の荒いピッチの電源メッシュで補強することで、電源線VDD,VSSのインピーダンスを下げることができる。
【０１２２】
なお、図22ではM4の縦方向の電源線は全swcell上で配線しているが、横方向に２つごとあるいは３つごとのように荒く配線してもよい。電源線のインピーダンスは高くなるが、M4の縦方向のパスを確保することができる。
【０１２３】
図23に、図22に示したswcellの配置とウェルの関係を示す。P型ウェルP-wellとN型ウェルが交互に帯状に対置されており、ncell二つで一つのウェルを共有するように配置されている。
【０１２４】
図24にメモリ回路のswcellと電源線のレイアウト例を示す。ここではワード線およびビット線は図示していないが、横方向にワード線が、縦方向にビット線が配置されている。メモリマットの電源線はメモリセル内は横方向に走っているが、それらをメモリマットの両端の電源線200、201、202で補強している。203は各ワードドライバおよびワードデコーダへ電源を供給する電源線を、204は各センスアンプへ電源を供給する電源線を示している。swcellは以上の200から204までの電源線に図24の様に配置している。
【０１２５】
通常、複数のワードドライバおよびワードデコーダの内、同時に動作するものは一個あるいは二個程度である。したがって、基板ノイズの量もそれほど多くはならないため図のように203の両端に二個のswcellを配置しただけになっている。
【０１２６】
また逆にセンスアンプは同時に多数のセンスアンプが動作する。しかし、センスアンプ内部の電位は'L'から'H'に遷移するノードの数と'H'から'L'に遷移するノードの数がほぼ同じ数だけある。そのため、同時に多くのセンスアンプが動作しても基板ノイズはそれほど大きくならない。ここでは図のように電源線204の両端以外にもswcellを配置し、基板ノイズを低減している。
【０１２７】
その他、swcellの配置方法は各種考えられるが、同一ウェル上のデバイスが同時に動作する割合が多いほど、そのウェル上には多くのswcellを配置すればよい。また、一つのウェル内にある拡散層において、その拡散層の電位変化を |NH-NL|/NA (NH=電源に接続されている拡散層を除く拡散層の面積、NH=電位が'H'から'L'に変化する拡散層の面積、NL=電位が'L'から'H'に変化する拡散層の面積) によって評価し、それを基準にswcellの数、swcellの間隔 L、およびswcell内のMOSトランジスタの大きさを決めればよい。要はなるべく|NH-NL|/NAの値が小さくなるようにすればよい。
【０１２８】
例えば、データパスのような規則的なデータフローがある回路の場合、データパスのデータフロー方向が図22でX方向になるようにすればよい。同時に動作するセルが複数のウェルに分散されるため上記|NH-NL|/NAが小さくなる。
【０１２９】
図25は本発明の半導体集積回路装置100の断面図を示している。図18で示したように、302、304、306、308、310で示したNはN-wellと同じでPMOSトランジスタを形成するためのN型ウェル、301、303、305、307、309、311で示したPはP-wellと同じで、NMOSトランジスタを形成するためのP型ウェルである。312および313で示したDeep-NはN、Pよりも深いところにあるN型ウェルであり、いわゆる３重ウェル構造になっている。
【０１３０】
Deep-N 312と313は310のp基板および307のPウェルによって電気的に分離されている。したがって、302、304、306、308、310上に形成されたMOSトランジスタAの基板電位と、301、303、305、307、309、311上に形成されたMOSトランジスタBの基板電位とは独立した電位を与えることができる。また、MOSトランジスタAで発生したノイズ等がMOSトランジスタBに影響することを低減することができる。
【０１３１】
図26は本発明の半導体集積回路装置のDeep-Nの構造を示したものである。CPGはクロック制御部で、PLL(フェーズロックドループ)等のアナログ回路を含んでいる。TLBはアドレス変換部、CACHEはキャッシュメモリ、CPUは中央演算処理装置、FPUは浮動小数点演算器、LOG1はランダムロジック1、LOG2はランダムロジック2、PADはI/O部を示している。このように各回路ブロックを異なるDeep-N上に形成している。
【０１３２】
図25で説明したように各回路ブロックで発生したノイズが他のブロックに影響するのを低減できる。例えばPADは外部ピンを内部の信号振幅よりも大きな振幅で駆動することから大きなノイズを発生する。このノイズをCPG等のアナログ回路に影響するのを防ぐことができる。
【０１３３】
また、基板電位をそれぞれ独立して与えることができるため、たとえばLOG2にはvbp,vbn,cbp,cbnによる基板制御を行わない回路を配置できる。すなわち、電源と基板電位を接続した(VDD=vbp、VSS=vbn)回路を配置できる。
【０１３４】
図27はDeep-NとDeep-Nとの間に配置したガードバンドを示したものである。図27のようにDeep-NとDeep-Nとの間にガードバンドgband1を配置する。
【０１３５】
図28に断面図を示す。Deep-Nの間にあるPウェル307をP+拡散層314を通してVSS電位に接地する。Deep-N間のノイズの伝搬をさらに小さくすることができる。たとえば、P-well 305上のMOSで発生した基板ノイズは、Deep-N 312のインピーダンスがそれほど低くないために、容量結合でDeep-N 312にノイズとなって伝搬する。このノイズは同様に容量結合により p基板 300に伝搬しようとするが、p基板はガードバンドで低インピーダンスに接地電位に固定されている。したがって、p基板に現れるノイズは小さくなる。このようにして、302、304、306、308、310上に形成されたMOSトランジスタからのノイズの、301、303、305、307、309、311上に形成されたMOSトランジスタへの伝搬が減少される。
【０１３６】
図29はcbp、cbprの半導体集積回路上でのレイアウトイメージと、図2のリターンセルVBCRの位置を示したものである。cbn、cbnrについては同様にできるのでここでは省略した。図21で示したようにvbpおよびvbnはswcellを並べることによってメッシュ状に配線されるが、cbp、cbnはメッシュ状には配線されず、ストライブ状に配線される。図29ではswcellを配置されることで配線されるストライプ状の配線をシャントするように接続している様子を示している。また、リターンセルは入力されるcbp、cbnをcbpr、cbnrとして基板バイアス制御回路VBCに戻すためのセルで、戻すタイミングを各swcell内で、cbpの伝搬時間の一番遅いswcellのcbp到達タイミングよりも遅いタイミングでcbprが戻せるように配置する。たとえば基板バイアス制御回路VBCから一番遠い場所に配置すればよい。
【０１３７】
以上の実施例では基板バイアスに印可する電位は、アクティブ時には1.8V、0.0V、スタンバイ時には3.3V、-1.5Vであるが特に限定しない。アクティブ時に適当な電位を基板バイアスに印可して、MOSトランジスタのしきい値ばらつきを調節できるようにしてもよい。
【０１３８】
また、主回路を複数の回路ブロックに分けて、それぞれの回路ブロックにVBC30、VBC85等の制御回路を個別に設け、独立してアクティブ状態とスタンバイ状態を設けてもよい。それぞれの回路ブロック毎に制御すれば動作していない回路ブロックをスタンバイ状態にでき、よりきめ細かく消費電力が制御できて低電力化できる。また、回路ブロックによっては、スタンバイ状態でも基板バイアスを引かなくてもよい場合もある。それは例えばその回路ブロックが高しきい値なMOSトランジスタで構成され、サブスレッショルドリーク電流が無視できる場合である。
【０１３９】
また、以上の実施例ではMOSトランジスタのしきい値は回路の動作モードがアクティブ時に低しきい値に、スタンバイ時には高しきい値にしたが、アイ・イー・イー・イー、スペクトラム、第６６頁から第７１頁、１９９６年(1996 IEEE SPECTRUM, pp66-71)に記載されているようなIDDQテスト時に高しきい値になるように基板バイアスを設定して使用してもよい。
【０１４０】
このとき、IDDQテスト時に基板に印加する基板電位が、スタンバイ時に印加する基板電位よりも大きいようにすることが望ましい。すなわち、PMOSFETについてはスタンバイ時より高い電位、NMOSFETに対してはより低い電位を印加する。このようにすれば、IDDQテスト時に流れるサブスレッショルドリーク電流をより低減することができるので、故障発見の精度が向上する。
【０１４１】
このような動作を可能とするためには、IDDQテスト時にVWELL電位を例えば、3.3Vから4.0Vに上げ、VSUB電位を-1.5Vから-2.2Vに下げる。回路的には、VWELL電位をVDDQ電位と異なる電位にしても貫通電流が流れないようにする必要がある。このためには、例えば、基板バイアス制御回路VBCへの信号は全て、VBC80でレベルダウンしてからVWELL電位あるいはVSUB電位に変換して使用する。このように電圧的なバッファを設けることで実現できる。
【０１４２】
以上の実施例では、基板構造は３重ウェル構造のものを仮定したが、その構造は特に限定しない。いわゆるツインタブ構造の２重ウェル構造のものでもよいし、ＳＯＩ(Silicon on insulator)構造でもよい。
【０１４３】
また、図17、図19、図21に示したように、本発明ではセル内の基板バイアス給電はM1によっておこなったが、この構造は特に限定しない。例えば１９９７シンポジユム・オン・ブイエルエスアイ・サーキッツ・ダイジェスト・オブ・テクニカル・ペーパーズ、第９５頁から第９６頁、１９９７年(1997 Symposium on VLSI circuits Digest of Technical Papers, pp.95-96)に示されているように、拡散層あるいはシリサイド化した拡散層によって給電してもよい。
【０１４４】
【発明の効果】
以上説明したように、本発明によれば、以下の課題を満たす高速性と低電力性の２点を両立したマイクロプロセッサ等の半導体集積回路装置が実現できる。
【０１４５】
(1) 基板バイアス制御回路のテストが容易である。
【０１４６】
(2) 基板バイアス制御することでのCMOS回路の誤作動を防止できる。
【０１４７】
(3) 基板バイアス制御することでの面積増加が最小限に止めれる
(4) 基板バイアスの切り替え時における半導体集積回路装置の誤作動が防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置のブロック図。
【図２】主回路の内容をより詳しく図示した回路図。
【図３】I/O回路の回路図。
【図４】基板バイアス制御回路の各回路ブロック図。
【図５】基板バイアス制御回路の動作波形を表す図。
【図６】基板バイアス制御回路の動作波形の図５とは別の実施例を表す波形図。
【図７】VBC80の回路図。
【図８】VBC30の回路図。
【図９】VBC30の動作波形図。
【図１０】VBC85の回路図。
【図１１】VBC85の動作波形図。
【図１２】VSUBGENの各回路ブロック図。
【図１３】チャージポンプの回路図。
【図１４】チャージポンプの回路図。
【図１５】VSUBSENの回路図。
【図１６】本発明のスイッチセルの配置図。
【図１７】標準セルのレイアウト図。
【図１８】図１７の断面図。
【図１９】スイッチセルのレイアウト図。
【図２０】図１９の断面図。
【図２１】電源配線およびvbp、vbn、cbp、cbnの配線図。
【図２２】電源補強線の配線図。
【図２３】ウェルの構成図。
【図２４】メモリ回路におけるスイッチセルの配置図。
【図２５】ウェルの断面図。
【図２６】Deep-Nウェルのレイアウト図。
【図２７】Deep-Nウェルとガードバンドのレイアウト図。
【図２８】図２７の断面図。
【図２９】cbpr、cbnr、およびVBCRの配置図。
【符号の説明】
VBC……基板バイアス制御回路、LOG……主回路、
VBCC……スタンバイ制御回路、I/O……I/O回路、
vbbenb……基板バイアス制御開始信号、vbbenbr……基板バイアス制御中信号、
vbp……PMOS基板バイアス線、vbn……NMOS基板バイアス線、
cbp……PMOS基板制御線、cbn……NMOS基板制御線、
cbpr……PMOS基板制御リターン線、cbnr……NMOS基板制御リターン線、
AMP1、AMP2……差動増幅器、AMP3……シュミット入力差動増幅器、
VBCR……リターンセル、swcell……スイッチセル、ncell……標準セル、
P-sub……P基板、
PLL……フェーズ・ロックド・ループ、CPG……クロック制御部、
TLB……アドレス変換部、CACHE……キャッシュメモリ、
CPU……中央処理装置、FPU……浮動小数点演算器、PAD……I/O部。
Claims (9)
- 複数の領域を含む主回路と、
上記複数の領域の各々に含まれる第１ＭＯＳトランジスタに供給される基板バイアス電圧を制御する基板バイアス制御回路と、
上記基板バイアス制御回路を制御して、上記主回路の状態を第１状態または第２状態に制御するスタンバイ制御回路と、
上記基板バイアス制御回路により制御され、上記第１状態において上記基板バイアス電圧を駆動する複数の駆動トランジスタとを有し、
上記複数の駆動トランジスタの各々のソース又はドレインの一方は、複数の上記領域に含まれる第１ＭＯＳトランジスタのソース又はウェルの一方に接続され、上記複数の駆動トランジスタの各々のソース又はドレインの他方は、複数の上記領域に含まれる第１ＭＯＳトランジスタのソース又はウェルの他方に接続されており、
上記基板バイアス制御回路は、上記第２状態における第１ＭＯＳトランジスタのしきい値電圧の絶対値が上記第１状態における第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも高くなるように上記基板バイアスを制御し、
上記基板バイアス電圧は、上記第１状態においては上記複数の駆動トランジスタのソース・ドレイン経路を介して供給され、上記第２状態においては上記基板バイアス制御回路から供給される半導体集積回路装置。 - 請求項１において、
上記複数の駆動トランジスタのゲートは基板制御線に接続され、
上記基板バイアス制御回路は、上記複数の駆動トランジスタのゲートを駆動する基板制御信号を上記基板制御線に出力する半導体集積回路装置。 - 請求項２において、
上記基板バイアス制御回路は、上記第２状態から上記第１状態に遷移する過程での上記基板制御信号の出力インピーダンスを上記第１状態に遷移した後でのインピーダンスよりも大きくなるように制御する半導体集積回路装置。 - 請求項２または３において、
上記基板バイアス制御回路は、上記基板制御線を通って上記基板バイアス制御回路に戻ってくる上記基板制御信号の戻り信号を受け、
上記戻り信号の電位に基づき、上記第１ＭＯＳトランジスタのウェルの電位状態を検出する半導体集積回路装置。 - 請求項２乃至４のいずれかにおいて、
上記基板制御信号の振幅は上記駆動トランジスタのゲート耐圧よりも大きい半導体集積回路装置。 - 請求項１乃至５のいずれかにおいて、
負電圧発生回路を有し、
上記基板バイアス制御回路は、上記第２状態での上記負電圧発生回路の出力インピーダンスを、上記第１状態での上記負電圧発生回路の出力インピーダンスよりも小さくなるように制御する半導体集積回路装置。 - 請求項６において、
上記負電圧発生回路は、第１チャージポンプ回路と第２チャージポンプ回路とを有し、
上記基板バイアス制御回路は、上記第２状態では上記第１チャージポンプ回路を用いて負電圧を発生させ、上記第１状態では上記第２チャージポンプ回路を用いて負電圧を発生させ、
上記第１チャージポンプ回路のポンピングコンデンサの容量は、上記第２チャージポンプ回路のポンピングコンデンサの容量よりも小さい半導体集積回路装置。 - 請求項１乃至７のいずれかにおいて、
上記駆動トランジスタのしきい値電圧の絶対値は上記第１ＭＯＳトランジスタのしきい値電圧の絶対値よりも大きい半導体集積回路装置。 - 請求項１乃至８のいずれかにおいて、
上記半導体集積回路装置の外部とのインターフェースをするＩ／Ｏ回路を有し、
上記Ｉ／Ｏ回路を構成する少なくとも一つの第２ＭＯＳトランジスタのゲート絶縁膜厚は、上記第１ＭＯＳトランジスタのゲート絶縁膜厚よりも厚い半導体集積回路装置。
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|---|---|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8621281B2 (en) | 2007-06-20 | 2013-12-31 | Fujitsu Limited | Information processing apparatus and control method |
Families Citing this family (83)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4109340B2 (ja) * | 1997-12-26 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| JP2009123235A (ja) * | 2000-06-16 | 2009-06-04 | Renesas Technology Corp | 半導体集積回路装置 |
| AU2000274531A1 (en) * | 2000-10-03 | 2002-04-15 | Kouichi Ashiga | Semiconductor device |
| JP2002313937A (ja) * | 2001-04-16 | 2002-10-25 | Sony Corp | 集積回路装置 |
| US7180322B1 (en) | 2002-04-16 | 2007-02-20 | Transmeta Corporation | Closed loop feedback control of integrated circuits |
| US7941675B2 (en) * | 2002-12-31 | 2011-05-10 | Burr James B | Adaptive power control |
| US6734472B2 (en) * | 2002-04-25 | 2004-05-11 | Synplicity, Inc. | Power and ground shield mesh to remove both capacitive and inductive signal coupling effects of routing in integrated circuit device |
| JP4401621B2 (ja) * | 2002-05-07 | 2010-01-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| US6933744B2 (en) * | 2002-06-11 | 2005-08-23 | The Regents Of The University Of Michigan | Low-leakage integrated circuits and dynamic logic circuits |
| US6864539B2 (en) * | 2002-07-19 | 2005-03-08 | Semiconductor Technology Academic Research Center | Semiconductor integrated circuit device having body biasing circuit for generating forward well bias voltage of suitable level by using simple circuitry |
| US7739624B2 (en) | 2002-07-29 | 2010-06-15 | Synopsys, Inc. | Methods and apparatuses to generate a shielding mesh for integrated circuit devices |
| US7943436B2 (en) | 2002-07-29 | 2011-05-17 | Synopsys, Inc. | Integrated circuit devices and methods and apparatuses for designing integrated circuit devices |
| JP2004152975A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体装置の製造方法および半導体装置 |
| US7053692B2 (en) * | 2002-12-19 | 2006-05-30 | United Memories, Inc. | Powergate control using boosted and negative voltages |
| US7953990B2 (en) | 2002-12-31 | 2011-05-31 | Stewart Thomas E | Adaptive power control based on post package characterization of integrated circuits |
| US7228242B2 (en) | 2002-12-31 | 2007-06-05 | Transmeta Corporation | Adaptive power control based on pre package characterization of integrated circuits |
| JP4708716B2 (ja) * | 2003-02-27 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置、半導体集積回路装置の設計方法 |
| JP4342833B2 (ja) | 2003-05-16 | 2009-10-14 | Ｎｅｃエレクトロニクス株式会社 | 容量セルと半導体装置及びその製造方法 |
| US7219324B1 (en) * | 2003-06-02 | 2007-05-15 | Virage Logic Corporation | Various methods and apparatuses to route multiple power rails to a cell |
| US7250807B1 (en) * | 2003-06-05 | 2007-07-31 | National Semiconductor Corporation | Threshold scaling circuit that minimizes leakage current |
| JP2005109179A (ja) * | 2003-09-30 | 2005-04-21 | National Institute Of Advanced Industrial & Technology | 高速低消費電力論理装置 |
| US7692477B1 (en) | 2003-12-23 | 2010-04-06 | Tien-Min Chen | Precise control component for a substrate potential regulation circuit |
| US7129771B1 (en) * | 2003-12-23 | 2006-10-31 | Transmeta Corporation | Servo loop for well bias voltage source |
| US7649402B1 (en) | 2003-12-23 | 2010-01-19 | Tien-Min Chen | Feedback-controlled body-bias voltage source |
| US7012461B1 (en) | 2003-12-23 | 2006-03-14 | Transmeta Corporation | Stabilization component for a substrate potential regulation circuit |
| US7026843B1 (en) * | 2004-01-16 | 2006-04-11 | Spansion Llc | Flexible cascode amplifier circuit with high gain for flash memory cells |
| US7033883B2 (en) * | 2004-06-04 | 2006-04-25 | Faraday Technology Corp. | Placement method for decoupling capacitors |
| US8120410B2 (en) * | 2004-06-15 | 2012-02-21 | St-Ericsson Sa | Adaptive control of power supply for integrated circuits |
| US7562233B1 (en) | 2004-06-22 | 2009-07-14 | Transmeta Corporation | Adaptive control of operating and body bias voltages |
| US7774625B1 (en) | 2004-06-22 | 2010-08-10 | Eric Chien-Li Sheng | Adaptive voltage control by accessing information stored within and specific to a microprocessor |
| US7319357B2 (en) * | 2004-08-24 | 2008-01-15 | Texas Instruments Incorporated | System for controlling switch transistor performance |
| JP2006173492A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2006217540A (ja) * | 2005-02-07 | 2006-08-17 | Fujitsu Ltd | 半導体集積回路および半導体集積回路の制御方法 |
| JP5096321B2 (ja) * | 2005-05-13 | 2012-12-12 | モーセッド・テクノロジーズ・インコーポレイテッド | 論理セルのセル隣接により形成された信号バスを有する集積回路 |
| JP2007027314A (ja) * | 2005-07-14 | 2007-02-01 | Nec Electronics Corp | 半導体集積回路装置 |
| JP2007148952A (ja) * | 2005-11-30 | 2007-06-14 | Renesas Technology Corp | 半導体集積回路 |
| US20070152745A1 (en) * | 2005-12-30 | 2007-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | System and method for reducing leakage current of an integrated circuit |
| JP2007201236A (ja) * | 2006-01-27 | 2007-08-09 | Renesas Technology Corp | 半導体集積回路 |
| JP5092263B2 (ja) * | 2006-03-31 | 2012-12-05 | 富士通セミコンダクター株式会社 | デカップリングコンデンサ及び半導体集積回路装置 |
| JP2008103569A (ja) * | 2006-10-19 | 2008-05-01 | Nec Electronics Corp | 半導体装置 |
| US7989849B2 (en) * | 2006-11-15 | 2011-08-02 | Synopsys, Inc. | Apparatuses and methods for efficient power rail structures for cell libraries |
| US7532078B2 (en) * | 2007-02-09 | 2009-05-12 | International Business Machines Corporation | Scannable virtual rail method and ring oscillator circuit for measuring variations in device characteristics |
| JP2008205271A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 半導体保護回路およびその製造方法、半導体保護回路の動作方法 |
| JP5307427B2 (ja) * | 2007-04-05 | 2013-10-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5142686B2 (ja) * | 2007-11-30 | 2013-02-13 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US8189376B2 (en) * | 2008-02-08 | 2012-05-29 | Micron Technology, Inc. | Integrated circuit having memory cells including gate material having high work function, and method of manufacturing same |
| US7880533B2 (en) * | 2008-03-25 | 2011-02-01 | Analog Devices, Inc. | Bandgap voltage reference circuit |
| US7683697B2 (en) * | 2008-05-30 | 2010-03-23 | Freescale Semiconductor, Inc. | Circuitry and method for buffering a power mode control signal |
| EP2319043B1 (en) | 2008-07-21 | 2018-08-15 | Sato Holdings Corporation | A device having data storage |
| JP5486172B2 (ja) | 2008-08-07 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US7812662B2 (en) * | 2008-10-07 | 2010-10-12 | Via Technologies, Inc. | System and method for adjusting supply voltage levels to reduce sub-threshold leakage |
| KR101211683B1 (ko) * | 2008-12-31 | 2012-12-12 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| JP2010283269A (ja) * | 2009-06-08 | 2010-12-16 | Renesas Electronics Corp | 半導体装置 |
| JP5529450B2 (ja) * | 2009-07-15 | 2014-06-25 | スパンション エルエルシー | ボディバイアス制御回路及びボディバイアス制御方法 |
| US8385036B2 (en) * | 2009-10-07 | 2013-02-26 | Intersil Americas Inc. | System and method for negative voltage protection |
| KR101046275B1 (ko) * | 2010-03-29 | 2011-07-04 | 주식회사 하이닉스반도체 | 파워 메쉬 구조를 갖는 반도체 메모리 장치 |
| JP5540910B2 (ja) * | 2010-06-08 | 2014-07-02 | 富士通セミコンダクター株式会社 | 集積回路、集積回路設計装置及び集積回路設計方法 |
| KR101809105B1 (ko) * | 2010-08-06 | 2017-12-14 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 집적 회로 |
| JP5614333B2 (ja) * | 2011-03-01 | 2014-10-29 | 富士通セミコンダクター株式会社 | 半導体装置 |
| CN102215007B (zh) * | 2011-05-27 | 2013-11-20 | 唐险峰 | 功率控制电路板 |
| JP5782919B2 (ja) * | 2011-08-25 | 2015-09-24 | サンケン電気株式会社 | 半導体装置 |
| US8810283B2 (en) * | 2012-05-22 | 2014-08-19 | Analog Devices, Inc. | CMOS transistor linearization method |
| KR102100708B1 (ko) * | 2013-08-30 | 2020-04-16 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 |
| KR102136228B1 (ko) * | 2013-12-13 | 2020-07-21 | 에스케이하이닉스 주식회사 | 차동 시그널링을 지원하는 송/수신기 및 이를 포함하는 반도체 송/수신 시스템 |
| US9557755B2 (en) * | 2014-06-13 | 2017-01-31 | Gn Resound A/S | Interface circuit for a hearing aid and method |
| JP5866415B2 (ja) * | 2014-06-30 | 2016-02-17 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| US9842182B2 (en) | 2014-10-01 | 2017-12-12 | Samsung Electronics Co., Ltd. | Method and system for designing semiconductor device |
| JP2016092536A (ja) | 2014-10-31 | 2016-05-23 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR20170044411A (ko) * | 2015-10-15 | 2017-04-25 | 에스케이하이닉스 주식회사 | 반도체장치 |
| US10250247B2 (en) | 2016-02-10 | 2019-04-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, electronic component, and electronic device |
| US10236875B2 (en) | 2016-04-15 | 2019-03-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for operating the semiconductor device |
| CA3031513A1 (en) | 2016-07-22 | 2018-01-25 | Nantenergy, Inc. | Moisture and carbon dioxide management system in electrochemical cells |
| DE102016125404A1 (de) * | 2016-12-15 | 2018-06-21 | Taiwan Semiconductor Manufacturing Co. Ltd. | Dual-rail-speicher, speichermakro und zugehöriges hybrides stromversorgungsverfahren |
| US10944396B2 (en) | 2017-03-03 | 2021-03-09 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for driving the semiconductor device |
| US11457167B2 (en) | 2017-05-31 | 2022-09-27 | Semiconductor Energy Laboratory Co., Ltd. | Comparison circuit, semiconductor device, electronic component, and electronic device |
| WO2018233833A1 (en) | 2017-06-22 | 2018-12-27 | Abb Schweiz Ag | METHOD OF OPERATING AN ELECTRIC ARC OVEN, ELECTRONIC POWER CONVERTER, AND ELECTRIC ARC OVEN SYSTEM |
| JP7228389B2 (ja) | 2019-01-23 | 2023-02-24 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体システム |
| WO2020231718A1 (en) | 2019-05-10 | 2020-11-19 | Nantenergy, Inc. | Nested annular metal-air cell and systems containing same |
| US11139017B2 (en) * | 2019-11-12 | 2021-10-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-activated bias generator |
| US11567551B2 (en) | 2020-07-28 | 2023-01-31 | Rohde & Schwarz Gmbh & Co. Kg | Adaptive power supply |
| CN115497521B (zh) * | 2022-11-08 | 2023-02-17 | 长鑫存储技术有限公司 | 一种供电电路、存储器和电子设备 |
| CN116027842B (zh) * | 2023-03-24 | 2023-06-23 | 长鑫存储技术有限公司 | 功率控制电路、存储器及电子设备 |
Family Cites Families (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020550A (ja) * | 1983-07-15 | 1985-02-01 | Hitachi Ltd | 半導体集積回路装置 |
| US4628215A (en) * | 1984-09-17 | 1986-12-09 | Texas Instruments Incorporated | Drive circuit for substrate pump |
| JPH0198254A (ja) * | 1987-10-09 | 1989-04-17 | Nec Corp | Ｍｏｓ型半導体装置 |
| JP2552534B2 (ja) * | 1988-06-17 | 1996-11-13 | 三洋電機株式会社 | 基板バイアス電圧発生回路 |
| JPH02154446A (ja) * | 1988-12-06 | 1990-06-13 | Matsushita Electron Corp | 半導体装置の自動設計方法 |
| JP2841917B2 (ja) * | 1991-05-23 | 1998-12-24 | 松下電器産業株式会社 | 基板電位発生回路 |
| JP2805991B2 (ja) * | 1990-06-25 | 1998-09-30 | ソニー株式会社 | 基板バイアス発生回路 |
| JPH04345059A (ja) | 1991-05-22 | 1992-12-01 | Toshiba Corp | 面実装型半導体部品 |
| JPH05190670A (ja) | 1992-01-16 | 1993-07-30 | Toshiba Corp | 半導体集積回路装置 |
| JPH05190672A (ja) * | 1992-01-17 | 1993-07-30 | Hitachi Ltd | 半導体装置及びそのレイアウト方式 |
| JP3253389B2 (ja) * | 1992-03-31 | 2002-02-04 | 株式会社東芝 | 半導体集積回路装置 |
| US5461338A (en) * | 1992-04-17 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit incorporated with substrate bias control circuit |
| JP3503961B2 (ja) * | 1992-06-02 | 2004-03-08 | 株式会社東芝 | 半導体装置 |
| JPH076581A (ja) * | 1992-11-10 | 1995-01-10 | Texas Instr Inc <Ti> | 基板バイアス・ポンプ装置 |
| US5811990A (en) * | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
| KR0169157B1 (ko) * | 1993-11-29 | 1999-02-01 | 기다오까 다까시 | 반도체 회로 및 mos-dram |
| JPH07254685A (ja) | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体記憶装置 |
| JP2822881B2 (ja) * | 1994-03-30 | 1998-11-11 | 日本電気株式会社 | 半導体集積回路装置 |
| JP3645593B2 (ja) | 1994-09-09 | 2005-05-11 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP3175521B2 (ja) | 1995-01-27 | 2001-06-11 | 日本電気株式会社 | シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路 |
| JPH08249882A (ja) | 1995-03-15 | 1996-09-27 | Nec Corp | 半導体集積回路 |
| US6259310B1 (en) * | 1995-05-23 | 2001-07-10 | Texas Instruments Incorporated | Apparatus and method for a variable negative substrate bias generator |
| EP0772299B1 (en) * | 1995-10-30 | 2003-05-14 | STMicroelectronics S.r.l. | An interface circuit for controlling electronic switches with boosted voltage signals |
| EP0772282B1 (en) * | 1995-10-31 | 2000-03-15 | STMicroelectronics S.r.l. | Negative charge pump circuit for electrically erasable semiconductor memory devices |
| KR970028938A (ko) * | 1995-11-28 | 1997-06-26 | 김광호 | 외부 리셋 회로를 구비한 모뎀 장치 |
| JPH09293789A (ja) * | 1996-04-24 | 1997-11-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| KR100223770B1 (ko) * | 1996-06-29 | 1999-10-15 | 김영환 | 반도체 장치의 문턱전압 제어회로 |
| US5786724A (en) * | 1996-12-17 | 1998-07-28 | Texas Instruments Incorporated | Control of body effect in MOS transistors by switching source-to-body bias |
| JP3732914B2 (ja) * | 1997-02-28 | 2006-01-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| KR100273208B1 (ko) * | 1997-04-02 | 2000-12-15 | 김영환 | 반도체메모리장치의고효율전하펌프회로 |
| JP3814385B2 (ja) * | 1997-10-14 | 2006-08-30 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4109340B2 (ja) * | 1997-12-26 | 2008-07-02 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US6191615B1 (en) * | 1998-03-30 | 2001-02-20 | Nec Corporation | Logic circuit having reduced power consumption |
| JP4390304B2 (ja) * | 1998-05-26 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| TW453032B (en) * | 1998-09-09 | 2001-09-01 | Hitachi Ltd | Semiconductor integrated circuit apparatus |
| US6198340B1 (en) * | 1999-02-08 | 2001-03-06 | Etron Technology, Inc. | High efficiency CMOS pump circuit |
-
1997
- 1997-12-26 JP JP35927197A patent/JP4109340B2/ja not_active Expired - Lifetime
-
1998
- 1998-12-09 TW TW087120452A patent/TW426988B/zh not_active IP Right Cessation
- 1998-12-19 MY MYPI98005761A patent/MY118314A/en unknown
- 1998-12-21 KR KR1020007007127A patent/KR100625153B1/ko not_active IP Right Cessation
- 1998-12-21 WO PCT/JP1998/005770 patent/WO1999034445A1/ja active IP Right Grant
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