JPS6020550A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS6020550A JPS6020550A JP58127664A JP12766483A JPS6020550A JP S6020550 A JPS6020550 A JP S6020550A JP 58127664 A JP58127664 A JP 58127664A JP 12766483 A JP12766483 A JP 12766483A JP S6020550 A JPS6020550 A JP S6020550A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- integrated circuit
- semiconductor
- semiconductor integrated
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 238000007689 inspection Methods 0.000 claims abstract description 13
- 238000012360 testing method Methods 0.000 claims description 19
- 230000001681 protective effect Effects 0.000 abstract description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 6
- 239000012535 impurity Substances 0.000 abstract description 5
- 238000000034 method Methods 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 3
- 239000013078 crystal Substances 0.000 abstract description 3
- 239000000463 material Substances 0.000 abstract description 3
- 229910052710 silicon Inorganic materials 0.000 abstract description 3
- 239000010703 silicon Substances 0.000 abstract description 3
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 229910052782 aluminium Inorganic materials 0.000 abstract description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 2
- 238000000059 patterning Methods 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 101000596298 Homo sapiens Modulator of macroautophagy TMEM150B Proteins 0.000 description 3
- 102100035252 Modulator of macroautophagy TMEM150B Human genes 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011159 matrix material Substances 0.000 description 2
- 230000006386 memory function Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 239000011734 sodium Substances 0.000 description 2
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
- H01L27/0222—Charge pumping, substrate bias generation structures
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に関し、特に、半導体基
板に所定の電位を印加するための基板電位発生回路を備
えた半導体集積回路装置に適用して有効な技術に関する
ものである。
板に所定の電位を印加するための基板電位発生回路を備
えた半導体集積回路装置に適用して有効な技術に関する
ものである。
絶縁ゲート型筒、界効果トランジスタＬ以下、Ｍｌ Ｓ
ＦＥ Ｔ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）という〕をイ１する一□−□噌□
□−−−−□□ｉし□−７、。
ＦＥ Ｔ （Ｍｅｔａｌ Ｉｎ５ｕｌａｔｏｒ Ｓｅ
ｍ１ｃｏｎｄｕｃｔｏｒＦｉｅｌｄ Ｅｆｆｅｃｔ Ｔ
ｒａｎｓｉｓｔｏｒ）という〕をイ１する一□−□噌□
□−−−−□□ｉし□−７、。
半導体集積回路装置には、それを構成する半導体基板に
所定の電位を印加するための基板電位発生回路を備えて
〜・るものがある（日経エレクトロニクス１９７９年５
月１４日−号、Ｐ７７〜７９）。
所定の電位を印加するための基板電位発生回路を備えて
〜・るものがある（日経エレクトロニクス１９７９年５
月１４日−号、Ｐ７７〜７９）。
この基板電位発生回路は、半導体基板と１１１１１ Ｓ
ＦＥＴを構成するソース領域およびドレイン領域どの
ｐｎ接合部に生じる寄生容量を低減し、半導体集積回路
装置の動作時間な向上するために、必要なものである。
ＦＥＴを構成するソース領域およびドレイン領域どの
ｐｎ接合部に生じる寄生容量を低減し、半導体集積回路
装置の動作時間な向上するために、必要なものである。
一方、ウェーハを半導体チ・ツブに分割する前すなわち
ウニ〜ハヒ部に複数の半導体集積回路装置を形成した状
態において、種々の電気的特性な検査することが考えら
れる。この時には個々の基板電位発生回路の電気的特性
、例えば基板電位発生回路の動作、基板電位発生回路か
ら発生する電位による内部回路の電気的特性についても
検査することが望ましいと考えられる。この場合、半導
体基板の電気的特性を検出するための＠査用外部端子（
バンド）が必要である。
ウニ〜ハヒ部に複数の半導体集積回路装置を形成した状
態において、種々の電気的特性な検査することが考えら
れる。この時には個々の基板電位発生回路の電気的特性
、例えば基板電位発生回路の動作、基板電位発生回路か
ら発生する電位による内部回路の電気的特性についても
検査することが望ましいと考えられる。この場合、半導
体基板の電気的特性を検出するための＠査用外部端子（
バンド）が必要である。
かかる技術にかいて、本発明者は、検査用外部端子のレ
イアウト設計中に、限定された面積を有する半導体集積
回路装置における検査用外部端子の占有面積が極めて大
きいことを発見した。例えば、ダイナミック型ランダム
アクセスメモリ〔以下Ｄ ＲＡ Ｍ （Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）という
〕において、検査用外部端子は、メモリアレイ部以外の
周辺回路部に設ける必要がある。さらに、検査用外部端
子の周辺部には、検査用針の動作ミスによってその周辺
部の回路素子に損傷を与えフエいように、回路素子を形
成できない領域を設ける必要がある。主として、これら
のために、検査用外部端子に要する面積が大きくならイ
るを得ないことを発見した。
イアウト設計中に、限定された面積を有する半導体集積
回路装置における検査用外部端子の占有面積が極めて大
きいことを発見した。例えば、ダイナミック型ランダム
アクセスメモリ〔以下Ｄ ＲＡ Ｍ （Ｄｙｎａｍｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）という
〕において、検査用外部端子は、メモリアレイ部以外の
周辺回路部に設ける必要がある。さらに、検査用外部端
子の周辺部には、検査用針の動作ミスによってその周辺
部の回路素子に損傷を与えフエいように、回路素子を形
成できない領域を設ける必要がある。主として、これら
のために、検査用外部端子に要する面積が大きくならイ
るを得ないことを発見した。
本発明者は、かかる技術の問題点か、半導体集積回路装
置の高集積化における障壁となるであろうと推測し又℃
・る。
置の高集積化における障壁となるであろうと推測し又℃
・る。
本発明の目的は、限定された面積を１効に利用すること
が可能な半導体集積回路装置を提供することにある。
が可能な半導体集積回路装置を提供することにある。
本発明の他の目的は、高集積化が可能な基板電位発生回
路を備えた半導体集積回路装置を提供することにある。
路を備えた半導体集積回路装置を提供することにある。
本発明の前記ならびにその多の目的と新規な特徴は、本
明細書の記述および添伺図面によっ１明らかになるであ
ろう。
明細書の記述および添伺図面によっ１明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のと訃っである。
を簡単に説明すれば、下記のと訃っである。
すなわら、基板電位発生回路の検査用外部端子をウェー
ハ切断のためのスクライブ領域に設けることによって、
半導体集積回路装置の限定された面積を有効に利用する
ことができ、半導体集積回路装置の集積度を向上するこ
とができるというものである。
ハ切断のためのスクライブ領域に設けることによって、
半導体集積回路装置の限定された面積を有効に利用する
ことができ、半導体集積回路装置の集積度を向上するこ
とができるというものである。
以下、本発明の構成について、実施例とともに詳細に説
明する。
明する。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
まず、ウェーハに形成されたＤＲＡＭについて説明する
。
。
第１図は、本発明の一実施例を説明するためのウェーハ
の概要図である。
の概要図である。
第１図において、１はウェーハであり、ＤＲＡＭを構成
するためのものであ′る。２はウェーハ１の主面上部に
設けられたＤＲＡＭ形成領域である。
するためのものであ′る。２はウェーハ１の主面上部に
設けられたＤＲＡＭ形成領域である。
３はＤ ＲＡＭ形成領域２に行列状に複数配置をれたＤ
ＲＡＭであり、記憶機能を有している。このＤＲＡＭ３
は、基板電位発生回路を備えている。
ＲＡＭであり、記憶機能を有している。このＤＲＡＭ３
は、基板電位発生回路を備えている。
また、それぞれのＤＲＡＭ３は、隣接するＤＲＡＭ３と
所定の距離をもって離隔している。４はそれぞれのＤＲ
ＡＭ３間に設けられた１５０μｍ程度の幅のスクライブ
領域であり、ＤＲＡＭ３の半導体チップを構成するため
に切断（スクライビング）される部分である。そのため
に、配線などが形成されないようになっている。５はそ
れぞれのＤＲＡＭ３に対応し、所定のスクライブ領域４
に設けられた１００μｍ口程度の本実施例による検査用
外部端子（パッド）であり、検査用針と電気的に接続し
、個々の基板電位発生回路におけるその電気的特性夕検
査するためのものである。この検査は、個々のＤＲＡＭ
３について行なわれるために、それぞれのＤＲＡＭ３０
位！関係か明確なウェーハ状態で行なう方が検査効率が
極めて良い。
所定の距離をもって離隔している。４はそれぞれのＤＲ
ＡＭ３間に設けられた１５０μｍ程度の幅のスクライブ
領域であり、ＤＲＡＭ３の半導体チップを構成するため
に切断（スクライビング）される部分である。そのため
に、配線などが形成されないようになっている。５はそ
れぞれのＤＲＡＭ３に対応し、所定のスクライブ領域４
に設けられた１００μｍ口程度の本実施例による検査用
外部端子（パッド）であり、検査用針と電気的に接続し
、個々の基板電位発生回路におけるその電気的特性夕検
査するためのものである。この検査は、個々のＤＲＡＭ
３について行なわれるために、それぞれのＤＲＡＭ３０
位！関係か明確なウェーハ状態で行なう方が検査効率が
極めて良い。
第２図は、第１図のＤＲＡＭ領域２およびスクライブ領
域４の一部を拡大してその概略を示した平面図である。
域４の一部を拡大してその概略を示した平面図である。
第２図において、３Ａはスクライブ領域４に赴いて切断
されてＤＲＡＭチップとして形成されるべき領域である
。５Ａはスクライブ領域４に訃いて切断されＤＲＡＭチ
ップ上に残る検査用外部端子（パッド）の一部である。
されてＤＲＡＭチップとして形成されるべき領域である
。５Ａはスクライブ領域４に訃いて切断されＤＲＡＭチ
ップ上に残る検査用外部端子（パッド）の一部である。
前記検査用外部端子５は例えば−辺が１００〔μｍ〕程
度の方形状でウェーハ１に形成される。・ところが、例
えば３０〔μｍ〕程度の歯厚有するスクライブカッタ（
図示しない）によっ℃スクライブ領域４のうち図中の斜
線の領域が切断されるために、同図に示すような検査用
外部端子５Ａが形成される。検査用外部端子は、ウェー
ハ状態における検査時のみに必要であって、ダイシング
して半導体チップとした後には必要がなくなる。従って
、半導体チップに、検査用外部端子５人として残っても
よいが、切断状襲に応じて残らなくてもよい。次に、ア
クティブ領域について説明する。６はＤＲＡＭ３．Ａの
上辺および下辺に複数個設けられた外部端子（ホンディ
ングパッド）であり、ＤＲＡＭ３Ａを動作させるように
外部と信号の授受をするためのものである。７はＤＨ，
ＡＭ３Ａの上部に設けられた基板電位発生回路であり、
ＤＲＡＭ３Ａを構成する半導体基板に印加される所定の
電位を発生するためのものである。８はその一端が基板
電位発生回路７と電気的に接続され、その他端がＤＲＡ
Ｍ３Ａのアクティブ領域における最外周辺部において環
状に半導体基板とオーミンクな接続で電気的に接続され
た配線である。この配置線８は、基板電位発生回路７か
らの所定の電位を、半導体基板に均等に印刀口するため
のものである。９はＭＩＳＦＥＴと容量素子とからなる
メモリセル（図示していない）が行列状に複数配置され
て設けられたメモリアレイである。このメモリアレイ９
は、記憶機能を構成するためのものである。ＩＯＡおよ
び１０ＢはＩ）ＲＡＭ３Ａの上部および下部に設けられ
た周辺回路であり、主として、メ舌すアレイ９夕動作さ
せるためのものである。この周辺回路１０Ａ。
度の方形状でウェーハ１に形成される。・ところが、例
えば３０〔μｍ〕程度の歯厚有するスクライブカッタ（
図示しない）によっ℃スクライブ領域４のうち図中の斜
線の領域が切断されるために、同図に示すような検査用
外部端子５Ａが形成される。検査用外部端子は、ウェー
ハ状態における検査時のみに必要であって、ダイシング
して半導体チップとした後には必要がなくなる。従って
、半導体チップに、検査用外部端子５人として残っても
よいが、切断状襲に応じて残らなくてもよい。次に、ア
クティブ領域について説明する。６はＤＲＡＭ３．Ａの
上辺および下辺に複数個設けられた外部端子（ホンディ
ングパッド）であり、ＤＲＡＭ３Ａを動作させるように
外部と信号の授受をするためのものである。７はＤＨ，
ＡＭ３Ａの上部に設けられた基板電位発生回路であり、
ＤＲＡＭ３Ａを構成する半導体基板に印加される所定の
電位を発生するためのものである。８はその一端が基板
電位発生回路７と電気的に接続され、その他端がＤＲＡ
Ｍ３Ａのアクティブ領域における最外周辺部において環
状に半導体基板とオーミンクな接続で電気的に接続され
た配線である。この配置線８は、基板電位発生回路７か
らの所定の電位を、半導体基板に均等に印刀口するため
のものである。９はＭＩＳＦＥＴと容量素子とからなる
メモリセル（図示していない）が行列状に複数配置され
て設けられたメモリアレイである。このメモリアレイ９
は、記憶機能を構成するためのものである。ＩＯＡおよ
び１０ＢはＩ）ＲＡＭ３Ａの上部および下部に設けられ
た周辺回路であり、主として、メ舌すアレイ９夕動作さ
せるためのものである。この周辺回路１０Ａ。
１０Ｂは、ＭＩＳＦＥＴ、バイポーラ型トランジスタ、
ＣＭ Ｉ Ｓ （Ｏｏｎｐｌｅｍｅｎｔａｌｙ ＭＩ
ＳＦＥ Ｔ ）等によって構成され−Ｃいる。
ＣＭ Ｉ Ｓ （Ｏｏｎｐｌｅｍｅｎｔａｌｙ ＭＩ
ＳＦＥ Ｔ ）等によって構成され−Ｃいる。
このようＩＣ１１ンエーハ１上Ｖ、ＤＲＡＭチップとな
るべき領域３および検査用外部端子５を設けた状態で前
述の電気的検査を行なう。すなわち、１つのＤＲＡＭチ
ツプとなるべき領域３のポンディングパッド６に探針（
プローブ）あて適当な電気信号を印刀口しＤＲＡＭチッ
プの電気的検査を行なうと同時に、これに対応・する外
部端子６にも探針をあ又基板電イσおよび基板電位発生
回路の動作を確認する。
るべき領域３および検査用外部端子５を設けた状態で前
述の電気的検査を行なう。すなわち、１つのＤＲＡＭチ
ツプとなるべき領域３のポンディングパッド６に探針（
プローブ）あて適当な電気信号を印刀口しＤＲＡＭチッ
プの電気的検査を行なうと同時に、これに対応・する外
部端子６にも探針をあ又基板電イσおよび基板電位発生
回路の動作を確認する。
検査を終えた後、スクライブカッタによりスクライブ領
域′４のうち図中に斜線を施して示した領域を切断し、
個々のＤＲＡＭチップに切断する。
域′４のうち図中に斜線を施して示した領域を切断し、
個々のＤＲＡＭチップに切断する。
次に、本実施例の具体的な断面構造について説明する。
第３図は、本発明の一実施例を説明するための第２図に
示すＩＩＩ −Ｉｎ 線における要部断面図である。
示すＩＩＩ −Ｉｎ 線における要部断面図である。
なお、図中右部は、メモリアレイ、周辺回路などで形成
されるＭＩＳＦＥＴＱを示したものである。
されるＭＩＳＦＥＴＱを示したものである。
第３図に訃いて、１１はシリコン単結晶からなるｂ型の
半導体基板であり、ＤＲＡＭ３Ａを構成するためのもの
である。１２はＭＩＳＦＥＴ間などの半導体素子間の半
導体基板１１主面部に設けられたフィールド絶縁膜であ
り、それらを電気的に分離するためのものである１、１
３は半導体基板１１、上部に設けらね、た絶縁膜であり
、半導体基板１１とその上部に形成される導電体とを宙
、気的に分離するためのものである。また、絶縁膜１３
は、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑのゲー ト絶縁膜をも
構成するようになっている。１４は絶縁膜１３０所定上
部に設げられたゲート電極であり、ＭＩＳＦＥＴＱを構
成するためのものである。１５Ａｌ−よび１５Ｂは半導
体基板１１の所定主面部に設けられたｎ＋型の半導体領
域である。半導体領域１５’Ａは、ソース領域およびド
レイン領域となり、ＭＩＳＦＥＴＱを構成するようにな
っている。半導体領域１５Ｂは、ガードリングとなり、
ＤＲＡＭ３Ａの特性“に影響を与える不要な少数キャリ
アを捕獲するようになっている。１６は絶縁膜である。
半導体基板であり、ＤＲＡＭ３Ａを構成するためのもの
である。１２はＭＩＳＦＥＴ間などの半導体素子間の半
導体基板１１主面部に設けられたフィールド絶縁膜であ
り、それらを電気的に分離するためのものである１、１
３は半導体基板１１、上部に設けらね、た絶縁膜であり
、半導体基板１１とその上部に形成される導電体とを宙
、気的に分離するためのものである。また、絶縁膜１３
は、Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑのゲー ト絶縁膜をも
構成するようになっている。１４は絶縁膜１３０所定上
部に設げられたゲート電極であり、ＭＩＳＦＥＴＱを構
成するためのものである。１５Ａｌ−よび１５Ｂは半導
体基板１１の所定主面部に設けられたｎ＋型の半導体領
域である。半導体領域１５’Ａは、ソース領域およびド
レイン領域となり、ＭＩＳＦＥＴＱを構成するようにな
っている。半導体領域１５Ｂは、ガードリングとなり、
ＤＲＡＭ３Ａの特性“に影響を与える不要な少数キャリ
アを捕獲するようになっている。１６は絶縁膜である。
１７は所定の半導体領域１５Ａと電気的に接続して設け
らｔｔ −ｒ、ニー 配置である。１８はスクライブ領
域４以外のアクティブ領域に設けられた保護膜であり、
ＤＲＡＭ３Ａの機能を保護するためのものである。通常
、スクライブ領域４には保護膜１８は設けらｉｔないよ
うになっている。これは、切断時に保詭膜１８の破片が
散乱１１、不良の発生原因と７、ｃろことを防止するた
めである。
らｔｔ −ｒ、ニー 配置である。１８はスクライブ領
域４以外のアクティブ領域に設けられた保護膜であり、
ＤＲＡＭ３Ａの機能を保護するためのものである。通常
、スクライブ領域４には保護膜１８は設けらｉｔないよ
うになっている。これは、切断時に保詭膜１８の破片が
散乱１１、不良の発生原因と７、ｃろことを防止するた
めである。
次に、本実施例の具体・的な製造方法について説明する
。
。
第４図〜第８図は、本発明の一実施例の製造万法を説明
するための各製造工程におけるＤ ＲＡＭの壁部断面図
である。なお、第４図〜第８図は、第２図に示すＩＩＩ
−ＩＩＩ線における断面図である。
するための各製造工程におけるＤ ＲＡＭの壁部断面図
である。なお、第４図〜第８図は、第２図に示すＩＩＩ
−ＩＩＩ線における断面図である。
ます、シリコン単結晶からなるｐ型の半導体基板１１を
用意する。この半導体基板１１の主面部に、半導体素子
間を分離するためのフィールド絶縁膜１２を選択的に形
成する。このフィールド絶縁膜１２は、Ｌ ０００ Ｓ
（ＬＯＯａｌ ０ｘｉｄａｔｉｏｎｏｆ ５ｉｌｉｃ
ｏｎ ）技術によって形成すればよい。この後に、第４
図に示すように、フィールド絶縁膜１２間の半導体基板
１１主面部に、絶Ｒ膜１３を形成する。この絶縁膜］３
は、表面酸化による二酸化シリコン膜からなっている。
用意する。この半導体基板１１の主面部に、半導体素子
間を分離するためのフィールド絶縁膜１２を選択的に形
成する。このフィールド絶縁膜１２は、Ｌ ０００ Ｓ
（ＬＯＯａｌ ０ｘｉｄａｔｉｏｎｏｆ ５ｉｌｉｃ
ｏｎ ）技術によって形成すればよい。この後に、第４
図に示すように、フィールド絶縁膜１２間の半導体基板
１１主面部に、絶Ｒ膜１３を形成する。この絶縁膜］３
は、表面酸化による二酸化シリコン膜からなっている。
第４図に示す工程の後に、絶縁膜１３０所定上部ニ、Ｍ
Ｉ Ｓ Ｆ Ｅ ’１’ Ｑを構成するためのゲート
電極１４を選択的に形成する。ごのゲート電極１４は、
例えば、導電性を得るためにリン処理を施した多結晶シ
リコン膜を用いればよい。この後に、ＭＩＳＦＥ’ｌ’
Ｑ形成部は、ゲート電極１４およびフィールド絶縁膜１
２を耐不純物導入のためのマスクとして用い、その他の
部分は、王としてフィールド絶縁膜１２を耐不純物導入
のためのマスクとして用＆・、絶縁膜１３を介した半導
体基板１１の所定主面部に、ｎ＋ハシの不純物を導入す
る。この不純物に引き伸し拡散を施し、第５図に示１ｊ
うに、ソース領域およびドレイン領域となるｎ＋型の半
導体領域１５Ａおよびカードリングとなろｎ”ｆｆｉの
半導体領域１５１３を形成する。
Ｉ Ｓ Ｆ Ｅ ’１’ Ｑを構成するためのゲート
電極１４を選択的に形成する。ごのゲート電極１４は、
例えば、導電性を得るためにリン処理を施した多結晶シ
リコン膜を用いればよい。この後に、ＭＩＳＦＥ’ｌ’
Ｑ形成部は、ゲート電極１４およびフィールド絶縁膜１
２を耐不純物導入のためのマスクとして用い、その他の
部分は、王としてフィールド絶縁膜１２を耐不純物導入
のためのマスクとして用＆・、絶縁膜１３を介した半導
体基板１１の所定主面部に、ｎ＋ハシの不純物を導入す
る。この不純物に引き伸し拡散を施し、第５図に示１ｊ
うに、ソース領域およびドレイン領域となるｎ＋型の半
導体領域１５Ａおよびカードリングとなろｎ”ｆｆｉの
半導体領域１５１３を形成する。
第５図に示す工程の後に、全面に絶縁＋１１６を形成す
る。この絶縁膜１６としては、例えば、多層化によって
成長する起伏部を緩和し、かつ、Ｉ）ＲＡＭの特性に影
響を与えろナトリウム（Ｎａ ）イオンを捕獲するため
に、フォスフオシリケードガラス（ＰＳＧ）を用いれば
よい。この絶縁膜１６を、その上部に形成されろ配線と
その下部に形成さ第１た半導体チップと電気的に４妾１
１光すＺ・ために、選択的にバターニングを施す。この
後に、所定のフィールド絶縁膜１２および所定部の絶縁
膜１３を選択的に除去し、第６図に示すように、部分的
に半導体基板１１の主面部を露出させる。
る。この絶縁膜１６としては、例えば、多層化によって
成長する起伏部を緩和し、かつ、Ｉ）ＲＡＭの特性に影
響を与えろナトリウム（Ｎａ ）イオンを捕獲するため
に、フォスフオシリケードガラス（ＰＳＧ）を用いれば
よい。この絶縁膜１６を、その上部に形成されろ配線と
その下部に形成さ第１た半導体チップと電気的に４妾１
１光すＺ・ために、選択的にバターニングを施す。この
後に、所定のフィールド絶縁膜１２および所定部の絶縁
膜１３を選択的に除去し、第６図に示すように、部分的
に半導体基板１１の主面部を露出させる。
第６図に示す工程の後に、全面に例えばアルミニウム膜
からなる配線材料を形成する。この配線材料に選択的に
バターニングを施し、第７図に示すように、検査用外部
端子５．配線８，１７等を形成する。
からなる配線材料を形成する。この配線材料に選択的に
バターニングを施し、第７図に示すように、検査用外部
端子５．配線８，１７等を形成する。
第７図に示す工程の後に、全面に例えば二酸化シリコン
膜からなる保腰膜１８を形成し、第８図に示すように、
スクライブ領域４の保護膜１８を選択的に除去する。
膜からなる保腰膜１８を形成し、第８図に示すように、
スクライブ領域４の保護膜１８を選択的に除去する。
これら一連の装造工程によって、ウェーハ上部に複数の
ＤＲＡＭ３が形成される。そして、この後ニ、個々１７
）ＤＲＡＭ３０ＲＡＭ３０基板路に訃けるその電気的特
性を検査する。この終了の後に、スクライブ領域を介し
て、ウェーハ１から複数のＤ ＲＡＭ ３ Ａの半導体
デツプを形成する。
ＤＲＡＭ３が形成される。そして、この後ニ、個々１７
）ＤＲＡＭ３０ＲＡＭ３０基板路に訃けるその電気的特
性を検査する。この終了の後に、スクライブ領域を介し
て、ウェーハ１から複数のＤ ＲＡＭ ３ Ａの半導体
デツプを形成する。
（１）基板電位発生回路を備えた半導体集積回路装置に
訃いて、基板電位発生回路の電気的特性を検査するため
の検査用外部端子を、半導体チップを構成するのに設け
られた切断のためのスクライブ領域に設けることができ
る。これによって、アクティブ領域における限定された
面積を有効に利用することができるとともに、スクライ
ブ領域に要する面積を有効に利用することができる。
訃いて、基板電位発生回路の電気的特性を検査するため
の検査用外部端子を、半導体チップを構成するのに設け
られた切断のためのスクライブ領域に設けることができ
る。これによって、アクティブ領域における限定された
面積を有効に利用することができるとともに、スクライ
ブ領域に要する面積を有効に利用することができる。
（２）基板電位発生回路を備えた半導体集積回路装置に
おいて、基板電位発生回路の電気的特性を検査するため
の検査用外部端子を、アクティブ領域から除去すること
により、アクティブ領域におけ金集積度を向上すること
ができる。
おいて、基板電位発生回路の電気的特性を検査するため
の検査用外部端子を、アクティブ領域から除去すること
により、アクティブ領域におけ金集積度を向上すること
ができる。
以ト、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲にンいて種
々変形可能であることはいうまでもない。例えば、本実
施例はＤＲＡＭＫついて説明をしたが、Ｄ Ｒ，ＡＭに
限定されるものでなく、基板電位発生回路を備えた半導
体集積回路装置であれば、どのような半導体集積回路装
置に適用してもよい。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲にンいて種
々変形可能であることはいうまでもない。例えば、本実
施例はＤＲＡＭＫついて説明をしたが、Ｄ Ｒ，ＡＭに
限定されるものでなく、基板電位発生回路を備えた半導
体集積回路装置であれば、どのような半導体集積回路装
置に適用してもよい。
第１図は、本発明の一実施例を説明するためのウェーハ
の概要図、 第２図は、本発明の一実施例を説明するための半導体チ
ップとして切断されたＤＲＡＭの概要を示す平面図、 第３図は、本発明の一実施例を説明するための第２図に
示すＩＩＩ −ＩＩＩ線における要部断面図、第４図〜
第８図は、本発明の一実施例の製造方法を説明するため
の各製造工程におけるＤＲＡＭの要部断面図である。 図中、１・・・ウェーハ、２・・・ＤＲＡＭ形成領域、
３．３Ａ・・・ＤＲＡＭ、４・・・スクライブ領域、５
゜５Ａ・・・検査用外部端子、６・・・外部端子、７・
・・基板電位発生回路、８，１７・・・配線、９・・・
メモリアレイ、１．（ＩＡ、ＩＯＢ・・・周辺回路、１
１・・・半導体基板、１２・・・フィールド絶縁膜、１
３．１６・・・絶縁膜、１４・・・ゲート電極、１５Ａ
、１５Ｂ・・・半導体領域、１８・・・保護膜である。
の概要図、 第２図は、本発明の一実施例を説明するための半導体チ
ップとして切断されたＤＲＡＭの概要を示す平面図、 第３図は、本発明の一実施例を説明するための第２図に
示すＩＩＩ −ＩＩＩ線における要部断面図、第４図〜
第８図は、本発明の一実施例の製造方法を説明するため
の各製造工程におけるＤＲＡＭの要部断面図である。 図中、１・・・ウェーハ、２・・・ＤＲＡＭ形成領域、
３．３Ａ・・・ＤＲＡＭ、４・・・スクライブ領域、５
゜５Ａ・・・検査用外部端子、６・・・外部端子、７・
・・基板電位発生回路、８，１７・・・配線、９・・・
メモリアレイ、１．（ＩＡ、ＩＯＢ・・・周辺回路、１
１・・・半導体基板、１２・・・フィールド絶縁膜、１
３．１６・・・絶縁膜、１４・・・ゲート電極、１５Ａ
、１５Ｂ・・・半導体領域、１８・・・保護膜である。
Claims (1)
- 【特許請求の範囲】 ■、基板電位発生回路を備えた半導体集積回路装置にお
いて、前記半導体集積回路装置の周辺部のスクライプ領
域に、前記基板電位発生回路の電気的特性を検査するた
めの検査用外部端子を設けたことを特徴とする半導体集
積回路装置。 ２、前記検査用外部端子は、その一部がスクライブ領域
における切断と同時に除去されていることを特徴とする
特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127664A JPS6020550A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58127664A JPS6020550A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020550A true JPS6020550A (ja) | 1985-02-01 |
Family
ID=14965664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127664A Pending JPS6020550A (ja) | 1983-07-15 | 1983-07-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020550A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
| WO1999034445A1 (en) * | 1997-12-26 | 1999-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
| JP2010185015A (ja) * | 2009-02-12 | 2010-08-26 | Ashibe Kogei:Kk | ろうそくおよびろうそくの製造方法 |
-
1983
- 1983-07-15 JP JP58127664A patent/JPS6020550A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235772A (ja) * | 1986-04-07 | 1987-10-15 | Matsushita Electronics Corp | 半導体記憶装置 |
| US7321252B2 (en) | 1997-11-21 | 2008-01-22 | Renesas Technology Corporation | Semiconductor integrated circuit |
| WO1999034445A1 (en) * | 1997-12-26 | 1999-07-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6337593B1 (en) | 1997-12-26 | 2002-01-08 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6483374B1 (en) | 1997-12-26 | 2002-11-19 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6600360B2 (en) | 1997-12-26 | 2003-07-29 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6707334B2 (en) | 1997-12-26 | 2004-03-16 | Hitachi, Ltd. | Semiconductor integrated circuit |
| US6987415B2 (en) | 1997-12-26 | 2006-01-17 | Renesas Technology Corporation | Semiconductor integrated circuit |
| US7046075B2 (en) | 1997-12-26 | 2006-05-16 | Renesas Technology Corporation | Semiconductor integrated circuit |
| US7598796B2 (en) | 1997-12-26 | 2009-10-06 | Renesas Technology Corporation | Semiconductor integrated circuit including charging pump |
| JP2010185015A (ja) * | 2009-02-12 | 2010-08-26 | Ashibe Kogei:Kk | ろうそくおよびろうそくの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100295637B1 (ko) | 반도체웨이퍼의구조및반도체칩의제조방법 | |
| CN111198213A (zh) | 湿度检测装置 | |
| JPH02211648A (ja) | 半導体装置 | |
| CN108155155B (zh) | 半导体结构及其形成方法 | |
| JPH0773106B2 (ja) | 半導体装置の製造方法 | |
| JPS6020550A (ja) | 半導体集積回路装置 | |
| US20130240882A1 (en) | Die, wafer and method of processing a wafer | |
| JP2001308036A (ja) | 半導体装置の製造方法 | |
| JPH02250349A (ja) | 半導体装置の製造方法およびそれに用いる半導体ウエハ | |
| JP2000269281A (ja) | 半導体装置およびそのテスト方法 | |
| JPH10303259A (ja) | 半導体集積回路装置およびその製造方法 | |
| TWI662678B (zh) | 測試鍵結構 | |
| JPH0122736B2 (ja) | ||
| US11569228B2 (en) | Semiconductor structure and method of manufacturing the same | |
| JPS5844592Y2 (ja) | 半導体集積回路装置 | |
| JPH0230158A (ja) | ウェハ・スケール集積回路 | |
| CN114823628A (zh) | 一种电性测试结构以及包含其的晶圆 | |
| JPS60119745A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0411748A (ja) | 半導体集積回路装置 | |
| JPH08162537A (ja) | 半導体装置 | |
| KR940009351B1 (ko) | 반도체 칩의 에지 시일 및 그 제조방법 | |
| JPH0817203B2 (ja) | 半導体装置およびその製造方法 | |
| JPS59217352A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0677442A (ja) | 半導体集積回路の製造方法 | |
| JPH0878487A (ja) | 半導体基板および半導体装置の製造方法 |