JPH08162537A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH08162537A JPH08162537A JP30334694A JP30334694A JPH08162537A JP H08162537 A JPH08162537 A JP H08162537A JP 30334694 A JP30334694 A JP 30334694A JP 30334694 A JP30334694 A JP 30334694A JP H08162537 A JPH08162537 A JP H08162537A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- semiconductor device
- gates
- fuse
- divided
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】欠陥を有する半導体装置の救済を目的とする。
【構成】ソース領域とドレイン領域および複数に分割さ
れたゲートとを有する半導体装置であって、前記分割さ
れたゲートはそれぞれ配線を経由しパッドに接続される
とともにその配線上にヒューズを有してなり、各ゲート
毎に特性検査し、不良が存在した場合は、そのゲートに
接続するヒューズを切断あるいはボンディングせず、不
良部分を使用しないようにし欠陥を救済する救済構造を
有する半導体装置である。 【効果】不良部分を分離し半導体装置を構成することに
より、半導体装置の欠陥を救済することが可能となる。
れたゲートとを有する半導体装置であって、前記分割さ
れたゲートはそれぞれ配線を経由しパッドに接続される
とともにその配線上にヒューズを有してなり、各ゲート
毎に特性検査し、不良が存在した場合は、そのゲートに
接続するヒューズを切断あるいはボンディングせず、不
良部分を使用しないようにし欠陥を救済する救済構造を
有する半導体装置である。 【効果】不良部分を分離し半導体装置を構成することに
より、半導体装置の欠陥を救済することが可能となる。
Description
【0001】
【産業上の利用分野】本発明は半導体素子の構成に係
り、特にMOS型の単体素子で構成されるものに適用し
て有効な技術に関するものである。
り、特にMOS型の単体素子で構成されるものに適用し
て有効な技術に関するものである。
【0002】
【従来の技術】半導体素子は種々のものがあり、その構
成は様々である。半導体素子は半導体ウエハ状態から、
各種特性検査を行っている。その特性検査の結果不良と
判定されるものはすべて廃棄処分となる。しかし不良ペ
レットをすべて廃棄することは歩留の低下を招き、半導
体素子の単価を引き上げる要因となっていた。
成は様々である。半導体素子は半導体ウエハ状態から、
各種特性検査を行っている。その特性検査の結果不良と
判定されるものはすべて廃棄処分となる。しかし不良ペ
レットをすべて廃棄することは歩留の低下を招き、半導
体素子の単価を引き上げる要因となっていた。
【0003】半導体素子のなかでも、半導体メモリはそ
のメモリ素子の不良については、データ線単位で予備の
メモリ素子を有し、予備のデータ線を使用することによ
り半導体素子の欠陥救済を行うものがある。
のメモリ素子の不良については、データ線単位で予備の
メモリ素子を有し、予備のデータ線を使用することによ
り半導体素子の欠陥救済を行うものがある。
【0004】このような技術における素子および技術を
示したものとして「月刊Semiconductor
world」1994年一月号、メモリーレーザリペア
装置、21頁、また「アナログ集積回路技術(上巻)」
R.R.グレイ、R.G.メイヤー著、永田穣訳、培風
館発行、1990年11月刊等がある。
示したものとして「月刊Semiconductor
world」1994年一月号、メモリーレーザリペア
装置、21頁、また「アナログ集積回路技術(上巻)」
R.R.グレイ、R.G.メイヤー著、永田穣訳、培風
館発行、1990年11月刊等がある。
【0005】
【発明が解決しようとする課題】本願発明者は自分の担
当する単体の素子で形成されるパワーMOSにおいても
欠陥救済ができないか検討し、次のことがわかった。
当する単体の素子で形成されるパワーMOSにおいても
欠陥救済ができないか検討し、次のことがわかった。
【0006】パワーMOS等の単体素子はチップ一片が
一つの素子であるため、チップの何処かに欠陥がある
と、そのチップが欠陥となってしまう。しかし、そのチ
ップを解析してみるとゲート酸化膜に欠陥があり、その
部分が原因し不良となっているものが多いというもので
あった。
一つの素子であるため、チップの何処かに欠陥がある
と、そのチップが欠陥となってしまう。しかし、そのチ
ップを解析してみるとゲート酸化膜に欠陥があり、その
部分が原因し不良となっているものが多いというもので
あった。
【0007】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの手段について説明すれば下記
の通りである。
発明のうち代表的なものの手段について説明すれば下記
の通りである。
【0008】すなわち単体チップ内部のゲートを予めN
分割しておき、不良欠陥を有するゲート部分を、使用し
ないようにして単体素子を構成しようとするものであ
る。
分割しておき、不良欠陥を有するゲート部分を、使用し
ないようにして単体素子を構成しようとするものであ
る。
【0009】
【作用】上記した手段によれば、不良ゲート部分を排除
した形で素子を構成することができるので、一部に欠陥
を有するものにおいてもチップを救済し良品化すること
が可能となる。
した形で素子を構成することができるので、一部に欠陥
を有するものにおいてもチップを救済し良品化すること
が可能となる。
【0010】
(実施例1)図1は本願発明の第1の実施例である半導
体素子を示した上面図、図2は図1に示した半導体素子
のデバイス構造について示した断面図である。
体素子を示した上面図、図2は図1に示した半導体素子
のデバイス構造について示した断面図である。
【0011】図1に示したように本実施例においてはゲ
ートがそれぞれ領域A、領域B、領域C、領域Dの4つ
に分割されている。4つのゲート領域についてはそれぞ
れゲート毎にチップ1の端部に配置された特性検査用パ
ッド4を有している。また前記各領域は別の一端にヒュ
ーズ6を介して共通の電極となるゲートパッド3に配線
5により接続されている。またチップ上面には電極端子
パッド2としてソース領域に接続されたパッド2が形成
されている。本構成によりパワーMOSトランジスタ素
子を形成している。
ートがそれぞれ領域A、領域B、領域C、領域Dの4つ
に分割されている。4つのゲート領域についてはそれぞ
れゲート毎にチップ1の端部に配置された特性検査用パ
ッド4を有している。また前記各領域は別の一端にヒュ
ーズ6を介して共通の電極となるゲートパッド3に配線
5により接続されている。またチップ上面には電極端子
パッド2としてソース領域に接続されたパッド2が形成
されている。本構成によりパワーMOSトランジスタ素
子を形成している。
【0012】次に本実施例におけるデバイス構造につい
て説明する。図4に示したように本実施例においてはN
型半導体基板10がドレイン領域となり、裏面に基板よ
り高濃度のN型領域10aが形成され外部とドレイン電
極として使用される。
て説明する。図4に示したように本実施例においてはN
型半導体基板10がドレイン領域となり、裏面に基板よ
り高濃度のN型領域10aが形成され外部とドレイン電
極として使用される。
【0013】前記基板10にP型領域10bが一定間隔
をもって複数形成され、さらにそのP型領域10b内に
N型領域11が複数一定距離をもって形成されている。
前記P領域10bはその領域間の上面に酸化膜12を介
して多結晶シリコンからなるゲート13が形成されてい
る。前記ゲート13上には酸化膜を介してP型領域10
b内に形成されたソース領域となるN型領域11と接続
されたアルミニウム層からなる配線14が形成されてお
り、ソースの引出電極となる。
をもって複数形成され、さらにそのP型領域10b内に
N型領域11が複数一定距離をもって形成されている。
前記P領域10bはその領域間の上面に酸化膜12を介
して多結晶シリコンからなるゲート13が形成されてい
る。前記ゲート13上には酸化膜を介してP型領域10
b内に形成されたソース領域となるN型領域11と接続
されたアルミニウム層からなる配線14が形成されてお
り、ソースの引出電極となる。
【0014】図5に示したようにヒューズの構成につい
ては基板10上に酸化膜12を形成し、その上面に多結
晶シリコン15を、その後アルミニウムを蒸着し配線層
と多結晶シリコンと接続し、パターンニングしその上面
に保護膜を形成する。これらの形成はゲート形成に伴っ
て形成することが可能である。
ては基板10上に酸化膜12を形成し、その上面に多結
晶シリコン15を、その後アルミニウムを蒸着し配線層
と多結晶シリコンと接続し、パターンニングしその上面
に保護膜を形成する。これらの形成はゲート形成に伴っ
て形成することが可能である。
【0015】このようなデバイス構造でヒューズは、ゲ
ート電極に接続された構造となる。従って領域Aについ
て検査の結果欠陥が見つかったとすると、前記パッド4
をそれぞれワイヤ19によりボンディングされ接続され
ているが、その際領域Aは使用しないよう領域Aに接続
するヒューズ6aを切断する。このヒューズ切断により
領域Aを使用しないでMOS型半導体装置を構成し、不
良品のペレットを良品化する。このヒューズの切断方法
はレーザ切断等の任意の方法を用いることが可能であ
る。この他の工程については従来のものと同様な工程を
行い半導体装置を完成する。
ート電極に接続された構造となる。従って領域Aについ
て検査の結果欠陥が見つかったとすると、前記パッド4
をそれぞれワイヤ19によりボンディングされ接続され
ているが、その際領域Aは使用しないよう領域Aに接続
するヒューズ6aを切断する。このヒューズ切断により
領域Aを使用しないでMOS型半導体装置を構成し、不
良品のペレットを良品化する。このヒューズの切断方法
はレーザ切断等の任意の方法を用いることが可能であ
る。この他の工程については従来のものと同様な工程を
行い半導体装置を完成する。
【0016】(実施例2)図2は本願発明の第2の実施
例を示した上面図である。図2に示したように本実施例
においては、上記第1の実施例と同様にゲートが各A、
B、C、Dの各領域に分割されている。上記第1の実施
例と異なることはテスト用の電極となるパッド4を共通
化しゲート電極となるパッド3をチップ各端に分割して
なるところである。本実施例においては分割されたゲー
ト領域A、B、C、Dの検査を行い、例えば不良領域が
Aであった場合は領域Aに接続したヒューズ6aを切断
してMOS型半導体装置を構成し良品化するものであ
る。その他については上記実施例とどうような技術を用
いることが可能である。
例を示した上面図である。図2に示したように本実施例
においては、上記第1の実施例と同様にゲートが各A、
B、C、Dの各領域に分割されている。上記第1の実施
例と異なることはテスト用の電極となるパッド4を共通
化しゲート電極となるパッド3をチップ各端に分割して
なるところである。本実施例においては分割されたゲー
ト領域A、B、C、Dの検査を行い、例えば不良領域が
Aであった場合は領域Aに接続したヒューズ6aを切断
してMOS型半導体装置を構成し良品化するものであ
る。その他については上記実施例とどうような技術を用
いることが可能である。
【0017】(実施例3)図3は本願発明の第3の実施
例を示した上面図である。本実施例においては上記実施
例と同様にゲート電極は各領域A、B、C、Dに分割さ
れて形成されている。またチップ端部には各ゲート領域
に囲まれてゲート電極8がそれぞれ配置されている。
例を示した上面図である。本実施例においては上記実施
例と同様にゲート電極は各領域A、B、C、Dに分割さ
れて形成されている。またチップ端部には各ゲート領域
に囲まれてゲート電極8がそれぞれ配置されている。
【0018】本実施例おいてはこれらゲート領域毎に検
査を行い、不良領域が存在した場合は、例えば領域Aが
不良領域とすると前記領域に接続するゲート電極Aには
ワイヤ19をボンディングしないことにより、不良領域
を使用しないようにし、MOS型半導体装置を構成す
る。
査を行い、不良領域が存在した場合は、例えば領域Aが
不良領域とすると前記領域に接続するゲート電極Aには
ワイヤ19をボンディングしないことにより、不良領域
を使用しないようにし、MOS型半導体装置を構成す
る。
【0019】その他の技術については、上記各実施例と
同様なものを用いることが可能である。
同様なものを用いることが可能である。
【0020】以上本願発明を本願の背景となった技術に
基づいて説明したが、本願は上記実施例に限定されるこ
となく、その技術を逸脱しない範囲において種々変更可
能であることはいうまでもない。
基づいて説明したが、本願は上記実施例に限定されるこ
となく、その技術を逸脱しない範囲において種々変更可
能であることはいうまでもない。
【0021】すなわち本実施例においては各領域を4つ
に分割して形成したが、いくつに分割しても構わない。
特に多数に分割しておくことにより細かな範囲において
動作レベルを調整することが可能となる。
に分割して形成したが、いくつに分割しても構わない。
特に多数に分割しておくことにより細かな範囲において
動作レベルを調整することが可能となる。
【0022】
【発明の効果】本願において開示される発明のうち代表
的なものについて得られるものの効果を記載すれば下記
のとおりである。
的なものについて得られるものの効果を記載すれば下記
のとおりである。
【0023】すなわち領域を分割し各領域のうち不良が
ある部分は使用しないで半導体装置を構成することが可
能なため、従来の不良ペレットの救済が可能となる。
ある部分は使用しないで半導体装置を構成することが可
能なため、従来の不良ペレットの救済が可能となる。
【図1】本願発明の実施例である半導体装置のチップ上
面図
面図
【図2】本願発明の他の実施例である半導体装置のチッ
プ上面図
プ上面図
【図3】本願発明の他の実施例である半導体装置のチッ
プ上面図
プ上面図
【図4】本願発明の半導体装置のデバイス構造を示した
側面断面図
側面断面図
【図5】本願発明の半導体装置のヒューズ構造を示した
側面断面図
側面断面図
1、7..チップ、2..パッド(ソース)、3..パ
ッド(ゲート)、4..パッド(テスト用)、5..配
線、6..ヒューズ、8..パッド(ゲート)、9..
パッド(ソース)、10..基板、10a..N型領
域、10b..P型領域、11..N型領域、12..
酸化膜、13..ゲート、14..AL層、15..ヒ
ューズ、16..配線層、17..絶縁膜、18..穴
部、19..ボンディングワイヤ
ッド(ゲート)、4..パッド(テスト用)、5..配
線、6..ヒューズ、8..パッド(ゲート)、9..
パッド(ソース)、10..基板、10a..N型領
域、10b..P型領域、11..N型領域、12..
酸化膜、13..ゲート、14..AL層、15..ヒ
ューズ、16..配線層、17..絶縁膜、18..穴
部、19..ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/822 29/40 Z H01L 27/04 T
Claims (3)
- 【請求項1】ソース領域と、ドレイン領域と、複数に分
割されたゲートと、前記各ゲート毎に接続された複数の
特性検査用のパッドと、前記分割されたゲートはそれぞ
れ配線を経由しゲート電極用のパッドに接続されるとと
もにその配線上にヒューズを有するMOS型半導体装置
であって、前記ゲート毎に不良が存在した場合その該当
ゲートに接続するヒューズを切断することにより、不良
部分を使用しないでMOS型半導体装置を構成する半導
体装置。 - 【請求項2】ソース領域と、ドレイン領域と、複数に分
割されたゲートと、前記各ゲート毎に配線を経由しその
配線上にヒューズの形成された複数のゲート電極用のパ
ッドと、前記分割された各ゲートに接続する特性検査用
のパッドとを有する半導体装置であって、ゲート毎に不
良が存在した場合その不良のゲートに接続するヒューズ
を切断することにより、不良部分を使用しないでMOS
型半導体装置を構成する半導体装置。 - 【請求項3】ソース領域と、ドレイン領域と、複数に分
割されたゲートと、前記分割されたゲート毎に配線を経
由し接続する複数のゲート電極用のパッドとを有するM
OS型半導体装置であって、ゲート毎に不良が存在した
場合そのゲートにはワイヤボンディングを行わないこと
により、不良部分を使用しないでMOS型半導体装置を
構成する半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30334694A JPH08162537A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30334694A JPH08162537A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08162537A true JPH08162537A (ja) | 1996-06-21 |
Family
ID=17919874
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30334694A Pending JPH08162537A (ja) | 1994-12-07 | 1994-12-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08162537A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012160868A1 (ja) * | 2011-05-24 | 2012-11-29 | 住友電気工業株式会社 | 半導体装置 |
US9041219B2 (en) | 2011-04-19 | 2015-05-26 | Samsung Electronics Co., Ltd. | Multi chip package, manufacturing method thereof, and memory system having the multi chip package |
-
1994
- 1994-12-07 JP JP30334694A patent/JPH08162537A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9041219B2 (en) | 2011-04-19 | 2015-05-26 | Samsung Electronics Co., Ltd. | Multi chip package, manufacturing method thereof, and memory system having the multi chip package |
US9190357B2 (en) | 2011-04-19 | 2015-11-17 | Samsung Electronics Co., Ltd. | Multi chip package, manufacturing method thereof, and memory system having the multi chip package |
WO2012160868A1 (ja) * | 2011-05-24 | 2012-11-29 | 住友電気工業株式会社 | 半導体装置 |
JP2012244102A (ja) * | 2011-05-24 | 2012-12-10 | Sumitomo Electric Ind Ltd | 半導体装置 |
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