JPH0782165B2 - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
- Publication number
- JPH0782165B2 JPH0782165B2 JP59170918A JP17091884A JPH0782165B2 JP H0782165 B2 JPH0782165 B2 JP H0782165B2 JP 59170918 A JP59170918 A JP 59170918A JP 17091884 A JP17091884 A JP 17091884A JP H0782165 B2 JPH0782165 B2 JP H0782165B2
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- Japan
- Prior art keywords
- short
- input terminal
- circuit pattern
- gate
- signal input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
Landscapes
- Liquid Crystal (AREA)
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、アクティブマトリクス基板を用いた液晶表示
装置の製造方法に関する。
装置の製造方法に関する。
［従来技術］ 単結晶シリコン基板上に形成されるMOS型半導体集積回
路においては、各信号入出力端子部に、静電気によるMO
Sトランジスタのゲート酸化膜破壊を防止するための保
護回路を設けることが、容易に実現できる。
路においては、各信号入出力端子部に、静電気によるMO
Sトランジスタのゲート酸化膜破壊を防止するための保
護回路を設けることが、容易に実現できる。
一方、絶縁基板上に形成されるMOS型半導体集積回路に
おいては、静電気破壊防止回路を形成するのは容易では
ない。
おいては、静電気破壊防止回路を形成するのは容易では
ない。
その理由は、 単結晶シリコンというサブストレートがないため、
ダイオードを形成しても接地できない。
ダイオードを形成しても接地できない。
仮に多結晶シリコンを用いてサブストレートを形成
したとしても、多結晶シリコン上に形成したダイオード
はPN接合部のドレインサイズが大きいため、単結晶シリ
コン基板上に形成するダイオードのような良好な特性を
示さない。
したとしても、多結晶シリコン上に形成したダイオード
はPN接合部のドレインサイズが大きいため、単結晶シリ
コン基板上に形成するダイオードのような良好な特性を
示さない。
等である。
ここで、従来のアクティブマトリクス基板の構造を第２
図に示す。201はITOからなるソース線、202は多結晶シ
リコンからなるゲート線、203はスイッチング素子であ
る。206はソース入力端子204とゲート入力端子205の短
絡パターンである。
図に示す。201はITOからなるソース線、202は多結晶シ
リコンからなるゲート線、203はスイッチング素子であ
る。206はソース入力端子204とゲート入力端子205の短
絡パターンである。
第２図の従来技術では、まず、多結晶シリコンを用い
て、ゲート線202とゲート信号入力端子205を形成する
が、この際、ゲート入力信号端子205の両端を短絡パタ
ーン206により短絡させ、次に、全面に層間絶縁膜を形
成し、更に、ITOからなるソース線201とソース信号入力
端子204を形成するが、この際、ソース信号入力端子204
の両端を短絡パターン206により短絡させ、しかる後、
コンタクトホールを介して、ソース信号入力端子204と
ゲート信号入力端子205を電気的に接続し、全ての信号
入力端子を短絡させている。
て、ゲート線202とゲート信号入力端子205を形成する
が、この際、ゲート入力信号端子205の両端を短絡パタ
ーン206により短絡させ、次に、全面に層間絶縁膜を形
成し、更に、ITOからなるソース線201とソース信号入力
端子204を形成するが、この際、ソース信号入力端子204
の両端を短絡パターン206により短絡させ、しかる後、
コンタクトホールを介して、ソース信号入力端子204と
ゲート信号入力端子205を電気的に接続し、全ての信号
入力端子を短絡させている。
従来は、上記の如く、ソース線、ゲート線の全ての端子
を短絡するという方法で素子の静電気による破壊を防い
でいた。
を短絡するという方法で素子の静電気による破壊を防い
でいた。
［発明が解決しようとする問題点］ しかしながら、従来の方法では、信号入力端子がすべて
短絡しているため、ソース線、ゲート線の断線欠陥を電
気的に検査する際に、約200μｍのダイシングを行うこ
とによって短絡部分を切断していた。この検査は半導体
プロセス終了直後に行われる。したがって、その後の工
程を経て、表示セルを構成した後にフルダイシングを行
うが、その際、検査時に約200μｍのダイシングを行っ
た上から更にフルダイシングを行うことになるため、大
変な困難が生じていた。更に、検査時のダイシング工程
以降は信号入力端子が解放となるので、スイッチング素
子の静電気破壊を防ぐことが不可能となるという欠点も
有していた。
短絡しているため、ソース線、ゲート線の断線欠陥を電
気的に検査する際に、約200μｍのダイシングを行うこ
とによって短絡部分を切断していた。この検査は半導体
プロセス終了直後に行われる。したがって、その後の工
程を経て、表示セルを構成した後にフルダイシングを行
うが、その際、検査時に約200μｍのダイシングを行っ
た上から更にフルダイシングを行うことになるため、大
変な困難が生じていた。更に、検査時のダイシング工程
以降は信号入力端子が解放となるので、スイッチング素
子の静電気破壊を防ぐことが不可能となるという欠点も
有していた。
そこで本発明は、このような問題点を解決するもので、
その目的は半導体プロセス終了直後にダイシングを行う
ことなく断線欠陥検査を実行することにより、その後の
工程においてもスイッチング素子を静電気から保護する
ことである。
その目的は半導体プロセス終了直後にダイシングを行う
ことなく断線欠陥検査を実行することにより、その後の
工程においてもスイッチング素子を静電気から保護する
ことである。
［問題を解決するための手段］ 本発明の液晶表示装置の製造方法は、 対向する一対の絶縁基板を用いた表示セルに液晶が封入
され、一方の絶縁基板上には、スイッチング素子を介し
て電気的に接続された複数のソース線及び複数のゲート
線が、マトリクス状に配列された液晶表示装置の製造方
法において、 該複数のソース線の各々の両端に形成された、ソース信
号入力端子の一方の端の各々を電気的に接続する第１の
短絡パターンを形成し、 該複数のゲート線の各々の両端に形成された、ゲート信
号入力端子の一方の端の各々を電気的に接続する第２の
短絡パターンを形成し、 該第１の短絡パターンと該第２の短絡パターンとを電気
的に接続する共通電極パターンを形成し、 該共通電極と、該ソース電極入力端子及び該ゲート電極
入力端子の他方の端の各々とにより、該複数のソース線
及び該複数のゲート線の断線欠陥検査を行い、 しかる後、一対の絶縁基板を組み合わせて該表示セルを
構成し、 該表示セルをフルダイシングする際、該第１の短絡パタ
ーン及び該第２の短絡パターンと該共通電極パターンと
を同時に切り離す ことを特徴とする。
され、一方の絶縁基板上には、スイッチング素子を介し
て電気的に接続された複数のソース線及び複数のゲート
線が、マトリクス状に配列された液晶表示装置の製造方
法において、 該複数のソース線の各々の両端に形成された、ソース信
号入力端子の一方の端の各々を電気的に接続する第１の
短絡パターンを形成し、 該複数のゲート線の各々の両端に形成された、ゲート信
号入力端子の一方の端の各々を電気的に接続する第２の
短絡パターンを形成し、 該第１の短絡パターンと該第２の短絡パターンとを電気
的に接続する共通電極パターンを形成し、 該共通電極と、該ソース電極入力端子及び該ゲート電極
入力端子の他方の端の各々とにより、該複数のソース線
及び該複数のゲート線の断線欠陥検査を行い、 しかる後、一対の絶縁基板を組み合わせて該表示セルを
構成し、 該表示セルをフルダイシングする際、該第１の短絡パタ
ーン及び該第２の短絡パターンと該共通電極パターンと
を同時に切り離す ことを特徴とする。
［実施例］ 本発明のアクティブマトリクス基板の構造を第１図に示
す。101はITOからなるソース線、102は多結晶シリコン
からなるゲート線、103はスイッチング素子である。106
はソース入力端子204とゲート入力端子205の短絡パター
ン、107は短絡パターンの一部に形成されてなる共通電
極パターンである。
す。101はITOからなるソース線、102は多結晶シリコン
からなるゲート線、103はスイッチング素子である。106
はソース入力端子204とゲート入力端子205の短絡パター
ン、107は短絡パターンの一部に形成されてなる共通電
極パターンである。
本発明においては、まず、多結晶シリコンを用いて、ゲ
ート線102とゲート信号入力端子105を形成するが、この
際、ゲート入力信号端子105の一方の端を短絡パターン1
06により短絡させる。次に、全面に層間絶縁膜を形成
し、更に、ITOからなるソース線101とソース信号入力端
子104を形成するが、この際、ソース信号入力端子104の
一方の端を短絡パターン106により短絡させる。しかる
後、コンタクトホールを介して、ソース信号入力端子10
4とゲート信号入力端子105を電気的に接続し、信号入力
端子の片側のみを短絡させる。
ート線102とゲート信号入力端子105を形成するが、この
際、ゲート入力信号端子105の一方の端を短絡パターン1
06により短絡させる。次に、全面に層間絶縁膜を形成
し、更に、ITOからなるソース線101とソース信号入力端
子104を形成するが、この際、ソース信号入力端子104の
一方の端を短絡パターン106により短絡させる。しかる
後、コンタクトホールを介して、ソース信号入力端子10
4とゲート信号入力端子105を電気的に接続し、信号入力
端子の片側のみを短絡させる。
本発明においても、半導体プロセス終了直後に断線欠陥
検査を行う。その方法の一例を以下に説明する。共通電
極をクリップではさみ、テスターの一方の電極に接続す
る。アクティブマトリクス基板はプローバーの真空チャ
ック上に固定し、プローブ針をテスターのもう一方の電
極に接続する。プローブ針を、短絡していない側のソー
ス信号入力端子又はゲート信号入力端子のそれぞれと順
次コンタクトさせ、信号線の抵抗値を計測し、断線の有
無を検査する。
検査を行う。その方法の一例を以下に説明する。共通電
極をクリップではさみ、テスターの一方の電極に接続す
る。アクティブマトリクス基板はプローバーの真空チャ
ック上に固定し、プローブ針をテスターのもう一方の電
極に接続する。プローブ針を、短絡していない側のソー
ス信号入力端子又はゲート信号入力端子のそれぞれと順
次コンタクトさせ、信号線の抵抗値を計測し、断線の有
無を検査する。
つまり、本発明では従来と異なり信号入力端子が片側し
か短絡していないので、検査時にダイシングを行う必要
がない。従って、検査後の工程においても信号入力端子
は短絡したままであり、素子は静電気から保護され続け
る。信号入力端子の短絡した部分は表示セルが組み立て
られた後に行われるフルダイシングの際、同時に切断す
る。
か短絡していないので、検査時にダイシングを行う必要
がない。従って、検査後の工程においても信号入力端子
は短絡したままであり、素子は静電気から保護され続け
る。信号入力端子の短絡した部分は表示セルが組み立て
られた後に行われるフルダイシングの際、同時に切断す
る。
［発明の効果］ 以上述べたように本発明の液晶表示装置の製造方法によ
れば、 対向する一対の絶縁基板を用いた表示セルに液晶が封入
され、一方の絶縁基板上には、スイッチング素子を介し
て電気的に接続された複数のソース線及び複数のゲート
線が、マトリクス状に配列された液晶表示装置の製造方
法において、 該複数のソース線の各々の両端に形成された、ソース信
号入力端子の一方の端の各々を電気的に接続する第１の
短絡パターンを形成し、 該複数のゲート線の各々の両端に形成された、ゲート信
号入力端子の一方の端の各々を電気的に接続する第２の
短絡パターンを形成し、 該第１の短絡パターンと該第２の短絡パターンとを電気
的に接続する共通電極パターンを形成し、 該共通電極と、該ソース電極入力端子及び該ゲート電極
入力端子の他方の端の各々とにより、該複数のソース線
及び該複数のゲート線の断線欠陥検査を行い、 しかる後、一対の絶縁基板を組み合わせて該表示セルを
構成し、 該表示セルをフルダイシングする際、該第１の短絡パタ
ーン及び該第２の短絡パターンと該共通電極パターンと
を同時に切り離す ことにより、半導体プロセス終了直後のソース線及びゲ
ート線の断線欠陥検査をダイシングを行うことなく実行
することができるので、その後の工程においてもスイッ
チング素子を静電気から保護し続けることができる。さ
らに、本発明の液晶表示装置の製造方法を用いることに
より、検査を目的とするダイシング工程が不用になるの
で、従来技術におけるフルダイシングの際の困難性が解
消されると同時に、工程も簡略化され、スイッチング素
子を内蔵した液晶表示装置の歩留り向上に大きく貢献す
ることができる。
れば、 対向する一対の絶縁基板を用いた表示セルに液晶が封入
され、一方の絶縁基板上には、スイッチング素子を介し
て電気的に接続された複数のソース線及び複数のゲート
線が、マトリクス状に配列された液晶表示装置の製造方
法において、 該複数のソース線の各々の両端に形成された、ソース信
号入力端子の一方の端の各々を電気的に接続する第１の
短絡パターンを形成し、 該複数のゲート線の各々の両端に形成された、ゲート信
号入力端子の一方の端の各々を電気的に接続する第２の
短絡パターンを形成し、 該第１の短絡パターンと該第２の短絡パターンとを電気
的に接続する共通電極パターンを形成し、 該共通電極と、該ソース電極入力端子及び該ゲート電極
入力端子の他方の端の各々とにより、該複数のソース線
及び該複数のゲート線の断線欠陥検査を行い、 しかる後、一対の絶縁基板を組み合わせて該表示セルを
構成し、 該表示セルをフルダイシングする際、該第１の短絡パタ
ーン及び該第２の短絡パターンと該共通電極パターンと
を同時に切り離す ことにより、半導体プロセス終了直後のソース線及びゲ
ート線の断線欠陥検査をダイシングを行うことなく実行
することができるので、その後の工程においてもスイッ
チング素子を静電気から保護し続けることができる。さ
らに、本発明の液晶表示装置の製造方法を用いることに
より、検査を目的とするダイシング工程が不用になるの
で、従来技術におけるフルダイシングの際の困難性が解
消されると同時に、工程も簡略化され、スイッチング素
子を内蔵した液晶表示装置の歩留り向上に大きく貢献す
ることができる。
第１図は本発明に用いたアクティブマトリクス基板の構
造を示す図。 101:ソース線 102:ゲート線 103:スイッチング素子 104:ソース信号入力端子 105:ゲート信号入力端子 106:信号入力端子短絡パターン 107:共通電極パターン 第２図は従来のアクティブマトリクス基板の構造を示す
図。 なお、201〜206は第１図の101〜106に対応する。
造を示す図。 101:ソース線 102:ゲート線 103:スイッチング素子 104:ソース信号入力端子 105:ゲート信号入力端子 106:信号入力端子短絡パターン 107:共通電極パターン 第２図は従来のアクティブマトリクス基板の構造を示す
図。 なお、201〜206は第１図の101〜106に対応する。
Claims (1)
- 【請求項１】対向する一対の絶縁基板を用いた表示セル
に液晶が封入され、一方の絶縁基板上には、スイッチン
グ素子を介して電気的に接続された複数のソース線及び
複数のゲート線が、マトリクス状に配列された液晶表示
装置の製造方法において、 該複数のソース線の各々の両端に形成されたソース信号
入力端子の一方の端の各々を、電気的に接続する第１の
短絡パターンを形成し、 該複数のゲート線の各々の両端に形成されたゲート信号
入力端子の一方の端の各々を、電気的に接続する第２の
短絡パターンを形成し、 該第１の短絡パターンと該第２の短絡パターンとを電気
的に接続する共通電極パターンを形成し、 該共通電極と、該ソース電極入力端子及び該ゲート電極
入力端子の他方の端の各々とにより、該複数のソース線
及び該複数のゲート線の断線欠陥検査を行い、 しかる後、一対の絶縁基板を組み合わせて該表示セルを
構成し、 該表示セルをフルダイシングする際、該第１の短絡パタ
ーン及び該第２の短絡パターンと該共通電極パターンと
を同時に切り離す ことを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170918A JPH0782165B2 (ja) | 1984-08-16 | 1984-08-16 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170918A JPH0782165B2 (ja) | 1984-08-16 | 1984-08-16 | 液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6148978A JPS6148978A (ja) | 1986-03-10 |
| JPH0782165B2 true JPH0782165B2 (ja) | 1995-09-06 |
Family
ID=15913761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170918A Expired - Lifetime JPH0782165B2 (ja) | 1984-08-16 | 1984-08-16 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0782165B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2735178B2 (ja) * | 1986-10-07 | 1998-04-02 | 日本電気株式会社 | 薄膜トランジスタ付液晶表示パネルの製造方法 |
| JP2723517B2 (ja) * | 1987-05-20 | 1998-03-09 | 松下電器産業株式会社 | 検査用アクティブマトリクスアレー基板及びアクティブマトリクス表示装置の製造方法 |
| JP2583891B2 (ja) * | 1987-05-26 | 1997-02-19 | 松下電器産業株式会社 | アクテイブマトリクス表示装置の製造方法 |
| JP2624687B2 (ja) * | 1987-06-19 | 1997-06-25 | 株式会社日立製作所 | 薄膜能動素子アレイの製造方法 |
| JPH0648422B2 (ja) * | 1987-12-01 | 1994-06-22 | 東京エレクトロン九州株式会社 | 液晶表示装置用基板の検査方法 |
| JP2773130B2 (ja) * | 1988-03-15 | 1998-07-09 | 松下電器産業株式会社 | アクティブマトリクス型液晶表示装置の製造方法 |
| CN101813860B (zh) * | 2010-03-29 | 2012-08-29 | 友达光电股份有限公司 | 主动元件阵列基板 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5784484A (en) * | 1980-11-14 | 1982-05-26 | Casio Computer Co Ltd | Short-circuit checking of electrodes for matrix indication |
| JPS58116573A (ja) * | 1981-12-29 | 1983-07-11 | セイコーエプソン株式会社 | マトリックス表示装置の製造方法 |
-
1984
- 1984-08-16 JP JP59170918A patent/JPH0782165B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6148978A (ja) | 1986-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |