JPH0878487A - 半導体基板および半導体装置の製造方法 - Google Patents
半導体基板および半導体装置の製造方法Info
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- JPH0878487A JPH0878487A JP20642494A JP20642494A JPH0878487A JP H0878487 A JPH0878487 A JP H0878487A JP 20642494 A JP20642494 A JP 20642494A JP 20642494 A JP20642494 A JP 20642494A JP H0878487 A JPH0878487 A JP H0878487A
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Abstract
(57)【要約】
【目的】半導体装置のスクライブ領域に基板電位供給用
パッドを設け、ウェーハの研削前にプローブ測定を可能
とすること。 【構成】ウェーハ状の半導体基板200上の、チップ領
域201を分離するスクライブ領域202に、基板電位
供給用パッド203aを複数設け、プローブ検査時に、
基板電位供給用プローブ探針301aを基板電位供給用
パッド203aに接触させることで、プローブ探針から
基板電位を安定に供給する。
パッドを設け、ウェーハの研削前にプローブ測定を可能
とすること。 【構成】ウェーハ状の半導体基板200上の、チップ領
域201を分離するスクライブ領域202に、基板電位
供給用パッド203aを複数設け、プローブ検査時に、
基板電位供給用プローブ探針301aを基板電位供給用
パッド203aに接触させることで、プローブ探針から
基板電位を安定に供給する。
Description
【0001】
【産業上の利用分野】本発明は、半導体基板および半導
体装置の製造方法に関し、半導体基板に形成された半導
体回路のプローブ試験に適用して有効な技術に関するも
のである。
体装置の製造方法に関し、半導体基板に形成された半導
体回路のプローブ試験に適用して有効な技術に関するも
のである。
【0002】
【従来の技術】半導体装置製造にあたり拡散工程終了後
のプローブ試験においては、基板電位を外部から供給す
る事が要求されている。特にDRAMでは、回路動作時
に基板電位を接地電位より低くして動作させる為に、基
板電位発生回路を内蔵しているが、プローブ試験はチッ
プに個片化する以前のウェーハ状態で行なうのでウェー
ハ全体の静電容量が、チップ単位に切断した場合と比較
して非常に大きい為、基板電位を内部の基板電位発生回
路で供給する事が困難である。
のプローブ試験においては、基板電位を外部から供給す
る事が要求されている。特にDRAMでは、回路動作時
に基板電位を接地電位より低くして動作させる為に、基
板電位発生回路を内蔵しているが、プローブ試験はチッ
プに個片化する以前のウェーハ状態で行なうのでウェー
ハ全体の静電容量が、チップ単位に切断した場合と比較
して非常に大きい為、基板電位を内部の基板電位発生回
路で供給する事が困難である。
【0003】基板電位が変動すると、トランジスタのし
きい値電圧が変動することから、ウェーハ状態で試験を
行う際には、マイナス側の基板電位を正確に、安定して
供給することが要求されている。従来の技術について図
3を参照して説明する。
きい値電圧が変動することから、ウェーハ状態で試験を
行う際には、マイナス側の基板電位を正確に、安定して
供給することが要求されている。従来の技術について図
3を参照して説明する。
【0004】図3(b)に示すようにウェーハ固定用ス
テージ100にウェーハ200の裏面を接触させて載せ
固定する。ウェーハ200の表面のチップ領域201
(スクライブ領域202で区画されている)のボンディ
ングパッドにフローブ探針301を接触させてプローブ
試験を行なう。ウェーハ200の裏面を、プローブ試験
時には、チップ封入時のウェーハ膜厚まで研削してあ
り、裏面に付着している酸化膜やカバー膜等の絶縁膜が
除去されており、ウェーハ裏面とウェーハ固定用ステー
ジ100が電気的に接続されているので、基板電位をウ
ェーハ固定用ステージ100から供給することが可能で
ある。
テージ100にウェーハ200の裏面を接触させて載せ
固定する。ウェーハ200の表面のチップ領域201
(スクライブ領域202で区画されている)のボンディ
ングパッドにフローブ探針301を接触させてプローブ
試験を行なう。ウェーハ200の裏面を、プローブ試験
時には、チップ封入時のウェーハ膜厚まで研削してあ
り、裏面に付着している酸化膜やカバー膜等の絶縁膜が
除去されており、ウェーハ裏面とウェーハ固定用ステー
ジ100が電気的に接続されているので、基板電位をウ
ェーハ固定用ステージ100から供給することが可能で
ある。
【0005】
【発明が解決しようとする課題】しかしながら、ウェー
ハの大口径化(6インチ以上)、並びにウェーハの研削
による薄膜化にともない、ウェーハの反り、ウェーハ強
度等の観点から、従来のように、プローブ試験の前にウ
ェーハの裏面を研削する事が困難となっている。現在の
8インチウェーハは未研削時には745μmの厚さを有
しており、裏面研削後の厚さは300μm、ないし35
0μmとかなり薄くなる。更に、裏面研削後はウェーハ
の周辺部カケに対する面取りも同時に研削されてしまう
為、著しく機械的強度が低下してしまう。またチップ領
域に形成された半導体回路や表面保護膜の為、表面応力
が発生し、ウェーハに反りが発生するため、プローブ測
定時、もしくは冗長回路による不良素子救済時等におけ
る測定、搬送時等にウェーハの吸着不良、搬送不良等の
困難をきたしてしまう危険性が高い。
ハの大口径化(6インチ以上)、並びにウェーハの研削
による薄膜化にともない、ウェーハの反り、ウェーハ強
度等の観点から、従来のように、プローブ試験の前にウ
ェーハの裏面を研削する事が困難となっている。現在の
8インチウェーハは未研削時には745μmの厚さを有
しており、裏面研削後の厚さは300μm、ないし35
0μmとかなり薄くなる。更に、裏面研削後はウェーハ
の周辺部カケに対する面取りも同時に研削されてしまう
為、著しく機械的強度が低下してしまう。またチップ領
域に形成された半導体回路や表面保護膜の為、表面応力
が発生し、ウェーハに反りが発生するため、プローブ測
定時、もしくは冗長回路による不良素子救済時等におけ
る測定、搬送時等にウェーハの吸着不良、搬送不良等の
困難をきたしてしまう危険性が高い。
【0006】しかし、だからといってウェーハの裏面研
削前にプローブ試験を行なうわけにはいかない。ウェー
ハの裏面は酸化膜等の絶縁膜で覆われているため、これ
を除去しなくては、プローブ試験時に、プローバのウェ
ーハ固定用ステージから基板電位を与える事ができない
からである。
削前にプローブ試験を行なうわけにはいかない。ウェー
ハの裏面は酸化膜等の絶縁膜で覆われているため、これ
を除去しなくては、プローブ試験時に、プローバのウェ
ーハ固定用ステージから基板電位を与える事ができない
からである。
【0007】本発明の第1の目的は裏面研削前にプロー
ブ試験可能な半導体基板を提供することにある。
ブ試験可能な半導体基板を提供することにある。
【0008】本発明の第2の目的は裏面研削後にプロー
ブ試験を行なうことによる不工合を解消できる半導体装
置の製造方法を提供することにある。
ブ試験を行なうことによる不工合を解消できる半導体装
置の製造方法を提供することにある。
【0009】
【課題を解決するための手段】本発明の半導体基板は、
スクライブ領域で区画されたチップ領域を複数備えた半
導体基板において、任意の前記チップ領域周囲の前記ス
クライブ領域にプローブ試験用の基板電位供給用パッド
が少なくとも一つ設けられているというものである。
スクライブ領域で区画されたチップ領域を複数備えた半
導体基板において、任意の前記チップ領域周囲の前記ス
クライブ領域にプローブ試験用の基板電位供給用パッド
が少なくとも一つ設けられているというものである。
【0010】また本発明の半導体装置の製造方法は、ス
クライブ領域で区画されたチップ領域を複数備え、任意
の前記チップ領域周囲の前記スクライブ領域にプローブ
試験用の基板電位供給用パッドを少なくとも一つ設けた
半導体基板を形成する工程と、前記基板電位供給パッド
を使用して前記チップ領域に設けられた半導体回路のプ
ローブ試験を行なった後に前記半導体基板の裏面研削を
行なう工程とを有するというものである。
クライブ領域で区画されたチップ領域を複数備え、任意
の前記チップ領域周囲の前記スクライブ領域にプローブ
試験用の基板電位供給用パッドを少なくとも一つ設けた
半導体基板を形成する工程と、前記基板電位供給パッド
を使用して前記チップ領域に設けられた半導体回路のプ
ローブ試験を行なった後に前記半導体基板の裏面研削を
行なう工程とを有するというものである。
【0011】
【作用】スクライブ領域にプローブ試験用の基板電位供
給用パッドを有しているので裏面研削を行なって絶縁膜
を除去しなくてもプローブ試験を行なうことができる。
従って、プローブ試験後に裏面研削を行なえばよい。
給用パッドを有しているので裏面研削を行なって絶縁膜
を除去しなくてもプローブ試験を行なうことができる。
従って、プローブ試験後に裏面研削を行なえばよい。
【0012】
【実施例】以下、本発明の構成について、一実施例に基
づき図面を参照しながら説明する。
づき図面を参照しながら説明する。
【0013】図1(a)は本発明の一実施例の半導体基
板(ウェーハ)を概略的に示す部分平面図(プローブ探
針をパッドに当てた状態を示している)、図1(b)は
部分拡大断面図、図1(c)は半導体回路の1例を示す
回路図である。
板(ウェーハ)を概略的に示す部分平面図(プローブ探
針をパッドに当てた状態を示している)、図1(b)は
部分拡大断面図、図1(c)は半導体回路の1例を示す
回路図である。
【0014】P- 型シリコン基板1の表面部のほぼ全面
にイオン注入を行なってP型ウェル2が形成されてい
る。
にイオン注入を行なってP型ウェル2が形成されてい
る。
【0015】多数のチップ領域201がスクライブ領域
202で区画されて設けられている。各チップ領域20
1の周囲のスクライブ領域には基板電位供給用パッド2
03a(アルミニウム系合金膜)が設けられている。こ
のパッド203aはP型ウェル2の表面部に形成された
P+ 型拡散層6と接触している。P+ 型拡散層6は各パ
ッド203a下に存在するだけでなくチップ領域201
の周辺全域に亘って設けるのがよい。P型ウェル2部に
はnMOSトランジスタTnが、N型ウェル3にはpM
OSトランジスタTpがそれぞれ設けられていて、半導
体回路を構成している。
202で区画されて設けられている。各チップ領域20
1の周囲のスクライブ領域には基板電位供給用パッド2
03a(アルミニウム系合金膜)が設けられている。こ
のパッド203aはP型ウェル2の表面部に形成された
P+ 型拡散層6と接触している。P+ 型拡散層6は各パ
ッド203a下に存在するだけでなくチップ領域201
の周辺全域に亘って設けるのがよい。P型ウェル2部に
はnMOSトランジスタTnが、N型ウェル3にはpM
OSトランジスタTpがそれぞれ設けられていて、半導
体回路を構成している。
【0016】プローブ試験は、チップ領域201の各パ
ッド203にプローブ探針301を接触させて、電源電
圧VDD(例えば5V)、接地電位、入力信号を供給し、
出力信号を受け、基板電位供給パッド203aにプロー
ブ探針301aを接触させて基板電位VSUB (例えば−
3V)を供給する。
ッド203にプローブ探針301を接触させて、電源電
圧VDD(例えば5V)、接地電位、入力信号を供給し、
出力信号を受け、基板電位供給パッド203aにプロー
ブ探針301aを接触させて基板電位VSUB (例えば−
3V)を供給する。
【0017】チップ領域内の基板電位を均一にするため
には、基板電位供給用パッド203aは複数、例えば長
方形状のチップ領域の各辺あたり少なくとも1個宛設け
るのが好ましい。図1(a)には短辺側に2個、長辺側
に1個それぞれ示してあるが、長辺側により多く配置し
てもよい。
には、基板電位供給用パッド203aは複数、例えば長
方形状のチップ領域の各辺あたり少なくとも1個宛設け
るのが好ましい。図1(a)には短辺側に2個、長辺側
に1個それぞれ示してあるが、長辺側により多く配置し
てもよい。
【0018】基板電位供給用パッド下にはP- 型シリコ
ン基板1より高濃度で低抵抗のチップ領域のP型ウェル
が延びており、基板電位供給用パッドは、ショットキー
障壁ができる可能性を取り除き、オーム性コンタクトを
とるための、P+ 型拡散層6と接触しているので、安定
した基板電位を供給することができる。
ン基板1より高濃度で低抵抗のチップ領域のP型ウェル
が延びており、基板電位供給用パッドは、ショットキー
障壁ができる可能性を取り除き、オーム性コンタクトを
とるための、P+ 型拡散層6と接触しているので、安定
した基板電位を供給することができる。
【0019】次に、本実施例の製造方法について述べ
る。
る。
【0020】まず、図2(a)に示すように、直径8イ
ンチ、厚さ745μmのウェーハ状のP- 型シリコン基
板1の表面部にイオン注入法によりP型ウェル2を形成
し、N型ウェル3を形成し、素子分離領域(フィールド
酸化膜4)によりチップ領域、素子形成領域を区画し、
素子形成領域に図示しないゲート酸化膜を形成しゲート
電極5n,5pを形成する。N型拡散層6ns,6n
d、P型拡散層6ps,6pdを形成し、層間絶縁膜7
を堆積する。
ンチ、厚さ745μmのウェーハ状のP- 型シリコン基
板1の表面部にイオン注入法によりP型ウェル2を形成
し、N型ウェル3を形成し、素子分離領域(フィールド
酸化膜4)によりチップ領域、素子形成領域を区画し、
素子形成領域に図示しないゲート酸化膜を形成しゲート
電極5n,5pを形成する。N型拡散層6ns,6n
d、P型拡散層6ps,6pdを形成し、層間絶縁膜7
を堆積する。
【0021】次に、図2(b)に示すように、拡散層6
ns,6nd,6ps,6pd上にコンタクトホール8
−1を、スクライブ領域上に開孔8−2をそれぞれ形成
する。
ns,6nd,6ps,6pd上にコンタクトホール8
−1を、スクライブ領域上に開孔8−2をそれぞれ形成
する。
【0022】次に、図2(c)に示すように、拡散層6
ns,6ndを覆うレジスト膜9を形成しボロンなどの
P型不純物のイオン注入を行なう。図2(d)に示すよ
うに、P+ 型拡散層6pdc,6psc,6を形成する
ためである。同様にしてN+型拡散層6nsc,6nd
cを形成する。このとき、N型ウェル3にも図示しない
ウェルコンタクト用のN+ 型拡散層も形成する。
ns,6ndを覆うレジスト膜9を形成しボロンなどの
P型不純物のイオン注入を行なう。図2(d)に示すよ
うに、P+ 型拡散層6pdc,6psc,6を形成する
ためである。同様にしてN+型拡散層6nsc,6nd
cを形成する。このとき、N型ウェル3にも図示しない
ウェルコンタクト用のN+ 型拡散層も形成する。
【0023】次に、図2(d)に示すように、配線材料
であるアルミニウム系合金膜11を形成する。次に、図
2(e)に示すように、アルミニウム系合金膜11をパ
ターニングして電源電極11(VDD)等を形成し配線を
行なう。この時スクライブ領域に基板電位供給用パッド
203aを形成する。次に図2(f)に示すように、素
子保護用のカバー膜12を形成する。次に、図2(g)
に示すようにボンディングパッド203,基板電位供給
用パッド203aを形成するための開孔を行なう。この
ようにして、スクライブ領域にP型ウェル2と電気的に
接続された基板電位供給用パッド203aを備えたウェ
ーハ状の半導体基板が得られる。
であるアルミニウム系合金膜11を形成する。次に、図
2(e)に示すように、アルミニウム系合金膜11をパ
ターニングして電源電極11(VDD)等を形成し配線を
行なう。この時スクライブ領域に基板電位供給用パッド
203aを形成する。次に図2(f)に示すように、素
子保護用のカバー膜12を形成する。次に、図2(g)
に示すようにボンディングパッド203,基板電位供給
用パッド203aを形成するための開孔を行なう。この
ようにして、スクライブ領域にP型ウェル2と電気的に
接続された基板電位供給用パッド203aを備えたウェ
ーハ状の半導体基板が得られる。
【0024】次に、図1を参照して説明したように、プ
ローブ試験を行なって各チップ領域の半導体回路の良否
の判定を行なう。DRAMなどのように、冗長回路を有
しているものでは冗長回路のデコーディングによる不良
救済を行なった後、ウェーハの裏面研削を行ない全体の
厚さを300〜350μmにする。以後のスクライビン
グによりチップに分離する個片化等の工程は従来技術と
同じである。
ローブ試験を行なって各チップ領域の半導体回路の良否
の判定を行なう。DRAMなどのように、冗長回路を有
しているものでは冗長回路のデコーディングによる不良
救済を行なった後、ウェーハの裏面研削を行ない全体の
厚さを300〜350μmにする。以後のスクライビン
グによりチップに分離する個片化等の工程は従来技術と
同じである。
【0025】ウェーハが厚い状態のままでプローブ試
験、工程間の搬送等の個片化前工程を行なうことができ
るので、ウェーハの機械的強度不足による不良の発生を
回避でき半導体装置の歩留りが向上する。
験、工程間の搬送等の個片化前工程を行なうことができ
るので、ウェーハの機械的強度不足による不良の発生を
回避でき半導体装置の歩留りが向上する。
【0026】
【発明の効果】以上説明したように、本発明はスクライ
ブ領域に基板電位供給用パッドを少なくとも一つ設置
し、このパッドからプローブ探針を介して基板電位を供
給する事により、拡散工程終了後のウェーハを裏面研削
せずにプローブ測定出来る。従って、個片化直前まで裏
面研削を行なわなくてよいことになり、ウェーハの大口
径化にともなって深刻化している裏面研削後にプローブ
試験を行なうことによる不工合、すなわち機械的強度不
足にもとづく工程不良が著しく減小でき半導体装置の歩
留が改善できる効果がある。
ブ領域に基板電位供給用パッドを少なくとも一つ設置
し、このパッドからプローブ探針を介して基板電位を供
給する事により、拡散工程終了後のウェーハを裏面研削
せずにプローブ測定出来る。従って、個片化直前まで裏
面研削を行なわなくてよいことになり、ウェーハの大口
径化にともなって深刻化している裏面研削後にプローブ
試験を行なうことによる不工合、すなわち機械的強度不
足にもとづく工程不良が著しく減小でき半導体装置の歩
留が改善できる効果がある。
【図1】本発明の、一実施例を説明する為のプローブ測
定時の半導体基板を上から見た部分平面図(図1
(a))、部分拡大断面図(図1(b))および半導体
回路の1例の回路図(図1(c))である。
定時の半導体基板を上から見た部分平面図(図1
(a))、部分拡大断面図(図1(b))および半導体
回路の1例の回路図(図1(c))である。
【図2】本発明の一実施例の製造方法を説明するため
(a)〜(g)に分図して示す工程順断面図である。
(a)〜(g)に分図して示す工程順断面図である。
【図3】従来のプローブ測定時の半導体基板を上から見
た部分平面図(図3(a))、およびプローブ測定につ
いて説明するための側面図(図3(b))である。
た部分平面図(図3(a))、およびプローブ測定につ
いて説明するための側面図(図3(b))である。
1 P- 型シリコン基板 2 P型ウェル 3 N型ウェル 4 フィールド酸化膜 5n nMOSトランジスタのゲート電極 5r pMOSトランジスタのゲート電極 6ns,6nd N型の拡散層 6ps,6pd P型の拡散層 6,6pdc,6psc P+ 型拡散層 6nsc,6ndc N+ 型拡散層 7 層間絶縁膜 8−1 コンタクトホール 8−2 開口 9 レジスト膜 10 ボロン・イオン 11 アルミニウム系合金膜 12 カバー膜 100 ウェーハ固定用ステージ 200 ウェーハ 201 チップ領域 202 スクライブ領域 203 ボンディングパッド 203a 基板電位供給用パッド 300 プローブカード
Claims (2)
- 【請求項1】 スクライブ領域で区画されたチップ領域
を複数備えた半導体基板において、任意の前記チップ領
域周囲の前記スクライブ領域にプローブ試験用の基板電
位供給用パッドが少なくとも一つ設けられていることを
特徴とする半導体基板。 - 【請求項2】 スクライブ領域で区画されたチップ領域
を複数備え、任意の前記チップ領域周囲の前記スクライ
ブ領域にプローブ試験用の基板電位供給用パッドを少な
くとも一つ設けた半導体基板を形成する工程と、前記基
板電位供給パッドを使用して前記チップ領域に設けられ
た半導体回路のプローブ試験を行なった後に前記半導体
基板の裏面研削を行なう工程とを有することを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20642494A JPH0878487A (ja) | 1994-08-31 | 1994-08-31 | 半導体基板および半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20642494A JPH0878487A (ja) | 1994-08-31 | 1994-08-31 | 半導体基板および半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0878487A true JPH0878487A (ja) | 1996-03-22 |
Family
ID=16523152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20642494A Pending JPH0878487A (ja) | 1994-08-31 | 1994-08-31 | 半導体基板および半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0878487A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011249830A (ja) * | 2004-11-20 | 2011-12-08 | International Business Maschines Corporation | マルチチップ・ウェハレベル・パッケージを形成する方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108146A (ja) * | 1984-10-31 | 1986-05-26 | Mitsubishi Electric Corp | 半導体装置 |
JPH04280446A (ja) * | 1991-03-07 | 1992-10-06 | Sony Corp | 半導体装置の製造方法 |
-
1994
- 1994-08-31 JP JP20642494A patent/JPH0878487A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61108146A (ja) * | 1984-10-31 | 1986-05-26 | Mitsubishi Electric Corp | 半導体装置 |
JPH04280446A (ja) * | 1991-03-07 | 1992-10-06 | Sony Corp | 半導体装置の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2011249830A (ja) * | 2004-11-20 | 2011-12-08 | International Business Maschines Corporation | マルチチップ・ウェハレベル・パッケージを形成する方法 |
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