CN113889421A - 用于检测深沟槽隔离和soi缺陷的筛检方法和设备 - Google Patents

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Abstract

公开一种用于测试集成电路装置(100)的测试方法和设备，所述集成电路装置(100)具有通过高压静电放电箝位电路(123)连接到阱驱动接地焊盘(122)的专用接地偏置焊盘(121)，所述测试方法和设备向所述专用接地偏置焊盘施加第一电压以偏置晶圆衬底(101)，而同时向所述阱驱动接地焊盘施加第二电压以偏置所述阱区(103)，其中所述第一电压和所述第二电压在所述集成电路装置中的埋置绝缘体层(102、105)上产生应力电压，使得可以进行筛检测试以通过测量泄漏电流来筛检所述埋置绝缘体层中的缺陷(106)。

Description

用于检测深沟槽隔离和SOI缺陷的筛检方法和设备
技术领域
本发明大体上涉及半导体装置领域。在一个方面，本发明涉及高性能集成电路装置的缺陷测试。
背景技术
深沟槽隔离(DTI)结构是众所周知的隔离结构，在半导体装置中用于将衬底、外延层或阱的横向相邻区彼此隔离。DTI结构通常通过首先在衬底中蚀刻深沟槽或穿过外延层蚀刻到衬底中来形成。一旦形成，沟槽通常用一个或多个绝缘体层(例如，氧化物)加衬，然后用导电材料(例如，多晶硅)填充以提供从表面到底层衬底的导电路径。其它类型的隔离结构包括埋置氧化物(BOX)层，其形成于底层晶圆衬底与上覆衬底、外延层或阱之间。在此类隔离结构中，绝缘层可由具有外来颗粒或裂纹的无应力氧化物形成，这些外来颗粒或裂纹在绝缘层中形成缺陷。例如，DTI结构中的裂纹产生空区域，所述空区域随后用导电多晶硅填充，从而在电隔离装置与衬底接地之间产生不需要的导电路径。在不存在除短路以外的问题的情况下还可能存在瑕疵问题。例如，当DTI氧化物厚度的局部减小有效地降低隔离屏障的破裂电压时，可能出现另一种类型的缺陷。当形成在绝缘体上半导体(SOI)衬底中使用的埋置氧化物层时也可能产生类似的缺陷。虽然DTI结构中的表面级缺陷可以通过目视检查技术观察，但目视检查方法不适用于生产目的，并且无法识别衬底中的底层绝缘体缺陷。此类未检测到的缺陷会带来质量风险，因为现有的装置测试方法无法检测底层DT和SOI结构中的埋置缺陷。除了质量风险外，未检测到的缺陷还会带来可靠性风险，因为最终可能在现场发生较薄氧化物失效，从而导致客户不满。如从前文可见，用于检测DTI结构和/或SOI结构中的缺陷的现有解决方案在实践级是极其困难的，因为在满足半导体装置的大批量生产测试的性能要求和成本约束且避免与传统测试解决方案相关联的性能和可靠性问题的同时有效地筛检DTI结构和/或SOI结构中的埋置缺陷是一个挑战。
发明内容
根据一种实施方式，一种测试集成电路装置的埋置绝缘体缺陷的方法包括：
在集成电路装置中形成测试电路，所述集成电路装置包括通过高压静电放电箝位电路连接到阱驱动接地焊盘的专用接地偏置焊盘，其中所述专用接地偏置焊盘仅通过深沟槽隔离结构中的导电结构电连接到所述集成电路装置中的晶圆衬底，且不连接到所述集成电路装置上的任何其它电路系统，并且其中所述阱驱动接地焊盘电连接到所述集成电路装置中的阱区；
向所述专用接地偏置焊盘施加第一电压以偏置所述晶圆衬底，而同时向所述阱驱动接地焊盘施加第二电压以偏置所述阱区，其中所述第一电压和所述第二电压在所述集成电路装置中的埋置绝缘体层上产生应力电压；以及
进行筛检测试，以通过测量所述阱驱动接地焊盘或专用接地偏置焊盘处的泄漏电流来筛检所述埋置绝缘体层中的缺陷。
根据一个或多个实施方式，所述方法另外包括在进行所述测试之后将所述专用接地偏置焊盘短接到所述阱驱动接地焊盘。
根据一个或多个实施方式，形成所述测试电路包括形成单个阱驱动接地焊盘，所述单个阱驱动接地焊盘直接或通过形成于所述阱区的表面上的一个或多个半导体装置电连接到所述阱区。
根据一个或多个实施方式，所述应力电压大于所述集成电路装置的应用规格的绝对最大额定值且小于所述埋置绝缘体层的击穿电压。
根据一个或多个实施方式，施加所述第一电压包括向所述专用接地偏置焊盘施加至少-40V的负电压以偏置所述晶圆衬底。
根据一个或多个实施方式，施加所述第二电压包括向所述阱驱动接地焊盘施加大致+5V与-5V之间的电压以偏置所述阱区。
根据一个或多个实施方式，进行所述筛检测试包括测量所述阱驱动接地焊盘处的所述泄漏电流，以筛检在所述晶圆衬底与所述阱区之间形成的埋置绝缘体层中的缺陷。
根据一个或多个实施方式，进行所述筛检测试包括测量所述阱驱动接地焊盘处的所述泄漏电流，以筛检在所述深沟槽隔离结构中的所述导电结构与所述阱区之间形成的绝缘体衬垫层中的缺陷。
根据另一种实施方式，一种装置包括：
绝缘体上半导体(SOI)衬底，所述SOI包括装置区，所述装置区设置在所述SOI衬底的表面处并通过深沟槽隔离结构彼此隔离，所述深沟槽隔离结构从所述SOI衬底的所述表面延伸到底层半导体衬底，所述底层半导体衬底通过第一埋置绝缘体层与所述SOI衬底分离；
第一组半导体装置，所述第一组半导体装置在所述SOI衬底的所述表面上形成于每个装置区中；以及
测试电路入口，所述测试电路入口由所述SOI衬底支撑，包括通过高压静电放电箝位电路连接到一个或多个接地端的专用半导体衬底偏置端，
其中所述专用半导体衬底偏置端通过所述深沟槽隔离结构中的至少一个导电结构电连接到所述半导体衬底，并且
其中所述一个或多个接地端直接或通过所述第一组半导体装置电连接到所述SOI衬底中的所述装置区。
根据一个或多个实施方式，所述测试电路入口包括：
第一导电互连路径，所述第一导电互连路径将所述半导体衬底电连接到所述专用半导体衬底偏置端；以及
第二导电互连路径，所述第二导电互连路径将所述装置区电连接到所述一个或多个接地端。
根据一个或多个实施方式，所述第一埋置绝缘体层包括在所述半导体衬底与设置所述装置区的所述SOI衬底之间形成的埋置绝缘体层。
根据一个或多个实施方式，所述第一埋置绝缘体层包括在第一深沟槽隔离结构中的第一导电结构与形成所述装置区的所述SOI衬底之间形成的绝缘体衬垫层。
根据一个或多个实施方式，所述高压静电放电箝位电路包括晶体管和二极管的组合，所述组合为形成于所述SOI衬底的所述表面上的所述第一组半导体装置提供防静电放电保护。
根据一个或多个实施方式，所述装置另外包括导电路径，所述导电路径在所述专用半导体衬底偏置端与所述一个或多个接地端之间形成电短路。
根据一个或多个实施方式，由第一外部探针供应到所述专用半导体衬底偏置端的第一电压偏置所述半导体衬底，并且其中由第二外部探针供应到所述一个或多个接地端的第二电压偏置所述SOI衬底，从而在所述装置中的所述第一埋置绝缘体层上产生强应力电压，所述强应力电压大于针对所述装置的应用规格的绝对最大额定值且产生可在所述一个或多个接地端处测量到以检测所述第一埋置绝缘体层中的缺陷的泄漏电流。
根据一个或多个实施方式，所述高压静电放电箝位电路包括65V+静电放电箝位器。
根据一个或多个实施方式，所述高压静电放电箝位电路通过在所述专用半导体衬底偏置端与所述一个或多个接地端之间对静电放电进行放电来保护所述装置中的埋置绝缘体层免受电应力影响。
根据另一种实施方式，一种制造和测试半导体装置的方法包括：
在晶圆衬底上形成绝缘体上半导体(SOI)层；
在所述SOI层中形成装置区；
围绕所述装置区形成从所述SOI层的表面延伸到所述晶圆衬底的深沟槽隔离结构；
在所述半导体衬底上形成测试电路，所述测试电路包括：
第一组互连件和第二组互连件，所述第一组互连件和第二组互连件分别电连接到所述装置区和所述晶圆衬底，以及
高压静电放电箝位电路，所述高压静电放电箝位电路连接所述第一组互连件和所述第二组互连件以保护所述装置区免受静电放电；以及
用所述测试电路进行测试，以检测所述半导体装置中的埋置绝缘体层中的缺陷。
根据一个或多个实施方式，所述方法另外包括在进行所述测试之后使所述第一组互连件和所述第二组互连件短接。
根据一个或多个实施方式，形成所述测试电路包括将所述第一组互连件形成为包括通过所述深沟槽隔离结构中的导电结构电连接到所述晶圆衬底的专用接地偏置焊盘。
根据一个或多个实施方式，形成所述测试电路包括将所述第二组互连件形成为包括通过所述装置区电连接到SOI层的一个或多个接地偏置焊盘。
根据一个或多个实施方式，进行所述测试包括：
向所述专用接地偏置焊盘施加第一电压以偏置所述晶圆衬底，同时向所述一个或多个接地偏置焊盘施加第二电压以偏置所述SOI层，其中所述第一电压和所述第二电压在所述埋置绝缘体层上产生强负应力电压；以及
进行筛检测试，以通过测量所述一个或多个接地偏置焊盘处的泄漏电流来筛检所述埋置绝缘体层中的缺陷。
根据一个或多个实施方式，施加所述第一电压包括向所述专用接地偏置焊盘施加至少-60V的负电压以偏置所述晶圆衬底。
根据一个或多个实施方式，施加所述第二电压包括向所述一个或多个接地偏置焊盘施加大致0V的电压以偏置所述SOI层。
根据一个或多个实施方式，所述方法另外包括将所述晶圆衬底分割成被包封和封装的单独的半导体装置。
附图说明
当结合以下图式考虑优选实施例的以下详细描述时，可以理解本发明和所获得的其众多目标、特征和优点。
图1描绘了根据本公开的所选实施例的绝缘体上半导体(SOI)晶圆上的集成电路的第一横截面图，所述SOI晶圆具有由埋置绝缘体层形成的组件装置，可通过施加应力电压来筛检缺陷。
图2描绘了用于多个集成电路管芯的晶圆级测试系统，所述晶圆级测试系统具有连接以筛检形成于底层衬底中的埋置绝缘体层中的缺陷的管芯测试电路。
图3描绘了简化流程图，示出根据本公开的所选实施例通过使用由高压ESD箝位器连接的专用接地偏置焊盘和阱驱动接地焊盘对深沟槽隔离层施加应力电压来检测深沟槽隔离层中的缺陷的过程流程。
图4描绘了根据本公开的所选实施例的第一封装集成电路装置的布线连接的简化平面图，其中专用接地偏置焊盘和阱驱动接地焊盘连接到同一封装管脚。
图5描绘了根据本公开的所选实施例的用于第二封装集成电路装置的布线连接的简化平面图，其中专用接地偏置焊盘和阱驱动接地焊盘连接到封装标志。
具体实施方式
描述了用于制造和测试半导体装置的位于DTI结构和/或SOI结构中的埋置绝缘体层中的缺陷的方法和设备。如所公开的，筛检半导体装置中因装置造成的缺陷，所述装置包括通过高压ESD箝位器连接到一个或多个阱驱动接地焊盘的一个或多个专用接地偏置焊盘，使得可使用管芯测试电路在埋置绝缘体层上施加应力电压。具体地，一个或多个专用接地偏置焊盘被制造和构造成直接或通过一个或多个DTI结构中的导电层提供到底层半导体晶圆衬底的导电路径。此外，一个或多个阱驱动焊盘被制造和构造成直接或通过SOI衬底上的一个或多个表面电路提供到SOI衬底(例如，在埋置氧化物上形成的全局阱)、外延层或阱的导电路径。在保护性高压静电放电(ESD)箝位器连接于专用接地偏置焊盘与阱驱动焊盘之间的情况下，经由深沟槽导电结构通过向阱驱动接地焊盘施加第一电压(例如0v)以偏置SOI衬底/阱，而同时向专用偏置焊盘施加第二应力电压(例如-60v)以偏置晶圆衬底，可以对DTI结构和/或BOX结构中的埋置绝缘体层施加应力电压。在施加应力电压的情况下，缺陷测试可包括或涉及使用针对性探针测量阱驱动偏置焊盘处的泄漏电流，而无需任何额外的互连件、插入件或专用探针测试卡。然而，通过偏置焊盘进行测量可以是例如使用专用探针测试卡的应急措施。在所选实施例中，施加至少-40V(且优选地至少大致-60V)的负DTI氧化物应力电压持续预定加压时间(例如10ms)，使得在阱驱动接地偏置焊盘处测量的任何泄漏电流可以识别任何缺陷的位置。然而，应力电压将取决于埋置绝缘体层的电压容量。虽然针对性目标是施加至少-60V的应力，但是由于测试设备的限制，所选实施例可以施加较小的应力电压(例如-40V)。因此，其它技术可能需要不同的应力电压。通过测量阱驱动接地偏置焊盘处的泄漏电流，晶圆衬底中的寄生电流不会造成污染。另外，使用阱驱动接地偏置焊盘进行电流测量能够识别检测到的缺陷所在的单独的晶圆管芯。因此，所公开的实施例可用于为DTI结构中的所有埋置绝缘体层、BOX层或半导体装置中的其它衬底介质层提供完整的测试覆盖。在所选实施例中，在缺陷测试之后和在包封过程中的管芯分割之后，专用衬底偏置焊盘被禁用或与阱驱动接地偏置焊盘短接(例如，通过利用接合线连接到同一封装管脚或封装标志)。
现将参考附图详细描述各种示意性实施例。如下文中所描述的，所公开的实施例可以多种多样的不同配置来布置和设计。因此，以下如图所表示的各种实施例的详细描述并不意图限制本公开的范围，而仅仅是表示各种实施例。虽然在以下描述中阐述了各种细节，但是应了解可在没有这些具体细节的情况下实践本发明，并且可以对本文描述的本发明做出许多具体的实施决策以实现装置设计者的具体目标，例如与处理技术或相关设计约束条件的顺从性，这些约束条件随实施方案的不同而不同。虽然此类研发的工作可能是复杂且耗时的，然而它对于受益于本公开的本领域的普通技术人员来说不过是常规的任务日常工作。另外，在图示中呈现了实施例的各个方面，除非特别地说明，否则图示未必按比例绘制。此外，本发明的所描述的特征、优点和特性可以任何合适方式在一个或多个实施例中组合。鉴于本文中的描述，相关领域的技术人员将认识到，可以在没有具体实施例的特定特征或优点中的一个或多个的情况下实践实施例。在其它情况下，可在某些实施例中辨识不会存在于所有实施例中的额外特征和优点。例如，参考半导体装置的简化横截面图描绘所选方面，但不包括每个装置特征或几何形状，以免限制或混淆本发明。还应注意，在整个此详细描述中，将形成并去除某些材料以制造半导体结构。如果下文未详细说明形成或去除此类材料的具体程序，则预期本领域技术人员应使用常规技术以适当厚度生长、沉积、去除或以其它方式形成此类层。此类细节众所周知，并且不被视为教示本领域技术人员如何制造或使用本发明所必要的。
为了提供用于改进对本公开的上下文理解的额外细节，现在参考图1，图1描绘了绝缘体上半导体(SOI)晶圆101-113上集成电路100的第一横截面图，所述SOI晶圆101-113具有由埋置绝缘体层102、104A-B形成的组件装置，使用传统的筛检测试不容易到达所述组件装置但是可以使用所公开实施例在埋置绝缘体层上施加应力电压来测试缺陷。如图所示，集成电路100包括形成于SOI衬底103-113的表面上具有连接金属化导体(MC)和/或硅化物层以连接如图所示的源极、漏极和衬底接触区和导电栅极的n型金属氧化物半导体(nMOS)场效应晶体管装置。例如，每个nMOSFET装置可以形成有栅极电极(G1、G2、G3、G4)，所述栅极电极(G1、G2、G3、G4)形成于SOI衬底103-113上方并且通过栅极电介质(未示出)与SOI衬底103-113分离，其中每个栅极电极可以包括设置在栅极电极一端的一个或多个侧壁间隔，并且可以位于紧靠形成于所述SOI衬底103-113中的至少第一源极/漏极区(例如，n+区)以限定栅极电极下方的沟道区。
所描绘的集成电路100被示为形成于SOI晶圆衬底101-113上或作为所述SOI晶圆衬底101-113的一部分，所述SOI晶圆衬底101-113可以形成为块体半导体衬底或其它衬底，其中使用如下文将更详细描述的外延半导体生长和/或选择性掺杂技术形成一个或多个额外半导体层和/或阱区。例如，SOI晶圆衬底101-113可以是绝缘体上半导体(SOI)型衬底，其包括晶圆衬底101、埋置氧化物或绝缘体层102，以及p型半导体外延衬底层103。可通过使用任何合适的掺杂剂类型和/或浓度，以预定掺杂水平和深度将晶圆衬底101提供为由具有第一导电型杂质的材料(例如n型晶圆衬底101)形成的处理晶圆层。在处理晶圆衬底101上，可以形成绝缘体层102和薄衬底半导体种子层(例如，绝缘体层102顶部1.5μm厚的p型衬底层)，以提供用于p型半导体衬底层103的厚外延生长的种子层，从而形成初始SOI衬底结构103。可替换的是，可以通过将施主晶圆接合到处理晶圆来形成SOI晶圆衬底结构101-103。利用此技术，将n型晶圆衬底101和电介质层102的至少一部分提供为处理晶圆，所述处理晶圆接合或以其它方式附接到施主晶圆，所述施主晶圆包括电介质层102和p型半导体层103的部分，所述p型半导体层103可以完全或部分地形成为p型外延层。可替换的是且取决于所制造的晶体管的类型，可将半导体衬底实施为块体硅衬底、单晶硅(掺杂或未掺杂)、SOI衬底或任何半导体材料，包括例如Si、SiC、SiGe、SiGeC、Ge、GaAs、InAs、InP，以及其它III/V或II/VI化合物半导体或其任何组合。对于所选块体硅衬底实施例，可以通过在衬底101中以预定能量和深度注入电介质材料(例如，氧化硅)来形成埋置绝缘层102。
在SOI晶圆衬底101-103中，单独地或与图案化浅沟槽隔离(STI)结构110-113组合，围绕有源装置区域的隔离结构包括深沟槽隔离(DTI)结构104A、104B和/或埋置绝缘层102。如将了解，可以使用任何所需的技术蚀刻沟槽开口并用一种或多种电介质(和半导体)材料至少部分地填充沟槽开口。例如，深沟槽隔离结构104可以形成于SOI晶圆衬底101-103中，以包围和隔离集成电路装置100中的各种阱区和有源区域。在所选实施例中，使用一个或多个蚀刻掩模(例如，通过对图案化沟槽蚀刻掩模层应用各向异性蚀刻)蚀刻穿过底层p-epi层103和埋置绝缘层102以到达底层n晶圆衬底101的深沟槽开口来形成深沟槽隔离结构104。一旦形成深沟槽开口，通常用一个或多个绝缘体层(例如氧化物)对所述深沟槽开口加衬，然后用重掺杂n型多晶硅105填充中心，以提供从表面到底层衬底101的导电接触路径。以类似方式，通过在p-epi层103的上表面中图案化和蚀刻浅沟槽开口，用一个或多个绝缘电介质层填充开口，然后将填充层抛光或平面化至衬底表面以形成浅沟槽隔离(STI)结构110-113，可以形成STI结构110-113。
在形成DTI和STI结构104、110-113之前或之后，使用任何合适的图案、掩模、蚀刻和/或注入步骤在p-epi层103中形成额外的阱、源极/漏极和接触区。例如，例如通过以预定密度和能量注入n型杂质以在形成STI区之前限定高压n阱107，可以应用第一掩模和选择性注入过程在p-epi层103中形成HV n阱区107。以类似的方式，例如通过以预定密度和能量注入p型杂质以在形成STI区之前限定高压(PHV)108，可以应用第二掩模和选择性注入过程在p-epi层103中形成p型PHV区108A、108B。在形成STI区110-113之后执行额外处理步骤以限定栅极电极(G1-G4)，所述栅极电极(G1-G4)可与一个或多个额外掩模组合使用以在p-epi层103中选择性地注入所指示的p+、n+源极/漏极、n+体接触和轻掺杂漏极(LDD)区。
在SOI晶圆101-113中形成掺杂区和隔离结构之后，在晶圆表面上方形成电互连件以连接到第一专用衬底偏置焊盘121(GND_SUB焊盘)和阱驱动焊盘122(GND焊盘)。如将了解，电互连件可被限定为硅化物层和连接金属化导体(MC)，其由一个或多个金属材料或层形成，例如包括欧姆金属层、过渡层和导电层。以电介质层(未示出)堆叠的方式形成，金属层将导电DTI多晶触点105A、105B(和晶圆衬底101)电连接到第一专用接地衬底偏置焊盘121，并且还将SOI衬底103-113电连接到阱驱动接地焊盘122。另外，高压ESD箝位电路123连接在第一专用接地衬底偏置焊盘121(GND_SUB焊盘)与阱驱动接地焊盘122(GND焊盘)之间，以防止在上述焊盘之间的最终ESD事件期间发生管芯损坏，而不阻断在焊盘121、122之间施加的对于有效筛检所必需的显著应力电压Vstress。最后，在阱驱动接地焊盘122与形成于SOI衬底103-113上的半导体表面装置之间形成一个或多个电路和连接元件124，从而使阱驱动接地焊盘122能够直接或通过SOI衬底上的一个或多个表面电路选择性地连接到SOI衬底103-113。如本文所公开的，电路和连接元件124可以包括在封装集成电路装置中，以向客户提供功能和电气特征，包括提供来自阱驱动接地焊盘122的电连接以偏置到装置中的阱区。
利用所描绘的专用接地衬底偏置焊盘121和阱驱动接地焊盘122的连接，提供了用于自定义测试的测试电路拓扑，以检测位于集成电路中的埋置绝缘体层中的缺陷，例如DTI绝缘体层104和/或SOI绝缘体层(例如埋置氧化物层)。为了执行缺陷测试，在焊盘121、122上施加或强制施加应力电压Vstress，从而对DTI结构氧化物的每个氧化物104A、104B加压，使得可以测量任何泄漏电流以检测DTI结构中的潜在缺陷。在所选实施例中，应力电压不仅仅是足以产生泄漏电流的电压，而是以足够高的电压施加在埋置绝缘体层上，以将潜在缺陷转化为记录在泄漏电流测量中的故障。
虽然可以施加适合应用用例和技术的电压容量的任何合适的应力电压，但在所选实施例中，经由深沟槽导电结构通过向阱驱动接地焊盘122施加第一电压(例如0v)以偏置SOI衬底/阱103-108，而同时向专用接地偏置焊盘121施加第二电压(例如至少-40V，或优选地至少-60V)以偏置晶圆衬底，以此来施加应力电压。通过向专用接地焊盘121提供第二强负电压，多晶触点105A、105B和n晶圆衬底101被驱动到第二强负电压。并且通过将第一电压供应到由电路和连接元件124连接的接地焊盘122以偏置SOI衬底103-109上的阱(装置)，将阱103、107-108驱动到第一相对小的电压(例如，0V)。因此，电路和连接元件124可包括一个或多个FET开关，所述FET开关被控制以适当地选择驱动焊盘122用于将SOI衬底103偏置到第二电压(例如，大约0V)。
在所选实施例中，当接地焊盘122用作选择性驱动焊盘以将所有阱保持在0V的第一电压下时，如果电路或基本技术条件允许，则可使用专用接地焊盘121将晶圆衬底101驱动到-40V至-60V或可能+40V至+60V范围内的应力电压。在其它实施例中，可通过专用接地焊盘121将n晶圆衬底101驱动到-45V与-65V之间的应力电压，其中连接ESD箝位器123以保护集成电路100在晶圆测试和/或晶圆运输期间免受最终ESD事件的影响。然而，应了解，可在偏置焊盘与驱动焊盘之间施加正偏置和负偏置两者。例如，一些技术可以管理具有相同电压量值的双向应力。
在提及“专用”接地焊盘121时，应理解，衬底101和多晶触点105A、105B由与集成电路100的电路系统的其余部分不共享的焊盘偏置，ESD箝位保护电路123除外。因此，由于电磁兼容性和/或ESD保护的原因，在管芯制造之后，网络通常在封装级对地短路，根据本公开，网络应与专用接地焊盘121分离。这防止所连接的电路系统或装置通过专用接地焊盘121注入泄漏电流，通过专用接地焊盘121注入泄漏电流会使用于检测缺陷的泄漏电流测量值失真。另外，可以防止用应力电压潜在地偏置“管芯上”装置，用应力电压潜在地偏置“管芯上”装置可能会损坏所述装置。
通过在焊盘121、122上施加应力电压Vstress，当对专用接地焊盘GND_SUB焊盘121强制施加应力电压(-40至-60V)时，通过测量泄漏电流ILEAKAGE，可以检测DTI绝缘体104A中的任何缺陷。例如，如果DTI绝缘体层104A中存在缺陷106，则可以通过使用应用于接地焊盘122或专用接地焊盘121的测量探针测量泄漏电流来检测所述缺陷。尽管未示出，但通过测量泄漏电流可检测到的另一缺陷位置将是短接或连接n晶圆衬底101和p-epi层103的埋置氧化物层102中的缺陷。由于可能出现在专用接地焊盘121(GND_SUB焊盘)处的寄生电流噪声，可通过用测量探针应用或接触接地焊盘122(GND焊盘)来进行DTI缺陷的测试测量。
通过向专用接地焊盘121和接地焊盘122提供用于偏置n晶圆衬底101和衬底阱108的直接连接，可以向焊盘121、122施加应力电压，从而通过测量在直接连接焊盘121、122的高压ESD箝位电路123的保护下从接地焊盘122流向专用接地焊盘121的泄漏电流ILEAKAGE，支持对埋置绝缘体层进行无限制缺陷测试。因此，缺陷测试不必如过去的目视筛检测试那样局限于检测表面缺陷。所公开实施例的测试电路和方法提供了用于向集成电路(IC)产品中的所有埋置绝缘体施加应力电压的技术。因此，所公开实施例可以支持比其它可用的测试和测量更全面的泄漏电流测试和测量方法。因此，可以实现对埋置氧化物层缺陷的零缺陷筛检。所公开实施例可以替代地或另外用于减少专用于内置式自测试(BIST)的电路系统和晶圆区域的量。
可以通过将专用接地焊盘121和接地焊盘122用作一组探针焊盘来实施测试，以同时测试晶圆上的所有装置是否存在埋置绝缘体缺陷。可以并行实施同时测试。测试电路可包括横穿管芯边界或以其它方式最小化探针索引时间的行和列或其它互连方案。尽管对于晶圆级的测试有用，但是所公开实施例可扩展为在不同的特异性水平下进行测试。测试电路可被配置成用于在逐个管芯的基础上或在掩模版或晶圆象限级进行测试。测试后，由于EMC和ESD原因，专用接地焊盘121的网络通常短接到管芯级接地焊盘122的接地网络，如虚线125所示。如将了解，可以使用任何合适的短接结构例如通过形成对专用接地焊盘121和接地焊盘122进行电短路的导电路径来短接焊盘121、122。
为了更好地理解本公开的所选实施例，现在参考图2，图2描绘了用于多个集成电路管芯的晶圆级测试系统200，其中连接管芯测试电路230以测试集成电路224来筛检在集成电路衬底201-206中形成的埋置绝缘体层204中的缺陷207。在这个例子中，集成电路208包括半导体装置，例如形成于SOI衬底201-205的表面上的MOSFET(未示出)，包括依次形成以限定SOI衬底201-203的第一晶圆衬底层201、埋置绝缘体层202和外延层203。另外，集成电路208包括隔离结构202、204-205，以将有源装置阱区206彼此分离和电隔离。具体地，围绕每个有源装置区域206的隔离结构可以包括形成于深沟槽开口中的深沟槽隔离(DTI)结构204-205，所述深沟槽开口穿过层202-203以暴露第一晶圆衬底层201，并且用一个或多个绝缘体层204(例如，氧化物)加衬，然后填充导电材料205(例如，掺杂多晶硅)以提供从表面到底层衬底201的导电接触路径。另外或在替代方案中，隔离结构可以包括使用任何合适的技术(例如，沉积、氧化或注入)在第一晶圆衬底层201与外延层203之间形成的埋置绝缘层202。
为了筛检使用传统筛检测试不容易到达的埋置绝缘体中的缺陷，例如DTI加衬缺陷207，管芯测试电路230可被实施为通过专用衬底接地焊盘221、一个或多个装置焊盘222A、222B以及在管芯224上的互连路径/电路系统连接到集成电路208的探针卡，以在埋置绝缘体层(例如埋置绝缘体层202和/或DTI氧化物内衬层204)上施加应力电压。具体地，在导电材料层205与有源装置阱区域206之间用足够的力产生应力电压，使得由缺陷207引起的短路电阻RSHORT上的导电路径产生可由管芯测试电路230测量的泄漏电流ILEAKAGE。例如，通过向一个或多个装置焊盘222A、222B施加第一偏置电压而偏置所有有源装置阱区域206，且同时向专用衬底接地焊盘221施加第二偏置电压而将衬底晶圆201和DTI结构205偏置到-VSTRESS，将任何泄漏电流测量为通过装置焊盘222A、222B测量的电流I1、I2之和，可用于通过使用合格/不合格电流阈值标准检测哪个管芯(例如224)有埋置绝缘体缺陷207。如将了解，可以施加其它偏置电压。例如，取决于应用，第一偏置电压可以是0V，或可以是+/-5V。此外，第二偏置电压可以是-60V，但是可以施加更大或更小的负应力电压。由于在焊盘221、222上施加应力电压，筛检测试不仅可以检测DTI衬垫层205中的缺陷207，而且还可以检测埋置绝缘体层202中的缺陷。
为此，管芯224可包括在集成电路晶圆表面上形成的第一互连路径，以将专用衬底接地焊盘221(GND_SUB焊盘)连接到导电DTI多晶触点205中的一个或多个且连接到第一晶圆衬底层201。另外，管芯224可包括在集成电路晶圆表面上形成的第二互连路径，以将一个或多个装置焊盘222A-E(例如，GND焊盘222B)连接到有源装置阱区域206中的一个或多个。使用任何适当的制造工艺，互连路径可包括限定的硅化物层和连接金属化导体(MC)，所述MC由以电介质层堆叠的方式形成的一个或多个金属材料或层(例如欧姆金属层、过渡层和导电层)形成。在所描绘的例子中，使用接地焊盘222B偏置有源装置区域206。另外，如果需要偏置接地焊盘222B无法有效驱动或连接到的阱，可以使用焊盘222A测量电流I1并驱动额外阱206，从而增加筛检覆盖范围。在所描绘的例子中，因为焊盘222A-B足以实现阱的良好偏置覆盖范围，所以不适用电路焊盘222C-E进行阱驱动或测量。因此，焊盘222C-E可以具有系统中的任何功能(例如输入、输出、供应)且保持不连接，以避免通过对焊盘222A、222B处测量的电流I1、I2进行求和而使通过所有连接的焊盘222A-B进行的泄漏电流测量失真。然而，例如通过向单元探针测试期间使用的探针卡针施加偏置电压，任何衬垫222C-E都可以用作额外阱接地焊盘。
为了在施加应力电压时保护集成电路208上的装置，互连路径/电路系统224还包括连接在专用衬底接地焊盘221与装置接地焊盘222B之间的高压ESD箝位电路223。通过连接卡盘220以使第一晶圆衬底层201偏置而施加应力电压来提供额外的ESD保护。优选地，卡盘220在正常操作期间保持不连接，但是可以通过可选的高值电阻RHI(例如，>1MΩ)连接到地面接地。然而，卡盘220的这种连接产生寄生电流，如果在专用衬底接地焊盘221处进行，则寄生电流会干扰泄漏电流的准确测量，因此，应替代地在装置接地焊盘222处测量泄漏电流，这也允许识别哪个管芯由于埋置绝缘体缺陷而泄漏。
如本文所公开的，管芯测试电路230可以被实施成具有任何合适的探针测试设备，用于产生施加在埋置绝缘体层上的应力电压，并用于测量指示埋置绝缘体(例如DTI衬垫层204或埋置绝缘体层)中存在缺陷206的任何所得电流。例如，管芯测试电路可以被实施成具有自动测试设备(ATE)210，所述ATE 210生成供应到被测装置(DUT)(即集成电路208)的测试信号，并且还接收或测量来自DUT的响应信号。为此，所描绘的ATE 210包括一个或多个第一电压发生器211、212，用于产生供应到对应装置焊盘222A、222B(GND焊盘)的第一偏置电压信号(例如，0V)。另外，ATE 210包括第二电压发生器216，用于产生供应到专用衬底接地焊盘221(GND_SUB焊盘)的第二强负偏置电压信号(例如，-40V到-60V)。可替换的是，可以施加强正电压。在所选实施例中，在汽车产品可存在此应力且测试设备仅能产生此电压的情况下，负偏置电压信号应为-40V，但是针对性负偏置电压可为任何不同的应力电压(例如-60V或-65V)，以提高缺陷筛检性能。如将了解，可以存在ATE 210不能产生第二强负偏置电压信号的情况，在这种情况下，管芯测试电路230可包括额外的或单独的偏置电压发生器231，所述偏置电压发生器231被连接以向专用衬底接地焊盘221提供所需的偏置电压信号。在ATE210连接到管芯224上的其它焊盘222C-222E的情况下，可提供ATE 210中的一个或多个开关电路213-215，以在埋置绝缘体缺陷的探针测试期间断开焊盘222C-E。为了防止寄生电流使泄漏电流测量失真，所有DTI结构204-205连接到专用衬底偏置焊盘221(GND_SUB焊盘)，而专用衬底偏置焊盘221又不连接到除ESD箝位电路223之外的任何其它电路。在所选实施例中，ESD箝位电路223提供足够的ESD保护(例如，65V)，以避免在使用应力电压进行测试期间发生泄漏(例如，|Vclamp|>|Vstress|)，且避免电压超过所连接装置的损坏水平(例如，|Vclamp|<|Vbreakdown|)。然而，应了解，对于扩展应力，ESD箝位器223可提供更强的保护(例如，90V)。相反，常规的低压ESD箝位器不允许有足够的筛检电压。在所选实施例中，有可能包括多个分离的专用接地偏置焊盘用于在单元探针处偏置衬底201，但是所述分离的专用接地偏置应在封装级重新连接。例如，四个专用接地偏置焊盘可以在管芯级短接在一起，管芯的每侧各一个，以提供与单个探针的针的固体接地衬底连接。
为了提供更多细节以改进对本公开的所选实施例的理解，现在参考图3，图3描绘了示出用于制造和测试半导体装置以检测在半导体装置中形成的埋置隔离层中缺陷的过程流程的简化流程图。在步骤301开始所述过程后，在步骤302执行一系列制造步骤，以制造包含多个管芯的晶圆，其中每个管芯包括通过高压ESD箝位电路系统连接到一个或多个阱驱动接地焊盘的一个或多个专用接地偏置焊盘。
关于制造步骤302，可以有针对制备晶圆衬底以用于后续处理的许多初步步骤。可使用任何块体或复合衬底，但在所选实施例中，将SOI晶圆衬底制造为包括底层晶圆衬底、埋置绝缘体层和外延半导体层。SOI晶圆衬底中，在外延半导体层中限定和划定有源装置区，所述外延半导体层具有从SOI晶圆衬底的表面向下延伸到底层晶圆衬底的深沟道隔离结构。如所形成，每个深沟槽隔离结构形成于深沟槽开口中，以包括一个或多个外绝缘体衬垫层和与底层晶圆衬底直接电接触的导电(例如，掺杂多晶)内层。在有源装置区上，在步骤302执行额外步骤以在SOI晶圆衬底的表面上制造半导体装置，例如额外阱区、栅极电极和相关联源极区/漏极区。例如，可以通过使用任何合适的掺杂剂注入程序掺杂外延半导体衬底层以限定n型或p型阱区来形成阱区。此外，可以通过沉积、图案化和蚀刻在一个或多个栅极电介质层上形成的导电多晶硅层来选择性地形成栅极电极，然后与一个或多个选择性掩模一起使用以注入源极区和/或漏极区。如将了解，此时还可以形成例如浅沟槽绝缘体或电阻器之类的其它装置区。步骤302处的处理还形成具有限定的硅化物层和连接金属化导体(MC)的互连路径，所述MC以电介质层堆叠的方式形成以与在最上面的金属层中形成的接触焊盘进行直接电连接。这些焊盘包括一个或多个阱驱动接地焊盘，通过ESD箝位电路连接到一个或多个专用接地偏置焊盘，在制造阶段，除了ESD箝位保护电路外，这些焊盘不连接到管芯上的任何其它电路系统。作为步骤302的结果，形成具有多个I/O和基准电压焊盘的集成电路装置，包括专用接地偏置焊盘和阱驱动接地焊盘。
在步骤303，可使用集成电路装置中的开关电路系统选择性地将阱驱动接地焊盘切换或连接到SOI晶圆衬底上的表面半导体装置，且进而切换或连接到底层阱区。通过此步骤，例如通过断开到其它I/O和基准电压焊盘的任何连接开关，使其它I/O和基准电压焊盘与表面半导体装置的接入断开。另外，还可以闭合连接开关，以将每个阱驱动接地焊盘连接到对应阱区。通过正确选择和闭合连接开关，可以将一组阱驱动接地焊盘连接到大部分或全部底层阱。步骤303处的选择连接过程可以根据对阱偏置结果的影响来考虑阱与阱驱动接地焊盘之间的路径中的任何电路元件(例如，正向偏置二极管、齐纳二极管或电阻器)。除了在集成电路装置中使用开关电路之外或作为替代方案，在步骤303处的选择性开关/连接可以通过断开除阱驱动接地焊盘和专用接地偏置焊盘之外的任何焊盘接收偏置电压而使用ATE或管芯测试电路中的控制开关。例如，在测试期间管芯不具备供电电压的情况下，必须例如通过使用ATE中的控制开关从管芯外部驱动偏置电压的任何潜在施加。
在步骤304，将测试电路与集成电路装置连接，以在埋置绝缘体(例如深沟槽隔离(DTI)结构和/或埋置氧化物层)上施加应力电压。为了施加应力电压，向阱驱动接地焊盘施加第一电压(例如，0V)，以便经由半导体表面装置偏置SOI晶圆衬底/阱中的底层阱区。同时，向专用接地偏置焊盘施加第二应力电压(例如-60V)，以便经由DTI结构中的导电多晶内壁/层偏置底层晶圆衬底。在阱驱动接地焊盘与专用接地偏置焊盘之间连接高压ESD箝位器的情况下，保护表面半导体免受静电放电事件的影响。在所选实施例中，测试电路可以被实施为自动测试设备探针卡，能够施加至少-60V到-65V的负应力电压，使得底层阱区被偏置到0V，并且DTI结构中的导电层被偏置到至少-60V。另外，如上所述，测试电路可包括基准电压发生器，所述基准电压发生器通过一个或多个开关电路施加以分别通过专用接地偏置焊盘和阱驱动焊盘对阱和DTI结构进行偏置。在步骤304期间，可使用来自测试电路的一个或多个第一探针焊盘和对应互连网络施加第一电压(例如，0V或+/-5V)以偏置阱驱动焊盘。另外，可使用测试电路的第二探针焊盘和对应互连网络施加第二强负电压(例如-65V)以偏置晶圆衬底区。
在步骤305，在专用接地偏置焊盘和阱驱动焊盘被同时施加应力电压之后或同时测量泄漏电流以筛检深沟槽隔离结构和/或埋置氧化物区中的一个或多个埋置绝缘体缺陷。在所选实施例中，泄漏电流可被测量为流过阱驱动焊盘的电流之和。如上所述，测试电路可以包括一个或多个电流测量电路，用于测量流过每个阱驱动焊盘的电流。如本文所公开的，步骤305处的电流测量可包括多个操作。例如，可检索或建立基线或基准泄漏电流值以限定其中不存在埋置绝缘体缺陷的集成电路的基线或基准电平。在步骤305期间，可使用来自测试电路的一个或多个第一探针焊盘和对应互连网络以测量由应力电压产生的泄漏电流。可将泄漏电流测量数据与基线或基准泄漏电流值进行比较，以确定集成电路装置中是否存在埋置绝缘体缺陷。通过跟踪每个阱驱动焊盘处的泄漏电流值，可以确定缺陷所在的单独的管芯区。
在步骤306，在功能上从集成电路装置去除专用接地偏置焊盘。如将了解，这仅在功能和参数探针测试期间使用接地偏置焊盘对衬底进行偏置之后发生。在所选实施例中，这可以通过在封装级将专用接地偏置焊盘短接到地(例如，阱驱动焊盘)来实现。如将了解，这防止了在最终封装芯片中筛检埋置绝缘体缺陷的能力，因为阱和晶圆衬底区不能被分开偏置。
在步骤307，测试处理结束。此时，半导体装置的制造可以继续进行分割成单独的集成电路管芯和额外封装步骤。当然，上文描述的动作的顺序可以改变以形成任何特定集成电路应用所需的特定装置区和特征。应了解，将使用额外的处理步骤来制造本文描述的半导体装置，例如氮化物带处理、一个或多个牺牲氧化物层的制备和形成、浅沟槽隔离区以及各种埋置阱或区的形成。另外，可在晶圆结构上形成其它电路特征，例如电容器、二极管等。举例来说，可以执行一个或多个牺牲氧化物形成、剥离、隔离区形成、阱区形成、栅极电介质和电极形成、延伸注入、卤素注入、间隔形成、源极/漏极注入，热驱动或退火步骤和抛光步骤，以及常规后端处理(未描绘)，通常包括形成用于以所需方式连接晶体管以实现所需功能的多级互连。因此，取决于过程和/或设计要求，用于完成半导体结构的制造的特定步骤序列可改变。
为了更好地理解本公开的所选实施例，现在参考图4，图4描绘了第一封装集成电路装置403的简化平面图400，其中在封装期间进行缺陷测试之后，专用接地衬底偏置焊盘被禁用或与阱驱动偏置焊盘短接。所公开的集成电路装置403包括测试电路，所述测试电路具有通过ESD箝位器423连接且进一步连接以在筛检测试期间分别偏置集成电路装置403的衬底和阱区的专用接地衬底偏置焊盘421和阱驱动偏置焊盘422。如图所示，集成电路装置403安装在与封装管脚401A-L电隔离的封装标志402上，并且接合线(例如410-413)被附接以将焊盘(例如421、422)连接到封装管脚401A-L。在所示实施例中，专用接地偏置焊盘421和阱驱动偏置焊盘422通过将焊盘421、422连接到同一封装管脚401H的接合线411、412短接在一起。如上文所描述，ESD箝位器423的功能是保护埋置绝缘体氧化物免受在组装过程中、在探针测试期间放置针时或在处理晶圆时可能发生的电应力的影响。然而，一旦焊盘421、422在封装级短接到同一封装管脚401H，ESD箝位器423就没有作用。
为了更好地理解本公开的所选实施例，现在参考图5，图5描绘了第二封装集成电路装置503的简化平面图500，其中在封装期间进行缺陷测试之后，专用接地衬底偏置焊盘被禁用或与阱驱动偏置焊盘短接。所公开的集成电路装置503包括测试电路，所述测试电路具有通过ESD箝位器523连接且进一步连接以在筛检测试期间分别偏置集成电路装置503的衬底和阱区的专用接地衬底偏置焊盘521和阱驱动偏置焊盘522。如图所示，集成电路装置503安装在与封装管脚501A-L电隔离的封装标志502上，并且接合线(例如510-513)被附接以将焊盘连接到封装管脚501A-L。在所示实施例中，专用接地偏置焊盘521和阱驱动偏置焊盘522通过将焊盘521、522连接到封装标志502的接合线511、512短接在一起，而封装标志502又通过接合线513连接到封装管脚501J。同样，一旦焊盘521、522在封装标志上短接到同一封装管脚501J，ESD箝位器523的保护功能就被消除。
上述实施例能够进行晶圆级、零缺陷筛检。测试电路还可被配置成提供任何所需的测试水平。测试电路可被设计成测试有限数量的有源装置区或其它组件中的埋置绝缘体，例如一个或多个电路的组件，或一个或多个管芯，例如，对应于单个掩模版的一组管芯，或任何其它晶圆子集。为了满足制造成本或时间限制，可以实行这些和其它测试水平。
现在，应了解，已提供一种测试集成电路装置的埋置绝缘体缺陷的方法和设备。如所公开的，在集成电路装置中形成测试电路，所述集成电路装置包括通过高压静电放电箝位电路连接到阱驱动接地焊盘的专用接地偏置焊盘，其中所述专用接地偏置焊盘仅通过深沟槽隔离结构中的导电结构电连接到所述集成电路装置中的晶圆衬底，且不连接到所述集成电路装置上的任何其它电路系统，并且其中所述阱驱动接地焊盘电连接到所述集成电路装置中的阱区。在所选实施例中，所述测试电路形成有单个阱驱动接地焊盘，所述单个阱驱动接地焊盘直接或通过形成于所述阱区的表面上的一个或多个半导体装置电连接到所述阱区。在所公开的测试方法和设备中，向所述专用接地偏置焊盘施加第一电压以偏置所述晶圆衬底，而同时向所述阱驱动接地焊盘施加第二电压以偏置所述阱区，其中所述第一电压和所述第二电压在所述集成电路装置中的埋置绝缘体层上产生强负应力电压。在所选实施例中，将所述第一电压作为负电压施加到所述专用接地偏置焊盘以偏置所述晶圆衬底。一般来说，所得应力电压大于所述集成电路装置的应用规格的绝对最大额定值(例如，绝对最大额定值)且小于所述埋置绝缘体层(例如，DTI和埋置氧化物层)的击穿电压。因此，IC的绝对最大额定值|<|Vstress|<|DTI/Box的BV|。在其它实施例中，将所述第二电压作为大致0V电压施加到所述阱驱动接地焊盘以偏置所述阱区。在其它实施例中，向所述阱驱动接地焊盘施加大致+/-5V电压的所述第二电压以偏置所述阱区。此外，所公开的测试方法和设备通过测量所述阱驱动接地焊盘或所述专用接地偏置焊盘处的泄漏电流来进行所述埋置绝缘体层中缺陷的筛检。在所选实施例中，通过测量所述阱驱动接地焊盘处的所述泄漏电流以筛检在所述晶圆衬底与所述阱区之间形成的埋置绝缘体层中的缺陷来进行筛检测试。在其它实施例中，通过测量所述阱驱动接地焊盘处的所述泄漏电流以筛检在所述深沟槽隔离结构中的所述导电结构与所述阱区之间形成的绝缘体衬垫层中的缺陷来进行所述筛检测试。在所选实施例中，在进行所述筛检测试之后以及在所述集成电路装置的封装期间，所述专用接地偏置焊盘短接到所述阱驱动接地焊盘。
在另一形式中，提供一种装置和相关联的制造方法。如所公开的，所述装置包括绝缘体上半导体(SOI)衬底，所述SOI包括装置区，所述装置区设置在所述SOI衬底的表面处并通过深沟槽隔离结构彼此隔离，所述深沟槽隔离结构从所述SOI衬底的所述表面延伸到底层半导体衬底，所述底层半导体衬底通过第一埋置绝缘体层衬底与所述SOI衬底分离。所公开的装置还包括在所述SOI衬底的所述表面上形成于每个装置区中的第一组半导体装置。另外，所公开的装置包括测试电路入口，所述测试电路入口由所述SOI衬底支撑，包括通过高压静电放电箝位电路连接到一个或多个接地端的专用半导体衬底偏置端。在所选实施例中，所述高压静电放电箝位电路包括晶体管和二极管的组合，所述组合为形成于所述SOI衬底的所述表面上的所述第一组半导体装置提供防静电放电保护。在所选实施例中，所述高压静电放电箝位电路可以是65V+静电放电箝位器。在其它实施例中，所述高压静电放电箝位电路通过在所述专用半导体衬底偏置端与所述一个或多个接地端之间对静电放电进行放电来保护所述装置中的埋置绝缘体层免受电应力影响。如所公开的，所述专用半导体衬底偏置端通过所述深沟槽隔离结构中的一个或多个导电结构电连接到所述半导体衬底，同时以其它方式与所述第一组半导体装置电隔离。另外，所述一个或多个接地端直接或通过所述第一组半导体装置电连接到所述SOI衬底中的所述装置区。在所选实施例中，所述测试电路入口包括将所述半导体衬底电连接到所述专用半导体衬底偏置端的第一导电互连路径，并且还包括将所述装置区电连接到所述一个或多个接地端的第二导电互连路径。在所选实施例中，由第一外部探针供应到所述专用半导体衬底偏置端的第一电压偏置所述半导体衬底，并且其中由第二外部探针供应到所述一个或多个接地端的第二电压偏置所述SOI衬底，从而在所述装置中的所述第一埋置绝缘体层上产生强应力电压，所述强应力电压大于针对所述装置的应用规格的绝对最大额定值且产生可在所述一个或多个接地端处测量到以检测所述第一埋置绝缘体层中的缺陷的泄漏电流。在所选实施例中，所述第一埋置绝缘体层在所述半导体衬底与设置所述装置区的所述SOI衬底之间形成。在其它实施例中，所述第一埋置绝缘体层是在第一深沟槽隔离结构中的第一导电结构与所述SOI衬底之间形成的绝缘体衬垫层。如最后形成的，所述装置可以包括导电路径，所述导电路径在所述专用半导体衬底偏置端与所述一个或多个接地端之间形成电短路。
在又一形式中，提供一种制造和测试半导体装置的方法。在所公开的方法中，在晶圆衬底上方形成绝缘体上半导体(SOI)层。另外，在所述SOI层中形成一个或多个装置区，并且围绕所述装置区形成从所述SOI层的表面延伸到所述晶圆衬底的深沟槽隔离结构。另外，所公开的方法在所述半导体衬底上方形成测试电路。如所形成的，所述测试电路包括第一组互连件和第二组互连件，所述第一组互连件和第二组互连件分别电连接到所述装置区和所述晶圆衬底。在所选实施例中，所述第一组互连件形成为包括通过所述深沟槽隔离结构中的导电结构电连接到所述晶圆衬底的专用接地偏置焊盘。另外，所述第二组互连件可以形成为包括通过所述装置区电连接到SOI层的一个或多个接地偏置焊盘。另外，所述测试电路包括高压静电放电箝位电路，所述高压静电放电箝位电路连接所述第一组互连件和所述第二组互连件以保护所述装置区免受静电放电。所公开的方法还用所述测试电路进行测试，以检测所述半导体装置中的埋置绝缘体层中的缺陷。在所选实施例中，可以通过向所述专用接地偏置焊盘施加第一电压以偏置所述晶圆衬底，而同时向所述一个或多个接地偏置焊盘施加第二电压以偏置所述SOI层来进行所述测试，其中所述第一电压和所述第二电压在所述埋置绝缘体层上产生强负应力电压。在施加所述第一电压和所述第二电压的情况下，可以通过测量所述一个或多个接地偏置焊盘处的泄漏电流来进行筛检测试以筛检所述埋置绝缘体层中的缺陷。在所选实施例中，将所述第一电压作为至少-60V的负电压施加到所述专用接地偏置焊盘以偏置所述晶圆衬底。另外，可以将所述第二电压作为大致0V电压施加到所述一个或多个接地偏置焊盘以偏置所述SOI层。所公开的方法还可以在进行所述测试之后使所述第一组互连件和所述第二组互连件短接。另外，所公开的方法可以将所述晶圆衬底分割成被包封和封装的单独的半导体装置。
尽管本文公开的所描述的示例性实施例针对各种半导体装置以及用于制造和测试其埋置绝缘体缺陷的方法，但本发明不一定局限于所述示例性实施例，这些示例性实施例说明了适用于各种半导体工艺和/或装置的本发明的发明方面。因此，上文公开的具体实施例仅仅是示意性的并且不应该视为对本发明的限制，这是因为本发明可以不同但等效的方式来修改和实施，所述方式对于得益于在此的教导的本领域技术人员来说是显而易见的。相应地，上述描述并非意图将本发明限制于所阐述的具体形式，而是相反其意图涵盖如可以包括在如由所附权利要求书限定的本发明的精神和范围内的此类替代方案、修改和等效物，使得本领域的技术人员应该理解在不脱离本发明的精神和范围的情况下，它们可以其最广泛形式做出各种改变、替代和更改。
上文关于具体实施例描述了益处、其它优势和对问题的解决方案。然而，可造成任何益处、优点或解决方案发生，或者变得更显著的那些益处、优点、对问题的解决方案和任何元件，均不得理解为任何权利要求或所有权利要求的关键的、要求的、或者必需的特征或元件。如本文所使用，术语“包括”或其任何其它变化意图涵盖非排他性的包含物，使得包括一列元件的过程、方法、制品或设备不仅包括那些元件，而是可以包括并未明确地列出的或并非此类过程、方法、制品或设备固有的其它元件。

Claims (10)

1.一种测试集成电路装置的埋置绝缘体缺陷的方法，其特征在于，包括：
在集成电路装置中形成测试电路，所述集成电路装置包括通过高压静电放电箝位电路连接到阱驱动接地焊盘的专用接地偏置焊盘，其中所述专用接地偏置焊盘仅通过深沟槽隔离结构中的导电结构电连接到所述集成电路装置中的晶圆衬底，且不连接到所述集成电路装置上的任何其它电路系统，并且其中所述阱驱动接地焊盘电连接到所述集成电路装置中的阱区；
向所述专用接地偏置焊盘施加第一电压以偏置所述晶圆衬底，而同时向所述阱驱动接地焊盘施加第二电压以偏置所述阱区，其中所述第一电压和所述第二电压在所述集成电路装置中的埋置绝缘体层上产生应力电压；以及
进行筛检测试，以通过测量所述阱驱动接地焊盘或专用接地偏置焊盘处的泄漏电流来筛检所述埋置绝缘体层中的缺陷。
2.根据权利要求1所述的方法，其特征在于，形成所述测试电路包括形成单个阱驱动接地焊盘，所述单个阱驱动接地焊盘直接或通过形成于所述阱区的表面上的一个或多个半导体装置电连接到所述阱区。
3.根据权利要求1所述的方法，其特征在于，进行所述筛检测试包括测量所述阱驱动接地焊盘处的所述泄漏电流，以筛检在所述晶圆衬底与所述阱区之间形成的埋置绝缘体层中的缺陷。
4.根据权利要求1所述的方法，其特征在于，进行所述筛检测试包括测量所述阱驱动接地焊盘处的所述泄漏电流，以筛检在所述深沟槽隔离结构中的所述导电结构与所述阱区之间形成的绝缘体衬垫层中的缺陷。
5.一种装置，其特征在于，包括：
绝缘体上半导体SOI衬底，所述SOI包括装置区，所述装置区设置在所述SOI衬底的表面处并通过深沟槽隔离结构彼此隔离，所述深沟槽隔离结构从所述SOI衬底的所述表面延伸到底层半导体衬底，所述底层半导体衬底通过第一埋置绝缘体层与所述SOI衬底分离；
第一组半导体装置，所述第一组半导体装置在所述SOI衬底的所述表面上形成于每个装置区中；以及
测试电路入口，所述测试电路入口由所述SOI衬底支撑，包括通过高压静电放电箝位电路连接到一个或多个接地端的专用半导体衬底偏置端，
其中所述专用半导体衬底偏置端通过所述深沟槽隔离结构中的至少一个导电结构电连接到所述半导体衬底，并且
其中所述一个或多个接地端直接或通过所述第一组半导体装置电连接到所述SOI衬底中的所述装置区。
6.根据权利要求5所述的装置，其特征在于，所述测试电路入口包括：
第一导电互连路径，所述第一导电互连路径将所述半导体衬底电连接到所述专用半导体衬底偏置端；以及
第二导电互连路径，所述第二导电互连路径将所述装置区电连接到所述一个或多个接地端。
7.根据权利要求5所述的装置，其特征在于，由第一外部探针供应到所述专用半导体衬底偏置端的第一电压偏置所述半导体衬底，并且其中由第二外部探针供应到所述一个或多个接地端的第二电压偏置所述SOI衬底，从而在所述装置中的所述第一埋置绝缘体层上产生强应力电压，所述强应力电压大于针对所述装置的应用规格的绝对最大额定值且产生可在所述一个或多个接地端处测量到以检测所述第一埋置绝缘体层中的缺陷的泄漏电流。
8.一种制造和测试半导体装置的方法，其特征在于，包括：
在晶圆衬底上形成绝缘体上半导体SOI层；
在所述SOI层中形成装置区；
围绕所述装置区形成从所述SOI层的表面延伸到所述晶圆衬底的深沟槽隔离结构；
在所述半导体衬底上形成测试电路，所述测试电路包括：
第一组互连件和第二组互连件，所述第一组互连件和第二组互连件分别电连接到所述装置区和所述晶圆衬底，以及
高压静电放电箝位电路，所述高压静电放电箝位电路连接所述第一组互连件和所述第二组互连件以保护所述装置区免受静电放电；以及
用所述测试电路进行测试，以检测所述半导体装置中的埋置绝缘体层中的缺陷。
9.根据权利要求8所述的方法，其特征在于，另外包括在进行所述测试之后使所述第一组互连件和所述第二组互连件短接。
10.根据权利要求8所述的方法，其特征在于，进行所述测试包括：
向所述专用接地偏置焊盘施加第一电压以偏置所述晶圆衬底，同时向所述一个或多个接地偏置焊盘施加第二电压以偏置所述SOI层，其中所述第一电压和所述第二电压在所述埋置绝缘体层上产生强负应力电压；以及
进行筛检测试，以通过测量所述一个或多个接地偏置焊盘处的泄漏电流来筛检所述埋置绝缘体层中的缺陷。
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