JP5487680B2

JP5487680B2 - 半導体装置の評価方法、半導体装置の製造方法、及びプローブ

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Publication number: JP5487680B2
Application number: JP2009085747A
Authority: JP
Inventors: 健早川; 栄子伊藤; 貴吉佐々木; 正樹長澤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2009-03-31
Filing date: 2009-03-31
Publication date: 2014-05-07
Anticipated expiration: 2029-03-31
Also published as: JP2010238939A

Description

本発明は、半導体装置の評価方法、半導体装置の製造方法、及びプローブに関する。

LSI等の半導体装置は、半導体基板上に導電膜や絶縁膜を成膜した後、その半導体基板をダイシングして個片化することにより作製される。そのようにして作製された半導体装置は、製品として出荷する前に設計通りに機能するかどうかの試験が行われる。その試験で不良と判定された場合には、不良の原因を再現してそれを半導体装置の量産工程にフィードバックし、今後の半導体装置の製造に役立てることが望ましい。

特開昭５４−８４４８５号公報特開昭６４−６９０２４号公報

半導体装置の評価方法、半導体装置の製造方法、及びプローブにおいて、不良の原因を再現することを目的とする。

以下の開示の一観点によれば、素子を備えた半導体装置の絶縁膜上に導電性塗膜を塗布する工程と、前記導電性塗膜にプローブを接触させ、前記半導体装置が備える半導体基板と前記プローブとの間に電位差を与える工程と、前記電位差が与えられた状態で、前記半導体基板の不純物拡散領域と電気的に接続された第１の電極と、前記半導体基板の面内方向に沿って前記不純物拡散領域と協働して形成された寄生トランジスタに電気的に接続された第２の電極との間を流れる電流を測定し、該電流が許容値を超えたときの前記電位差を前記素子の耐電圧と判断する工程とを有する半導体装置の評価方法が提供される。

また、その開示の別の観点によれば、半導体基板の上に、不純物拡散領域を備えた素子を形成する工程と、前記半導体基板の上に、前記不純物拡散領域と電気的に接続された第１の電極を形成する工程と、前記半導体基板の面内方向に沿って前記不純物拡散領域と協働して形成された寄生トランジスタと電気的に接続された第２の電極を前記半導体基板の上に形成する工程と、前記素子を覆う絶縁膜を形成する工程と、前記絶縁膜の上に導電性塗膜を塗布する工程と、前記導電性塗膜にプローブを接触させ、該プローブと前記半導体基板との間に電位差を与えながら、前記第１の電極と前記第２の電極との間を流れる電流を測定し、該電流が許容値を超えたときの前記電位差を前記素子の耐電圧と判断する工程とを有する半導体装置の製造方法が提供される。

以下の開示によれば、プローブと半導体基板との間に電位差を与えることにより、絶縁膜が擬似的に帯電した状態を作り出すことができる。

よって、この状態で半導体装置のリーク電流を測定することで、どの程度の帯電量でリーク電流が発生するかを把握することができ、その結果に基づいて半導体装置の故障解析を行ったり、リーク電流等の不具合の改善に寄与したりすることができる。

図１（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。図２（ａ）〜（ｃ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。図３（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。図４は、第１実施形態に係る拡散抵抗とその周囲の拡大平面図である。図５は、第１実施形態に係る半導体装置が備える回路の等価回路図である。図６は、各実施形態で使用される評価装置の構成図である。図７は、各実施形態で使用される第３のプローブの拡大平面図である。図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の評価方法について説明するための断面図である。図９は、第１実施形態において、第１の電極パッドと第２の電極パッドとの電位差と、これらの電極パッドを流れるリーク電流との関係をカーブトレーサにより測定して得られたグラフである。図１０は、第１実施形態において、バイポーラトランジスタを評価する場合の断面図である。図１１（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。図１２（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。図１３（ａ）〜（ｃ）は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。図１４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の評価方法について説明するための断面図である。図１５は、第３実施形態に係る半導体装置の拡大平面図である。図１６は、第３実施形態に係る半導体装置を評価するときの拡大平面図である。

以下に、本実施形態について添付図面を参照しながら詳細に説明する。

（第１実施形態）
LSI等の半導体装置は、製造途中での帯電が原因で様々な不具合を起こし得る。例えば、帯電によって半導体基板の寄生トランジスタがオン状態になり、その寄生トランジスタを通じてリーク電流が流れることがある。

半導体装置に不具合が発生したときに、その原因が帯電にあるのかどうかを調べる方法として、半導体装置を除電する方法がある。この方法では、除電によって不具合が解消されれば、その不具合の原因は帯電にあると特定できる。除電の方法としては、半導体装置に紫外線を照射したり、半導体装置を高温雰囲気中に放置する方法がある。更に、帯電している半導体装置の最上層のカバー絶縁膜を除去することにより、除電を行う方法もある。

但し、帯電量にはばらつきがあるので、帯電が原因で常に半導体装置に不具合が発生するわけではない。また、品種によっては、帯電量が多くても不具合が発生しないものもある。

どの程度の帯電量で半導体装置に不具合が発生するかが分かれば、その帯電量を超えないような対策を製造ラインに施すことで、不具合の発生頻度を低減できる。

そこで、本実施形態では、以下のようにして半導体装置に許容される帯電量を求めるようにする。

図１〜図３は、本実施形態に係る半導体装置の製造途中の断面図である。

この半導体装置は、拡散抵抗とバイポーラトランジスタとを混載してなるものであり、以下のようにして製造される。

まず、図１（ａ）に示すように、p型シリコン基板１０の上にマスク膜１１としてCVD法により酸化シリコン膜を形成し、そのマスク膜１１をパターニングして開口１１ａを形成する。

そして、その開口１１ａを通じてシリコン基板１０に砒素等のn型不純物をイオン注入することにより、シリコン基板１０の表層にn型埋没層１３を形成する。

この後に、マスク膜１１は除去される。

次いで、図１（ｂ）に示すように、MOVPE(Metal Organic Vapor Phase Epitaxy)法によりシリコン基板１０の上にn型エピタキシャルシリコン層１４を２nm〜１７nm程度の厚さに形成する。このとき、n型埋没層１３中のn型不純物がシリコン層１４内に拡散するので、n型埋没層１３がシリコン層１４中に這い上がる。

次いで、図１（ｃ）に示すように、窒化シリコン膜等の不図示のマスク膜を用いてn型エピタキシャルシリコン層１４の表面を選択的に熱酸化することにより、フィールド酸化膜１６と熱酸化膜１７とを形成する。

そして、その熱酸化膜１７をスルー膜にしながら、n型エピタキシャルシリコン層１４にボロン等のp型不純物をイオン注入して、シリコン基板１０に達する深さのp型分離領域１８を形成する。

更に、図２（ａ）に示すように、n型埋没層１３の上のn型エピタキシャルシリコン層１４に砒素やリン等のn型不純物をイオン注入してn型コレクタコンタクト領域２７を形成する。

なお、各領域１８、２１の不純物の打ち分けは不図示のレジストパターンを用いて行われ、n型コレクタコンタクト領域２７の形成後にそのレジストパターンは除去される。

続いて、図２（ｂ）に示すように、n型エピタキシャルシリコン層１４にボロン等のp型不純物をイオン注入して、第１のp型不純物拡散領域２３と第２のp型不純物拡散領域２５とを形成する。

これらの不純物拡散領域のうち、第１のp型不純物拡散領域２３は拡散抵抗の抵抗体として機能し、第２のp型不純物拡散領域２５はnpnバイポーラトランジスタのベースとして機能するものである。

その後、n型エピタキシャルシリコン層１４の表層に砒素やリン等のn型不純物をイオン注入することにより、第２のp型不純物拡散領域２５によって囲まれたn型のエミッタ領域２６を形成する。

次いで、図２（ｃ）に示すように、上記の各イオン注入でスルー膜として使用した熱酸化膜１７をフッ酸溶液でウエットエッチングして除去する。

次に、図３（ａ）に示す断面構造を得るまでの工程について説明する。

まず、フィールド酸化膜１６とn型エピタキシャルシリコン層１４のそれぞれの上に、層間絶縁膜２８として酸化シリコン膜を約１μmの厚さに形成する。

そして、その層間絶縁膜２８をパターニングして各領域２３、２５〜２７に達する深さのコンタクトホールを形成した後、そのコンタクトホールの内面と層間絶縁膜２６の上面にスパッタ法によりアルミニウム膜を形成する。その後、このアルミニウム膜をパターニングして電極３０を形成する。

ここまでの工程により、拡散抵抗RとnpnバイポーラトランジスタTR_Bの基本構造が完成したことになる。

そのnpnバイポーラトランジスタTR_Bにおいては、ベース、エミッタ、及びコレクタとして機能する各領域２５〜２７がそれぞれ独立して電極３０と電気的に接続される。

図４は、拡散抵抗Rとその周囲の拡大平面図である。なお、上記の図３（ａ）における拡散抵抗Rの断面図は、図４のＩ−Ｉ線に沿う断面図に相当する。

図４に示されるように、抵抗体として機能する第１のp型不純物拡散領域２３は矩形状の平面形状を有し、その両端において電極３０と電気的に接続される。また、その電極３０の一端には、後で半導体装置の電気的特性の評価をする際に使用される第１のパッド３０ａが設けられる。

その後、図３（ｂ）に示すように、拡散抵抗RやトランジスタTR_Bを外部雰囲気中の水分等から保護するために、層間絶縁膜２８と電極３０のそれぞれの上にカバー絶縁膜３４を形成する。そのカバー絶縁膜３４は、例えば、CVD法により順に形成された窒化膜とPSG(Phospho Silicate Glass)膜であり、そのトータルの膜厚は約１．３μm程度である。

以上により、本実施形態に係る半導体装置５０の基本構造が完成したことになる。

図５は、その半導体装置５０が備える回路の等価回路図である。

図５に示されるように、半導体装置５０では、二つのバイポーラトランジスタTR_Bのエミッタとコレクタとが電気的に接続され、一つのバイポーラトランジスタTR_Bのベースに拡散抵抗Rが電気的に接続される。

そして、拡散抵抗Rの一端と一つのバイポーラトランジスタTR_Bのエミッタには、それぞれ電極３０の一部である第１のパッド３０ａと第２のパッド３０ｂが接続される。このうち、第２のパッド３０ｂは、p型分離領域１８（図３（ｂ）参照）を介してシリコン基板１０にも電気的に接続される。

ところで、その半導体装置５０には、製造途中での帯電が原因で様々な不具合が起こりうる。その不具合として、例えば、帯電により寄生トランジスタがオン状態になることが原因で発生するリーク電流がある。

そこで、この半導体装置５０がどの程度の帯電量でリーク電流が発生するのかを判断すべく、以下のようにして半導体装置５０に対して評価を行う。

図６は、その評価に使用される評価装置の構成図である。

この評価装置１００は、シリコン基板１０に形成された半導体装置５０をウエハレベルで評価するものであって、半導体装置５０に電圧を与えるための第１〜第３のプローブ１０１〜１０３を備える。

このうち、第２のプローブ１０２は、既述の第２のパッド３０ｂ（図５参照）に当接して、シリコン基板１０とp型分離領域１８とを接地するのに使用される。

また、第１のプローブ１０１は、第１のパッド３０ａに当接して、カーブトレーサ１０５で発生した電圧を第１のパッド３０ａに与えるのに使用される。カーブトレーサ１０５は、第１のプローブ１０１と第２のプローブ１０２との間の電圧と、これらのプローブ１０１、１０２との間を流れる電流とを測定し、半導体装置５０の電圧−電流特性を測定する。

一方、第３のプローブ１０３は、直流電源１０４により電圧Vが印加されており、後述のようにしてカバー絶縁膜３４を帯電させるのに使用される。

図７は、第３のプローブ１０３の拡大平面図である。

第３のプローブ１０３はタングステン等の金属よりなり、線状の本体１０３ａと、当該本体１０３ａの先端に設けられたリング１０３ｂとを有する。そのようなリング１０３ｂは、例えば、線状の本体１０３ａの先端を機械的に潰して押し広げ、その中心を開口することで形成され得る。

また、各部の寸法は特に限定されないが、本実施形態では本体１０３ａの幅Wを約１０μmとし、リング１０３ｂの直径Dを約１００μmとする。

図８（ａ）、（ｂ）は、この評価装置１００を用いた半導体装置５０の評価方法について説明するための断面図である。

評価に際しては、図８（ａ）に示すように、拡散抵抗Rの上方のカバー絶縁膜３４上に、導電性塗膜４０として銀ペーストを塗布する。

その導電性塗膜４０の形成エリアは特に限定されず、図示のように評価対象の拡散抵抗Rの上方のみに局所的に１０μm程度の幅で形成してもよいし、チップ領域の全体に導電性塗膜４０を形成してもよい。

また、導電性塗膜４０の材料も銀ペーストに限定されず、導電性を示す任意のペーストを使用して導電性塗膜４０を形成し得る。

次いで、図８（ｂ）に示すように、導電性塗膜４０に第３のプローブ１０３を接触させると共に、図５に示した第１のパッド３０ａと第２のパッド３０ｂのそれぞれに第１のプローブ１０１と第２のプローブ１０２を接触させる。

このとき、図７に示したように、第３のプローブ１０３の先端にリング１０３ｂを設けたので、導電性塗膜４０がその表面張力によってリング１０３ｂの内側に安定的に保持されるようになる。よって、導電性塗膜４０がその下方の抵抗素子Rに対して多少の位置ずれを起こしても、その位置ずれの量だけ第３のプローブ１０３を移動させることで、リング１０３ｂ内に保持された導電性塗膜４０を抵抗素子Rの上に位置させることが可能となる。

更に、第３のプローブ１０３の本体１０３ａを線状にしたので、第３のプローブ１０３が可撓性を有するようになり、第３のプローブ１０３を導電性塗膜４０に接触させたときにカバー絶縁膜３４に加わる力を和らげることができる。これにより、カバー絶縁膜３４にクラックが入るのを防止でき、半導体装置５０の評価時に不良が発生する危険性を低減できる。

そして、この状態で、直流電源１０４（図６参照）で発生した電圧Vを第３のプローブ１０３を介して導電性塗膜４０に与えると共に、第２のプローブ１０２を介してシリコン基板１０を接地して、シリコン基板１０とカバー絶縁膜３４との間に電位差Vを与える。

このようにすると、カバー絶縁膜３４が帯電したのと同じ状態が得られ、同図の点線円内に示すように、カバー絶縁膜３４に帯電しているのとは逆の導電型のキャリア（正孔）Cがシリコン層１４の表層に引き付けられることになる。

その結果、キャリアCによりシリコン層１４の表層にチャンネルが形成され、pnp寄生トランジスタTR₁がオン状態となる。そのpnp寄生トランジスタTR₁は、拡散抵抗Rの第１のp型不純物拡散領域２３が、n型エピタキシャルシリコン層１４及びp型分離領域１８と協働して形成するものであり、シリコン基板１０の面内方向に沿って形成される。

そして、この状態で各p型領域１８、２３に電位差を与えると、オン状態の寄生トランジスタTR₁にリーク電流Pが流れ、その電流値がカーブトレーサ１０５により測定される。

各領域１８、２３への電位差の付与は、例えば、これらの領域に電気的に接続されている各パッド３０ａ、３０ｂ（図５参照）に対し、第１のプローブ１０１と第２のプローブ１０２を接触させて行われる。

図９は、第１の電極パッド３０ａと第２の電極パッド３０ｂとの電位差と、これらの電極パッドを流れるリーク電流Pとの関係をカーブトレーサ１０５により測定して得られたグラフである。

そのグラフは、第３のプローブ１０３の電圧Vを変えることにより複数本取得した。

図９に示されるように、電圧Vの値が０V、−３０V、−４０V、＋５０Vの場合には、電極パッド３０ａ、３０ｂの電位差が−０．５Ｖ以上の範囲ではリーク電流は実質的に０Ａである。

これに対し、電極パッド３０ａ、３０ｂの電位差が−５０Vの場合は、電極パッド３０ａ、３０ｂの電位差が−０．５Ｖ以上の範囲でリーク電流が増大する。

そのリーク電流は、拡散抵抗Rの抵抗体として機能するp型不純物拡散領域２３からリークするものであるから、拡散抵抗Rの電気的特性である耐電圧を把握する目安となる。

そこで、本実施形態では、各電極パッド３０ａ、３０ｂ間の電位差が所定値V₀のときに、これらの電極３０ｂ、３０ａ間を流れるリーク電流が許容値I₀を超えたときの第３のプローブ１０３の電圧Vを拡散抵抗Rの耐電圧と判断する。

例えば、図９の例では、−５０Vが拡散抵抗Rの耐電圧となる。

以上により、本実施形態に係る半導体装置の評価方法の主要工程を終了する。

上記した本実施形態によれば、図８（ｂ）に示したように、カバー絶縁膜３４上に導電性塗膜４０を塗布し、その導電性塗膜４０とシリコン基板１０との間に電位差を与えることで、カバー絶縁膜３４を擬似的に帯電させることができる。

よって、リーク電流が許容値を超えて流れるときの導電性塗膜４０とシリコン基板１０との電位差を拡散抵抗Rの耐電圧と同定することが可能となる。これにより、この耐電圧に相当する帯電量が半導体装置５０に溜まらないように注意を喚起することができ、帯電が原因の不具合が発生するのを抑制することができる。

また、帯電した状態を簡単に再現できるので、半導体装置の故障解析の幅も広がり、リーク電流等の不具合の改善につなげることもできる。

しかも、導電性塗膜４０を介して第３のプローブ１０３により直接カバー絶縁膜３４を帯電させるので、第３のプローブ１０３の電位を調節することにより帯電量を簡単に制御できる。そのため、コロナ放電等によりカバー絶縁膜３４を間接的に帯電させる方法と比較して、カバー絶縁膜３４の帯電量の制御が容易となり、様々な帯電量に対応するリーク電流の値を把握することができる。

更に、第３のプローブ１０３の先端にリング１０３ｂを形成したので、リング１０３ｂがない場合と比較して第３のプローブ１０３と導電性塗膜４０との接触面積を広くすることができ、カバー絶縁膜３４を良好に帯電させることができる。

なお、上記では、評価対象の素子として拡散抵抗Rを用いたが、バイポーラトランジスタTR_Bに対しても上記と同様な評価を行ってもよい。

図１０は、そのバイポーラトランジスタTR_Bを評価する場合の断面図である。

そのバイポーラトランジスタTR_Bは、既述の図１〜図３に従って作製されるので、その製造方法については以下では省略する。

図１０に示すように、この場合は、バイポーラトランジスタTR_Bの上方のカバー絶縁膜３４上に導電性塗膜４０として銀ペーストを塗布する。

そして、この状態で上記と同様にして第３のプローブ１０３とシリコン基板１０との間に電位差Vを与えることにより、カバー絶縁膜３４が擬似的に帯電した状態を作り出す。

このようにすると、シリコン層１４の表層に現れたキャリアCにより、第２のp型不純物拡散領域２５、n型エピタキシャルシリコン層１４、及びp型分離領域１８よりなるpnp寄生トランジスタTR₂がオン状態となる。この状態で電位差Vを変えながら寄生トランジスタTR₂を流れるリーク電流を測定することで、拡散抵抗Rの場合と同様にバイポーラトランジスタTR_Bの耐電圧を測定することができる。

なお、上記では、基板の面内方向に沿って形成された寄生トランジスタTR₁、TR₂は、いずれもp型領域、n型領域、及びp型領域がこの順に面内方向に並んでなるpnp型であるが、リーク電流が発生する寄生トランジスタはそのようなpnp型とは限らない。

例えば、n型領域、p型領域、及びn型領域がこの順に面内方向に並んでなるnpn型の寄生トランジスタにおいてもリーク電流が発生し得る。その場合も、上記と同様にしてカバー絶縁膜３４を擬似的に帯電させることで、そのリーク電流を意図的に発生させ、バイポーラトランジスタや拡散抵抗等の素子の耐電圧を評価することができる。これについては後述の第２実施形態でも同様である。

（第２実施形態）
第１実施形態では、評価対象の素子として拡散抵抗やバイポーラトランジスタを用いた。

これに対し、本実施形態では、評価対象の素子としてMOS(Metal Oxide Semiconductor)トランジスタを用いる。これ以外は第１実施形態と同じである。

図１１〜図１３は、本実施形態に係る半導体装置の製造途中の断面図である。

まず、図１１（ａ）に示すように、p型シリコン基板１０の上にマスク膜７１としてCVD法により酸化シリコン膜を形成し、そのマスク膜７１をパターニングして開口７１ａを形成する。

そして、その開口７１ａを通じてシリコン基板１０に砒素等のn型不純物をイオン注入することにより、シリコン基板１０の表層にn型埋没層７３を形成する。

この後に、マスク膜７１は除去される。

次いで、図１１（ｂ）に示すように、MOVPE法によりシリコン基板１０の上にn型エピタキシャルシリコン層７４を２μm〜１７μm程度の厚さに形成する。そのシリコン層７４の成膜のとき、n型埋没層７３中のn型不純物がシリコン層７４内に拡散し、n型埋没層７３はシリコン層７４中に這い上がる。

次いで、図１１（ｃ）に示すように、窒化シリコン膜等の不図示のマスク膜を用いてn型エピタキシャルシリコン層７４の表面を選択的に熱酸化することにより、フィールド酸化膜７６と熱酸化膜７７とを形成する。

そして、その熱酸化膜７７をスルー膜にしながら、n型エピタキシャルシリコン層７４にホウ素等のp型不純物をイオン注入して、シリコン基板１０に達する深さのpウェル７８を形成する。

次に、図１２（ａ）に示すように、n型埋没層７３の上のn型エピタキシャルシリコン層７４にボロン等のn型不純物をイオン注入してnウェル８０を形成する。

なお、各ウェル７８、８０を形成するときの不純物の打ち分けは不図示のレジストパターンを用いて行われ、nウェル８０の形成後にそのレジストパターンは除去される。

続いて、図１２（ｂ）に示すように、上記の各イオン注入でスルー膜として使用した熱酸化膜７７をフッ酸溶液でウエットエッチングして除去する。

次に、図１２（ｃ）に示すように、各ウェル７８、８０の表層に熱酸化膜よりなるゲート絶縁膜８１を形成した後、そのゲート絶縁膜８１の上にCVD法でポリシリコン膜を形成し、そのポリシリコン膜をパターニングしてゲート電極８２を形成する。

更に、シリコン基板１０の上側全面に絶縁膜を形成し、それをエッチバックしてゲート電極８２の横に絶縁性サイドウォール８３として残す。その絶縁膜は、例えば、CVD法により形成された酸化シリコン膜である。

次いで、図１３（ａ）に示すように、pウェル７８に不純物をイオン注入することにより、第１のn型不純物拡散領域８５と第１のp型不純物拡散領域８６とを形成する。このとき、p型不純物とn型不純物の打ち分けは不図示のレジストパターンを用いて行われる。

これらの不純物拡散領域のうち、第１のn型不純物拡散領域８５はn型MOSトランジスタTR_nのソース／ドレイン領域となり、第１のp型不純物拡散領域８６はpウェル７８にバックゲート電圧を印加するためのp型ウェルコンタクト領域となる。

また、これと同様に、p型MOSトランジスタTR_pのソース／ドレイン領域となる第２のp型不純物拡散領域８７をnウェル８０にイオン注入で形成すると共に、nウェル８０にバックゲート電圧を印加するための第２のn型不純物拡散領域８８を形成する。

ここまでの工程により、シリコン基板１０の上にn型MOSトランジスタTR_nとp型MOSトランジスタTR_pの基本構造が完成したことになる。

次に、図１３（ｂ）に示す断面構造を得るまでの工程について説明する。

まず、フィールド酸化膜７６とn型エピタキシャルシリコン層７４のそれぞれの上に、層間絶縁膜９０として酸化シリコン膜を約１μmの厚さに形成する。

そして、その層間絶縁膜９０をパターニングして各領域８５〜８８に達する深さのコンタクトホールを形成した後、そのコンタクトホールの内面と層間絶縁膜９０の上面にスパッタ法によりアルミニウム膜を形成する。その後、このアルミニウム膜をパターニングして電極９２を形成する。

その後、図１３（ｃ）に示すように、各MOSトランジスタTR_n、TR_pを外部雰囲気中の水分等から保護すべく、層間絶縁膜９０と電極９２のそれぞれの上にカバー絶縁膜９３を形成する。

そのカバー絶縁膜９３の材料は特に限定されないが、本実施形態では窒化シリコン膜とPSG膜とをこの順に形成してなるトータルの膜厚が約１．３μm程度の積層膜をカバー絶縁膜９３として形成する。

以上により、本実施形態に係る半導体装置９８の基本構造が完成したことになる。

そのような半導体装置９８においても、第１実施形態と同様に、帯電が原因のリーク電流が発生することがある。

そこで、この半導体装置９８がどの程度の帯電量でリーク電流が発生するのかを判断するために、以下のようにして半導体装置９８に対して評価を行う。

図１４（ａ）、（ｂ）は、本実施形態に係る半導体装置の評価方法について説明するための断面図である。

まず、図１４（ａ）に示すように、カバー絶縁膜９３の上に銀ペーストを塗布して導電性塗膜４０を形成する。

次に、図１４（ｂ）に示すように、導電性塗膜４０とシリコン基板１０との間に電位差Vを付与し、半導体装置９８が擬似的に帯電した状態を作り出す。電位差の付与に際しては、第１実施形態と同様に評価装置１００（図６）を用い、導電性塗膜４０に第３のプローブ１０３を接触させる。そして、シリコン基板１０と電気的に接続された電極（不図示）を接地電位とすることで、導電性塗膜４０とシリコン基板１０との間に電位差Vが付与される。

ここで、シリコン基板１０の上には、図１４（ｂ）の点線円内に示されるようなpnp寄生トランジスタTR₃が形成されている。

そのpnp寄生トランジスタTR₃は、p型MOSトランジスタTR_pのソース／ドレイン領域である第２のp型不純物拡散領域８７が図示のように他の領域７４、７８、８０、８６と協働して形成するものである。そして、そのpnp寄生トランジスタTR₃においては、第１のp型不純物拡散領域８６とpウェル７８が一方のp型領域として機能し、第２のp型不純物拡散領域８７が他方のp型領域として機能する。そして、n型エピタキシャルシリコン層７４とnウェル８０がn型領域として機能する。

上記のように半導体装置を擬似的に帯電させると、カバー絶縁膜９３に帯電しているのとは逆の導電型のキャリア（正孔）Cがシリコン層７４の表層に引き付けられ、pnp寄生トランジスタTR₃がオン状態となる。よって、この状態で各不純物拡散領域８６、８７に接続されている各電極９２に電位差を与えることで、これらの不純物拡散領域８６、８７の間にリーク電流Pが流れることになる。

そのリーク電流Pは、p型MOSトランジスタTR_pのソース／ドレイン領域である第２のp型不純物拡散領域８７からリークするものであるから、p型MOSトランジスタTR_pの耐電圧を把握する目安となる。

よって、そのリーク電流Pと各領域８６、８７の電位差との関係を示すグラフを図９と同様にして取得することで、第１実施形態と同様にしてp型MOSトランジスタTR_pの耐電圧を把握することができる。

以上により、本実施形態に係る半導体装置の評価方法の主要工程が終了した。

上記した本実施形態でも、半導体装置９８を擬似的に帯電させることで、その半導体装置９８が備えるp型MOSトランジスタTR_pの耐電圧を測定することが可能となる。

（第３実施形態）
本実施形態では、特性評価に好適な素子の平面レイアウトについて説明する。

図１５は、本実施形態に係る半導体装置の拡大平面図である。

本実施形態では、図１５に示すように、シリコン基板１０のチップ領域R_cの中心にモニター領域R_mを設ける。そのモニター領域R_mには、互いに電気的に分離されたMOSトランジスタ専用領域１２１、拡散抵抗専用領域１２２、バイポーラトランジスタ専用領域１２３、及び組み合わせ領域１２４が設けられる。

これらの領域のうち、各専用領域１２１〜１２３は、同一種類の素子が一個又は複数個設けられる領域である。例えば、MOSトランジスタ専用領域１２１にはMOSトランジスタのみが形成され、拡散抵抗専用領域１２２には拡散抵抗のみが形成される。そして、バイポーラトランジスタ専用領域１２３にはバイポーラトランジスタのみが形成される。

一方、組み合わせ領域１２４は、同種又は異種の素子を組み合わせた回路が設けられ、例えばインバータ回路等が形成される。

特性評価に際しては、図１６の平面図に示すように、各領域１２１〜１２４を共通に覆うように導電性塗膜４０を形成する。

そして、第１実施形態で説明したように第３のプローブ１０３をその導電性塗膜４０に接触させることで、各領域１２１〜１２４を同時に帯電させることができる。

これにより、各専用領域１２１〜１２３内の素子の種類毎に耐電圧の判断が可能になると共に、組み合わせ領域１２４内で各素子を組み合わせてなる回路の耐電圧の判断も可能となる。

なお、このようにモニター領域R_mを設けるのではなく、チップ領域R_c内においてリーク電流が発生している部分をEMS(Electro Micro Scope)により観察するようにしてもよい。そして、リークが確認された部分にのみ導電性塗膜４０を形成し、その部分に形成されている素子の耐電圧をピンポイントで測定してもよい。

以上、各実施形態について詳細に説明したが、各実施形態は上記に限定されない。例えば、上記ではウエハレベルで耐電圧を測定したが、ダイシングによりシリコン基板１０を個片化した後に耐電圧を測定するようにしてもよい。

以上説明した各実施形態に関し、更に以下の付記を開示する。

（付記１）素子を備えた半導体装置の絶縁膜上に導電性塗膜を塗布する工程と、
前記導電性塗膜にプローブを接触させ、前記半導体装置が備える半導体基板と前記プローブとの間に電位差を与える工程と、
前記電位差が与えられた状態で、前記素子の電気的特性を評価する工程と、
を有することを特徴とする半導体装置の評価方法。

（付記２）前記素子の電気的特性を評価する工程において、
前記素子が備える前記半導体基板の不純物拡散領域と電気的に接続された第１の電極と、前記半導体基板の面内方向に沿って前記不純物拡散領域と協働して形成された寄生トランジスタに電気的に接続された第２の電極との間を流れる電流を測定し、該電流が許容値を超えたときの前記電位差を前記素子の耐電圧と判断することを特徴とする付記１に記載の半導体装置の評価方法。

（付記３）半導体基板の上に、不純物拡散領域を備えた素子を形成する工程と、
前記半導体基板の上に、前記不純物拡散領域と電気的に接続された第１の電極を形成する工程と、
前記半導体基板の面内方向に沿って前記不純物拡散領域と協働して形成された寄生トランジスタと電気的に接続された第２の電極を前記半導体基板の上に形成する工程と、
前記素子を覆う絶縁膜を形成する工程と、
前記絶縁膜の上に導電性塗膜を塗布する工程と、
前記導電性塗膜にプローブを接触させ、該プローブと前記半導体基板との間に電位差を与えながら、前記第１の電極と前記第２の電極との間を流れる電流を測定し、該電流が許容値を超えたときの前記電位差を前記素子の耐電圧と判断する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記４）前記素子として、前記不純物拡散領域を抵抗体とする拡散抵抗を形成することを特徴とする付記３に記載の半導体装置の製造方法。

（付記５）前記素子として、前記不純物拡散領域をベースとするバイポーラトランジスタを形成することを特徴とする付記３に記載の半導体装置の製造方法。

（付記６）前記素子として、前記不純物領域をソース／ドレイン領域とするMOSトランジスタを形成することを特徴とする付記３に記載の半導体装置の製造方法。

（付記７）前記半導体基板にモニター領域を設け、該モニター領域に前記素子を形成することを特徴とする付記３〜６のいずれかに記載の半導体装置の製造方法。

（付記８）前記モニター領域に、同一種類の前記素子が形成される専用領域を設け、前記素子の耐電圧を判断する工程において、前記素子の種類毎に該耐電圧を判断することを特徴とする付記３〜７のいずれかに記載の半導体装置の製造方法。

（付記９）前記寄生トランジスタは、寄生pnpトランジスタ又は寄生npnトランジスタであって、
前記第２の電極は、前記寄生pnpトランジスタ又は前記寄生npnトランジスタにおいて、前記不純物拡散領域と同じ導電型の領域に電気的に接続されることを特徴とする付記３〜７のいずれかに記載の半導体装置の製造方法。

（付記１０）半導体装置に電位を付与するプローブであって、
線状の本体と、
前記本体の先端に設けられたリングと、
を有することを特徴とするプローブ。

１０…シリコン基板、１１、７１…マスク膜、１１ａ、７１ａ…開口、１３、７３…n型埋没層、１４、７４…n型エピタキシャルシリコン層、１６、７６…フィールド酸化膜、１７、７７…熱酸化膜、１８…p型分離領域、２３…第１のp型不純物拡散領域、２５…第２のp型不純物拡散領域、２６…エミッタ領域、２７…n型コレクタコンタクト領域、２８…層間絶縁膜、３０…電極、３０ａ…第１のパッド、３０ｂ…第２のパッド、３４…カバー絶縁膜、４０…導電性塗膜、５０…半導体装置、７８…pウェル、８０…nウェル、８１…ゲート絶縁膜、８２…ゲート電極、８３…絶縁性サイドウォール、８５…第１のn型不純物拡散領域、８６…第１のp型不純物拡散領域、８７…第２のp型不純物拡散領域、８８…第２のn型不純物拡散領域、９０…層間絶縁膜、９２…電極、９３…カバー絶縁膜、１００…評価装置、１０１〜１０３…第１〜第３のプローブ、１０３ａ…本体、１０３ｂ…リング、１０４…直流電源、１０５…カーブトレーサ、１２１…MOSトランジスタ専用領域、１２２…拡散抵抗専用領域、１２３…バイポーラトランジスタ専用領域、１２４…組み合わせ領域、R…拡散抵抗、TR_B…バイポーラトランジスタ、TR_n…n型MOSトランジスタ、TR_p…p型MOSトランジスタ、TR₁〜TR₃…寄生トランジスタ。

Claims

素子を備えた半導体装置の絶縁膜上に導電性塗膜を塗布する工程と、
前記導電性塗膜にプローブを接触させ、前記半導体装置が備える半導体基板と前記プローブとの間に電位差を与える工程と、
前記電位差が与えられた状態で、前記半導体基板の不純物拡散領域と電気的に接続された第１の電極と、前記半導体基板の面内方向に沿って前記不純物拡散領域と協働して形成された寄生トランジスタに電気的に接続された第２の電極との間を流れる電流を測定し、該電流が許容値を超えたときの前記電位差を前記素子の耐電圧と判断する工程と、
を有することを特徴とする半導体装置の評価方法。
前記半導体基板にモニター領域を設け、前記モニター領域に複数種類の前記素子を形成する工程を更に有し、
前記導電性塗膜を塗布する工程において、複数種類の前記素子を覆うように前記導電性塗膜を形成することを特徴とする請求項１に記載の半導体装置の評価方法。
半導体基板の上に、不純物拡散領域を備えた素子を形成する工程と、
前記半導体基板の上に、前記不純物拡散領域と電気的に接続された第１の電極を形成する工程と、
前記半導体基板の面内方向に沿って前記不純物拡散領域と協働して形成された寄生トランジスタと電気的に接続された第２の電極を前記半導体基板の上に形成する工程と、
前記素子を覆う絶縁膜を形成する工程と、
前記絶縁膜の上に導電性塗膜を塗布する工程と、
前記導電性塗膜にプローブを接触させ、該プローブと前記半導体基板との間に電位差を与えながら、前記第１の電極と前記第２の電極との間を流れる電流を測定し、該電流が許容値を超えたときの前記電位差を前記素子の耐電圧と判断する工程と、
を有することを特徴とする半導体装置の製造方法。
前記素子を形成する工程において、前記半導体基板にモニター領域を設け、該モニター領域に複数種類の前記素子を形成し、
前記導電性塗膜を塗布する工程において、複数種類の前記素子を覆うように前記導電性塗膜を形成することを特徴とする請求項３に記載の半導体装置の製造方法。