JP2012119424A

JP2012119424A - 半導体装置およびその製造方法

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Publication number: JP2012119424A
Application number: JP2010266438A
Authority: JP
Inventors: Kazuhiro Onishi; 一洋大西; Atsuya Shoda; 篤哉正田
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2010-11-30
Filing date: 2010-11-30
Publication date: 2012-06-21

Abstract

【課題】ウエーハ面内のブレークダウン電圧のばらつきを低減するとともに、過渡電圧に対する防護電圧の向上を図ることの可能な半導体装置を提供する。
【解決手段】少なくとも表面が第１導電型を有する半導体基板（Ｎ^＋型シリコン基板１）と、前記半導体基板表面に形成され、前記半導体基板表面と同一導電型である第１導電型を有する複数のエピタキシャル層と、前記エピタキシャル層のうち最表面のエピタキシャル層内に形成された第２導電型を有する環状の第１の拡散領域４と、前記環状の第１の拡散領域４内に形成され、前記環状の第１の拡散領域４よりも浅い、第２導電型を有する第２の拡散領域５と、前記環状の第１の拡散領域４よりも深い、第１導電型を有する第３の拡散領域３と、を具備し、前記第２の拡散領域５は、前記第３の拡散領域３表面の導電型が反転する拡散により形成される。
【選択図】図１

Description

本発明は、半導体装置およびその製造方法に係り、特に耐圧特性の改善に関するものである。

従来、定電圧ダイオードとしてはガードリング構造を有するものが提案されている。従来の定電圧ダイオード（ツェナーダイオード）について図７を参照して説明する。Ｎ型シリコン基板１０１の一主面（表面）の表面層に不純物としてホウ素のイオン注入および熱拡散により選択的に、Ｐ型のガードリング領域１０４と、ガードリング領域１０４に取囲まれたシリコン基板１０１の表面層およびガードリング領域１０４内周側の表面層にＰ型ベース領域１０３とが形成されている。このＰ型ベース領域１０３とシリコン基板１０１とによるＰＮ接合Ｊ１は、ＰＮ接合面がシリコン基板１０１の主面に平行な平面となっている。シリコン基板１０１表面には、ガードリング領域１０４外周側の表面からチップ外周に向かってフィールド酸化膜（シリコン酸化膜）１０７が形成されている。そして、フィールド酸化膜１０７の開口からベース領域１０３の表面にアノード端子に接続される金属からなるアノード電極１０８が電気的接触して設けられている。また、シリコン基板１０１の他主面（裏面）の表面にカソード端子に接続される金属からなるカソード電極１０９が電気的に接触して設けられている。

ところで、半導体装置にとって、静電気放電（Electrostatic Discharge：以下、ＥＳＤと記す）は、半導体装置の破壊や損傷を引き起こし、半導体装置の信頼性を左右する重要な要因である。上述したような定電圧ダイオードをＥＳＤから保護するために定電圧ダイオード自体のＥＳＤ耐量を向上させるには、ＰＮ接合Ｊ１の面積を大きくする必要がある。しかしながら、デバイスの高機能化が進むに伴い、チップ面積の低減が求められている。このため、チップ面積を大きくするのは困難であり、定電圧ダイオード自体のＥＳＤ耐量を向上することが困難であった。
そこで、ガードリング領域１０４に囲まれた領域にＵ型の断面形状で、リング状の溝を形成した構造が提案されている（特許文献１）。

この構造の場合、図７に示すように、Ｎ型シリコン基板１０１の表面に環状の深いＰ型ガードリング領域１０４を形成し、このＰ型ガードリング領域１０４に囲まれた面に浅いＰ型ベース領域１０３が形成されている。従ってＮ型シリコン基板１０１とこの深いＰ型ガードリング領域１０４とのＰＮ接合による耐圧は、このＰ型ガードリング領域１０４に囲まれた浅いＰ型ベース領域１０３とＮ型シリコン基板１０１とのＰＮ接合による耐圧よりも高い。
よってこのツェナーダイオードとしての耐圧は、Ｐ型ガードリング領域１０４に囲まれた浅いＰ型ベース領域１０３とＮ型シリコン基板１０１とのＰＮ接合が先にブレークダウンを起こす。これによりツェナーダイオードの耐圧が決まることになる。

特開２００３−２４９６６３号公報

このように、ひとつのダイオードとしてみた場合の耐圧は、主接合である、Ｐ型ガードリング領域１０４に囲まれた浅いＰ型ベース領域１０３とＮ型シリコン基板１０１とのＰＮ接合で支配される。このためＮ型シリコン基板１０１の不純物濃度のばらつきに起因する比抵抗のばらつきが問題となる。すなわち、Ｎ型シリコン基板１０１面内比抵抗のばらつき、Ｎ型シリコン基板１０１の製造ロット毎のＮ型シリコンウェハ素材比抵抗のばらつきが、そのままブレークダウン電圧に影響し、拡散プロセスでは回避できないという問題があった。
これに対し、一般にツェナーダイオードはブレークダウン電圧の上限値と下限値が設定されている。
このため、Ｎ型シリコン基板１０１面内あるいは、Ｎ型シリコン基板１０１の製造ロット毎のＮ型シリコンウェハ素材の比抵抗のばらつきがブレークダウン電圧のばらつきを招く結果となっていた。
従って、従来のツェナーダイオードはブレークダウン電圧のばらつきを免れ得ないことから、ブレークダウン電圧の設定された上限値と下限値から逸脱し易く、不良となって歩留まりが低下する。

また、たとえば静電気などにより過渡的に高電圧が印加された場合、主接合面が発熱し、ある温度を超えると、永久破壊が生じ、ショート状態にいたるなど、信頼性低下の原因となっていた。

以上のように、ツェナー電圧の規格範囲は非常に狭く厳密であることから、ウエーハ面内、ウエーハ間および製造ロット間でのツェナー電圧にばらつきがあると、必要なツェナー電圧を持った半導体装置の抽出は数量的に低くなり、その結果、歩留りが低下し、製造上の課題となりうる。

即ち、エピタキシャル層の濃度コントロールは難しく限界に近いものである。このように、エピタキシャル層の濃度ばらつきによりツェナー電圧も比例して大きくばらつき、そのため、必要なツェナー電圧を高歩留りで得ることは困難であるという課題があった。
また、静電気などの過渡電圧に対する防護電圧が低いという問題があった。
本発明は、前記実情に鑑みてなされたもので、ウエーハ面内のブレークダウン電圧のばらつきを低減するとともに、過渡電圧に対する防護電圧の向上を図ることの可能な半導体装置を提供することを目的とする。

そこで本発明の半導体装置は、少なくとも表面が第１導電型を有する半導体基板と、前記半導体基板表面に形成され、前記半導体基板表面と同一導電型である第１導電型を有する複数のエピタキシャル層と、前記エピタキシャル層のうち最表面のエピタキシャル層内に形成された第２導電型を有する環状の第１の拡散領域と、前記環状の第１の拡散領域で囲まれた領域内に形成され、前記環状の第１の拡散領域よりも浅い、第２導電型を有する第２の拡散領域と、前記環状の第１の拡散領域よりも深い、第１導電型を有する第３の拡散領域と、を具備し、前記第２の拡散領域は、前記第３の拡散領域表面の、導電型が反転する拡散により形成されたことを特徴とする。

また本発明は、上記半導体装置であって、前記第２および第３の拡散領域間に形成される主接合部でブレークダウンした時の空乏層の終端部は少なくとも最表面の第１導電型のエピタキシャル層内部に形成された前記第３の拡散領域内部であることを特徴とする。

また本発明は、上記半導体装置であって、前記最表面のエピタキシャル層よりも、前記半導体基板と最表面のエピタキシャル層で挟まれた中間のエピタキシャル層の比抵抗が高いことを特徴とする。

また本発明は、上記半導体装置であって、前記中間のエピタキシャル層の内、前記半導体基板との界面での比抵抗が最も高いことを特徴とする。

また本発明の半導体装置の製造方法は、少なくとも表面が第１導電型である半導体基板表面に、前記半導体基板表面と同一導電型である第１導電型を有する複数のエピタキシャル層を形成する工程と、前記エピタキシャル層のうち最表面のエピタキシャル層内に第２導電型を有する環状の第１の拡散領域を形成する工程と、前記環状の第１の拡散領域内に、前記環状の第１の拡散領域よりも深い、第１導電型を有する第３の拡散領域を形成する工程と、前記第３の拡散領域表面に、導電型の反転により、前記環状の第１の拡散領域よりも浅い、第２導電型を有する第２の拡散領域を形成する工程とを有することを特徴とする。
ここで主接合部とは、最表面の第１導電型のエピタキシャル層内部に形成された第１導電型の第２の拡散領域と第２導電型を有する第３の拡散領域との接合部とする。
また、副接合部とは、最表面の第１導電型のエピタキシャル層内部に形成された第２導電型を有する第１拡散領域と最表面のＮ型エピタキシャル層との接合部とする。
ここでは、主接合部のブレークダウン電圧は、接合部のブレークダウン電圧より低いことを特徴とする。

以上説明してきたように、本発明の半導体装置によれば、浅い第２導電型を有する第２の拡散領域（であるＰ−型拡散層）と、第１導電型を有する第３の拡散領域（Ｎ^＋型拡散層）との主接合による耐圧は、第１導電型を有する環状の第１の拡散領域（Ｐ^＋型拡散層）と最表面にある（エピタキシャル層）による副接合による耐圧よりも低いため、この主接合による耐圧が降伏電圧として得られる。
また、主接合領域におけるブレークダウン時の空乏層終端部は、周知である高精度制御が可能なイオン注入や不純物拡散で形成された（Ｎ型の拡散層、すなわち）第３の拡散領域内に設けている。これに対し、従来構造では第１導電型（であるＮ型）の半導体基板内まで伸びていた。
これに対し本発明の構成によれば、ブレークダウン電圧は、半導体基板すなわちウエーハの比抵抗（不純物濃度）のばらつきによる影響は受けなくなり、精密に制御された拡散プロセスによる均一接合層を得ることができる。このようにして、素材ウエーハから均一な降伏電圧が得られる結果、耐圧のばらつきが低減され、製造上の歩留まりが向上することが出来る。

また、複数に積層された第１導電型（例えばＮ⁻型の）エピタキシャル層の内、最表面に配置したエピタキシャル層とＮ型半導体基板の中間の位置に配置した（Ｎ⁻型の）エピタキシャル層の比抵抗は、主たる接合部がある最表面のエピタキシャル層の比抵抗よりも高くするのが望ましい。
この構成によれば、誘導雷サージや静電サージが印加されても、その発熱は、主接合部、副接合部よりも、複数のＮ⁻型のエピタキシャル層の抵抗成分の方が高いのでこの領域での発熱が高くなり、主接合領域での破壊すなわち、ホットスポットによる永久破壊等の発生は低くなる。

さらにまた、発熱点は、半導体基板により近いため、発熱はリードフレームを介してプリント配線基板などの実装基板や外部放熱板に吸収されて、半導体チップ全体としてより発熱による熱が吸収されにくくなる。
以上のことから、本発明の半導体装置としての信頼性は向上する。

本発明の実施の形態１における半導体装置を示す断面図本発明の実施の形態１における半導体装置の製造工程を示す断面図本発明の実施の形態１における半導体装置の製造工程を示す断面図本発明の実施の形態１における半導体装置を示す断面図本発明の実施の形態２における半導体装置を示す断面図本発明の実施の形態３における半導体装置を示す断面図従来の半導体装置の断面図本発明の実施の形態における半導体装置と従来例の半導体装置のＶｚの面内分布を示す比較図

以下、本発明の実施の形態について、図面を参照しつつ詳細に説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の断面図、図２（ａ）乃至（ｄ）、図３（ａ）乃至（ｃ）、図４（ａ）乃至（ｃ）はこの半導体装置の製造工程を示す図である。図２乃至図４において、図１と同じ構成要素については同じ符号を用い、説明を省略する。
この半導体装置は、
（１）主接合部を、表面の浅い第２導電型の第２の拡散領域であるＰ型高濃度拡散領域５が、第３の拡散領域であるＮ^＋型拡散領域３の表面の導電型を反転させることで形成したことで形成したＰＮ接合で構成し、濃度ばらつきの低減を図るようにした
（２）第２および第３の拡散領域間に形成される主接合部でブレークダウンした時の空乏層の終端部が最表面の第１導電型のエピタキシャル層２内部に形成されたガードリングを構成するＮ型拡散領域（第３の拡散領域）内部である
（３）第１導電型のエピタキシャル層であるＮ型エピタキシャル層（２，６）の内、第１導電型の半導体基板であるＮ^＋シリコン基板１との界面に位置するＮ⁻型エピタキシャル層６の比抵抗が最も高い
ことを特徴とするものである。

すなわち、第１導電型のＮ^＋型シリコン基板１の表面に第１導電型の半導体層としてＮ⁻型エピタキシャル層６とＮ型エピタキシャル層２を順次形成してなるもので、このＮ型エピタキシャル層２表面に、第３の拡散領域としてＮ^＋型拡散領域３を形成するとともに、このＮ^＋型拡散領域３上に導電型の反転により形成した第２の拡散領域としてのＰ型高濃度拡散領域５を具備し、このＰ型高濃度拡散領域５が、前記Ｎ^＋型拡散領域３とＰＮ接合を形成し、主接合部を形成している。そしてこの主接合部を取り囲む環状の第１の拡散領域４として、Ｐ型拡散領域からなるリング状のガードリング４を具備している。また表面にはアルミニウム薄膜からなるアノード電極８が形成され、その上層に窒化シリコン膜からなる保護膜１１が形成されている。
そしてＮ型エピタキシャル層２は、表面にＰ型拡散領域からなるガードリング４の周縁部に自己整合するように開口をもつ絶縁層７を有している。Ｐ型高濃度拡散領域５はＮ^＋型拡散領域３の上部の導電型を反転して形成された反転領域となっている。そして、Ｐ型高濃度拡散領域５とガードリング４とは同一の不純物導入領域で構成されるが、反転による濃度差により、Ｐ型高濃度拡散領域５がＮ^＋型拡散領域３との重なりにより形成される主接合部は、その周辺部のガードリング４とＮ型エピタキシャル層２とで形成される副接合部の耐圧よりも低い電圧で降伏するように形成される。このＰ型高濃度拡散領域５は極めて高濃度で浅い拡散領域を構成している。

ここで、１はＮ^＋（＋）型のシリコン基板（半導体基板）であって、Ｎ型エピタキシャル層２は濃度１Ｅ１４〜５Ｅ１７cm^-3、厚み１〜４０μｍのエピタキシャル層である。絶縁層７は、ＳｉＯ_２膜やナイトライド膜などのＣＶＤ膜で構成してもよい。第３の拡散領域としてのＮ^＋型拡散領域３は、リン不純物をイオン注入とドライブ拡散で濃度１Ｅ１８〜１Ｅ２０cm^-3としたものである。また、第２の拡散領域としてのＰ型高濃度拡散領域５はガードリング４を形成後に形成されるが、いずれも、ボロン不純物をイオン注入法で注入し、所定の条件のドライブイン拡散でそれぞれ一定の濃度と深さを正確に得るようにして形成される。Ｐ型高濃度拡散領域５およびガードリング４はそれぞれ、濃度１Ｅ１８〜１Ｅ２１cm^-3、深さ５００ｎｍ、濃度１Ｅ１８〜１Ｅ２１cm^-3、深さ１μｍである。
また、ガードリング４およびＰ型高濃度拡散領域５は、あらかじめ、Ｎ^＋型拡散領域３形成時に大きめの開口部Ｏを形成しておき、レジストパターンを追加してマスクとしつつ形成される。このようにして、基板表面のエッチングによるリセスの形成を回避し、表面段差のない状態でイオン注入を行うようにしているため、シリコン表面の電界を緩和させる事で、ガードリング４とＮ^-型エピタキシャル層６との接合部である副接合部による耐圧（以下周辺電圧と呼ぶ）は、より高耐圧となる様に配置されている。
１０はＮ^＋型拡散領域からなるチャネルストッパーで終端部に配置されている。

次に、この半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、厚さ０．０８０から０．１５ｍｍのＮ^＋（＋）型シリコン基板１の表面にＮ⁻型エピタキシャル層６、Ｎ型エピタキシャル層２を形成し、Ｎ^＋／Ｎ⁻／Ｎ^＋エピタキシャルウェハを得る。このときのＮ⁻型エピタキシャル層６は厚さ１０〜２０μｍ、厚さ公差３％、比抵抗５．０００から２０．００オーム、抵抗公差５％であった。Ｎ型エピタキシャル層２は厚さ５〜１０μｍ、厚さ公差３％、比抵抗１．０００から５．００オーム、抵抗公差５％であった。
そして、図２（ｂ）に示すように、熱酸化により、表面に酸化シリコン膜からなる絶縁層７を形成し、図２（ｃ）に示すように、フォトリソグラフィにより所定の位置に開口部Ｏを形成する。
こののち、図２（ｄ）に示すように、ＬＯＣＯＳにより、開口部Ｏに露呈するＮ型エピタキシャル層２の表面に絶縁層７ｓとしての酸化シリコン膜を形成する。

そして、図３（ａ）に示すように、この絶縁層７の上層にフォトレジストを塗布し、この開口部Ｏよりも小さい開口をもつようにレジストパターンＲ１を形成する。
このレジストパターンＲ１をマスクとして、図３（ｂ）に示すように、リンイオンのイオン注入とドライブ拡散でほぼ１Ｅ１８〜１Ｅ２０cm^-3の濃度を得る。そしてレジストパターンＲ１を除去し、比抵抗の低いＮ^＋型拡散領域３を形成する。

このＮ^＋型拡散領域３の濃度は、Ｎ型エピタキシャル層２の比抵抗よりも十分低くなるように形成されており、このためＮ型エピタキシャル層２の持っている比抵抗のばらつきは影響されないものとする。
そして、図３（ｃ）に示すように、再度絶縁層７の上層にフォトレジストを塗布し、前記開口部Ｏと同程度の開口をもつようにレジストパターンＲ２を形成する。

そして、このレジストパターンＲ２をマスクとして、Ｎ^＋型拡散領域３の周りにリング状をなすように、Ｎ^＋型拡散領域３とＰ型高濃度拡散領域５との界面に形成される主接合部よりも深く、ボロンイオンのイオン注入とドライブ拡散でボロンのイオン注入と窒素雰囲気中でのドライブ拡散でほぼ１Ｅ２０cm^-3の濃度を得る。
そしてレジストパターンＲ２を除去し、Ｎ^＋型拡散領域３の周囲に、図４（ａ）に示すように、ガードリング４を形成する。

このレジストパターンＲ２を除去後、図４（ｂ）に示すように、ＣＶＤ法により保護膜１１としての酸化シリコン膜を形成しこの上層にレジストパターンＲ３を形成し、これをマスクとしてエッチングを行いアノードコンタクトのために表面を開口する。

そして、図４（ｃ）に示すように、表面にボロン含有ポリシリコン層を形成し、熱拡散を行う。このようにして、Ｎ^＋型拡散領域３の表面から所定の深さに、ドライブ拡散でほぼ１Ｅ２２cm^-3の濃度を得、反転によりＰ型高濃度拡散領域５を形成する。またこのボロン含有ポリシリコン層はアノード電極８として用いられる。

これにより、Ｎ^＋型拡散領域３の表面では導電型を反転して形成されるＰ型高濃度拡散領域５との間にＰＮ接合部が得られるのであるが、このＰＮ接合部の中央部、即ちＮ^＋型拡散領域３とＰ型高濃度拡散領域５の交差部では、その周辺部の周辺耐圧よりも低い電圧で降伏（ブレークダウン）が起こる。
ここでＰＮ接合部の中央部における耐圧、いわゆるメイン耐圧は６から６０Ｖ、周辺耐圧は８から１００Ｖであり、ＰＮ接合部の中央部（ツェナーダイオード形成領域）で確実にブレークダウンすることができる。

これにより、ツェナーダイオードとして動作させると、逆方向電流はＮ^＋型拡散領域３とＰ型高濃度拡散領域５の交差部のみに流れ、その周辺部にはほとんど流れない。
従って、使用するウエーハの比抵抗にばらつきがあっても、このようにして得られたＰＮ接合部の降伏電圧（ブレークダウン電圧）の変動が極めて小さい半導体装置が得られるものである。

こののち、ボロン含有ポリシリコン層をパターニングする。
そしてアルミニウム薄膜からなるアノード電極８を形成する。そして、この上層に窒化シリコン膜からなる保護膜１１を形成することで、図１に示した半導体装置が完成する。

尚、ツェナーダイオードは、６Ｖから６０Ｖを中心に、ツェナー電圧による分類あるいは、ランク分類等によりツェナー電圧の細分化がされ、その為のツェナー電圧のコントロール性も生産上重要なパラメータとなっている。

本発明の構成によれば、Ｐ型高濃度拡散領域５の濃度を浅くかつ高くすることで前記ＰＮ接合部の降伏電圧（ツェナー電圧）は低くする事が可能となる。このようにして、所望のツェナー電圧を容易に得ることができる。

これにより、定電圧ダイオードとして動作をさせると、逆方向電流はＰ型高濃度拡散領域５とＮ^＋型拡散領域３との主接合部に流れてその周辺部にある副接合部にはほとんど流れない。
この時、Ｐ型高濃度拡散領域５による空乏層の終端部は、Ｎ^＋型拡散領域３の内部に位置する様に配置する構造となっている。
従って、使用するエピタキシャル層２の比抵抗や厚みにばらつきがあっても、この様な構成にて得られた主接合部のブレークダウン電圧の変動が極めて小さな定電圧ダイオードが得られる。

また、Ｎ型エピタキシャル層２とＮ^＋型シリコン基板１との間に設けられたＮ⁻型エピタキシャル層６を５〜２０Ω・ｃｍ、厚み１０から２０μｍとなるように設ける事で、抵抗成分は主接合部よりもＮ⁻型エピタキシャル層での抵抗成分は高いため、例えば誘導雷サージや静電サージによる発熱は、接合部よりもこのＮ⁻型エピタキシャル層６の方が高くなる。

このため、誘導雷サージや静電サージが印加されても、その発熱は、主たる接合部よりも、複数のＮ⁻型エピタキシャル層６の抵抗成分の方が高いので素子破壊することはなくなり信頼性は向上した。

ちなみに、エピタキシャル成長層が従来は０．５Ω程度であったのが３．０Ω程度となり高抵抗化をはかることができる。またＨＮの注入により、Ｎ型エピタキシャル層２との濃度差を拡大することで素材による影響を低減することができる。またＨＮ注入の３段化により、ＰＮ接合部の接合領域のマージンを拡大することができる。これによりブレークダウン電圧Ｖｚのばらつきが３．８％から０．２％となった。

また、エピタキシャル成長層を２層化することで、疑似的に抵抗内蔵ツェナー（ＺＮＤ）部構造を得ることができ、ＺＮＤ部へのサージ電流が抑制され、素材高抵抗化によるＥＳＤ耐量の低下を抑制することができる。
そのメカニズムは以下のように考えられる。
静電気などによって過渡的に高耐圧が印加された場合、それに伴い、サージ電流が入力され高比抵抗となるＮ型基板が高抵抗体となって発熱し、ある限度を超えるとホットスポットなどによりＰＮ接合面で永久破壊が起こる。
従来構造では、抵抗体はＰＮ接合領域にあり、面積が狭かったので極部集中により、破壊耐量は低かった。

これに対し、本発明の上記実施の形態の構造ではＰＮ接合領域に高抵抗領域がなくなり、裏面基板側に近いエピタキシャル層が抵抗体となっている。すなわち、高抵抗体からなるエピタキシャル層を基板と表面のエピタキシャル層との間に配することで、その部分で静電気（ＥＳＤ）印加時のサージを発熱させ、素子への電流の流入を緩和し、ＥＳＤ耐量の向上を可能としている。

このことから、チップ面積全体にわたる広い一面でかつ裏面のリードフレームに近い位置で発熱が生じることになり、上記で発熱された熱はリードフレーム側に放熱され、その結果永久破壊につながる抵抗体の発熱温度はますます低くなる。このようにして破壊耐量の向上をはかることができる。

比較のために、ＩＥＣ６１００４−２の静電気規格による永久破壊耐量を測定した。ＩＥＣ６１００４−２規格で行った静電気による破壊耐量（永久破壊につながる素子劣化に至る電圧）は、図７に示した従来例の構造によるツェナーダイオードの永久破壊耐量では８ＫＶであったが、本発明の構造では１２ＫＶとおよそ１．５倍に向上して信頼性が向上した事が確認された。

さらにツェナー電圧のばらつきを測定した。その結果を図８に示す。定格３９Ｖ品のツェナー電圧品のウェハ面内のツェナー電圧分布の左半分は、本発明構造の分布、右半分は従来構造の分布である。この図から考察できるように、ウェハ面内のツェナー電圧は、本発明品の方が格段にばらつきがなく、ツェナー電圧が均一となって、生産上極めて大きな効果を有する。

このようにして、ポリシリコン層からの浅い高濃度拡散および、イオン注入とドライブイン拡散の手法により、極めて精密に濃度コントロールができるため、必要とするツェナー電圧を極めて精度よく得ることができ、その結果生産性が高く歩留りも向上するため、安価な半導体装置を得ることができるものである。

このように、素材、すなわち半導体層（半導体基板）の比抵抗（不純物濃度）の影響なしに、所望の濃度の不純物を注入することでＮ型拡散領域を形成し、このＮ型拡散領域に対するＰ型拡散領域の不純物濃度でツェナー耐圧が決定されることになり、制御性よく、所望のツェナー特性を有する半導体装置を提供することが可能となる。また、不純物の注入により、Ｎ型拡散領域を形成するため、ウエーハを多品種ストックしておく必要がなく、生産性が向上する。

（実施の形態２）
次に本発明の実施の形態２について説明する。
図５は、本発明の実施の形態２における半導体装置の断面図である。図５においても、図１乃至４と同じ構成要素については同じ符号を用い、説明を省略する。
前記実施の形態では、絶縁層７のパターニングに際し、最初に活性領域としてのＮ型エピタキシャル層２を大きく開口しておき、ＰＮ接合を形成するための第１の拡散領域形成に際しては、レジストマスクを用いるようにしたが、本実施の形態では、順次必要な開口を形成するという方法をとることにより、フォトリソグラフィ工程の数を低減し、表面の段差を低減するようにしたことを特徴とする。

この半導体装置の構造としては、表面に段差が形成されている点で前記実施の形態１と異なるが、この段差分だけ、Ｐ型高濃度拡散領域５表面が深い位置にあり、Ｎ^＋型拡散領域３との間に形成するＰＮ接合の（電極からの）深さは極めて浅く形成される。そして、Ｎ^＋型拡散領域３の周囲を、より深い位置まで囲むＰ型拡散領域からなるガードリング４を形成している。
この構成により、ガードリングが確実にダイオード形成領域を囲んだ構造となるため、より信頼性の向上を図ることが可能となる。

他の領域については前記実施の形態１に準じて形成されており、ここでは説明を省略する。

ここでもこのＮ⁻型エピタキシャル層６の濃度は、Ｎ型エピタキシャル層２の比抵抗よりも十分低く、このためＮ型エピタキシャル層２の持っている比抵抗のばらつきは影響されないものとする。

（実施の形態３）
次に実施の形態３について説明する。
前記実施の形態では、リング構造のガードリング４を用いたが、図６に要部拡大図を示すように、ガードリング４の周りにさらにＦＬＲ（ＦｉｅｌｄＬｉｍｉｔｉｎｇＲｉｎｇ）４Ｆを設けてもよい。この場合ＦＬＲ４Ｆは、ガードリング４と同一工程で形成され、前記Ｐ型高濃度拡散領域５を取り囲んでＰ型層を１層もしくは複数設けてシリコン表面の電界を緩和させる事で、ガードリング４およびＦＬＲ４ＦとＮ^-型エピタキシャル層６との接合部による耐圧（以下周辺電圧と呼ぶ）は、より高耐圧となる様に配置されている。
製造に際しては、Ｐ型拡散領域を形成するためのマスクを変更するのみでよく、極めて容易に形成可能である。
以上説明してきたように、本発明によれば、ツェナー電圧の制御が容易なツェナーダイオードに適用する事が可能である。特に、７Ｖよりも高い領域で形成する場合に有効である。

なお、前記実施の形態１乃至３のいずれにおいても、記最表面のエピタキシャル層よりも、半導体基板と最表面のエピタキシャル層で挟まれた中間のエピタキシャル層の比抵抗が高くなるように形成したが、同程度あるいはそれよりも低くてもＰＮ接合の濃度ばらつきの低減によってもウエーハ面内のブレークダウン電圧のばらつきを低減することは可能である。

以上説明してきたように、本発明によれば、デイスクリートデバイスとしてのツェナーダイオードあるいは、ツェナーダイオードを用いた種々の半導体集積回路に適用可能である。

１Ｎ^＋型シリコン基板（半導体基板）
２Ｎ型エピタキシャル層
３Ｎ^＋型拡散領域（第３の拡散領域）
４ガードリング（第１の拡散領域）
４ＦＦＬＲ（Ｐ型拡散層）
５Ｐ型高濃度拡散領域（第２の拡散領域）
６Ｎ⁻型エピタキシャル層
７絶縁層
８アノード電極
９カソード電極
１０チャネルストッパー（Ｎ^＋型拡散層）
１１保護膜

Claims

少なくとも表面が第１導電型を有する半導体基板と、
前記半導体基板表面に形成され、前記半導体基板表面と同一導電型である第１導電型を有する複数のエピタキシャル層と、
前記エピタキシャル層のうち最表面のエピタキシャル層内に形成された第２導電型を有する環状の第１の拡散領域と、
前記環状の第１の拡散領域で囲まれた領域内に形成され、前記環状の第１の拡散領域よりも浅い、第２導電型を有する第２の拡散領域と、
前記環状の第１の拡散領域よりも深い、第１導電型を有する第３の拡散領域と、を具備し、
前記第２の拡散領域は前記第３の拡散領域表面の導電型が反転する拡散により形成された半導体装置。
請求項１に記載の半導体装置であって、
前記第２および第３の拡散領域間に形成される主接合部でブレークダウンした時の空乏層の終端部は少なくとも最表面の第一導電型エピタキシャル層内部に形成された前記第３の拡散領域内部である半導体装置。
請求項１または２に記載の半導体装置であって、
前記最表面のエピタキシャル層よりも、前記半導体基板と最表面のエピタキシャル層で挟まれた中間のエピタキシャル層の比抵抗が高い半導体装置。
請求項３に記載の半導体装置であって、
前記中間のエピタキシャル層の内、前記半導体基板との界面での比抵抗が最も高い半導体装置。
少なくとも表面が第１導電型である半導体基板表面に、前記半導体基板表面と同一導電型である第１導電型を有する複数のエピタキシャル層を形成する工程と、
前記エピタキシャル層のうち最表面のエピタキシャル層内に第２導電型を有する環状の第１の拡散領域を形成する工程と、
前記環状の第１の拡散領域で囲まれた領域内に、前記環状の第１の拡散領域よりも深い、第１導電型を有する第３の拡散領域を形成する工程と、
前記第３の拡散領域表面に、導電型が反転するように、前記環状の第１の拡散領域よりも浅い、第２導電型を有する第２の拡散領域を形成する工程と、を具備した
半導体装置の製造方法。