JP2000164665A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 チップ表面部の阻止耐圧を向上させるととも
に、耐圧特性測定時にチップ表面部で電流が流れること
を防ぐことができ、素子破壊を防止することができる半
導体集積回路装置及びその製造方法を提供する。 【解決手段】 高耐圧型ダイオードは、Ｎ型基板２１、
Ｐ型拡散領域２２、表面絶縁膜２３及び電極配線２４等
からなるダイオード部２０と、ダイオード部２０の周囲
を囲み、ウエハ上に形成されたチップを個々に切断する
切断領域となるグリットライン部２６とを備え、グリッ
トライン部２６全面には、Ｐ型拡散領域２２と同等以上
の深いボロン層によるグリットライン部Ｐ型拡散領域３
１を形成するように構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高耐圧半導体集積
回路装置及びその製造方法に関し、例えば、絶縁ゲート
形電界効果トランジスタ（ＩＧＦＥＴ：insulated gate
FET）を備えた半導体集積回路装置及びその製造方法に
関する。

【０００２】

【従来の技術】ＭＯＳ ＦＥＴ（metal-oxide-semicond
uctor field effect transistor）の基本的な構造は、
Ｓｉ基板上に薄い酸化膜を介して金属電極を設けたいわ
ゆるＭＯＳキャパシタの両側に、キャリアの供給源とな
るソースと、キャリアを取り出すドレインを配置したも
のである。酸化膜上の金属電極は、ソース・ドレイン間
のコンダクタンスを制御する機能のためにゲートとよば
れ、高濃度に不純物をドープしたポリシリコン（多結晶
シリコン）やシリサイドなどが多く用いられる。

【０００３】一方、高耐圧（high voltage）トランジス
タ（耐圧約１０００Ｖ）などの個別素子により回路を構
成する場合がある。高耐圧トランジスタや高耐圧ダイオ
ードは、素子自体の高耐圧が必要であるので、その製造
技術と密接な関係がある。

【０００４】従来のこの種の高耐圧の半導体集積回路装
置としては、例えば図６〜図９に示すものがある。

【０００５】図６及び図７は、高耐圧の半導体集積回路
装置例として、ＶＤＭＯＳ ＦＥＴ（vertical double-
diffused MOS FET：縦形２重拡散ＭＯＳ ＦＥＴ）の基
本構造を示す模式図であり、図６はその上面図、図７は
図６のＡ−Ａ′矢視断面図である。

【０００６】図６及び図７において、１はゲートパッ
ト、２はソースパット、３は半導体素子を保護するため
のＰＶ（パッシベーション）膜、４はドレイン部となる
グリットライン、５は耐圧向上部、６はＳｉウエハ、７
は電極パットにワイヤーボンディングされたワイヤーで
ある。

【０００７】ここで、ゲートパット１及びソースパット
２を中央部付近に配置し、このゲートパット１及びソー
スパット２にボンディングされるワイヤー７を長くする
と、ワイヤー７のぶれが大きくなり、これによってチッ
プ角部にワイヤー７が接触し、このためにソース・ドレ
イン、ゲート・ドレイン間ショートが発生してしまう。
これを避けるため、図６及び図７に示すように、ゲート
パット１及びソースパット２は耐圧向上部５に隣接した
位置に配置するようにしている。

【０００８】また、一般にＶＤＭＯＳは、チップ周囲部
に耐圧を向上させる構造（以下、この構造をしている部
分を耐圧向上部という）があるため、ゲートパット１及
びソースパット２は結局、チップ内側でかつ耐圧向上部
５に隣接した位置に配置し、耐圧を低下させないででき
る限りゲートパット１及びソースパット２にボンディン
グされるワイヤー７を短くするように構成している。

【０００９】以上はＶＤＭＯＳの場合であるが、バイポ
ーラトランジスタの場合も同様である。

【００１０】図８及び図９は、高耐圧型バイポーラトラ
ンジスタ（耐圧約１０００Ｖ）の基本構造を示す模式図
であり、図８はその上面図、図９は図８のＡ−Ａ′矢視
断面図である。

【００１１】図８及び図９において、１１はベースパッ
ト、１２はエミッタパット、１３は半導体素子を保護す
るためのＰＶ（パッシベーション）膜、１４はコネクタ
部となるグリットライン、１５は耐圧向上部、１６はＳ
ｉウエハ、１７は電極パットにワイヤーボンディングさ
れたワイヤーである。コネクタは裏面に配置されてい
る。

【００１２】図８及び図９に示すように、高耐圧型バイ
ポーラトランジスタの場合も、前記ＶＤＭＯＳの場合と
同様に、ベースパット１１及びエミッタパット１２は、
チップ内側でかつ耐圧向上部１５に隣接した位置に配置
し、耐圧を低下させないでできる限りベースパット１１
及びエミッタパット１２にボンディングされるワイヤー
１７を短くするように構成している。

【００１３】また、上述した例では、パットと耐圧向上
部とが非常に近い位置にあるように図示しているが、実
際のパワーＭＯＳ等では、パッド周囲部に余裕を持たせ
たガードリング構造等をとっており所定の耐圧は確保さ
れた構造となっている。

【００１４】高耐圧の半導体集積回路装置例として、高
耐圧トランジスタについて説明したが、他の半導体集積
回路装置、例えば高耐圧ダイオードの場合も同様であ
る。

【００１５】図１０は、高耐圧型ダイオードのチップ周
辺部の構造を示す断面図である。

【００１６】図１０において、２１はＮ型基板、２２は
Ｐ型拡散領域、２３は表面絶縁膜、２４はＡｌ等の電極
配線、２５は半導体素子を保護するためのＰＶ（パッシ
ベーション）膜、２６はウエハ状態からチップをダイシ
ングする際の切断の目安となるグリットライン部であ
り、Ｋ部はカソード、Ａ部はアノード、Ｂ部はアノード
端部、Ｃ部はアノード電極端部、Ｄ部はグリットライン
端部である。

【００１７】上記高耐圧の半導体集積回路装置では、ウ
エハプロセス終了後に耐圧試験が実施される。例えば、
図１０に示す高耐圧型ダイオードの場合には、多数の針
状の端子を持つウエハプローブのプルーブによりＫ部
（カソード）を＋の電極に、Ａ部（アノード）をグラン
ドに接続し所定の高電圧を印加して耐圧測定を行う。こ
のようにしてウエハに形成されているチップの電気特性
を測定し、ウエハ状態で良品チップの選別を行う。

【００１８】ところで、上記高耐圧の半導体集積回路装
置においても製造コスト低減のためにチップサイズの小
さくすることが求められている。チップサイズを小さく
するために、例えば上記高耐圧型ダイオードでは、ＰＮ
ジャンクション部が要求されている耐圧を満足した状態
で最小のＢ（アノード端部）−Ｄ（グリットライン端
部）間の距離、または、Ｃ（アノード電極端部）−Ｄ
（グリットライン端部）間の距離を設定している。この
場合、ＰＶ膜２５が若干厚い場合はＢ−Ｄ間の距離を、
ＰＶ膜２５が十分に厚い場合はＣ−Ｄ間の距離を最小に
設定している。

【００１９】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の半導体集積回路装置にあっては、耐圧測定時
に高電圧を印加した場合、印加電圧が高いため、一番電
流が流れ易い各端部間で電流が流れ、これにより素子を
破壊してしまうことがあるという問題点があった。

【００２０】例えば、上記高耐圧型ダイオードの耐圧測
定時には、Ｋ部（カソード）を＋の電極に、Ａ部（アノ
ード）をグランドに接続する。このとき、ウエハ表面の
グリットライン部２６がドレイン電位となるため、Ｃ−
Ｄ間、またはＢ−Ｄ間で電流が流れ素子破壊を起こして
しまうことがあるという問題点があった。ＰＶ膜２５が
若干厚い時にはＢ−Ｄ間で電流が流れ、またＰＶ膜２５
が十分に厚い時にはＣ−Ｄ間で電流が流れて素子破壊に
至る。

【００２１】本発明は、チップ表面部の阻止耐圧を向上
させるとともに、耐圧特性測定時にチップ表面部で電流
が流れることを防ぐことができ、素子破壊を防止するこ
とができる半導体集積回路装置及びその製造方法を提供
することを目的とする。

【００２２】

【課題を解決するための手段】本発明に係る半導体集積
回路装置は、高電圧が印加され得る半導体集積回路装置
において、半導体素子形成領域を有するチップと、該半
導体素子形成領域を取り囲み、ウエハ上に形成されたチ
ップを個々に切断する切断領域となるグリットライン部
とを備え、グリットライン部が形成される基板にイオン
注入による拡散層を設けるように構成する。

【００２３】上記イオン注入による拡散層は、半導体素
子形成領域に形成される拡散層と略同等の深さ及び特性
を有する拡散層であってもよく、また、上記イオン注入
による拡散層は、半導体素子形成領域に形成される拡散
層と同じ工程で形成された拡散層であってもよい。

【００２４】上記イオン注入による拡散層は、隣り合う
チップ同士で分かれて形成されたものであってもよく、
また、上記イオン注入による拡散層は、Ｎ型基板に、ホ
ウ素（Ｂ）又はフッ化ホウ素（ＢＦ2）をイオン注入し
て形成されたボロン層であってもよい。

【００２５】本発明に係る半導体集積回路装置は、ウエ
ハ周辺部では、イオン注入による拡散層を形成しないよ
うに構成してもよい。

【００２６】本発明に係る半導体集積回路装置は、ウエ
ハ周辺部にダミーパターンを設け、ダミーパターンに
は、イオン注入による拡散層を形成しするように構成し
てもよい。

【００２７】本発明に係る半導体集積回路装置の製造方
法は、高電圧が印加され得る半導体集積回路装置の製造
方法において、グリットライン部が形成される基板にイ
オン注入による拡散層を設ける工程と、拡散層が形成さ
れた基板に半導体素子及びグリットライン部を形成する
工程とを順次実施することを特徴とする。

【００２８】本発明に係る半導体集積回路装置の製造方
法は、ウエハ状態で半導体素子の耐圧を測定する工程
と、ウエハ上のチップをグリットライン部に沿って個々
のチップに切断するダイシング工程とを順次実施するも
のであってもよい。

【００２９】

【発明の実施の形態】本発明に係る半導体集積回路装置
は、高耐圧半導体集積回路装置としてＭＯＳ又はバイポ
ーラトランジスタを用いた半導体集積回路装置に適用す
ることができる。 第１の実施形態 図１は本発明の第１の実施形態に係る半導体集積回路装
置の構造を示す断面図であり、本実施形態に係る半導体
集積回路装置は、高耐圧型ダイオードに適用した例であ
る。なお、本実施形態に係る半導体集積回路装置の説明
にあたり図１０に示す高耐圧型ダイオードと同一構成部
分には同一符号を付している。

【００３０】図１において、２１はＮ型基板、２２はＰ
型拡散領域、２３は表面絶縁膜、２４はＡｌ等の電極配
線、２５は半導体素子を保護するためのＰＶ（パッシベ
ーション）膜、２６はウエハ状態からチップをダイシン
グする際の切断の目安となるグリットライン部、３１は
グリットライン部２６全面に深いボロン層により形成さ
れたグリットライン部Ｐ型拡散領域（拡散層）であり、
Ｋ部はカソード、Ａ部はアノード、Ｂ部はアノード端
部、Ｃ部はアノード電極端部、Ｄ部はグリットライン端
部である。

【００３１】すなわち、本実施形態に係る高耐圧型ダイ
オード構造は、Ｎ型基板２１、Ｐ型拡散領域２２、表面
絶縁膜２３及び電極配線２４等からなるダイオード部２
０（半導体素子）と、該ダイオード部２０の周囲を囲
み、ウエハ上に形成されたチップを個々に切断する切断
領域となるグリットライン部２６とを備え、グリットラ
イン部２６全面には、Ｐ型拡散領域２２と同等以上の深
いボロン層によるグリットライン部Ｐ型拡散領域３１が
形成された構成となっている。但し、本実施形態では、
後述する理由によってウエハ周辺部のグリットライン部
２６については、上記深いボロン層によるグリットライ
ン部Ｐ型拡散領域３１は形成しないようにしている。

【００３２】ウエハ上には、上記ダイオード構造のチッ
プが整列して複数個配置され、チップ同士はグリットラ
イン部Ｐ型拡散領域３１を介して隣り合う構成となって
いる。

【００３３】このように、本実施形態に係る高耐圧型ダ
イオードは、前記図１０に示す従来の高耐圧型ダイオー
ドにおいて、グリットライン部２６全面に深いボロン層
によるグリットライン部Ｐ型拡散領域３１が形成された
構造となっている。

【００３４】以下、上述のように構成された半導体集積
回路装置の製造方法を説明する。

【００３５】図２及び図３は上記高耐圧型ダイオード構
造の製造工程を説明するための工程断面図である。

【００３６】まず、図２（ａ）に示すように、抵抗率１
００Ωｃｍ程度のＮ型基板２１を用意し、このＮ型基板
２１上にフォトレジスト２７を均一に塗布する。次に、
図２（ｂ）に示すように、ＬＳＩパターンの描かれたガ
ラスマスクを通して紫外線（ＵＶ）を照射してマスクパ
ターンを焼き付け、ポジレジストの場合は感光した部分
（ネガレジストの場合は非感光部分）を流し去る。

【００３７】次に、図２（ｃ）に示すように、レジスト
パターンが形成されたＮ型基板２１上に、このレジスト
パターンをマスクにｐ型不純物としてボロン（Ｂ）を５
０ｋｅＶ、５×１０12ｃｍ-2程度の条件でイオン注入
し、Ｐ型拡散領域２２及びグリットライン部Ｐ型拡散領
域３１を形成する。ｐ型不純物としては、フッ化ホウ素
（ＢＦ2）を用いてもよい。本実施形態では、ダイオー
ドのＰＮジャンクション部となるＰ型拡散領域２２に加
えて、同一工程で同時に、グリットライン部全面につい
てもグリットライン部Ｐ型拡散領域３１を形成すること
を特徴とする。この場合、ボロンのイオン注入によるボ
ロン層の深さは、グリットライン部Ｐ型拡散領域３１が
Ｐ型拡散領域２２と同等以上であればよい。したがっ
て、本実施形態では、従来のレジストのマスクパターン
を、グリットライン部２６が開口した形状のものに変更
するだけで、同一工程でグリットライン部２６全面にグ
リットライン部Ｐ型拡散領域３１を形成することができ
る。

【００３８】次に、マスク材としての役割を終えたフォ
トレジスト２７を除去する（図２（ｄ）参照）。ここま
での工程により、図２（ｄ）に示すような断面形状が得
られる。

【００３９】次に、熱酸化等により表面絶縁膜２３を６
μｍ程度成長させ、その上にフォトレジスト（図示せ
ず）を均一に塗布し、フォトリソグラフィーにより形成
されたレジストパターンをマスクにして表面絶縁膜２３
をエッチングする。マスク材として使用したフォトレジ
ストを除去すると、ここまでの工程により、図３（ｅ）
に示すような断面形状が得られる。

【００４０】次に、図３（ｆ）に示すように、表面絶縁
膜２３が形成されたＮ型基板２１上に、例えば真空蒸着
法を用いて電極配線２４となる１μｍ程度のＡｌ膜を形
成し、フォトリソグラフィーにより電極配線２４をパタ
ーニングする。

【００４１】最後に、図３（ｇ）に示すように、半導体
素子を保護するためにＰＳＧ膜などのＰＶ（パッシベー
ション）膜２５を全体に１μｍ程度堆積させ、その後フ
ォトリソグラフィーによりアノードＡ部分及びグリット
ライン部２６に所定の開孔部をエッチング形成してウェ
ハプロセスを終了する。

【００４２】なお、ウエハプロセス終了後にウエハ状態
において高耐圧型ダイオードの耐圧試験が実施される。
例えば、ウエハプロービング試験として針状の端子をカ
ソードＫを＋の電極に、アノードＡをグランドに接続し
所定の高電圧を印加して耐圧測定を行う。このようにし
てウエハに形成されているチップの電気特性を測定し、
ウエハ状態で良品チップの選別を行う。

【００４３】以下、上述のように構成された半導体集積
回路装置の動作を説明する。

【００４４】上記高耐圧型ダイオードの耐圧測定時に
は、Ｋ部（カソード）を＋の電位に、Ａ部（アノード）
をグランド（接地電位）を印加する。このために、図１
において、Ｂ部（アノード端部）及びＣ部（アノード電
極端部）にグランドを印加することになる。

【００４５】前記図１０に示す従来例では、グリットラ
イン部２６がドレイン電位となるため、Ｂ−Ｃ間、また
はＢ−Ｄ間で電流が流れ素子破壊を起こしてしまうこと
があった。

【００４６】これに対して本実施形態では、Ｄ部（グリ
ットライン端部）において、グリットライン部２６に深
いボロン層によるグリットライン部Ｐ型拡散領域３１が
形成されているため、この部分にＰＮジャンクションが
存在してダイオードとなる。これにより、従来例のよう
にグリットライン部２６がドレイン電位と同電位にはな
らずオープン状態となる。したがって、Ｂ（Ｃ）部−Ｄ
部間の電位差が殆どなくなるのでＢ−Ｃ間、またはＢ−
Ｄ間で電流が流れるのを防ぐことができ、素子破壊を防
止することができる。

【００４７】ところで、上述したウエハ生成工程により
ウエハには多数のチップが形成されるが、一般にウエハ
周辺部にはその中心部より欠陥が多く存在する。このよ
うな欠陥が、グリットライン部Ｐ型拡散領域３１に存在
すると、この部分のＰＮジャンクションが破壊されるこ
とがあり、この場合には、上記Ｄ部がドレイン電位とな
るため、Ｂ−Ｃ間、またはＢ−Ｄ間で電流が流れ素子破
壊を起こしてしまうことがある。すなわち、ウエハに欠
陥があると、グリットライン部Ｐ型拡散領域３１を形成
した効果が失われて従来例と同様の素子破壊が生じてし
まう。

【００４８】上記不具合を避けるため、本実施形態で
は、グリットライン部Ｐ型拡散領域３１は、上記ウエハ
周辺部の欠陥多発部を除いたウエハ中心部のみに形成す
るようにする。

【００４９】また、ウエハを、グリットライン部２６に
沿って個々のチップに切断するダイシング工程を考え
る。ダイシング後のチップ状態となると、グリットライ
ン部２６はダイシングされているためにこのグリットラ
イン部２６に欠陥が多発することがある。この場合もグ
リットライン部２６の欠陥によって上記Ｄ部がドレイン
電位となる。しかし、この場合はダイシング後のチップ
状態で生じた欠陥であるため、ウエハ状態で生じた欠陥
の場合と異なり、樹脂封止、気密封止等のパッケージン
グによって製品となった時はＢ（Ｃ）−Ｄ間の耐圧は向
上し、製品完成時においてＢ（Ｃ）−Ｄ間で電流が流れ
るのを防ぐことができ、素子破壊を防止することができ
る。

【００５０】このように、本実施形態では、グリットラ
イン部２６で、かつウエハ周辺部を除いた領域にグリッ
トライン部Ｐ型拡散領域３１を形成することにより、ウ
エハ状態で耐圧特性等を測定する時のウエハ表面のＢ
（Ｃ）−Ｄ間で電流が流れるのを防ぐことができ、素子
破壊を防止することができる。また、製品状態では、上
述した理由により、製品完成時においてＢ（Ｃ）−Ｄ間
で電流が流れるのを防ぐことができ、素子破壊を防止す
ることができる。その結果、ウエハプロセスから組立工
程終了までの全般にわたってＢ（Ｃ）−Ｄ間で素子破壊
を防止することができる。

【００５１】以上、高耐圧型ダイオードの耐圧測定につ
いて述べたが、この耐圧測定の後（耐圧測定の前でもよ
い）には半導体集積回路装置の機能試験が行われる。こ
こでは、高耐圧型ダイオードのダイオード動作を試験す
る。まず、図１において、アノードＡに＋の電位を、カ
ソードＫにグランド（接地電位）を印加し、アノードＡ
からカソードＫに電流が流れることを試験するととも
に、アノードＡにグランドを、カソードＫに＋の電位を
印加し、カソードＫからアノードＡに電流が流れないこ
とを試験する。

【００５２】以上説明したように、第１の実施形態に係
る高耐圧型ダイオードは、Ｎ型基板２１、Ｐ型拡散領域
２２、表面絶縁膜２３及び電極配線２４等からなるダイ
オード部２０と、ダイオード部２０の周囲を囲み、ウエ
ハ上に形成されたチップを個々に切断する切断領域とな
るグリットライン部２６とを備え、グリットライン部２
６全面には、Ｐ型拡散領域２２と同等以上の深いボロン
層によるグリットライン部Ｐ型拡散領域３１を形成する
ように構成したので、グリットライン部Ｐ型拡散領域３
１によりＰＮジャンクションが存在することによりグリ
ットライン部２６をオープン状態として、Ｂ（Ｃ）部−
Ｄ部間で電流が流れるのを防ぐことができ、素子破壊を
防止することができる。

【００５３】特に、高耐圧半導体集積回路装置の高集積
化がより進んでＢ（Ｃ）部−Ｄ部間の距離がより小さく
なる場合にもウエハ表面の電位差が極めて小さい構造と
なっているため耐圧測定時の素子破壊を防止することが
できる。第２の実施形態図４は本発明の第２の実施形態
に係る半導体集積回路装置の構造を示す断面図であり、
本実施形態に係る半導体集積回路装置は、高耐圧型ダイ
オードに適用した例である。なお、本実施形態に係る半
導体集積回路装置の説明にあたり図１に示す高耐圧型ダ
イオードと同一構成部分には同一符号を付している。

【００５４】図４において、２１はＮ型基板、２２はＰ
型拡散領域、２３は表面絶縁膜、２４はＡｌ等の電極配
線、２５は半導体素子を保護するためのＰＶ（パッシベ
ーション）膜、２６はウエハ状態からチップをダイシン
グする際の切断の目安となるグリットライン部、４１は
グリットライン部２６全面に深いボロン層により形成さ
れたグリットライン部Ｐ型拡散領域（拡散層）であり、
Ｋ部はカソード、Ａ部はアノード、Ｂ部はアノード端
部、Ｃ部はアノード電極端部、Ｄ部はグリットライン端
部である。

【００５５】本高耐圧型ダイオードのグリットライン部
２６全面には、Ｐ型拡散領域２２と同等以上の深いボロ
ン層によるグリットライン部Ｐ型拡散領域４１が形成さ
れた構成となっており、グリットライン部Ｐ型拡散領域
４１は、各々のチップで独立するように形成されてい
る。また、図４破線部分は、このグリットライン部Ｐ型
拡散領域４１のＰＮジャンクションにより生じた空乏層
の伸びを示す。

【００５６】上記高耐圧型ダイオード構造のチップは、
ウエハ上に整列して複数個配置される。

【００５７】図５は上記高耐圧型ダイオード構造のチッ
プが形成されるウエハの構造を示す図であり、図５
（ａ）はその上面図、図５（ｂ）はその要部を拡大して
示す上面図である。

【００５８】図５（ｂ）において、ウエハ上には、本パ
ターンとして示す上記ダイオード構造のチップが整列し
て複数個配置され、チップ同士はグリットライン部Ｐ型
拡散領域４１を介して隣り合う構成となっている。

【００５９】また、ウエハ周辺部には、ウエハ中心部に
形成される上記ダイオード構造のチップとは別に所定形
状のダミーパターンが形成される。このダミーパターン
の周囲にも深いボロン層によるグリットライン部Ｐ型拡
散領域４１が形成されている。

【００６０】このように、本実施形態に係る高耐圧型ダ
イオードは、グリットライン部２６全面に深いボロン層
によるグリットライン部Ｐ型拡散領域４１が、隣り合う
チップ同士で分かれて形成されるとともに、ウエハ周辺
部には、所定形状のダミーパターンが形成された構造と
なっている。

【００６１】本実施形態に係る半導体集積回路装置の製
造方法は、上記ダミーパターン及びグリットライン部Ｐ
型拡散領域４１を形成するためのマスクパターン等が異
なること以外は前記第１の実施形態と同様な方法で製造
できるため製造方法の説明を省略する。

【００６２】以下、上述のように構成された半導体集積
回路装置の動作を説明する。

【００６３】高耐圧型ダイオードの機能試験では、ま
ず、図４において、アノードＡに＋の電位を、カソード
Ｋにグランド（接地電位）を印加し、アノードＡからカ
ソードＫに電流が流れることを試験するとともに、アノ
ードＡにグランドを、カソードＫに＋の電位を印加し、
カソードＫからアノードＡに電流が流れないことを試験
する。

【００６４】一方、上記高耐圧型ダイオードの耐圧測定
時には、Ｋ部（カソード）を＋の電位に、Ａ部（アノー
ド）をグランド（接地電位）を印加する。このために、
図４において、Ｂ部（アノード端部）及びＣ部（アノー
ド電極端部）にグランドを印加することになる。

【００６５】Ｄ部（グリットライン端部）において、グ
リットライン部２６に深いボロン層によるグリットライ
ン部Ｐ型拡散領域４１が形成されているため、この部分
にＰＮジャンクションが存在してダイオードとなる。こ
れにより、従来例のようにグリットライン部２６がドレ
イン電位と同電位にはならずオープン状態となる。した
がって、Ｂ（Ｃ）部−Ｄ部間の電位差が殆どなくなるの
でＢ−Ｃ間、またはＢ−Ｄ間で電流が流れるのを防ぐこ
とができ、素子破壊を防止することができる。

【００６６】また、上記ＰＮジャンクションにより空乏
層が存在し、この空乏層は図４破線に示すように周囲の
チップのグリットライン部Ｐ型拡散領域４１より深くま
で伸びている。ここで、グリットライン部Ｐ型拡散領域
４１は、各々のチップで独立するように形成されている
ため、前記第１の実施形態に比べ空乏層の伸びる領域が
狭小になる。このため、このグリットライン部Ｐ型拡散
領域４１部分におけるエピ欠陥による耐圧劣化の発生頻
度を減らすことができ、結果的にＢ（Ｃ）−Ｄ間で素子
破壊されるチップ個数を少なくすることができる。

【００６７】また、第１の実施形態で述べたように、ウ
エハ周辺部にはその中心部より欠陥が多く存在し（図５
（ａ）参照）、このような欠陥がグリットライン部Ｐ型
拡散領域４１に存在すると、この部分のＰＮジャンクシ
ョンが破壊されることがあり、さらに、ウエハ周辺部の
チップは周辺部方向に空乏層を伸ばすことができないこ
とがある。

【００６８】そこで本実施形態では、ウエハ周辺部にダ
ミーパターンを設け、かつこのダミーパターンに空乏層
を伸ばすグリットライン部Ｐ型拡散領域４１を形成する
ことにより、ウエハ周辺部のチップにあっても周辺部の
方向に空乏層を十分に伸ばすことを可能にする。これに
より、Ｄ部はオープン状態となり、Ｂ（Ｃ）部−Ｄ部間
の電位差が殆どなくなるのでＢ−Ｃ間、またはＢ−Ｄ間
で電流が流れるのを防ぐことができ、素子破壊を防止す
ることができる。

【００６９】また、前述したように、ダイシング後のチ
ップ状態では、グリットライン部２６はダイシングされ
ているためにこのグリットライン部２６に欠陥が多発す
ることがある。この場合もグリットライン部２６の欠陥
によって上記Ｄ部がドレイン電位となる。しかし、この
場合はダイシング後のチップ状態で生じた欠陥であるた
め、ウエハ状態で生じた欠陥の場合と異なり、樹脂封
止、気密封止等のパッケージングによって製品となった
時はＢ（Ｃ）−Ｄ間の耐圧は向上し、製品完成時におい
てＢ（Ｃ）−Ｄ間で電流が流れるのを防ぐことができ、
素子破壊を防止することができる。したがって、製品状
態では、製品完成時においてＢ（Ｃ）−Ｄ間で電流が流
れるのを防ぐことができ、素子破壊を防止することがで
きる。その結果、ウエハプロセスから組立工程終了まで
の全般にわたってＢ（Ｃ）−Ｄ間で素子破壊を防止する
ことができる。

【００７０】以上説明したように、第２の実施形態に係
る高耐圧型ダイオードは、ウエハ周辺部にダミーパター
ンを設けるとともに、このダミーパターンを含むチップ
のグリットライン部２６全面に各々のチップで独立した
グリットライン部Ｐ型拡散領域４１を形成するように構
成したので、第１の実施形態と同様に、ウエハ状態で耐
圧特性等を測定する時のウエハ表面のＢ（Ｃ）−Ｄ間で
電流が流れるのを防ぐことができ、素子破壊を防止する
ことができる。

【００７１】特に、本実施形態では、各々のチップで独
立してグリットライン部Ｐ型拡散領域４１を形成するよ
うにしたので、第１の実施形態に比べて空乏層の伸びる
領域が狭小になるためエピ欠陥の発生頻度を減らすこと
ができる。

【００７２】なお、上記各実施形態では、高耐圧型半導
体集積回路装置として、高耐圧型ダイオードに適用した
例であるが、グリットライン部にイオン注入による拡散
層を設ける構造の半導体集積回路装置であればどのよう
な装置にも適用できることは言うまでもない。例えば、
絶縁ゲート形電界効果トランジスタ（ＩＧＦＥＴ：insu
lated gate FET）や、ＶＤＭＯＳ ＦＥＴ（vertical d
ouble-diffused MOS FET：縦形２重拡散ＭＯＳ ＦＥ
Ｔ）、ＤＭＯＳ ＦＥＴ（double-diffused MOSFET：２
重拡散ＭＯＳ ＦＥＴ）、高耐圧型バイポーラトランジ
スタに適用できることは言うまでもない。

【００７３】また、上記各実施形態では、Ｎ型基板２１
にボロンをイオン注入してＰ型拡散領域２２及びグリッ
トライン部Ｐ型拡散領域（拡散層）３１，４１を形成し
ているが、少なくともグリットライン部に適当な拡散領
域（拡散層）が形成できればよく、その製造方法や不純
物及び半導体基板の種類等はどのようなものでもよい。

【００７４】また、上記各実施形態では、耐圧約１００
０Ｖとし、ウエハ状態での耐圧測定時を例にとり説明し
たが、この印加電圧は一例でありこれら電源電圧以外の
場合でも適用可能であることは勿論である。

【００７５】さらに、上記各実施形態に係る半導体集積
回路装置が、グリットライン部にイオン注入による拡散
層を設ける構造であれば、どのような構成でもよく、半
導体素子、例えばダイオードの製造プロセス、半導体基
板、拡散層の種類・深さ、ウエハ上のチップ・ダミーパ
ターン等の個数、配置状態等は上記各実施形態に限定さ
れない。

【００７６】

【発明の効果】本発明に係る半導体集積回路装置では、
半導体素子形成領域を有するチップと、該半導体素子形
成領域を取り囲み、ウエハ上に形成されたチップを個々
に切断する切断領域となるグリットライン部とを備え、
グリットライン部が形成される基板にイオン注入による
拡散層を設けるように構成したので、チップ表面部の阻
止耐圧を向上させることができ、耐圧特性測定時にチッ
プ表面部で電流が流れることを防いで素子破壊を防止す
ることができる。

【００７７】本発明に係る半導体集積回路装置の製造方
法では、グリットライン部が形成される基板にイオン注
入による拡散層を設ける工程と、拡散層が形成された基
板に半導体素子及びグリットライン部を形成する工程と
を順次実施するようにしたので、グリットライン部にイ
オン注入による拡散層が形成されることにより、耐圧特
性測定時にチップ表面部で電流が流れることを防ぐこと
ができ、素子破壊を防止することができる半導体集積回
路装置が実現できる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施形態に係る半導体
集積回路装置の構造を示す断面図である。

【図２】上記半導体集積回路装置の高耐圧型ダイオード
構造の製造工程を説明するための工程断面図である。

【図３】上記半導体集積回路装置の高耐圧型ダイオード
構造の製造工程を説明するための工程断面図である。

【図４】本発明を適用した第２の実施形態に係る半導体
集積回路装置の構造を示す断面図である。

【図５】上記半導体集積回路装置の高耐圧型ダイオード
構造のチップが形成されるウエハの構造を示す図であ
る。

【図６】従来の半導体集積回路装置の基本構造を示す上
面図である。

【図７】図６のＡ−Ａ′矢視断面図である。

【図８】従来の半導体集積回路装置の基本構造を示す上
面図である。

【図９】図８のＡ−Ａ′矢視断面図である。

【図１０】従来の半導体集積回路装置の構造を示す断面
図である。

【符号の説明】

２０ ダイオード部（半導体素子）、２１ Ｎ型基板、
２２ Ｐ型拡散領域、２３ 表面絶縁膜、２４ 電極配
線、２５ ＰＶ（パッシベーション）膜、２６グリット
ライン部、３１，４１ グリットライン部Ｐ型拡散領域
（拡散層）、Ｋ カソード、Ａ アノード、Ｂ アノー
ド端部、Ｃ アノード電極端部、Ｄグリットライン端部

Claims (9)

【特許請求の範囲】
1. 【請求項１】 高電圧が印加され得る半導体集積回路装
   置において、 半導体素子形成領域を有するチップと、 前記半導体素子形成領域を取り囲み、ウエハ上に形成さ
   れた前記チップを個々に切断する切断領域となるグリッ
   トライン部とを備え、 前記グリットライン部が形成される基板にイオン注入に
   よる拡散層を設けることを特徴とする半導体集積回路装
   置。
2. 【請求項２】 前記イオン注入による拡散層は、 前記半導体素子形成領域に形成される拡散層と略同等の
   深さ及び特性を有する拡散層であることを特徴とする請
   求項１記載の半導体集積回路装置。
3. 【請求項３】 前記イオン注入による拡散層は、前記半
   導体素子形成領域に形成される拡散層と同じ工程で形成
   された拡散層であることを特徴とする請求項１記載の半
   導体集積回路装置。
4. 【請求項４】 前記イオン注入による拡散層は、 隣り合うチップ同士で分かれて形成されたことを特徴と
   する請求項１記載の半導体集積回路装置。
5. 【請求項５】 請求項１記載の半導体集積回路装置にお
   いて、 ウエハ周辺部では、前記イオン注入による拡散層を形成
   しないようにしたことを特徴とする半導体集積回路装
   置。
6. 【請求項６】 請求項１記載の半導体集積回路装置にお
   いて、 ウエハ周辺部にダミーパターンを設け、前記ダミーパタ
   ーンには、前記イオン注入による拡散層を形成したこと
   を特徴とする半導体集積回路装置。
7. 【請求項７】 前記イオン注入による拡散層は、 Ｎ型基板に、ホウ素（Ｂ）又はフッ化ホウ素（ＢＦ2）
   をイオン注入して形成されたボロン層であることを特徴
   とする請求項１、２、３、４、５又は６の何れかに記載
   の半導体集積回路装置。
8. 【請求項８】 高電圧が印加され得る半導体集積回路装
   置の製造方法において、 グリットライン部が形成される基板にイオン注入による
   拡散層を設ける工程と、 前記拡散層が形成された基板に半導体素子及び前記グリ
   ットライン部を形成する工程とを順次実施することを特
   徴とする半導体集積回路装置の製造方法。
9. 【請求項９】 請求項８記載の半導体集積回路装置の製
   造方法において、 ウエハ状態で前記半導体素子の耐圧を測定する工程と、 ウエハ上のチップを前記グリットライン部に沿って個々
   のチップに切断するダイシング工程とを順次実施するこ
   とを特徴とする半導体集積回路装置の製造方法。