JP2018078348A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】電気特性の測定時の放電開始電圧を向上でき、表面電極のパッドエリアを広くできるか、１つのウエハから得られる半導体装置の数（チップ数）を増やすことができる半導体装置およびその製造方法を提供すること。
【解決手段】半導体装置１は、表面２Ａ、裏面２Ｂおよび端面２Ｃを有するｎ型のＳｉＣ層２と、ＳｉＣ層２の表面２Ａの端部に露出するようにＳｉＣ層２に形成されたｐ型の電圧緩和層７と、電圧緩和層７を覆うようにＳｉＣ層２上に形成された絶縁層８と、絶縁層８を通ってＳｉＣ層２の表面２Ａに接続され、選択的に露出したパッドエリア９５を有するアノード電極９とを含む。
【選択図】図２

Description

本発明は、半導体装置およびその製造方法に関する。

従来、高耐圧半導体装置の電気特性を測定するときに、大気中で放電するという問題があった。
その対策として、たとえば、特許文献１は、半導体ウエハにベース領域およびエミッタ領域を形成し、ベース電極、エミッタ電極をパターニングした後、その表面にポリイミド膜を被着してパターニングし、ダイシング領域およびその他の電極ボンディング部を除く領域を被覆する工程を含む、半導体装置の製造方法を開示している。

特開昭６０−５０９３７号公報 特開昭５４−４５５７０号公報 特開２０１１−２４３８３７号公報 特開２００１−１７６８７６号公報 再公表特許ＷＯ２００９／１０１６６８号公報

本発明の目的は、電気特性の測定時の放電開始電圧を向上させることができ、表面電極のパッドエリアを従来に比べて広くすることができる半導体装置およびその製造方法を提供することである。
また、本発明の他の目的は、電気特性の測定時の放電開始電圧を向上させることができ、１つのウエハから得られる半導体装置の数（チップ数）を従来に比べて増やすことができる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第１導電型のＳｉＣ層と、前記ＳｉＣ層の前記表面に形成された第１の絶縁層と、前記第１の絶縁層を通って前記ＳｉＣ層の前記表面に接続された表面電極と、前記表面電極を覆うように前記第１の絶縁層上に形成され、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記第１の絶縁層における前記ＳｉＣ層の前記表面の前記端部上の部分を露出させるように、前記ＳｉＣ層の前記端面に対して前記ＳｉＣ層の内側に後退した外周縁を有する第２の絶縁層とを含む。

図１は、本発明の第１の実施形態に係る半導体装置の平面図である。 図２は、図１の切断面線II−IIから見た断面図である。 図３は、前記半導体装置の製造工程の一例を説明するための流れ図である。 図４は、パッドエリアの端からＳｉＣ層の端面までの距離Ｘ１に関連する効果を説明するための図である。 図５は、アノード電極におけるＳｉＣ層との接続部分の端から端面までの距離Ｘ２に関連する効果を説明するための図である。 図６は、本発明の第２の実施形態に係る半導体装置の構成を説明するための断面図である。 図７は、本発明の第３の実施形態に係る半導体装置の構成を説明するための断面図である。 図８は、本発明の第４の実施形態に係る半導体装置の構成を説明するための断面図である。 図９は、本発明の第１の参考形態に係る半導体装置の構成を説明するための断面図である。 図１０は、本発明の第５の実施形態に係る半導体装置の構成を説明するための断面図である。 図１１は、本発明の第６の実施形態に係る半導体装置の構成を説明するための断面図である。 図１２は、本発明の第２の参考形態に係る半導体装置の構成を説明するための断面図である。 図１３は、本発明の第７の実施形態に係る半導体装置の構成を説明するための断面図である。 図１４は、図１３の半導体装置の平面構造の一例を説明するための図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置の平面図である。図２は、図１の切断面線II−IIから見た断面図である。図１および図２では、発明の内容を理解し易くするために、ウエハから個片化される前の半導体装置を示してある。
半導体装置１は、炭化ケイ素（SiC：Silicon Carbide）が採用された素子である。半導体装置１は、製造過程において、１枚のＳｉＣウエハ２に規則的に配列されて多数形成される。ＳｉＣウエハ２（以下「ＳｉＣ層２」ともいう）には、複数の素子領域３を区画する所定幅α（たとえば、３０μｍ〜８０μｍ）のダイシング領域４が設定されている。この実施形態では、ダイシング領域４が格子状に形成されていて、複数の素子領域３は、全体として行列状に配列されている。半導体装置１は、各素子領域３に一つずつ形成され、ＳｉＣウエハ２をダイシング領域４に沿って切断することによって個片化される。また、第１の実施形態に係る半導体装置１は、ショットキーバリアダイオードである。

個片化によって切り出された各半導体装置１のＳｉＣ層２は、表面２Ａおよび裏面２Ｂ、ならびに当該表面２Ａおよび裏面２Ｂを取り囲む端面２Ｃを有している。端面２Ｃは、個片化によって現れるＳｉＣ層の切断面（側面）であって、表面２Ａおよび裏面２Ｂの外周を区画している。この実施形態では、各半導体装置１は、たとえば、平面視正方形のチップ状である。そのサイズは、図１の紙面における上下左右方向の長さがそれぞれ０．５ｍｍ〜２０ｍｍである。すなわち、半導体装置１のチップサイズは、たとえば、０．５ｍｍ角〜２０ｍｍ角である。

ＳｉＣ層２は、ｎ^＋型ＳｉＣからなる基板５と、基板５上に形成されたｎ⁻型ＳｉＣからなるエピタキシャル層６とを含む。基板５の厚さは、５０μｍ〜１０００μｍであり、エピタキシャル層６の厚さは、５μｍ以上（好ましくは、６μｍ〜２０μｍ）であってもよい。基板５およびエピタキシャル層６に含まれるｎ型ドーパントとしては、たとえば、Ｎ（窒素）、Ｐ（リン）、Ａｓ（ひ素）等を使用できる（以下、同じ）。基板５およびエピタキシャル層６のドーパント濃度の関係は、基板５のドーパント濃度が相対的に高く、エピタキシャル層６のドーパント濃度が基板５に比べて相対的に低い。具体的には、基板５のドーパント濃度は、１×１０^１７〜１×１０^２２ｃｍ^−３であり、エピタキシャル層６のドーパント濃度は、１×１０^１６ｃｍ^−３以下（好ましくは、１×１０^１５〜９×１０^１５ｃｍ^−３）であってもよい。

エピタキシャル層６の表面部には、表面２Ａの端部に露出するようにｐ型の電圧緩和層７が形成されている。この実施形態では、電圧緩和層７は、ＳｉＣ層２の表面２Ａおよび端面２Ｃによって形成されるＳｉＣ層２の表面２Ａ側の角部に露出するように、ＳｉＣ層２の外周縁に沿って環状に形成されている。これにより、電圧緩和層７は、表面２Ａおよび端面２Ｃの両方に露出しており、各面２Ａ，２Ｃに露出した領域がＳｉＣ層２の角部において一体化している。また、電圧緩和層７に含まれるｐ型ドーパントとしては、たとえば、Ｂ（ホウ素）、Ａｌ（アルミニウム）等を使用できる。また、電圧緩和層７は、その底部が基板５とエピタキシャル層６との境界に対して表面２Ａ側に位置するように形成されている。具体的には、電圧緩和層７の深さは、たとえば、１０００Å〜１００００Åであってよい。

ＳｉＣ層２上には、絶縁層８および表面電極としてのアノード電極９が形成されている。絶縁層８は、電圧緩和層７を覆うように形成され、ＳｉＣ層２から順に積層された第１層８１および第２層８２を含む複数層からなる構造を有している。絶縁層８が複数層からなる構造であれば、ショットキーバリアダイオードに要求される最大印加電圧（ＢＶ）の大きさに応じて、絶縁層８の種類を多種多様に変更することができる。

この実施形態では、第１層８１は、ＳｉＣ層２の表面２Ａ全面に形成されている。一方、第２層８２は、第１層８１におけるＳｉＣ層２の表面２Ａの角部上の部分を露出させるように形成され、端面２Ｃに対してＳｉＣ層２の内側に後退した外周縁８３を有している。絶縁層８に覆われた電圧緩和層７は、具体的には、ＳｉＣ層２の厚さ方向において、第２層８２の外周縁８３に重なるように形成されている。すなわち、電圧緩和層７の内周縁７１が、第２層８２の外周縁８３よりもＳｉＣ層２の内側に位置している。また、第１層８１には、ＳｉＣ層２の表面２Ａを選択的に露出させるコンタクトホール８４が形成されている。

アノード電極９は、コンタクトホール８４に埋設された下端部９１と、第１層８１から上方に突出した上端部９２とを含み、下端部９１の底面がコンタクトホール８４内でＳｉＣ層２の表面２Ａに対して接続部分９３として接続されている。アノード電極９の上端部９２は、コンタクトホール８４の外周縁から横方向（ＳｉＣ層２の表面２Ａに沿う方向）に一様に引き出された周縁部としての引き出し部９４をさらに含む。これにより、アノード電極９は、平面視でコンタクトホール８４の開口径よりも大きなサイズで形成されている。

また、アノード電極９の上端部９２は、その周縁部が上層の第２層８２に被覆されている。すなわち、第２層８２には、アノード電極９の中央部をパッドエリア９５として選択的に露出させるコンタクトホール８５が形成されている。コンタクトホール８５は、ＳｉＣ層２の端面２Ｃに対する外周縁の相対位置が、コンタクトホール８４の外周縁よりも内側になるように形成されている。コンタクトホール８５の具体的な大きさは、たとえば、パッドエリア９５に１２５μｍ径のボンディングワイヤを接続する場合には、５００μｍ×３００μｍ程度である。

絶縁層８は、この実施形態では、第１層８１が１μｍ以上の厚さを有する酸化シリコン（ＳｉＯ_２）からなり、第２層８２が０．２μｍ以上の厚さを有するポリイミドからなる。ただし、絶縁層８の材料はこれに限るものではない。たとえば、第１層８１は、０．２μｍ以上の厚さを有するポリイミドや、１μｍ以上の厚さを有する窒化シリコン（ＳｉＮ）で構成されていてもよい。これらの中では、ＳｉＣ層２との密着性の観点から、ＳｉＯ_２が最も好ましい。

アノード電極９は、ｎ型のＳｉＣ層２に対してショットキー障壁やヘテロ接合を形成する材料、具体的には、前者の一例としての、Ｍｏ（モリブデン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ａｌ（アルミニウム）、後者の一例としてのポリシリコン等で構成することができる。すなわち、この半導体装置１においてショットキー障壁を形成するアノード電極９は、ＳｉＣ層２との間にショットキー障壁を形成する金属電極、ＳｉＣ層２のバンドギャップとは異なるバンドギャップを有する半導体からなり、ＳｉＣ層２に対してヘテロ接合（バンドギャップ差を利用してＳｉＣ層２との間に電位障壁を形成する接合）する半導体電極のいずれであってもよい。

この半導体装置１では、アノード電極９に正電圧、カソード電極（図示せず）に負電圧が印加される順方向バイアス状態になることにより、カソード電極からアノード電極９へと、ＳｉＣ層２を介して電子（キャリア）が移動して電流が流れる。これにより、半導体装置１（ショットキーバリアダイオード）が動作する。
次に、図１〜図３を参照して、半導体装置１の製造方法について説明する。図３は、前記半導体装置の製造工程の一例を説明するための流れ図である。

まず、基板５とエピタキシャル層６とからなるＳｉＣウエハ２を準備する。このＳｉＣウエハ２には、前述のように、複数の半導体装置１が形成される素子領域３と、当該素子領域３を区画し、最終的に個片化されて互いに分離される複数の半導体装置１の端面２Ｃを画成するダイシング領域４が格子状に設定されている。
次に、たとえばＳｉＣ層２の表面２Ａに選択的にイオン注入およびアニール処理することによって、電圧緩和層７が形成される（ステップＳ１）。電圧緩和層７は、製造途中では、ダイシング領域４の幅αよりも広い幅βで、隣り合う素子領域３に跨るようにダイシング領域４に沿って形成される。すなわち、この実施形態では、電圧緩和層７は、ダイシング領域４の幅αよりも広い幅βの格子状に形成される（図１の一点鎖線参照）。

次に、たとえばＣＶＤ法等の公知の膜形成方法によって、ＳｉＣ層２の表面２Ａ全面に第１層８１が形成される（ステップＳ２）。
次に、ＳｉＣ層２の表面２Ａを選択的に露出させるコンタクトホール８４を第１層８１に形成した後、たとえばスパッタ法によってアノード電極９の材料を堆積し、パターニングすることによって、アノード電極９が形成される（ステップＳ３）。アノード電極９は、第１層８１のコンタクトホール８４を通ってＳｉＣ層２（エピタキシャル層６）に接続される。

次に、たとえばＣＶＤ法等の公知の膜形成方法によって、アノード電極９全体を覆うように、第１層８１上に第２層８２が形成される（ステップＳ４）。次に、第２層８２をパターニングすることによって、アノード電極９の中央部をパッドエリア９５として選択的に露出させるコンタクトホール８５が形成される（ステップＳ５）。同時に、第２層８２のダイシング領域４に沿う格子状の部分が選択的に除去され、第２層８２の外周縁８３が端面２Ｃとなるラインに対して各素子領域３の内側に後退した状態となる。以上の工程を経て、各素子領域３には、ＳｉＣ層２とアノード電極９との接合によってショットキーバリアダイオード（半導体素子構造）が形成される。

次の工程は、各ショットキーバリアダイオードの電気特性の測定である（ステップＳ６）。具体的には、一つの素子領域３のアノード電極９を０Ｖとし、ＳｉＣウエハ２の裏面を１０００Ｖ以上（たとえば、１７００Ｖ）にする。これにより、アノード電極９−ＳｉＣウエハ２間に１０００Ｖ以上の電位差を発生させる最大印加電圧（ＢＶ）が印加されて、各ショットキーバリアダイオードの耐圧が測定される。

この際、ダイシング領域４の一部（電圧緩和層７以外の部分）を含め、ＳｉＣウエハ２のｎ型部分は１０００Ｖ以上の電位に固定されるので、ダイシング領域４とアノード電極９との間には、１０００Ｖ以上の電位差が生じることとなる。このような場合でも、この実施形態によれば、ダイシング領域４に沿って電圧緩和層７が形成され、さらに電圧緩和層７が絶縁層８で覆われている。そのため、ダイシング領域４−アノード電極９間にかかる１０００Ｖ以上の最大印加電圧（ＢＶ）を、絶縁層８および電圧緩和層７の２段階で緩和することができる。これにより、ダイシング領域４−アノード電極９間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、図２に示すように、ダイシング領域４−アノード電極９間にかかる電圧を、大気区間１０、絶縁層区間１１および電圧緩和層区間１２で分け合うことができる。そのため、大気区間１０での放電開始電圧Ｖを従来に比べて低くしても、放電開始電圧Ｖ＞最大印加電圧（ＢＶ）の関係を維持することができる。

ここで、パッシェンの法則に基づくと、２つの電極間の放電開始電圧Ｖは、ガス圧Ｐと電極の間隔（この実施形態では、パッドエリア９５の端（コンタクトホール８５の外周縁）からダイシング領域４までの距離Ｘ１）の積の関数で表される（Ｖ＝ｆ（Ｐ・Ｘ１））。この半導体装置１によれば、大気区間１０の放電開始電圧Ｖを従来に比べて低くできることから、パッシェンの法則に従えば、従来に比べて距離Ｘ１を短くすることができる。

したがって、半導体装置１のサイズ（チップサイズ）を従来と同じにする場合には、パッドエリア９５の外縁をＳｉＣ層２の端面２Ｃ側に広げることができるので、パッドエリア９５を従来に比べて広くすることができる。一方、パッドエリア９５を従来と同じサイズにする場合には、ＳｉＣ層２の端面２Ｃをパッドエリア９５側に縮めることができるので、１つのＳｉＣウエハ２から得られる半導体装置１の数（チップ数）を従来に比べて増やすことができる。

さらに、絶縁層８および電圧緩和層７の一方に欠陥（たとえば、工程不良による孔等）が生じていても、他方によってその欠陥をカバーすることができる。そのため、ダイシング領域４−アノード電極９間における放電の発生を効果的に防止することができる。
また、ショットキーバリアダイオードの電気特性の測定は、たとえば、大気、窒素（Ｎ_２）、水素（Ｈ_２）、アルゴン（Ａｒ）、ネオン（Ｎｅ）、ヘリウム（Ｈｅ）等のガス雰囲気下で行うことができる。そのときのガス圧Ｐは、たとえば、７２０Ｔｏｒｒ〜１５２０Ｔｏｒｒであることが好ましい。

前記パッシェンの法則の関数Ｖ＝ｆ（Ｐ・Ｘ１）によれば、ガス圧Ｐの増加に伴って放電開始電圧Ｖも高くなる。したがって、電気特性の測定時のガス圧Ｐを上記範囲にすることによって、パッドエリア９５の端からダイシング領域４（ＳｉＣ層２の端面２Ｃ）までの距離Ｘ１を一層短くすることができる。
その後、全ての素子領域３のショットキーバリアダイオードの電気特性を、同様の方法によって測定する。測定後、ＳｉＣウエハ２をダイシング領域４に沿って切断することによって、個々の半導体装置１に切り分ける。こうして、図２等に示す構造の半導体装置１が得られる。

次に、図４を参照して、パッドエリア９５の端からＳｉＣ層２の端面２Ｃまでの距離Ｘ１に関連する効果を説明する。
半導体装置１では、ショットキーバリアダイオードに印加される最大印加電圧（ＢＶ）Ｙ（≧１０００Ｖ）と、パッドエリア９５の端からＳｉＣ層２の端面２Ｃまでの距離Ｘ１とが、下記関係式（１）を満たすことが好ましい。製造工程においては、第２層８２をパターニングしてパッドエリア９５を露出する際（ステップＳ５）に、ショットキーバリアダイオードに印加される最大印加電圧（ＢＶ）Ｙ（≧１０００Ｖ）と、パッドエリア９５の端からダイシング領域４までの距離Ｘ１とが、下記関係式（１）を満たすように、パッドエリア９５の大きさ（コンタクトホール８５の大きさ）を設定することが好ましい。

前述のように、絶縁層８および電圧緩和層７を設けることによって、ダイシング領域４とアノード電極９との間には、大気区間１０以外に絶縁層区間１１および電圧緩和層区間１２が介在することになる。絶縁層８および電圧緩和層７の介在によって、ダイシング領域４−アノード電極９間の放電が効果的に防止される。
一方、一つの素子領域３のアノード電極９と、当該素子領域３に隣り合う素子領域３のアノード電極９との間（区間１３）は、それぞれに露出したパッドエリア９５同士が大気のみを介して互いに繋がっている。そのため、ショットキーバリアダイオードの電気特性の測定時（ステップＳ６）、最大印加電圧（ＢＶ）（≧１０００Ｖ）が大気中での放電開始電圧Ｖを超えると、隣り合うアノード電極９間で放電を生じるおそれがある。

前記パッシェンの法則の関数Ｖ＝ｆ（Ｐ・Ｘ１）によれば、距離Ｘ１の減少に伴って大気中での放電開始電圧Ｖも低くなる。すなわち、この実施形態の成果として、パッドエリア９５の端からダイシング領域４（ＳｉＣ層２の端面２Ｃ）までの距離Ｘ１を短くできるといっても、それに伴い、大気のみを介して繋がる区間１３の放電開始電圧Ｖも低くなる。そのため、距離Ｘ１をできる限り短く維持しながら、最大印加電圧（ＢＶ）が大気中での放電開始電圧Ｖを超えることを防止して、区間１３での放電を防止する必要がある。

そこで、この半導体装置１では、上記関係式（１）を満たすことによって、従来に比べてパッドエリア９５の端からダイシング領域４（ＳｉＣ層２の端面２Ｃ）までの距離Ｘ１を短くできながら、隣り合うアノード電極９間の放電を確実に防止することができる。
具体的には、本発明者が調べたところ、大気のみを介して互いに繋がる２つの電極間における放電開始電圧Ｖと放電距離との関係は、図４（ａ）のグラフ（Ｙ＝１．０５３Ｅ＋０３ｅ^{５．８４６Ｅ−０４Ｘ}）で表すことができる。この式において、「Ｅ」は１０のべき乗を表している（以下、同じ）。たとえば、１．０５３Ｅ＋０３は、１．０５３×１０^３を表している。また、ｅ^{５．８４６Ｅ−０４Ｘ}は、ｅｘｐ（５．８４６×１０^−０４−Ｘ）を表している。図４（ａ）によれば、放電距離（２つの電極間の距離）が２００μｍ、４００μｍ、７００μｍの場合に、それぞれ１２００Ｖ以上、１３００Ｖ以上、１６００Ｖ以上の電位差が２つの電極間に発生したときに放電が発生するおそれがある。すなわち、図４（ａ）において、座標がグラフの上側の領域（斜線部）に含まれる場合に放電が発生するおそれがある。

本発明者はさらに、図４（ａ）に基づいて、半導体装置１における最大印加電圧（ＢＶ）Ｙと距離Ｘ１との関係を検討した。半導体装置１において、図４（ａ）の放電距離に相当する距離は、隣り合うアノード電極９間の最短距離である。この最短距離は、各パッドエリア９５の端（コンタクトホール８５の外周縁）からダイシング領域４までの距離Ｘ１の２倍（２（Ｘ１））に相当する（厳密には、２（Ｘ１）＋αであるが、ここでは幅αの大きさを無視して考える。）。したがって、半導体装置１において距離Ｘ１＝１００μｍ、２００μｍ、３５０μｍである場合、ショットキーバリアダイオードの電気特性の測定時（ステップＳ６）に１２００Ｖ以上、１３００Ｖ以上、１６００Ｖ以上の電位差が隣り合うアノード電極９間に発生すると、これらの間に放電が発生するおそれがある。すなわち、当該電位差を発生させる最大印加電圧（ＢＶ）が一つの素子領域３のアノード電極９に印加されると、当該素子領域３に隣り合う素子領域３のアノード電極９との間に放電が発生するおそれがある。

以上の内容を鑑みて、半導体装置１における最大印加電圧（ＢＶ）Ｙと距離Ｘ１との関係をグラフ化したものが、図４（ｂ）のグラフである。図４（ｂ）のグラフは、Ｙ＝１．０５３Ｅ＋０３ｅ^{１．１６９Ｅ−０３Ｘ１}の関数を表している。これをＸ１についての式に変換すると、Ｘ１＝８５５・ｌｎ（Ｙ／１０５３）となる。図４（ｂ）において、座標がグラフの上側の領域（斜線部）に含まれる場合に放電が発生するおそれがあり、下側の領域に含まれる場合は放電が発生する可能性が少ない。したがって、隣り合うアノード電極９間の放電の発生を確実に防止するために、最大印加電圧（ＢＶ）Ｙおよび距離Ｘ１の座標が、グラフの下側の領域に含まれる必要がある。

しかしながら、座標が下側の領域に含まれる場合でも、パッドエリア９５を広くしたり、半導体装置１の取れ数を増やしたりする効果を達成するためには、距離Ｘ１はできる限り短い方が好ましい。
そこで、この実施形態では、前述のように、最大印加電圧（ＢＶ）Ｙと距離Ｘ１とが、下記関係式（１）を満たすように設定する。

この関係式（１）は、最大印加電圧（ＢＶ）Ｙおよび距離Ｘ１の座標が、図４（ｂ）のＸ１＝８５５・ｌｎ（Ｙ／１０５３）と、Ｘ１＝８５５・ｌｎ（Ｙ／１０５３）＋１００で囲まれた領域（網掛け部）に含まれることを表している。これにより、従来に比べてパッドエリア９５の端からダイシング領域４（ＳｉＣ層２の端面２Ｃ）までの距離Ｘ１を短くできながら、隣り合うアノード電極９間の放電を確実に防止することができる。

次に、図５を参照して、アノード電極９におけるＳｉＣ層２との接続部分９３の端から端面２Ｃまでの距離Ｘ２に関連する効果を説明する。
半導体装置１では、アノード電極９におけるＳｉＣ層２との接続部分９３の端（コンタクトホール８４の外周縁）から端面２Ｃまでの距離Ｘ２が、ショットキーバリアダイオードに最大印加電圧（ＢＶ）を印加したときに接続部分９３からＳｉＣ層２の表面２Ａに沿って横方向に広がる空乏層１４の幅Ｘ３よりも長いことが好ましい。製造工程においては、第１層８１にコンタクトホール８４を形成し、当該コンタクトホール８４を通ってアノード電極９をＳｉＣ層２に接続する際（ステップＳ３）、接続部分９３の端からダイシング領域４までの距離Ｘ２が、空乏層１４の幅Ｘ３よりも長くなるように、ダイシング領域４に対する接続部分９３の相対位置を設定することが好ましい。

ＳｉＣからなる半導体層中の空乏層は、一般的に、半導体層の厚さ方向（縦方向）に対し、その直交方向（横方向）に２倍程度伸びると言われている。距離Ｘ２が、最大印加電圧（ＢＶ）の印加時の空乏層１４の幅Ｘ３よりも短いと、個片化された各半導体装置１に最大印加電圧（ＢＶ）が印加されたときに、空乏層１４がＳｉＣ層２の端面２Ｃまで広がるおそれがある。そこで、この半導体装置１では、距離Ｘ２＞幅Ｘ３とすることによって、空乏層１４が、ＳｉＣ層２の端面２Ｃに達することを防止することができる。

また、この半導体装置１では、距離Ｘ１の始点となるコンタクトホール８５の外周縁が、距離Ｘ２の始点となるコンタクトホール８４の外周縁よりも、ＳｉＣ層２の端面２Ｃに対して内側に位置している。そのため、距離Ｘ１と距離Ｘ２との間において、Ｘ１＞Ｘ２が成り立っている。したがって、距離Ｘ２に関して前述の関係式（１）を満たすように設定すれば、端面２Ｃにおける空乏層１４の露出を防止できると同時に、隣り合うアノード電極９間の放電を確実に防止することもできる。

ここで、具体的な数値を挙げて、距離Ｘ２の一例を紹介する。たとえば、エピタキシャル層６の不純物濃度が７×１０^１５ｃｍ^−３、厚さが７μｍの場合、最大印加電圧（ＢＶ）は理論上１４５０Ｖになる。この場合、理論的には、空乏層１４は、エピタキシャル層６の縦方向に１５．２μｍ伸びることになる。したがって、理論上、空乏層１４の横方向の幅Ｘ３は、３０．４μｍになる。距離Ｘ２は幅Ｘ３よりも長ければよいので、この条件では、距離Ｘ２＞３０．４μｍとなる。

一方、最大印加電圧（ＢＶ）が１４５０Ｖの場合、大気中での放電距離は、図４（ａ）を参照すると、５５０μｍになる。隣り合うアノード電極９間の放電を確実に防止するには、距離Ｘ２がこの放電距離の１／２よりも長ければよいので、距離Ｘ２＞２７５μｍになる。
すなわち、端面２Ｃにおける空乏層１４の露出のみを防止するのであれば、距離Ｘ２＞３０．４μｍにすればよく、同時に隣り合うアノード電極９間の放電も防止するのであれば、距離Ｘ２＞２７５μｍにすればよい。

図６〜図１４はそれぞれ、本発明の他の実施形態および本発明の参考形態に係る半導体装置の構成を説明するための図である。図６〜図１４において、前述の図２に示された各部と対応する部分には同一の参照符号を付して示す。
第２の実施形態に係る図６の半導体装置１０２では、ＳｉＣ層２に終端構造１５がさらに形成されている。終端構造１５は、アノード電極９の周囲に沿って環状に形成されており、第１層８１のコンタクトホール８４の内外に跨っている。この終端構造１５によって、アノード電極９の接続部分９３からの空乏層１４（図５参照）の広がりの程度を調整することができる。さらに、終端構造１５の不純物濃度を調整することによって、ショットキーバリアダイオードの最大印加電圧（ＢＶ）を調整することもできる。さらに、終端構造は、図７の半導体装置１０３（第３の実施形態）のように、同心円状に複数形成されていてもよい。

また、第１の実施形態では、電圧緩和層７は、ＳｉＣ層２の厚さ方向において、第２層８２の外周縁８３に重なるように形成されていたが、図８の半導体装置１０４（第４の実施形態）のように、第２層８２の外周縁８３に重ならないように形成されていてもよい。すなわち、電圧緩和層７の内周縁７１が、第２層８２の外周縁８３よりもＳｉＣ層２の外側に位置していてもよい。

また、第１の実施形態では、第１層８１のみがＳｉＣ層２の表面２Ａ全面に形成されていたが、図９の半導体装置１０５（第１の参考形態）のように、第１層８１および第２層８２の両方が、ＳｉＣ層２の表面２Ａ全面に形成されていてもよい。
また、第５および第６の実施形態に係る図１０および図１１の半導体装置１０６，１０７では、第２層８２は、第１層８１を選択的に貫通してＳｉＣ層２の表面２Ａに達する凸部８６を有している。この凸部８６は、図１０に示すように、１つだけ形成されていてもよいし、図１１に示すように、複数形成されていてもよい。この構成により、ＳｉＣ層２の端面２Ｃから第１層８１が剥離しても、その剥離を第２層８２の凸部８６で止めることができる。したがって、ＳｉＣ層２に対する絶縁層８の密着性を向上させることができる。

また、第１の実施形態では、絶縁層８は、第１層８１および第２層８２を含む複数層からなる構造を有していたが、図１２の半導体装置１０８（第２の参考形態）のように、単層からなる構造を有していてもよい。
また、前述の第１の実施形態では、ＳｉＣ層２に形成された半導体素子構造は、ＳｉＣ層２と、ＳｉＣ層２との間にショットキー障壁を形成するアノード電極９とを有するショットキーバリアダイオード構造であったが、図１３の半導体装置１０９では、半導体素子構造としてＭＩＳ（Metal Insulator Semiconductor）トランジスタ構造が形成されている。

ＭＩＳトランジスタ構造は、ＳｉＣ層２と、ｐ型のチャネル領域１６と、ｎ^＋型のソース領域１７と、ｐ^＋型のチャネルコンタクト領域１８と、ゲート絶縁膜１９と、ゲート電極２０とを含む。また、半導体装置１０９は、ＭＩＳトランジスタ構造に付随する構成として、層間絶縁膜２１、表面電極としてのソース電極２２を有している。
チャネル領域１６は、たとえば、ＳｉＣ層２上に周期的に離散配置された複数の領域において、エピタキシャル層６の表面部に選択的に形成されている。チャネル領域１６は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。

ソース領域１７は、チャネル領域１６の内方領域に形成されている。ソース領域１７は、当該領域において、チャネル領域１６の表面部に選択的に形成されている。ソース領域１７は、チャネル領域１６とエピタキシャル層６との界面から所定距離だけ内側に位置するようにチャネル領域１６内に形成されている。これにより、エピタキシャル層６およびチャネル領域１６等を含む半導体層の表層領域において、ソース領域１７とエピタキシャル層６との間には、チャネル領域１６の表面部が介在し、この介在している表面部がチャネル部分２３を提供する。

チャネルコンタクト領域１８は、ソース領域１７を貫通してチャネル領域１６に接続されている。
ゲート絶縁膜１９は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜１９は、少なくともチャネル部分２３におけるチャネル領域１６の表面を覆うように形成されている。

ゲート電極２０は、ゲート絶縁膜１９を介してチャネル部分２３に対向するように形成されている。ゲート電極２０は、たとえば、不純物を注入して低抵抗化したポリシリコンからなっていてもよい。この実施形態では、ゲート電極２０は、ゲート絶縁膜１９とほぼ同じパターンに形成されており、ゲート絶縁膜１９の表面を覆っている。これにより、プレーナゲート構造が構成されている。

層間絶縁膜２１は、たとえば、第１層８１をＳｉＣ層２の表面２Ａに沿って引き出した延長部として形成することができる。層間絶縁膜２１は、ゲート電極２０の上面および側面を覆い、チャネル領域１６の中央領域およびこの領域に連なるソース領域１７の内縁領域にコンタクトホール２４を有するパターンで形成されている。
ソース電極２２は、アルミニウム（Ａｌ）その他の金属からなる。ソース電極２２は、層間絶縁膜２１の表面を覆い、コンタクトホール２４に埋め込まれるように形成されている。これにより、ソース電極２２は、ソース領域１７との間にオーミックコンタクトを形成している。また、ソース電極２２の平面形状の一例としては、たとえば、図１４（ａ）〜（ｃ）の態様を挙げることができる。図１４（ａ）〜（ｃ）において、ソース電極２２は、半導体装置１０９の表面のほぼ全域を覆うように形成されている。それぞれのソース電極２２には、その一部に除去領域２５が選択的に形成されている。除去領域２５には、ゲート電極２０に電気的に接続される端子が形成されている。具体的には、図１４（ａ）および（ｂ）では、ゲートパッド２６，２７がそれぞれ形成され、図１４（ｃ）では、ゲートフィンガー２８が形成されている。ソース電極２２の一部は、絶縁層８の第２層８２のコンタクトホール８５からパッドエリア２２１として露出している。

また、この半導体装置１０９は、ＳｉＣ層２においてＭＩＳトランジスタ構造を取り囲むｐ型の環状領域２９と、環状領域２９の表面部に形成されたコンタクト領域３０とを含んでいてもよい。環状領域２９およびコンタクト領域３０は、第１層８１のコンタクトホール８４から露出されていてもよい。すなわち、表面電極としてのソース電極２２がＳｉＣ層２の複数箇所で接続される場合には、最も外側にある接続部分（この実施形態では、コンタクト領域３０に対する接続部分２２２）が、本発明の「表面電極におけるＳｉＣ層との接続部分」に対応する。

なお、この第７の実施形態では、ＭＩＳトランジスタ構造の一例として、プレーナゲート構造を示したが、ＭＩＳトランジスタ構造は、トレンチゲート構造であってもよい。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置１，１０１〜１０９の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。

また、電圧緩和層７は、ＳｉＣ層２と異なる導電型（前述の実施形態および参考形態では、ｐ型）である必要があるが、その内方領域に、ＳｉＣ層２と同じ導電型の部分を有していてもよい。たとえば、電圧緩和層７は、電圧緩和層７とエピタキシャル層６との界面から所定距離だけ内側に位置するようにｎ型領域を有していてもよい。ｎ型領域が形成されていれば、たとえば、図１３の構成において、ｎ^＋型のソース領域１７をイオン注入で形成するときのチャージアップを防止することができる。

本発明の半導体装置（半導体パワーデバイス）は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボット等の動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

また、前述の実施形態の開示から把握される特徴は、異なる実施形態間でも互いに組み合わせることができる。また、各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

また、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
当該半導体装置は、表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第１導電型のＳｉＣ層と、前記ＳｉＣ層の前記表面の端部に露出するように前記ＳｉＣ層に形成された第２導電型の電圧緩和層と、前記電圧緩和層を覆うように前記ＳｉＣ層上に形成された絶縁層と、前記絶縁層を通って前記ＳｉＣ層の前記表面に接続され、選択的に露出したパッドエリアを有する表面電極とを含む（項１）。

この半導体装置は、たとえば、表面および裏面を有し、複数の素子領域を区画する所定幅のダイシング領域が設定された第１導電型のＳｉＣウエハにおいて、各前記素子領域に半導体素子構造を形成する工程と、前記ダイシング領域の幅よりも広い幅の第２導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程と、前記電圧緩和層を覆うように、前記ＳｉＣウエハ上に絶縁層を形成する工程と、前記素子領域ごとに、前記絶縁層を通って前記ＳｉＣウエハの前記表面に接続されるように、かつ、その一部がパッドエリアとして選択的に露出するように表面電極を形成する工程と、一つの前記素子領域の前記表面電極と前記ＳｉＣウエハとの間に１０００Ｖ以上の電位差を発生させる最大印加電圧（ＢＶ）を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、前記ダイシング領域に沿って前記ＳｉＣウエハを切断することによって、前記ＳｉＣウエハを複数の半導体装置に個片化する工程とを含む、半導体装置の製造方法（項２０）によって製造することができる。

半導体素子構造の電気特性の測定時、ダイシング領域−表面電極間に放電を発生させないためには、ダイシング領域−表面電極間の放電開始電圧Ｖを最大印加電圧（ＢＶ）（≧１０００Ｖ）よりも高い値にする必要がある。最大印加電圧（ＢＶ）は、半導体素子構造がアバランシェ・ブレークダウンを起こすときの電圧（降伏電圧（Breakdown Voltage：BV））を表しており、ダイシング領域−表面電極間には、この最大印加電圧（ＢＶ）に相当する電位差が生じる。一方、放電開始電圧Ｖは、ダイシング領域−表面電極間に存在する大気等の絶縁体が破壊され、ダイシング領域−表面電極間に電流が流れ始めるときの電圧を表している。すなわち、放電開始電圧Ｖ＞最大印加電圧（ＢＶ）の関係が満たされている限り、ダイシング領域−表面電極間の絶縁状態が保持される。

そこで、前記半導体装置によれば、ダイシング領域に沿って電圧緩和層が形成され、さらに電圧緩和層が絶縁層で覆われる。そのため、半導体素子構造の電気特性の測定時、絶縁層および電圧緩和層の２段階で最大印加電圧（ＢＶ）を緩和することができる。これにより、ダイシング領域−表面電極間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、ダイシング領域−表面電極間にかかる電圧を、大気、絶縁層および電圧緩和層で分け合うことができるので、大気中の放電開始電圧Ｖを従来に比べて低くしても、放電開始電圧Ｖ＞最大印加電圧（ＢＶ）の関係を維持することができる。

ここで、パッシェンの法則に基づくと、２つの電極間の放電開始電圧Ｖは、ガス圧Ｐと電極の間隔（前記半導体装置では、パッドエリアの端からダイシング領域までの距離Ｘ１）の積の関数で表される（Ｖ＝ｆ（Ｐ・Ｘ１））。前記半導体装置によれば、大気中の放電開始電圧Ｖを従来に比べて低くできることから、パッシェンの法則に従えば、従来に比べてパッドエリアの端からダイシング領域（ＳｉＣ層の端面）までの距離Ｘ１を短くすることができる。

したがって、半導体装置のサイズ（チップサイズ）を従来と同じにする場合には、パッドエリアの外縁をＳｉＣ層の端面側に広げることができるので、表面電極のパッドエリアを従来に比べて広くすることができる。一方、表面電極のパッドエリアを従来と同じサイズにする場合には、ＳｉＣ層の端面をパッドエリア側に縮めることができるので、１つのＳｉＣウエハから得られる半導体装置の数（チップ数）を従来に比べて増やすことができる。

さらに、絶縁層および電圧緩和層の一方に欠陥（たとえば、工程不良による孔等）が生じていても、他方によってその欠陥をカバーすることができる。そのため、ダイシング領域−表面電極間における放電の発生を効果的に防止することができる。
また、前記半導体装置では、前記半導体素子構造の最大印加電圧（ＢＶ）Ｙ（≧１０００Ｖ）と、前記パッドエリアの端から前記ＳｉＣ層の前記端面までの距離Ｘ１とが、下記関係式（１）を満たすことが好ましい（項２）。製造方法に関しては、前記表面電極を形成する工程が、前記半導体素子構造の最大印加電圧（ＢＶ）Ｙ（≧１０００Ｖ）と、前記パッドエリアの端から前記ダイシング領域までの距離Ｘ１とが、下記関係式（１）を満たすように、前記パッドエリアの大きさを設定する工程を含むことが好ましい（項２１）。

前述のように、絶縁層および電圧緩和層を設けることによって、ダイシング領域と表面電極との間には、大気および第１導電型のＳｉＣ以外に少なくとも複数の層が介在することになる。これら複数の層の介在によって、ダイシング領域−表面電極間の放電が効果的に防止される。
一方、一つの素子領域の表面電極と、当該素子領域に隣り合う素子領域の表面電極との間は、それぞれに露出したパッドエリア同士が大気のみを介して互いに繋がっている。そのため、半導体素子構造の電気特性の測定時、最大印加電圧（ＢＶ）（≧１０００Ｖ）が大気中での放電開始電圧Ｖを超えると、隣り合う表面電極間で放電を生じるおそれがある。

前記パッシェンの法則の関数Ｖ＝ｆ（Ｐ・Ｘ１）によれば、Ｘ１の減少に伴って放電開始電圧Ｖも低くなる。すなわち、前記半導体装置の成果として、パッドエリアの端からダイシング領域（ＳｉＣ層の端面）までの距離Ｘ１を短くできるといっても、それに伴い、大気のみを介して繋がる表面電極間の放電開始電圧Ｖも低くなる。そのため、距離Ｘ１をできる限り短く維持しながら、最大印加電圧（ＢＶ）が大気中での放電開始電圧Ｖを超えることを防止して、表面電極間の放電を防止する必要がある。

そこで、この構成では、上記関係式（１）を満たすことによって、従来に比べてパッドエリアの端からダイシング領域（ＳｉＣ層の端面）までの距離Ｘ１を短くできながら、隣り合う表面電極間の放電を確実に防止することができる。
また、前記半導体装置では、前記表面電極における前記ＳｉＣ層との接続部分の端から前記ＳｉＣ層の前記端面までの距離Ｘ２が、前記半導体素子構造に最大印加電圧（ＢＶ）を印加したときに前記接続部分から前記ＳｉＣ層の前記表面に沿って横方向に広がる空乏層の幅よりも長いことが好ましい（項３）。製造方法に関しては、前記表面電極を形成する工程は、前記表面電極における前記ＳｉＣウエハとの接続部分の端から前記ダイシング領域までの距離Ｘ２が、前記半導体素子構造に最大印加電圧（ＢＶ）を印加したときに前記接続部分から前記ＳｉＣウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含むことが好ましい（項２２）。

この構成により、１つずつ切り分けられた半導体装置において、表面電極におけるＳｉＣ層との接続部分から横方向に広がる空乏層が、ＳｉＣ層の端面に達することを防止することができる。
また、前記半導体装置では、前記ＳｉＣ層において前記表面電極の周囲に沿って環状に形成された、第２導電型の終端構造をさらに含むことが好ましい（項４）。

この構成により、表面電極におけるＳｉＣ層との接続部分からの空乏層の広がりの程度を調整することができる。さらに、終端構造の不純物濃度を調整することによって、半導体素子構造の最大印加電圧（ＢＶ）を調整することもできる。この場合、前記終端構造は、同心円状に複数形成されていてもよい（項５）。
また、前記半導体装置では、前記絶縁層は、前記ＳｉＣ層から順に積層された第１層および第２層を含む複数層からなる構造を有していることが好ましい（項６）。この構成により、半導体素子構造に要求される最大印加電圧（ＢＶ）の大きさに応じて、絶縁層の種類を多種多様に変更することができる。

また、前記半導体装置では、前記第１層は、前記ＳｉＣ層の前記表面全面に形成されており、前記第２層は、前記第１層における前記ＳｉＣ層の前記表面の前記端部上の部分を露出させるように形成され、前記ＳｉＣ層の前記端面に対して前記ＳｉＣ層の内側に後退した外周縁を有していてもよい（項７）。この場合、前記電圧緩和層は、前記ＳｉＣ層の厚さ方向において、前記第２層の前記外周縁に重なるように形成されていてもよいし（項８）、前記第２層の前記外周縁に重ならないように形成されていてもよい（項９）。

また、前記半導体装置では、前記第２層は、前記第１層を選択的に貫通して前記ＳｉＣ層の表面に達する凸部を含むことが好ましい（項１０）。この場合、前記第２層の凸部は、複数形成されていてもよい（項１１）。
この構成により、ＳｉＣ層の端面から第１層が剥離しても、その剥離を第２層の凸部で止めることができる。したがって、ＳｉＣ層に対する絶縁層の密着性を向上させることができる。

また、前記半導体装置では、前記第１層および前記第２層の両方が、前記ＳｉＣ層の前記表面全面に形成されていてもよい（項１２）。
また、前記半導体装置では、前記第１層は、１μｍ以上の厚さを有する酸化シリコン（ＳｉＯ_２）、０．２μｍ以上の厚さを有するポリイミド、１μｍ以上の厚さを有する窒化シリコン（ＳｉＮ）のいずれの材料からなっていてもよい（項１３〜１５）。

また、前記半導体装置では、前記絶縁層は、単層からなる構造を有していてもよい（項１６）。
また、前記半導体装置では、前記半導体素子構造は、前記表面電極が前記ＳｉＣ層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含んでいてもよい（項１７）。また、前記半導体素子構造は、前記ＳｉＣ層に選択的に形成された第２導電型のチャネル領域と、前記チャネル領域に接するように形成された第１導電型のソース領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極とを有するＭＩＳトランジスタ構造を含んでいてもよい（項１８）。

また、前記半導体装置では、前記ＳｉＣ層は、ＳｉＣ基板と、当該ＳｉＣ基板上に形成されたＳｉＣエピタキシャル層とを含み、前記ＳｉＣエピタキシャル層は、１×１０^１６ｃｍ^−３以下の不純物濃度および５μｍ以上の厚さを有していてもよい。
さらに、前記半導体装置の製造方法では、前記半導体素子構造の耐圧を測定する工程は、７２０Ｔｏｒｒ〜１５２０Ｔｏｒｒの圧力下で測定を実施することが好ましい（項２３）。

前記パッシェンの法則の関数Ｖ＝ｆ（Ｐ・Ｘ１）によれば、ガス圧Ｐの増加に伴って放電開始電圧Ｖも高くなる。したがって、電気特性の測定時のガス圧Ｐを上記範囲にすることによって、パッドエリアの端からダイシング領域（ＳｉＣ層の端面）までの距離Ｘ１を一層短くすることができる。

１ 半導体装置
２ ＳｉＣウエハ（ＳｉＣ層）
２Ａ 表面
２Ｂ 裏面
２Ｃ 端面
３ 素子領域
４ ダイシング領域
５ 基板
６ エピタキシャル層
７ 電圧緩和層
８ 絶縁層
８１ 第１層
８２ 第２層
８３ 外周縁
８６ 凸部
９ アノード電極
９３ 接続部分
９５ パッドエリア
１４ 空乏層
１５ 終端構造
１６ チャネル領域
１７ ソース領域
１９ ゲート絶縁膜
２０ ゲート電極
２２ ソース電極
２２１ パッドエリア
２２２ 接続部分
１０２ 半導体装置
１０３ 半導体装置
１０４ 半導体装置
１０５ 半導体装置
１０６ 半導体装置
１０７ 半導体装置
１０８ 半導体装置
１０９ 半導体装置

Claims (22)

1. 表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第１導電型のＳｉＣ層と、
   前記ＳｉＣ層の前記表面に形成された第１の絶縁層と、
   前記第１の絶縁層を通って前記ＳｉＣ層の前記表面に接続された表面電極と、
   前記表面電極を覆うように前記第１の絶縁層上に形成され、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記第１の絶縁層における前記ＳｉＣ層層の前記表面の前記端部上の部分を露出させるように、前記ＳｉＣ層の前記端面に対して前記ＳｉＣ層の内側に後退した外周縁を有する第２の絶縁層とを含む、半導体装置。
2. 前記パッドエリアの端から前記ＳｉＣ層の前記端面までの距離Ｘ１（μｍ）が、前記表面電極と前記ＳｉＣ層との間に前記半導体素子構造の最大印加電圧（ＢＶ）Ｙとする１０００Ｖ以上の電位差を発生させたときに、下記関係式（１）を満たす値である、請求項１に記載の半導体装置。
   

   
3. 前記表面電極における前記ＳｉＣ層との接続部分の端から前記ＳｉＣ層の前記端面までの距離Ｘ２が、前記半導体素子構造に最大印加電圧（ＢＶ）を印加したときに前記接続部分から前記ＳｉＣ層の前記表面に沿って横方向に広がる空乏層の幅よりも長い、請求項１または２に記載の半導体装置。
4. 前記ＳｉＣ層において前記表面電極の周囲に沿って環状に形成された、第２導電型の終端構造をさらに含む、請求項１〜３のいずれか一項に記載の半導体装置。
5. 前記終端構造は、同心円状に複数形成されている、請求項４に記載の半導体装置。
6. 前記ＳｉＣ層の前記表面の端部に露出するように前記ＳｉＣ層に形成された第２導電型の電圧緩和層を備え、
   前記電圧緩和層は、前記ＳｉＣ層の厚さ方向において、前記第２の絶縁層の前記外周縁に重なるように形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記ＳｉＣ層の前記表面の端部に露出するように前記ＳｉＣ層に形成された第２導電型の電圧緩和層を備え、
   前記電圧緩和層は、前記ＳｉＣ層の厚さ方向において、前記第２の絶縁層の前記外周縁に重ならないように形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
8. 前記第２の絶縁層は、前記第１の絶縁層を選択的に貫通して前記ＳｉＣ層の表面に達する凸部を含む、請求項１〜７のいずれか一項に記載の半導体装置。
9. 前記第２の絶縁層の凸部は、複数形成されている、請求項８に記載の半導体装置。
10. 前記第１の絶縁層は、１μｍ以上の厚さを有する酸化シリコン（ＳｉＯ_２）からなる、請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記第１の絶縁層は、０．２μｍ以上の厚さを有するポリイミドからなる、請求項１〜９のいずれか一項に記載の半導体装置。
12. 前記第１の絶縁層は、１μｍ以上の厚さを有する窒化シリコン（ＳｉＮ）からなる、請求項１〜９のいずれか一項に記載の半導体装置。
13. 前記半導体素子構造は、
    前記表面電極が前記ＳｉＣ層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含む、請求項１〜１２のいずれか一項に記載の半導体装置。
14. 前記半導体素子構造は、
    前記ＳｉＣ層に選択的に形成された第２導電型のチャネル領域と、
    前記チャネル領域に接するように形成された第１導電型のソース領域と、
    前記チャネル領域上に形成されたゲート絶縁膜と、
    前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
    を有するＭＩＳトランジスタ構造を含む、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 前記ＳｉＣ層は、ＳｉＣ基板と、当該ＳｉＣ基板上に形成されたＳｉＣエピタキシャル層とを含み、
    前記ＳｉＣエピタキシャル層は、１×１０^１６ｃｍ^−３以下の不純物濃度および５μｍ以上の厚さを有している、請求項１〜１４のいずれか一項に記載の半導体装置。
16. 前記第１絶縁層と前記第２絶縁層の端部が面一となるように形成されている、請求項１〜１５のいずれか一項に記載の半導体装置。
17. 平面視において前記表面電極が形成された領域の内部に、前記ソース領域に電気的に接続されるパッドが形成されている、請求項１４に記載の半導体装置。
18. 表面および裏面を有し、複数の素子領域を区画する所定幅のダイシング領域が設定された第１導電型のＳｉＣウエハにおいて、各前記素子領域に半導体素子構造を形成する工程と、
    前記ＳｉＣウエハの前記表面に第１の絶縁層を形成する工程と、
    前記素子領域ごとに、前記第１の絶縁層を通って前記ＳｉＣウエハの前記表面に接続されるように表面電極を形成する工程と、
    前記表面電極を覆うように、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記ダイシング領域に対して各前記素子領域の内側に後退した外周縁を有する第２の絶縁層を、前記第１の絶縁層上に形成する工程と、
    一つの前記素子領域の前記表面電極と前記ＳｉＣウエハとの間に１０００Ｖ以上の電位差を発生させる最大印加電圧（ＢＶ）を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、
    前記ダイシング領域に沿って前記ＳｉＣウエハを切断することによって、前記ＳｉＣウエハを複数の半導体装置に個片化する工程と
    を含む、半導体装置の製造方法。
19. 前記第２の絶縁層を形成する工程は、前記パッドエリアの端から前記ダイシング領域までの距離Ｘ１（μｍ）が、前記半導体素子構造に最大印加電圧（ＢＶ）を印加したときに下記関係式（１）を満たす値となるように、前記パッドエリアの大きさを設定する工程を含む、請求項１８に記載の半導体装置の製造方法。
    

    
20. 前記表面電極を形成する工程は、前記表面電極における前記ＳｉＣウエハとの接続部分の端から前記ダイシング領域までの距離Ｘ２が、前記半導体素子構造に最大印加電圧（ＢＶ）を印加したときに前記接続部分から前記ＳｉＣウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含む、請求項１８または１９に記載の半導体装置の製造方法。
21. 前記半導体素子構造の耐圧を測定する工程は、７２０Ｔｏｒｒ〜１５２０Ｔｏｒｒの圧力下で測定を実施する、請求項１８〜２０のいずれか一項に記載の半導体装置の製造方法。
22. 前記各素子領域に半導体素子構造を形成する工程と前記ＳｉＣウエハの前記表面に第１の絶縁層を形成する工程との間に、前記ダイシング領域の幅よりも広い幅の第２導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程を含む、請求項１８〜２１のいずれか一項に記載の半導体装置の製造方法。

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