JP6063629B2 - 半導体装置および半導体装置の製造方法 - Google Patents
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
Description
その対策として、たとえば、特許文献1は、半導体ウエハにベース領域およびエミッタ領域を形成し、ベース電極、エミッタ電極をパターニングした後、その表面にポリイミド膜を被着してパターニングし、ダイシング領域およびその他の電極ボンディング部を除く領域を被覆する工程を含む、半導体装置の製造方法を開示している。
また、本発明の他の目的は、電気特性の測定時の放電開始電圧を向上させることができ、1つのウエハから得られる半導体装置の数(チップ数)を従来に比べて増やすことができる半導体装置およびその製造方法を提供することである。
また、第1の絶縁層および第2の絶縁層の積層構造を含むため、半導体素子構造に要求される最大印加電圧(BV)の大きさに応じて、絶縁層の種類を多種多様に変更することができる。
また、本発明の半導体装置では、前記パッドエリアの端から前記SiC層の前記端面までの距離X1(μm)が、前記表面電極と前記SiC層との間に前記半導体素子構造の最大印加電圧(BV)Yとする1000V以上の電位差を発生させたときに、下記関係式(1)を満たす値であることが好ましい。製造方法に関しては、前記第2の絶縁層を形成する工程が、前記パッドエリアの端から前記ダイシング領域までの距離X1(μm)が、前記半導体素子構造に最大印加電圧(BV)を印加したときに下記関係式(1)を満たす値となるように、前記パッドエリアの大きさを設定する工程を含むことが好ましい。
一方、一つの素子領域の表面電極と、当該素子領域に隣り合う素子領域の表面電極との間は、それぞれに露出したパッドエリア同士が大気のみを介して互いに繋がっている。そのため、半導体素子構造の電気特性の測定時、最大印加電圧(BV)(≧1000V)が大気中での放電開始電圧Vを超えると、隣り合う表面電極間で放電を生じるおそれがある。
また、本発明の半導体装置では、前記表面電極における前記SiC層との接続部分の端から前記SiC層の前記端面までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiC層の前記表面に沿って横方向に広がる空乏層の幅よりも長いことが好ましい。製造方法に関しては、前記表面電極を形成する工程は、前記表面電極における前記SiCウエハとの接続部分の端から前記ダイシング領域までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiCウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含むことが好ましい。
また、本発明の半導体装置では、前記SiC層において前記表面電極の周囲に沿って環状に形成された、第2導電型の終端構造をさらに含むことが好ましい。
この構成により、SiC層の端面から第1の絶縁層が剥離しても、その剥離を第2の絶縁層の凸部で止めることができる。したがって、SiC層に対する絶縁層の密着性を向上させることができる。
を有するMISトランジスタ構造を含んでいてもよい。
さらに、本発明の半導体装置の製造方法では、前記半導体素子構造の耐圧を測定する工程は、720Torr〜1520Torrの圧力下で測定を実施することが好ましい。
図1は、本発明の第1の実施形態に係る半導体装置の平面図である。図2は、図1の切断面線II−IIから見た断面図である。図1および図2では、発明の内容を理解し易くするために、ウエハから個片化される前の半導体装置を示してある。
半導体装置1は、炭化ケイ素(SiC:Silicon Carbide)が採用された素子である。半導体装置1は、製造過程において、1枚のSiCウエハ2に規則的に配列されて多数形成される。SiCウエハ2(以下「SiC層2」ともいう)には、複数の素子領域3を区画する所定幅α(たとえば、30μm〜80μm)のダイシング領域4が設定されている。この実施形態では、ダイシング領域4が格子状に形成されていて、複数の素子領域3は、全体として行列状に配列されている。半導体装置1は、各素子領域3に一つずつ形成され、SiCウエハ2をダイシング領域4に沿って切断することによって個片化される。また、第1の実施形態に係る半導体装置1は、ショットキーバリアダイオードである。
次に、図1〜図3を参照して、半導体装置1の製造方法について説明する。図3は、前記半導体装置の製造工程の一例を説明するための流れ図である。
次に、たとえばSiC層2の表面2Aに選択的にイオン注入およびアニール処理することによって、電圧緩和層7が形成される(ステップS1)。電圧緩和層7は、製造途中では、ダイシング領域4の幅αよりも広い幅βで、隣り合う素子領域3に跨るようにダイシング領域4に沿って形成される。すなわち、この実施形態では、電圧緩和層7は、ダイシング領域4の幅αよりも広い幅βの格子状に形成される(図1の一点鎖線参照)。
次に、SiC層2の表面2Aを選択的に露出させるコンタクトホール84を第1層81に形成した後、たとえばスパッタ法によってアノード電極9の材料を堆積し、パターニングすることによって、アノード電極9が形成される(ステップS3)。アノード電極9は、第1層81のコンタクトホール84を通ってSiC層2(エピタキシャル層6)に接続される。
また、ショットキーバリアダイオードの電気特性の測定は、たとえば、大気、窒素(N2)、水素(H2)、アルゴン(Ar)、ネオン(Ne)、ヘリウム(He)等のガス雰囲気下で行うことができる。そのときのガス圧Pは、たとえば、720Torr〜1520Torrであることが好ましい。
その後、全ての素子領域3のショットキーバリアダイオードの電気特性を、同様の方法によって測定する。測定後、SiCウエハ2をダイシング領域4に沿って切断することによって、個々の半導体装置1に切り分ける。こうして、図2等に示す構造の半導体装置1が得られる。
半導体装置1では、ショットキーバリアダイオードに印加される最大印加電圧(BV)Y(≧1000V)と、パッドエリア95の端からSiC層2の端面2Cまでの距離X1とが、下記関係式(1)を満たすことが好ましい。製造工程においては、第2層82をパターニングしてパッドエリア95を露出する際(ステップS5)に、ショットキーバリアダイオードに印加される最大印加電圧(BV)Y(≧1000V)と、パッドエリア95の端からダイシング領域4までの距離X1とが、下記関係式(1)を満たすように、パッドエリア95の大きさ(コンタクトホール85の大きさ)を設定することが好ましい。
一方、一つの素子領域3のアノード電極9と、当該素子領域3に隣り合う素子領域3のアノード電極9との間(区間13)は、それぞれに露出したパッドエリア95同士が大気のみを介して互いに繋がっている。そのため、ショットキーバリアダイオードの電気特性の測定時(ステップS6)、最大印加電圧(BV)(≧1000V)が大気中での放電開始電圧Vを超えると、隣り合うアノード電極9間で放電を生じるおそれがある。
具体的には、本発明者が調べたところ、大気のみを介して互いに繋がる2つの電極間における放電開始電圧Vと放電距離との関係は、図4(a)のグラフ(Y=1.053E+03e5.846E−04X)で表すことができる。この式において、「E」は10のべき乗を表している(以下、同じ)。たとえば、1.053E+03は、1.053×103を表している。また、e5.846E−04Xは、exp(5.846×10−04−X)を表している。図4(a)によれば、放電距離(2つの電極間の距離)が200μm、400μm、700μmの場合に、それぞれ1200V以上、1300V以上、1600V以上の電位差が2つの電極間に発生したときに放電が発生するおそれがある。すなわち、図4(a)において、座標がグラフの上側の領域(斜線部)に含まれる場合に放電が発生するおそれがある。
そこで、この実施形態では、前述のように、最大印加電圧(BV)Yと距離X1とが、下記関係式(1)を満たすように設定する。
半導体装置1では、アノード電極9におけるSiC層2との接続部分93の端(コンタクトホール84の外周縁)から端面2Cまでの距離X2が、ショットキーバリアダイオードに最大印加電圧(BV)を印加したときに接続部分93からSiC層2の表面2Aに沿って横方向に広がる空乏層14の幅X3よりも長いことが好ましい。製造工程においては、第1層81にコンタクトホール84を形成し、当該コンタクトホール84を通ってアノード電極9をSiC層2に接続する際(ステップS3)、接続部分93の端からダイシング領域4までの距離X2が、空乏層14の幅X3よりも長くなるように、ダイシング領域4に対する接続部分93の相対位置を設定することが好ましい。
すなわち、端面2Cにおける空乏層14の露出のみを防止するのであれば、距離X2>30.4μmにすればよく、同時に隣り合うアノード電極9間の放電も防止するのであれば、距離X2>275μmにすればよい。
第2の実施形態に係る図6の半導体装置102では、SiC層2に終端構造15がさらに形成されている。終端構造15は、アノード電極9の周囲に沿って環状に形成されており、第1層81のコンタクトホール84の内外に跨っている。この終端構造15によって、アノード電極9の接続部分93からの空乏層14(図5参照)の広がりの程度を調整することができる。さらに、終端構造15の不純物濃度を調整することによって、ショットキーバリアダイオードの最大印加電圧(BV)を調整することもできる。さらに、終端構造は、図7の半導体装置103(第3の実施形態)のように、同心円状に複数形成されていてもよい。
また、第5および第6の実施形態に係る図10および図11の半導体装置106,107では、第2層82は、第1層81を選択的に貫通してSiC層2の表面2Aに達する凸部86を有している。この凸部86は、図10に示すように、1つだけ形成されていてもよいし、図11に示すように、複数形成されていてもよい。この構成により、SiC層2の端面2Cから第1層81が剥離しても、その剥離を第2層82の凸部86で止めることができる。したがって、SiC層2に対する絶縁層8の密着性を向上させることができる。
また、前述の第1の実施形態では、SiC層2に形成された半導体素子構造は、SiC層2と、SiC層2との間にショットキー障壁を形成するアノード電極9とを有するショットキーバリアダイオード構造であったが、図13の半導体装置109では、半導体素子構造としてMIS(Metal Insulator Semiconductor)トランジスタ構造が形成されている。
チャネル領域16は、たとえば、SiC層2上に周期的に離散配置された複数の領域において、エピタキシャル層6の表面部に選択的に形成されている。チャネル領域16は、たとえば、行列状、千鳥状、ストライプ状に配置されていてもよい。
ゲート絶縁膜19は、たとえば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、ハフニウム酸化膜、アルミナ膜、タンタル酸化膜などからなっていてもよい。ゲート絶縁膜19は、少なくともチャネル部分23におけるチャネル領域16の表面を覆うように形成されている。
ソース電極22は、アルミニウム(Al)その他の金属からなる。ソース電極22は、層間絶縁膜21の表面を覆い、コンタクトホール24に埋め込まれるように形成されている。これにより、ソース電極22は、ソース領域17との間にオーミックコンタクトを形成している。また、ソース電極22の平面形状の一例としては、たとえば、図14(a)〜(c)の態様を挙げることができる。図14(a)〜(c)において、ソース電極22は、半導体装置109の表面のほぼ全域を覆うように形成されている。それぞれのソース電極22には、その一部に除去領域25が選択的に形成されている。除去領域25には、ゲート電極20に電気的に接続される端子が形成されている。具体的には、図14(a)および(b)では、ゲートパッド26,27がそれぞれ形成され、図14(c)では、ゲートフィンガー28が形成されている。ソース電極22の一部は、絶縁層8の第2層82のコンタクトホール85からパッドエリア221として露出している。
以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の半導体装置1,101〜109の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置1において、p型の部分がn型であり、n型の部分がp型であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
また、この明細書および図面の記載から、特許請求の範囲に記載した発明以外にも、以下のような特徴が抽出され得る。
当該半導体装置は、表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第1導電型のSiC層と、前記SiC層の前記表面の端部に露出するように前記SiC層に形成された第2導電型の電圧緩和層と、前記電圧緩和層を覆うように前記SiC層上に形成された絶縁層と、前記絶縁層を通って前記SiC層の前記表面に接続され、選択的に露出したパッドエリアを有する表面電極とを含む(項1)。
この半導体装置は、たとえば、表面および裏面を有し、複数の素子領域を区画する所定幅のダイシング領域が設定された第1導電型のSiCウエハにおいて、各前記素子領域に半導体素子構造を形成する工程と、前記ダイシング領域の幅よりも広い幅の第2導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程と、前記電圧緩和層を覆うように、前記SiCウエハ上に絶縁層を形成する工程と、前記素子領域ごとに、前記絶縁層を通って前記SiCウエハの前記表面に接続されるように、かつ、その一部がパッドエリアとして選択的に露出するように表面電極を形成する工程と、一つの前記素子領域の前記表面電極と前記SiCウエハとの間に1000V以上の電位差を発生させる最大印加電圧(BV)を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、前記ダイシング領域に沿って前記SiCウエハを切断することによって、前記SiCウエハを複数の半導体装置に個片化する工程とを含む、半導体装置の製造方法(項20)によって製造することができる。
半導体素子構造の電気特性の測定時、ダイシング領域−表面電極間に放電を発生させないためには、ダイシング領域−表面電極間の放電開始電圧Vを最大印加電圧(BV)(≧1000V)よりも高い値にする必要がある。最大印加電圧(BV)は、半導体素子構造がアバランシェ・ブレークダウンを起こすときの電圧(降伏電圧(Breakdown Voltage:BV))を表しており、ダイシング領域−表面電極間には、この最大印加電圧(BV)に相当する電位差が生じる。一方、放電開始電圧Vは、ダイシング領域−表面電極間に存在する大気等の絶縁体が破壊され、ダイシング領域−表面電極間に電流が流れ始めるときの電圧を表している。すなわち、放電開始電圧V>最大印加電圧(BV)の関係が満たされている限り、ダイシング領域−表面電極間の絶縁状態が保持される。
そこで、前記半導体装置によれば、ダイシング領域に沿って電圧緩和層が形成され、さらに電圧緩和層が絶縁層で覆われる。そのため、半導体素子構造の電気特性の測定時、絶縁層および電圧緩和層の2段階で最大印加電圧(BV)を緩和することができる。これにより、ダイシング領域−表面電極間における大気中にかかる電圧の負担を軽くすることができる。言い換えると、ダイシング領域−表面電極間にかかる電圧を、大気、絶縁層および電圧緩和層で分け合うことができるので、大気中の放電開始電圧Vを従来に比べて低くしても、放電開始電圧V>最大印加電圧(BV)の関係を維持することができる。
ここで、パッシェンの法則に基づくと、2つの電極間の放電開始電圧Vは、ガス圧Pと電極の間隔(前記半導体装置では、パッドエリアの端からダイシング領域までの距離X1)の積の関数で表される(V=f(P・X1))。前記半導体装置によれば、大気中の放電開始電圧Vを従来に比べて低くできることから、パッシェンの法則に従えば、従来に比べてパッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くすることができる。
したがって、半導体装置のサイズ(チップサイズ)を従来と同じにする場合には、パッドエリアの外縁をSiC層の端面側に広げることができるので、表面電極のパッドエリアを従来に比べて広くすることができる。一方、表面電極のパッドエリアを従来と同じサイズにする場合には、SiC層の端面をパッドエリア側に縮めることができるので、1つのSiCウエハから得られる半導体装置の数(チップ数)を従来に比べて増やすことができる。
さらに、絶縁層および電圧緩和層の一方に欠陥(たとえば、工程不良による孔等)が生じていても、他方によってその欠陥をカバーすることができる。そのため、ダイシング領域−表面電極間における放電の発生を効果的に防止することができる。
また、前記半導体装置では、前記半導体素子構造の最大印加電圧(BV)Y(≧1000V)と、前記パッドエリアの端から前記SiC層の前記端面までの距離X1とが、下記関係式(1)を満たすことが好ましい(項2)。製造方法に関しては、前記表面電極を形成する工程が、前記半導体素子構造の最大印加電圧(BV)Y(≧1000V)と、前記パッドエリアの端から前記ダイシング領域までの距離X1とが、下記関係式(1)を満たすように、前記パッドエリアの大きさを設定する工程を含むことが好ましい(項21)。
一方、一つの素子領域の表面電極と、当該素子領域に隣り合う素子領域の表面電極との間は、それぞれに露出したパッドエリア同士が大気のみを介して互いに繋がっている。そのため、半導体素子構造の電気特性の測定時、最大印加電圧(BV)(≧1000V)が大気中での放電開始電圧Vを超えると、隣り合う表面電極間で放電を生じるおそれがある。
前記パッシェンの法則の関数V=f(P・X1)によれば、X1の減少に伴って放電開始電圧Vも低くなる。すなわち、前記半導体装置の成果として、パッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くできるといっても、それに伴い、大気のみを介して繋がる表面電極間の放電開始電圧Vも低くなる。そのため、距離X1をできる限り短く維持しながら、最大印加電圧(BV)が大気中での放電開始電圧Vを超えることを防止して、表面電極間の放電を防止する必要がある。
そこで、この構成では、上記関係式(1)を満たすことによって、従来に比べてパッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を短くできながら、隣り合う表面電極間の放電を確実に防止することができる。
また、前記半導体装置では、前記表面電極における前記SiC層との接続部分の端から前記SiC層の前記端面までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiC層の前記表面に沿って横方向に広がる空乏層の幅よりも長いことが好ましい(項3)。製造方法に関しては、前記表面電極を形成する工程は、前記表面電極における前記SiCウエハとの接続部分の端から前記ダイシング領域までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiCウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含むことが好ましい(項22)。
この構成により、1つずつ切り分けられた半導体装置において、表面電極におけるSiC層との接続部分から横方向に広がる空乏層が、SiC層の端面に達することを防止することができる。
また、前記半導体装置では、前記SiC層において前記表面電極の周囲に沿って環状に形成された、第2導電型の終端構造をさらに含むことが好ましい(項4)。
この構成により、表面電極におけるSiC層との接続部分からの空乏層の広がりの程度を調整することができる。さらに、終端構造の不純物濃度を調整することによって、半導体素子構造の最大印加電圧(BV)を調整することもできる。この場合、前記終端構造は、同心円状に複数形成されていてもよい(項5)。
また、前記半導体装置では、前記絶縁層は、前記SiC層から順に積層された第1層および第2層を含む複数層からなる構造を有していることが好ましい(項6)。この構成により、半導体素子構造に要求される最大印加電圧(BV)の大きさに応じて、絶縁層の種類を多種多様に変更することができる。
また、前記半導体装置では、前記第1層は、前記SiC層の前記表面全面に形成されており、前記第2層は、前記第1層における前記SiC層の前記表面の前記端部上の部分を露出させるように形成され、前記SiC層の前記端面に対して前記SiC層の内側に後退した外周縁を有していてもよい(項7)。この場合、前記電圧緩和層は、前記SiC層の厚さ方向において、前記第2層の前記外周縁に重なるように形成されていてもよいし(項8)、前記第2層の前記外周縁に重ならないように形成されていてもよい(項9)。
また、前記半導体装置では、前記第2層は、前記第1層を選択的に貫通して前記SiC層の表面に達する凸部を含むことが好ましい(項10)。この場合、前記第2層の凸部は、複数形成されていてもよい(項11)。
この構成により、SiC層の端面から第1層が剥離しても、その剥離を第2層の凸部で止めることができる。したがって、SiC層に対する絶縁層の密着性を向上させることができる。
また、前記半導体装置では、前記第1層および前記第2層の両方が、前記SiC層の前記表面全面に形成されていてもよい(項12)。
また、前記半導体装置では、前記第1層は、1μm以上の厚さを有する酸化シリコン(SiO 2 )、0.2μm以上の厚さを有するポリイミド、1μm以上の厚さを有する窒化シリコン(SiN)のいずれの材料からなっていてもよい(項13〜15)。
また、前記半導体装置では、前記絶縁層は、単層からなる構造を有していてもよい(項16)。
また、前記半導体装置では、前記半導体素子構造は、前記表面電極が前記SiC層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含んでいてもよい(項17)。また、前記半導体素子構造は、前記SiC層に選択的に形成された第2導電型のチャネル領域と、前記チャネル領域に接するように形成された第1導電型のソース領域と、前記チャネル領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
を有するMISトランジスタ構造を含んでいてもよい(項18)。
また、前記半導体装置では、前記SiC層は、SiC基板と、当該SiC基板上に形成されたSiCエピタキシャル層とを含み、前記SiCエピタキシャル層は、1×10 16 cm −3 以下の不純物濃度および5μm以上の厚さを有していてもよい。
さらに、前記半導体装置の製造方法では、前記半導体素子構造の耐圧を測定する工程は、720Torr〜1520Torrの圧力下で測定を実施することが好ましい(項23)。
前記パッシェンの法則の関数V=f(P・X1)によれば、ガス圧Pの増加に伴って放電開始電圧Vも高くなる。したがって、電気特性の測定時のガス圧Pを上記範囲にすることによって、パッドエリアの端からダイシング領域(SiC層の端面)までの距離X1を一層短くすることができる。
2 SiCウエハ(SiC層)
2A 表面
2B 裏面
2C 端面
3 素子領域
4 ダイシング領域
5 基板
6 エピタキシャル層
7 電圧緩和層
8 絶縁層
81 第1層
82 第2層
83 外周縁
86 凸部
9 アノード電極
93 接続部分
95 パッドエリア
14 空乏層
15 終端構造
16 チャネル領域
17 ソース領域
19 ゲート絶縁膜
20 ゲート電極
22 ソース電極
221 パッドエリア
222 接続部分
102 半導体装置
103 半導体装置
104 半導体装置
105 半導体装置
106 半導体装置
107 半導体装置
108 半導体装置
109 半導体装置
Claims (19)
- 表面および裏面、ならびに当該表面および裏面を取り囲む端面を有し、半導体素子構造が形成された第1導電型のSiC層と、
前記SiC層の前記表面の端部に露出するように前記SiC層に形成された第2導電型の電圧緩和層と、
前記電圧緩和層を覆うように前記SiC層の前記表面全面に形成された第1の絶縁層と、
前記第1の絶縁層を通って前記SiC層の前記表面に接続された表面電極と、
前記表面電極を覆うように前記第1の絶縁層上に形成され、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記第1の絶縁層における前記SiC層の前記表面の前記端部上の部分を露出させるように、前記SiC層の前記端面に対して前記SiC層の内側に後退した外周縁を有する第2の絶縁層とを含む、半導体装置。 - 前記表面電極における前記SiC層との接続部分の端から前記SiC層の前記端面までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiC層の前記表面に沿って横方向に広がる空乏層の幅よりも長い、請求項1または2に記載の半導体装置。
- 前記SiC層において前記表面電極の周囲に沿って環状に形成された、第2導電型の終端構造をさらに含む、請求項1〜3のいずれか一項に記載の半導体装置。
- 前記終端構造は、同心円状に複数形成されている、請求項4に記載の半導体装置。
- 前記電圧緩和層は、前記SiC層の厚さ方向において、前記第2の絶縁層の前記外周縁に重なるように形成されている、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記電圧緩和層は、前記SiC層の厚さ方向において、前記第2の絶縁層の前記外周縁に重ならないように形成されている、請求項1〜6のいずれか一項に記載の半導体装置。
- 前記第2の絶縁層は、前記第1の絶縁層を選択的に貫通して前記SiC層の表面に達する凸部を含む、請求項1〜7のいずれか一項に記載の半導体装置。
- 前記第2の絶縁層の凸部は、複数形成されている、請求項8に記載の半導体装置。
- 前記第1の絶縁層は、1μm以上の厚さを有する酸化シリコン(SiO2)からなる、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記第1の絶縁層は、0.2μm以上の厚さを有するポリイミドからなる、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記第1の絶縁層は、1μm以上の厚さを有する窒化シリコン(SiN)からなる、請求項1〜9のいずれか一項に記載の半導体装置。
- 前記半導体素子構造は、
前記表面電極が前記SiC層との間にショットキー障壁を形成する材料からなることによって形成されたショットキーバリアダイオード構造を含む、請求項1〜12のいずれか一項に記載の半導体装置。 - 前記半導体素子構造は、
前記SiC層に選択的に形成された第2導電型のチャネル領域と、
前記チャネル領域に接するように形成された第1導電型のソース領域と、
前記チャネル領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して前記チャネル領域に対向するゲート電極と
を有するMISトランジスタ構造を含む、請求項1〜13のいずれか一項に記載の半導体装置。 - 前記SiC層は、SiC基板と、当該SiC基板上に形成されたSiCエピタキシャル層とを含み、
前記SiCエピタキシャル層は、1×1016cm−3以下の不純物濃度および5μm以上の厚さを有している、請求項1〜14のいずれか一項に記載の半導体装置。 - 表面および裏面を有し、複数の素子領域を区画する所定幅のダイシング領域が設定された第1導電型のSiCウエハにおいて、各前記素子領域に半導体素子構造を形成する工程と、
前記ダイシング領域の幅よりも広い幅の第2導電型の電圧緩和層を、隣り合う前記素子領域に跨るように前記ダイシング領域に沿って形成する工程と、
前記電圧緩和層を覆うように、前記SiCウエハの前記表面全面に第1の絶縁層を形成する工程と、
前記素子領域ごとに、前記第1の絶縁層を通って前記SiCウエハの前記表面に接続されるように表面電極を形成する工程と、
前記表面電極を覆うように、前記表面電極の一部をパッドエリアとして露出させる開口を有し、かつ前記ダイシング領域に対して各前記素子領域の内側に後退した外周縁を有する第2の絶縁層を、前記第1の絶縁層上に形成する工程と、
一つの前記素子領域の前記表面電極と前記SiCウエハとの間に1000V以上の電位差を発生させる最大印加電圧(BV)を印加することによって、当該素子領域の前記半導体素子構造の電気特性を測定する工程と、
前記ダイシング領域に沿って前記SiCウエハを切断することによって、前記SiCウエハを複数の半導体装置に個片化する工程と
を含む、半導体装置の製造方法。 - 前記表面電極を形成する工程は、前記表面電極における前記SiCウエハとの接続部分の端から前記ダイシング領域までの距離X2が、前記半導体素子構造に最大印加電圧(BV)を印加したときに前記接続部分から前記SiCウエハの前記表面に沿って横方向に広がる空乏層の幅よりも長くなるように、前記ダイシング領域に対する前記接続部分の相対位置を設定する工程を含む、請求項16または17に記載の半導体装置の製造方法。
- 前記半導体素子構造の耐圧を測定する工程は、720Torr〜1520Torrの圧力下で測定を実施する、請求項16〜18のいずれか一項に記載の半導体装置の製造方法。
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