JPS6050937A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6050937A JPS6050937A JP58159944A JP15994483A JPS6050937A JP S6050937 A JPS6050937 A JP S6050937A JP 58159944 A JP58159944 A JP 58159944A JP 15994483 A JP15994483 A JP 15994483A JP S6050937 A JPS6050937 A JP S6050937A
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- JP
- Japan
- Prior art keywords
- dicing
- film
- region
- semiconductor wafer
- polyimide film
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は半導体装置の製造方法、特に高耐圧半導体素子
が含まれた半導体装置の製造方法に関する。
が含まれた半導体装置の製造方法に関する。
（ｂｌ 従来技術と問題点
半導体装置を製造する際にウェハープロセスによって半
導体素子が作成され、その最終工程として形成された半
導体素子にプローブを接触させて電気的な特性試験を行
なう試験工程と、ウェハーをチップに裁断するダイシン
グ工程とがあり、がくして半導体チップが完成される。
導体素子が作成され、その最終工程として形成された半
導体素子にプローブを接触させて電気的な特性試験を行
なう試験工程と、ウェハーをチップに裁断するダイシン
グ工程とがあり、がくして半導体チップが完成される。
ところが、これらの工程には次のような問題点が含まれ
ている。第１図は半導体素子が既に形成された半導体ウ
ェハーの一実施例の工程断面図で、半導体ウェハー１に
ヘ−大領域２およびエミッタ領域３を形成し、ベース電
極４．エミッタ電極５をバクーンニングし、次いで表面
に気相成長法によって燐シリケートガラス（ＰＳＧ）膜
６を被覆し、更に電極ボンディング部が窓あけされる。
ている。第１図は半導体素子が既に形成された半導体ウ
ェハーの一実施例の工程断面図で、半導体ウェハー１に
ヘ−大領域２およびエミッタ領域３を形成し、ベース電
極４．エミッタ電極５をバクーンニングし、次いで表面
に気相成長法によって燐シリケートガラス（ＰＳＧ）膜
６を被覆し、更に電極ボンディング部が窓あけされる。
７は二酸化シリコン（Ｓｉ０２）膜である。また、ダイ
シング領域８は精度良く裁断させるために、シリコン面
を直接露出させた状態にある。このような状態でダイシ
ングすると、半導体チップに高精度に裁断することがで
きる。しかし、ダイシング領域８のシリコン面を露出さ
せると、ダイシング前工程の電気的特性試験工程におい
て、例えば４００Ｖ以上の高電圧を印加した際に、露出
したダイシング領域８とベース電極４との間で放電が生
じ゛ζ誤動作が起きる。
シング領域８は精度良く裁断させるために、シリコン面
を直接露出させた状態にある。このような状態でダイシ
ングすると、半導体チップに高精度に裁断することがで
きる。しかし、ダイシング領域８のシリコン面を露出さ
せると、ダイシング前工程の電気的特性試験工程におい
て、例えば４００Ｖ以上の高電圧を印加した際に、露出
したダイシング領域８とベース電極４との間で放電が生
じ゛ζ誤動作が起きる。
従って、これを避けるため、第２図に示す実施例の工程
断面図のようにダイシング領域８にも５ｉ０２膜７を残
存させる方法が用いられる場合がある。しかし、５ｉ０
２１ｊｉｉ７を残存させる方法はダイシングの精度が悪
くなり、またダイシング時に５ｉ０２膜のカケ（粉末）
が飛び散るから、ダイシング領域８を広くしてその影響
を除く方法が採られる。例えば、第１図に示すダイシン
グ領域の幅を６０μｍとすれば、第２図に示すダイシン
グ領域の幅は１２０μｍ程度に広くする。しかし、これ
は半導体チップの取得数を減少させることになって、好
ましい方法ではない。
断面図のようにダイシング領域８にも５ｉ０２膜７を残
存させる方法が用いられる場合がある。しかし、５ｉ０
２１ｊｉｉ７を残存させる方法はダイシングの精度が悪
くなり、またダイシング時に５ｉ０２膜のカケ（粉末）
が飛び散るから、ダイシング領域８を広くしてその影響
を除く方法が採られる。例えば、第１図に示すダイシン
グ領域の幅を６０μｍとすれば、第２図に示すダイシン
グ領域の幅は１２０μｍ程度に広くする。しかし、これ
は半導体チップの取得数を減少させることになって、好
ましい方法ではない。
ｆｃｌ 発明の目的
本発明の目的はこのような問題点を解消させて、半導体
ウェハー当たりのチップ取得数を向上させ、且つ放電が
生しない試験を可能にする製造方法を提案するものであ
る。
ウェハー当たりのチップ取得数を向上させ、且つ放電が
生しない試験を可能にする製造方法を提案するものであ
る。
ｆｄｌ 発明の構成
その目的は、半導体ウェハー面のダイシング領域上に膜
厚０．１〜３μｍのポリイミド膜を形成する工程、次い
で高耐圧試験を含む電気的特性試験工程およびポリイミ
ド膜上から切断するダイシング工程が含まれる半導体装
置の製造方法によって達成される。
厚０．１〜３μｍのポリイミド膜を形成する工程、次い
で高耐圧試験を含む電気的特性試験工程およびポリイミ
ド膜上から切断するダイシング工程が含まれる半導体装
置の製造方法によって達成される。
（ｅ） 発明の実施例
以下、実施例によって詳細に説明する。
第３図は本発明にかかる製造工程途中の断面図である。
図示のように、半導体ウェハー１にベース領域２および
エミッタ領域３を形成し、ベース電極４．エミッタ電極
５をパターンニングした後、その表面にポリイミド膜１
０を被着してパターンニングし、ダイシング領域および
その他の電極ポンディング部を除く領域を被覆する。こ
れはＰＳＧ膜を被覆する代わりであり、ポリイミド膜の
一種に感光性を有するものがあり、ネガ型レジスト膜と
同様にパターンニングすることができる。例えば、東し
製のフォトニース（商品名）と称せられるポリイミド膜
形成材料を用い、スピンナーにて数１０００人の厚さに
塗布し、約８０℃にてヘーキングする。次いで、フォト
マスクを用いて露光し、現像した後、窒素雰囲気中にて
１２０℃から４００℃まで徐々に昇温しながらキュアさ
せる。
エミッタ領域３を形成し、ベース電極４．エミッタ電極
５をパターンニングした後、その表面にポリイミド膜１
０を被着してパターンニングし、ダイシング領域および
その他の電極ポンディング部を除く領域を被覆する。こ
れはＰＳＧ膜を被覆する代わりであり、ポリイミド膜の
一種に感光性を有するものがあり、ネガ型レジスト膜と
同様にパターンニングすることができる。例えば、東し
製のフォトニース（商品名）と称せられるポリイミド膜
形成材料を用い、スピンナーにて数１０００人の厚さに
塗布し、約８０℃にてヘーキングする。次いで、フォト
マスクを用いて露光し、現像した後、窒素雰囲気中にて
１２０℃から４００℃まで徐々に昇温しながらキュアさ
せる。
この第３図のように形成すれば、ダイシング領域８にポ
リイミド膜１０を被覆しているから、電気的特性試験工
程において高電圧を印加してもダイシング領域８とベー
ス電極４との間で放電を生じることがなくなり、またダ
イシング工程で切削時に粉末が飛び散ることもなくなっ
て、且つ容易にポリイミド膜をダイシングすることがで
きる。
リイミド膜１０を被覆しているから、電気的特性試験工
程において高電圧を印加してもダイシング領域８とベー
ス電極４との間で放電を生じることがなくなり、またダ
イシング工程で切削時に粉末が飛び散ることもなくなっ
て、且つ容易にポリイミド膜をダイシングすることがで
きる。
従って、ダイシング領域の幅を拡げる必要はなく、チッ
プ取得数が減少することはない。
プ取得数が減少することはない。
更に、ポリイミド膜は耐熱性絶縁樹脂膜であるから、Ｐ
ＳＧ膜の代わりにそのまま半導体チップ表面に残存させ
て、絶縁膜として使用するものである。
ＳＧ膜の代わりにそのまま半導体チップ表面に残存させ
て、絶縁膜として使用するものである。
上記は本発明の主旨とするダイシング領域８のみならず
、その他の領域にもポリイミド膜を被覆した例である。
、その他の領域にもポリイミド膜を被覆した例である。
次に、第４図は本発明にかかる他の実施例の工程断面図
で、本例はダイシング領域のみポリイミド膜を被覆し、
他の電極ポンディング部を除く領域にはＰＳＧ膜を被覆
した実施例である。更にまた、第１図に示す］工程断面
図の上面にポリイミド膜を被覆し゛ζパターンニングし
、このようにしてダイシング領域にはポリイミド膜のみ
被覆し、他の電極ポンディング部を除く領域にはＰＳＧ
膜とポリイミド膜との二重膜を被覆する方法を用いても
差支えない。
で、本例はダイシング領域のみポリイミド膜を被覆し、
他の電極ポンディング部を除く領域にはＰＳＧ膜を被覆
した実施例である。更にまた、第１図に示す］工程断面
図の上面にポリイミド膜を被覆し゛ζパターンニングし
、このようにしてダイシング領域にはポリイミド膜のみ
被覆し、他の電極ポンディング部を除く領域にはＰＳＧ
膜とポリイミド膜との二重膜を被覆する方法を用いても
差支えない。
（ｆｌ 発明の効果
以」二の説明から明らかなように、本発明によれば誤ｌ
ツなく特性試験がなされた半導体チップを、チップ取得
数を減少させることなく取得することができるから、高
品質の半導体装置を低価格で入手できる効果があるもの
である。
ツなく特性試験がなされた半導体チップを、チップ取得
数を減少させることなく取得することができるから、高
品質の半導体装置を低価格で入手できる効果があるもの
である。
第１図および第２図は従来の半導体ウエハ−の工程断面
図、第３図および第４図は本発明にかかる半導体ウェハ
ーの工程断面図である。 図中、１は半導体ウェハー、２はベース領域。 ３はエミッタ領域、４はベース電極、５はエミッタ電極
、６は燐シリケートガラス膜、７は二酸化シリコン膜、
８はダイシング領域、１０はポリイミド膜を示している
。 第 １ 図 第２図 第 ３ 図 第４Ａ
図、第３図および第４図は本発明にかかる半導体ウェハ
ーの工程断面図である。 図中、１は半導体ウェハー、２はベース領域。 ３はエミッタ領域、４はベース電極、５はエミッタ電極
、６は燐シリケートガラス膜、７は二酸化シリコン膜、
８はダイシング領域、１０はポリイミド膜を示している
。 第 １ 図 第２図 第 ３ 図 第４Ａ
Claims (1)
- 半導体ウェハー面のダイシング領域上に膜厚０゜１〜３
μｍのポリイミド膜を形成する工程、次いで高耐圧試験
を含む電気的特性試験工程およびポリイミド膜上から切
断するダイシング工程が含まれることを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159944A JPS6050937A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58159944A JPS6050937A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050937A true JPS6050937A (ja) | 1985-03-22 |
Family
ID=15704563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58159944A Pending JPS6050937A (ja) | 1983-08-30 | 1983-08-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050937A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2701151A1 (fr) * | 1993-02-03 | 1994-08-05 | Digipress Sa | Procédé de fabrication d'une matrice de pressage, notamment pour la réalisation de disques optiques, matrice de pressage obtenue par ce procédé et produit, tel que disque optique, obtenu à partir de cette matrice de pressage. |
| US9595584B2 (en) | 2012-03-12 | 2017-03-14 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
| US10692978B2 (en) | 2014-05-16 | 2020-06-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5445570A (en) * | 1977-09-19 | 1979-04-10 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor element |
-
1983
- 1983-08-30 JP JP58159944A patent/JPS6050937A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5445570A (en) * | 1977-09-19 | 1979-04-10 | Matsushita Electric Ind Co Ltd | Manufacture for semiconductor element |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2701151A1 (fr) * | 1993-02-03 | 1994-08-05 | Digipress Sa | Procédé de fabrication d'une matrice de pressage, notamment pour la réalisation de disques optiques, matrice de pressage obtenue par ce procédé et produit, tel que disque optique, obtenu à partir de cette matrice de pressage. |
| US9595584B2 (en) | 2012-03-12 | 2017-03-14 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
| US10211285B2 (en) | 2012-03-12 | 2019-02-19 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
| US11075263B2 (en) | 2012-03-12 | 2021-07-27 | Rohm Co, , Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
| US11862672B2 (en) | 2012-03-12 | 2024-01-02 | Rohm Co., Ltd. | Semiconductor device, and method for manufacturing semiconductor device |
| US10692978B2 (en) | 2014-05-16 | 2020-06-23 | Rohm Co., Ltd. | SiC semiconductor device with insulating film and organic insulating layer |
| EP3783667A1 (en) | 2014-05-16 | 2021-02-24 | Rohm Co., Ltd. | Semiconductor device |
| DE202015009910U1 (de) | 2014-05-16 | 2021-06-10 | Rohm Co., Ltd. | Halbleiterbauteil |
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