JP2002270735A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 38
- 229920001721 polyimide Polymers 0.000 claims abstract description 67
- 239000011347 resin Substances 0.000 claims abstract description 65
- 229920005989 resin Polymers 0.000 claims abstract description 65
- 238000000034 method Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 238000007789 sealing Methods 0.000 claims abstract description 15
- 238000000605 extraction Methods 0.000 claims description 2
- 238000000465 moulding Methods 0.000 abstract description 2
- 229910045601 alloy Inorganic materials 0.000 description 13
- 239000000956 alloy Substances 0.000 description 13
- 229910018594 Si-Cu Inorganic materials 0.000 description 8
- 229910008465 Si—Cu Inorganic materials 0.000 description 8
- 239000007789 gas Substances 0.000 description 8
- 238000002161 passivation Methods 0.000 description 8
- 239000004642 Polyimide Substances 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 5
- 229910052731 fluorine Inorganic materials 0.000 description 5
- 239000011737 fluorine Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000011161 development Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000003822 epoxy resin Substances 0.000 description 4
- 229920000647 polyepoxide Polymers 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- 239000002344 surface layer Substances 0.000 description 3
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- 229910018523 Al—S Inorganic materials 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000004381 surface treatment Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L21/321—After treatment
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
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Abstract
(57)【要約】
【課題】 半導体装置上に形成されたポリイミド膜等の
有機樹脂膜と、これを封止するモールド樹脂との間の密
着性が向上した半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明の半導体装置は、素子及び配線パ
ターン１４が形成された半導体基板１１上にポリイミド
膜１６を形成し、封止樹脂を用いて樹脂封入した半導体
装置において、ポリイミド膜１６の表面の少なくとも一
部に凹凸１６ｂを形成したことを特徴とする。
有機樹脂膜と、これを封止するモールド樹脂との間の密
着性が向上した半導体装置及びその製造方法を提供す
る。 【解決手段】 本発明の半導体装置は、素子及び配線パ
ターン１４が形成された半導体基板１１上にポリイミド
膜１６を形成し、封止樹脂を用いて樹脂封入した半導体
装置において、ポリイミド膜１６の表面の少なくとも一
部に凹凸１６ｂを形成したことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に、半導体装置上に形成されたポ
リイミド膜と、これを封止するモールド樹脂との間の密
着性が向上した半導体装置及びその製造方法に関するも
のである。
の製造方法に関し、特に、半導体装置上に形成されたポ
リイミド膜と、これを封止するモールド樹脂との間の密
着性が向上した半導体装置及びその製造方法に関するも
のである。
【０００２】
【従来の技術】近年、半導体装置が大型化するのに伴
い、温度変化により、半導体装置上に形成されたパッシ
ベーション膜とモールド樹脂との間に応力が発生し、こ
の応力は温度変化が大きくなるにつれて益々大きくな
る。そこで、この応力を緩和するために、モールド樹脂
とパッシベーション膜との間にバッファ層としてのポリ
イミド膜を形成した構造のものが提案されている。この
構造を作製する方法としては、パッシベーション膜とポ
リイミド膜それぞれにリソグラフィー法によりパターン
を形成する第１の方法と、ポリイミド膜にパターンを形
成した後、このポリイミド膜のパターンをマスクとして
パッシベーション膜にパターンを形成する第２の方法が
知られている。
い、温度変化により、半導体装置上に形成されたパッシ
ベーション膜とモールド樹脂との間に応力が発生し、こ
の応力は温度変化が大きくなるにつれて益々大きくな
る。そこで、この応力を緩和するために、モールド樹脂
とパッシベーション膜との間にバッファ層としてのポリ
イミド膜を形成した構造のものが提案されている。この
構造を作製する方法としては、パッシベーション膜とポ
リイミド膜それぞれにリソグラフィー法によりパターン
を形成する第１の方法と、ポリイミド膜にパターンを形
成した後、このポリイミド膜のパターンをマスクとして
パッシベーション膜にパターンを形成する第２の方法が
知られている。
【０００３】ここで、後者の方法について図６及び図７
に基づき説明する。なお、この方法は、特開平０７−０
８１０７号公報等に開示されている方法である。まず、
素子の形成された半導体基板３１上に絶縁膜３２を形成
し、この絶縁膜３２上にスパッタ法を用いて、金属膜、
例えば、Ａｌ系合金の１種であるＡｌ−Ｓｉ−Ｃｕ合金
膜３３を形成する。この合金膜３３の厚みは、例えば５
００ｎｍである（図６（ａ））。次いで、回転塗布法を
用いて前記合金膜３３上にフォトレジストを塗布し、露
光・現像を行い、レジストパターンを形成する。次い
で、このレジストパタ−ンをマスクとして、前記合金膜
３３に塩素系ガスを用いた反応性イオンエッチング（Ｒ
ＩＥ）を行い、配線３４を形成する（図６（ｂ））。
に基づき説明する。なお、この方法は、特開平０７−０
８１０７号公報等に開示されている方法である。まず、
素子の形成された半導体基板３１上に絶縁膜３２を形成
し、この絶縁膜３２上にスパッタ法を用いて、金属膜、
例えば、Ａｌ系合金の１種であるＡｌ−Ｓｉ−Ｃｕ合金
膜３３を形成する。この合金膜３３の厚みは、例えば５
００ｎｍである（図６（ａ））。次いで、回転塗布法を
用いて前記合金膜３３上にフォトレジストを塗布し、露
光・現像を行い、レジストパターンを形成する。次い
で、このレジストパタ−ンをマスクとして、前記合金膜
３３に塩素系ガスを用いた反応性イオンエッチング（Ｒ
ＩＥ）を行い、配線３４を形成する（図６（ｂ））。
【０００４】次いで、この配線３４及び絶縁膜３２上
に、化学的気相成長法（ＣＶＤ法）を用いて、パッシベ
ーション膜、例えばシリコン窒化膜（Ｓｉ3Ｎ4）（以
下、単にＳＮ膜と称する）３５を形成する。このＳＮ膜
３５の厚みは、例えば１０００ｎｍである（図６
（ｃ））。次いで、このＳＮ膜３５上に、感光性ポリイ
ミド前駆体溶液を滴下し、回転塗布法を用いて所望する
膜厚、例えば２００００ｎｍのポリイミド膜３６を形成
する（図６（ｄ））。
に、化学的気相成長法（ＣＶＤ法）を用いて、パッシベ
ーション膜、例えばシリコン窒化膜（Ｓｉ3Ｎ4）（以
下、単にＳＮ膜と称する）３５を形成する。このＳＮ膜
３５の厚みは、例えば１０００ｎｍである（図６
（ｃ））。次いで、このＳＮ膜３５上に、感光性ポリイ
ミド前駆体溶液を滴下し、回転塗布法を用いて所望する
膜厚、例えば２００００ｎｍのポリイミド膜３６を形成
する（図６（ｄ））。
【０００５】次いで、このポリイミド膜３６を露光・現
像し、このポリイミド膜３６の所望の位置にパッシベー
ション膜３５に達するホール３７を形成する（図７
（ｅ））。次いで、温度が３００〜４００℃、時間が６
０分〜１２０分の間の最適な処理条件で熱処理３８を行
うことにより、ポリイミド膜３６のイミド化反応を行っ
て硬化させ、ポリイミド膜３６’とする（図７
（ｆ））。
像し、このポリイミド膜３６の所望の位置にパッシベー
ション膜３５に達するホール３７を形成する（図７
（ｅ））。次いで、温度が３００〜４００℃、時間が６
０分〜１２０分の間の最適な処理条件で熱処理３８を行
うことにより、ポリイミド膜３６のイミド化反応を行っ
て硬化させ、ポリイミド膜３６’とする（図７
（ｆ））。
【０００６】次いで、この硬化したポリイミド膜３６’
をマスクとしてＳＮ膜３５に、フッ素系混合ガス、例え
ばＣＦ4／０2混合ガスを用いてＲＩＥによるエッチング
を行い、配線３４の一部にボンディングパッド（外部引
き出し電極）３９を形成する。その後、チップごとに切
り分け、リードフレームをチップ上面又は下面のどちら
か一方に接着し、ボンディングパッド３９とリードフレ
ームの接続を行った後、エポキシ樹脂（封止樹脂）で全
体をモールドして樹脂封入する。
をマスクとしてＳＮ膜３５に、フッ素系混合ガス、例え
ばＣＦ4／０2混合ガスを用いてＲＩＥによるエッチング
を行い、配線３４の一部にボンディングパッド（外部引
き出し電極）３９を形成する。その後、チップごとに切
り分け、リードフレームをチップ上面又は下面のどちら
か一方に接着し、ボンディングパッド３９とリードフレ
ームの接続を行った後、エポキシ樹脂（封止樹脂）で全
体をモールドして樹脂封入する。
【０００７】
【発明が解決しようとする課題】ところで、上述した従
来の第１の方法においては、成膜する際に、それぞれの
膜毎にリソグラフィー技術を適用して成膜しているため
に、工程数が多くなり、製造コストも高くなるという問
題点があった。工程数が多いという点は、納期短縮が求
められているという現状には適さない。
来の第１の方法においては、成膜する際に、それぞれの
膜毎にリソグラフィー技術を適用して成膜しているため
に、工程数が多くなり、製造コストも高くなるという問
題点があった。工程数が多いという点は、納期短縮が求
められているという現状には適さない。
【０００８】また、従来の第２の方法においては、ＳＮ
膜３５上のポリイミド膜３６’をマスクとして、ＳＮ膜
３５にエッチングを施し、配線３４の一部にボンディン
グパッド３９を形成しているために、工程数の削減、製
造コストの低減を図ることができるものの、ボンディン
グパッド３９の部分が開口しているのみで、表面積がチ
ップの大きさで制約されるため、密着性を向上させるこ
とができないという問題点が生じる。
膜３５上のポリイミド膜３６’をマスクとして、ＳＮ膜
３５にエッチングを施し、配線３４の一部にボンディン
グパッド３９を形成しているために、工程数の削減、製
造コストの低減を図ることができるものの、ボンディン
グパッド３９の部分が開口しているのみで、表面積がチ
ップの大きさで制約されるため、密着性を向上させるこ
とができないという問題点が生じる。
【０００９】本発明は、上記の事情に鑑みてなされたも
のであって、半導体装置上に形成されたポリイミド膜等
の有機樹脂膜と、これを封止するモールド樹脂との間の
密着性が向上した半導体装置及びその製造方法を提供す
ることを目的とする。
のであって、半導体装置上に形成されたポリイミド膜等
の有機樹脂膜と、これを封止するモールド樹脂との間の
密着性が向上した半導体装置及びその製造方法を提供す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次のような半導体装置及びその製造方法を
採用した。すなわち、請求項１記載の半導体装置は、素
子及び配線パターンが形成された半導体基板上に有機樹
脂膜を形成し、封止樹脂を用いて樹脂封入した半導体装
置において、前記有機樹脂膜の表面の少なくとも一部に
凹凸を有することを特徴とする。
に、本発明は次のような半導体装置及びその製造方法を
採用した。すなわち、請求項１記載の半導体装置は、素
子及び配線パターンが形成された半導体基板上に有機樹
脂膜を形成し、封止樹脂を用いて樹脂封入した半導体装
置において、前記有機樹脂膜の表面の少なくとも一部に
凹凸を有することを特徴とする。
【００１１】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、前記有機樹脂膜はポリイミド
膜であることを特徴とする。
載の半導体装置において、前記有機樹脂膜はポリイミド
膜であることを特徴とする。
【００１２】請求項３記載の半導体装置は、請求項１ま
たは２記載の半導体装置において、前記凹凸は、大きさ
が１〜３μｍ、深さが０．２〜０．３μｍであることを
特徴とする。
たは２記載の半導体装置において、前記凹凸は、大きさ
が１〜３μｍ、深さが０．２〜０．３μｍであることを
特徴とする。
【００１３】請求項４記載の半導体装置は、請求項１ま
たは２記載の半導体装置において、前記凹凸は、大きさ
が１００〜５００μｍ、深さが０．１〜１．０μｍであ
ることを特徴とする。
たは２記載の半導体装置において、前記凹凸は、大きさ
が１００〜５００μｍ、深さが０．１〜１．０μｍであ
ることを特徴とする。
【００１４】請求項５記載の半導体装置の製造方法は、
素子及び配線パターンが形成された半導体基板上に有機
樹脂膜を形成し、封止樹脂を用いて樹脂封入した半導体
装置の製造方法において、少なくとも一部に前記有機樹
脂に対する解像限界以下のパターンが形成されたマスク
を用いて、前記有機樹脂膜に露光処理を行い、該有機樹
脂膜の表面に凹凸を形成することを特徴とする。
素子及び配線パターンが形成された半導体基板上に有機
樹脂膜を形成し、封止樹脂を用いて樹脂封入した半導体
装置の製造方法において、少なくとも一部に前記有機樹
脂に対する解像限界以下のパターンが形成されたマスク
を用いて、前記有機樹脂膜に露光処理を行い、該有機樹
脂膜の表面に凹凸を形成することを特徴とする。
【００１５】請求項６記載の半導体装置の製造方法は、
素子及び配線パターンが形成された半導体基板上に有機
樹脂膜を形成し、封止樹脂を用いて樹脂封入した半導体
装置の製造方法において、前記有機樹脂膜を選択除去
し、前記配線パターンからなる外部引出し電極を開口す
ると同時に前記有機樹脂膜の表面に凹凸を形成し、その
後、該有機樹脂膜を硬化させることを特徴とする。
素子及び配線パターンが形成された半導体基板上に有機
樹脂膜を形成し、封止樹脂を用いて樹脂封入した半導体
装置の製造方法において、前記有機樹脂膜を選択除去
し、前記配線パターンからなる外部引出し電極を開口す
ると同時に前記有機樹脂膜の表面に凹凸を形成し、その
後、該有機樹脂膜を硬化させることを特徴とする。
【００１６】請求項７記載の半導体装置の製造方法は、
請求項６記載の半導体装置の製造方法において、前記有
機樹脂膜をポリイミド膜とし、該ポリイミド膜に凹凸を
形成した後、イミド化反応を行い、該ポリイミド膜を硬
化させることを特徴とする。
請求項６記載の半導体装置の製造方法において、前記有
機樹脂膜をポリイミド膜とし、該ポリイミド膜に凹凸を
形成した後、イミド化反応を行い、該ポリイミド膜を硬
化させることを特徴とする。
【００１７】
【発明の実施の形態】本発明の半導体装置及びその製造
方法の各実施の形態について図面に基づき説明する。
方法の各実施の形態について図面に基づき説明する。
【００１８】［第１の実施形態］図１及び図２は、本発
明の第１の実施形態の半導体装置の製造方法を示す過程
図である。この半導体装置の製造方法について説明す
る。まず、素子の形成された半導体基板１１上に絶縁膜
１２を形成する。次いで、この絶縁膜１２上に、スパッ
タ法あるいは蒸着法を用いて金属膜、例えばＡｌ系合金
の１種であるＡｌ−Ｓｉ−Ｃｕ合金膜１３を膜厚５００
ｎｍで形成する（図１（ａ））。
明の第１の実施形態の半導体装置の製造方法を示す過程
図である。この半導体装置の製造方法について説明す
る。まず、素子の形成された半導体基板１１上に絶縁膜
１２を形成する。次いで、この絶縁膜１２上に、スパッ
タ法あるいは蒸着法を用いて金属膜、例えばＡｌ系合金
の１種であるＡｌ−Ｓｉ−Ｃｕ合金膜１３を膜厚５００
ｎｍで形成する（図１（ａ））。
【００１９】次いで、Ａｌ−Ｓｉ−Ｃｕ合金膜１３上に
レジストを塗布した後、露光・現像処理を行い、レジス
トパターンを形成し、このパターンをマスクにＡｌ−Ｓ
ｉ−Ｃｕ合金膜１３に塩素系ガスを用いたＲＩＥでのエ
ッチングを行い、Ａｌ−Ｓｉ−Ｃｕ合金からなる配線パ
ターン１４とする（図１（ｂ））。次いで、この配線パ
ターン１４及び絶縁膜１２上に、ＣＶＤ法でパッシベー
ション膜となる厚さ１０００ｎｍのシリコン窒化膜（Ｓ
ｉ3Ｎ4）（ＳＮ膜）１５を成膜する（図１（ｃ））。
レジストを塗布した後、露光・現像処理を行い、レジス
トパターンを形成し、このパターンをマスクにＡｌ−Ｓ
ｉ−Ｃｕ合金膜１３に塩素系ガスを用いたＲＩＥでのエ
ッチングを行い、Ａｌ−Ｓｉ−Ｃｕ合金からなる配線パ
ターン１４とする（図１（ｂ））。次いで、この配線パ
ターン１４及び絶縁膜１２上に、ＣＶＤ法でパッシベー
ション膜となる厚さ１０００ｎｍのシリコン窒化膜（Ｓ
ｉ3Ｎ4）（ＳＮ膜）１５を成膜する（図１（ｃ））。
【００２０】次いで、このＳＮ膜１５上に感光性ポリイ
ミド前駆体溶液を滴下し、回転塗布を行って半導体基板
１１全面に広げ、所望する膜厚、例えば２００００ｎｍ
でポリイミド膜（有機樹脂膜）１６を形成する（図１
（ｄ））。次いで、このポリイミド膜１６に露光・現像
処理を行い、ボンディングパッド等のパターンを形成す
る。この際に使用するマスクに、ボンディングパッド等
のパターン以外のポリイミドを残す領域に、ポリイミド
の解像限界以下のパターン、例えば１μｍ□の抜きパタ
ーンを形成しておく。
ミド前駆体溶液を滴下し、回転塗布を行って半導体基板
１１全面に広げ、所望する膜厚、例えば２００００ｎｍ
でポリイミド膜（有機樹脂膜）１６を形成する（図１
（ｄ））。次いで、このポリイミド膜１６に露光・現像
処理を行い、ボンディングパッド等のパターンを形成す
る。この際に使用するマスクに、ボンディングパッド等
のパターン以外のポリイミドを残す領域に、ポリイミド
の解像限界以下のパターン、例えば１μｍ□の抜きパタ
ーンを形成しておく。
【００２１】このマスクを用いて露光・現像すると、ボ
ンディングパッド部分にホール１６ａがパターン形成さ
れるが、１μｍ□のパターン部分では、ポリイミドは露
光されるが解像限界以下であるため、ＳＮ膜１５まで到
達するようなパターンにはならず、ポリイミド膜１６の
表層がへこんだ状態になる。これにより、ポリイミド膜
１６の表面には、１μｍ□の大きさで０．２μｍの深さ
の微細な凹凸１６ｂが形成される（図２（ｅ））。な
お、マスクパターンとして１μｍ□以上のものを用いる
ことにより、大きさが１〜３μｍで、深さが０．２〜
０．３μｍの凹凸を形成することができる。
ンディングパッド部分にホール１６ａがパターン形成さ
れるが、１μｍ□のパターン部分では、ポリイミドは露
光されるが解像限界以下であるため、ＳＮ膜１５まで到
達するようなパターンにはならず、ポリイミド膜１６の
表層がへこんだ状態になる。これにより、ポリイミド膜
１６の表面には、１μｍ□の大きさで０．２μｍの深さ
の微細な凹凸１６ｂが形成される（図２（ｅ））。な
お、マスクパターンとして１μｍ□以上のものを用いる
ことにより、大きさが１〜３μｍで、深さが０．２〜
０．３μｍの凹凸を形成することができる。
【００２２】ここでは、ポリイミド膜１６の表面に凹凸
１６ｂを設けるため、マスクのチップパターン内部に解
像限界以下のパターンを形成したが、この他に、マスク
のチップパターン以外の部分に適切なパターンを作り込
み、露光時のフレア（光の漏れ、回り込み）の影響を利
用してチップパターン上のポリイミド膜１６の表面に凹
凸１６ｂを作り込んでも良い。この場合、凹凸の大きさ
は１００〜５００μｍ、深さは０．１〜１．０μｍとな
る。
１６ｂを設けるため、マスクのチップパターン内部に解
像限界以下のパターンを形成したが、この他に、マスク
のチップパターン以外の部分に適切なパターンを作り込
み、露光時のフレア（光の漏れ、回り込み）の影響を利
用してチップパターン上のポリイミド膜１６の表面に凹
凸１６ｂを作り込んでも良い。この場合、凹凸の大きさ
は１００〜５００μｍ、深さは０．１〜１．０μｍとな
る。
【００２３】ポリイミド膜１６の表面に凹凸１６ｂを形
成したのち、温度３００〜４００℃、処理時間３０分〜
１２０分の条件でイミド化反応を行い、硬化したポリイ
ミド膜１６’とする（図２（ｆ））。得られたポリイミ
ド膜１６’をマスクにフッ素系混合ガス、例えばＣＦ4
／Ｏ2を用いたＲＩＥによりＳＮ膜１５にエッチングを
施し、配線１４の一部にボンディングパッド（外部引き
出し電極）１７を形成する。その後、酸素プラズマによ
る半導体基板表面のアッシング処理を行う。
成したのち、温度３００〜４００℃、処理時間３０分〜
１２０分の条件でイミド化反応を行い、硬化したポリイ
ミド膜１６’とする（図２（ｆ））。得られたポリイミ
ド膜１６’をマスクにフッ素系混合ガス、例えばＣＦ4
／Ｏ2を用いたＲＩＥによりＳＮ膜１５にエッチングを
施し、配線１４の一部にボンディングパッド（外部引き
出し電極）１７を形成する。その後、酸素プラズマによ
る半導体基板表面のアッシング処理を行う。
【００２４】次いで、このポリイミド膜１６’にダメー
ジを与えない薬液、例えばエタノールやレジスト現像液
などで、半導体基板の表面処理を行う（図２（ｇ））。
その後、チップごとに切り分け、リードフレームをチッ
プ上面又は下面のどちらか一方に接着し、ボンディング
パッド１７とリードフレームの接続を行った後、エポキ
シ樹脂（封止樹脂）で全体をモールドして樹脂封入す
る。以上により、本実施形態の半導体装置が得られる。
ジを与えない薬液、例えばエタノールやレジスト現像液
などで、半導体基板の表面処理を行う（図２（ｇ））。
その後、チップごとに切り分け、リードフレームをチッ
プ上面又は下面のどちらか一方に接着し、ボンディング
パッド１７とリードフレームの接続を行った後、エポキ
シ樹脂（封止樹脂）で全体をモールドして樹脂封入す
る。以上により、本実施形態の半導体装置が得られる。
【００２５】本実施形態の半導体装置によれば、ポリイ
ミド膜１６’の表面に微細な凹凸１６ｂを形成したの
で、ポリイミド膜１６’の表面積を増加させることがで
き、モールド樹脂との密着性を高めることができる。し
たがって、半導体装置としての信頼性を向上させること
ができる。
ミド膜１６’の表面に微細な凹凸１６ｂを形成したの
で、ポリイミド膜１６’の表面積を増加させることがで
き、モールド樹脂との密着性を高めることができる。し
たがって、半導体装置としての信頼性を向上させること
ができる。
【００２６】本実施形態の半導体装置の製造方法によれ
ば、ポリイミド膜１６の露光・現像処理に使用するマス
クに、ポリイミドの解像限界以下のパターンを形成した
ので、このマスクを用いて露光・現像することで、ボン
ディングパッド部分にホール１６ａをパターン形成する
と同時に、ポリイミド膜１６の表面に微細な凹凸１６ｂ
を形成することができる。したがって、凹凸１６ｂ形成
のための特別な工程を設けることなく、マスクのパター
ン形状を変えるだけで、ポリイミド膜１６の表面に容易
に微細な凹凸１６ｂを形成することができる。
ば、ポリイミド膜１６の露光・現像処理に使用するマス
クに、ポリイミドの解像限界以下のパターンを形成した
ので、このマスクを用いて露光・現像することで、ボン
ディングパッド部分にホール１６ａをパターン形成する
と同時に、ポリイミド膜１６の表面に微細な凹凸１６ｂ
を形成することができる。したがって、凹凸１６ｂ形成
のための特別な工程を設けることなく、マスクのパター
ン形状を変えるだけで、ポリイミド膜１６の表面に容易
に微細な凹凸１６ｂを形成することができる。
【００２７】［第２の実施形態］図３及び図４は、本発
明の第２の実施形態の半導体装置の製造方法を示す過程
図である。この半導体装置の製造方法について説明す
る。まず、素子の形成された半導体基板２１上に絶縁膜
２２を形成する。次いで、この絶縁膜２２上に、スパッ
タ法あるいは蒸着法を用いて金属膜、例えばＡｌ系合金
の１種であるＡｌ−Ｓｉ−Ｃｕ合金膜２３を膜厚５００
ｎｍで形成する（図３（ａ））。
明の第２の実施形態の半導体装置の製造方法を示す過程
図である。この半導体装置の製造方法について説明す
る。まず、素子の形成された半導体基板２１上に絶縁膜
２２を形成する。次いで、この絶縁膜２２上に、スパッ
タ法あるいは蒸着法を用いて金属膜、例えばＡｌ系合金
の１種であるＡｌ−Ｓｉ−Ｃｕ合金膜２３を膜厚５００
ｎｍで形成する（図３（ａ））。
【００２８】次いで、Ａｌ−Ｓｉ−Ｃｕ合金膜２３上に
レジストを塗布した後、露光・現像処理を行い、レジス
トパターンを形成し、このパターンをマスクにＡｌ−Ｓ
ｉ−Ｃｕ合金膜２３に塩素系ガスを用いたＲＩＥでのエ
ッチングを行い、Ａｌ−Ｓｉ−Ｃｕ合金からなる配線パ
ターン２４とする（図３（ｂ））。次いで、この配線パ
ターン２４及び絶縁膜２２上に、ＣＶＤ法でパッシベー
ション膜となる厚さ１０００ｎｍのシリコン窒化膜（Ｓ
ｉ3Ｎ4）（ＳＮ膜）２５を成膜する（図３（ｃ））。
レジストを塗布した後、露光・現像処理を行い、レジス
トパターンを形成し、このパターンをマスクにＡｌ−Ｓ
ｉ−Ｃｕ合金膜２３に塩素系ガスを用いたＲＩＥでのエ
ッチングを行い、Ａｌ−Ｓｉ−Ｃｕ合金からなる配線パ
ターン２４とする（図３（ｂ））。次いで、この配線パ
ターン２４及び絶縁膜２２上に、ＣＶＤ法でパッシベー
ション膜となる厚さ１０００ｎｍのシリコン窒化膜（Ｓ
ｉ3Ｎ4）（ＳＮ膜）２５を成膜する（図３（ｃ））。
【００２９】次いで、このＳＮ膜２５上に感光性ポリイ
ミド前駆体溶液を滴下し、回転塗布を行って半導体基板
２１全面に広げ、所望する膜厚、例えば２００００ｎｍ
でポリイミド膜２６を形成する（図３（ｄ））。次い
で、このポリイミド膜２６に露光・現像処理を行い、ボ
ンディングパッド部分にホール２６ａをパターン形成す
る（図４（ｅ））。
ミド前駆体溶液を滴下し、回転塗布を行って半導体基板
２１全面に広げ、所望する膜厚、例えば２００００ｎｍ
でポリイミド膜２６を形成する（図３（ｄ））。次い
で、このポリイミド膜２６に露光・現像処理を行い、ボ
ンディングパッド部分にホール２６ａをパターン形成す
る（図４（ｅ））。
【００３０】次いで、このポリイミド膜２６をマスクに
フッ素系混合ガス、例えばＣＦ4／Ｏ2を用いたＲＩＥに
よりによりＳＮ膜２５にエッチングを施し、配線２４の
一部にボンディングパッド（外部引き出し電極）２７を
形成する。これにより、ポリイミド膜２６の表層部分も
エッチングに用いたフッ素系ガスで改質され、微細な凹
凸２６ｂが形成される（図４（ｆ））。その後、酸素プ
ラズマによる半導体基板表面のアッシング処理を行う。
フッ素系混合ガス、例えばＣＦ4／Ｏ2を用いたＲＩＥに
よりによりＳＮ膜２５にエッチングを施し、配線２４の
一部にボンディングパッド（外部引き出し電極）２７を
形成する。これにより、ポリイミド膜２６の表層部分も
エッチングに用いたフッ素系ガスで改質され、微細な凹
凸２６ｂが形成される（図４（ｆ））。その後、酸素プ
ラズマによる半導体基板表面のアッシング処理を行う。
【００３１】次いで、このポリイミド膜２６を、温度３
００〜４００℃、処理時間３０分〜１２０分の条件でイ
ミド化反応を行い、このポリイミド膜２６を硬化させ
る。これにより、表面に微細な凹凸２６ｂが形成された
ポリイミド膜２６’が得られる（図２（ｇ））。その
後、チップごとに切り分け、リードフレームをチップ上
面又は下面のどちらか一方に接着し、ボンディングパッ
ド２７とリードフレームの接続を行った後、エポキシ樹
脂（封止樹脂）で全体をモールドして樹脂封入する。以
上により、本実施形態の半導体装置が得られる。
００〜４００℃、処理時間３０分〜１２０分の条件でイ
ミド化反応を行い、このポリイミド膜２６を硬化させ
る。これにより、表面に微細な凹凸２６ｂが形成された
ポリイミド膜２６’が得られる（図２（ｇ））。その
後、チップごとに切り分け、リードフレームをチップ上
面又は下面のどちらか一方に接着し、ボンディングパッ
ド２７とリードフレームの接続を行った後、エポキシ樹
脂（封止樹脂）で全体をモールドして樹脂封入する。以
上により、本実施形態の半導体装置が得られる。
【００３２】本実施形態の半導体装置によれば、ポリイ
ミド膜２６’の表面に微細な凹凸２６ｂを形成したの
で、ポリイミド膜２６’の表面積を増加させることがで
き、モールド樹脂との密着性を高めることができる。し
たがって、半導体装置としての信頼性を向上させること
ができる。
ミド膜２６’の表面に微細な凹凸２６ｂを形成したの
で、ポリイミド膜２６’の表面積を増加させることがで
き、モールド樹脂との密着性を高めることができる。し
たがって、半導体装置としての信頼性を向上させること
ができる。
【００３３】本実施形態の半導体装置の製造方法によれ
ば、ポリイミド膜２６をマスクにＳＮ膜２５にエッチン
グを施してボンディングパッド２７を形成する際に、ポ
リイミド膜２６の表層部分もエッチングに用いたフッ素
系ガスで改質するので、ボンディングパッド部分にホー
ル２６ａをパターン形成すると同時に、ポリイミド膜２
６の表面に微細な凹凸２６ｂを形成することができる。
したがって、凹凸２６ｂ形成のための特別な工程を設け
ることなく、ポリイミド膜２６の表面に容易に微細な凹
凸２６ｂを形成することができる。
ば、ポリイミド膜２６をマスクにＳＮ膜２５にエッチン
グを施してボンディングパッド２７を形成する際に、ポ
リイミド膜２６の表層部分もエッチングに用いたフッ素
系ガスで改質するので、ボンディングパッド部分にホー
ル２６ａをパターン形成すると同時に、ポリイミド膜２
６の表面に微細な凹凸２６ｂを形成することができる。
したがって、凹凸２６ｂ形成のための特別な工程を設け
ることなく、ポリイミド膜２６の表面に容易に微細な凹
凸２６ｂを形成することができる。
【００３４】表１は、本発明の半導体装置及び従来の半
導体装置それぞれにおけるポリイミド膜とエポキシ樹脂
との間の密着性の評価を行った結果を示したものであ
る。
導体装置それぞれにおけるポリイミド膜とエポキシ樹脂
との間の密着性の評価を行った結果を示したものであ
る。
【表１】
【００３５】この表１では、実施例１は図１及び図２に
示す製造方法により得られた半導体装置の、実施例２は
図３及び図４に示す製造方法により得られた半導体装置
の、従来例は図６及び図７に示す製造方法により得られ
た半導体装置の、ＰＣＴ（Pressure cooker test）試験
の前後それぞれにおける密着性の評価結果を示してい
る。
示す製造方法により得られた半導体装置の、実施例２は
図３及び図４に示す製造方法により得られた半導体装置
の、従来例は図６及び図７に示す製造方法により得られ
た半導体装置の、ＰＣＴ（Pressure cooker test）試験
の前後それぞれにおける密着性の評価結果を示してい
る。
【００３６】このＰＣＴ（Pressure cooker test）試験
は、高温多湿の条件下における耐久性を調べる試験であ
り、ここでは、１２５℃、１．４ｋｇｆ／ｃｍ2の飽和
モード中に４８時間放置した。また、密着性は、せん断
強度測定方法により評価した。
は、高温多湿の条件下における耐久性を調べる試験であ
り、ここでは、１２５℃、１．４ｋｇｆ／ｃｍ2の飽和
モード中に４８時間放置した。また、密着性は、せん断
強度測定方法により評価した。
【００３７】このせん断強度測定方法について、図５に
基づき説明する。まず、Ｓｉ基板４１上にポリイミド樹
脂を塗布・キュアを行ってポリイミド膜４２を形成し、
このポリイミド膜４２上に、２ｍｍ□、高さ２ｍｍのモ
ールド樹脂の柱４３を形成して測定用試料とした。そし
て、このモールド樹脂の柱４３を押し込み治具４４にて
横方向から押し込み、このモールド樹脂の柱４３が剥離
または破壊するまでの強度を測定した。この表１によれ
ば、実施例１及び実施例２共に、従来例に較べて密着性
が高くなっていることが明らかである。
基づき説明する。まず、Ｓｉ基板４１上にポリイミド樹
脂を塗布・キュアを行ってポリイミド膜４２を形成し、
このポリイミド膜４２上に、２ｍｍ□、高さ２ｍｍのモ
ールド樹脂の柱４３を形成して測定用試料とした。そし
て、このモールド樹脂の柱４３を押し込み治具４４にて
横方向から押し込み、このモールド樹脂の柱４３が剥離
または破壊するまでの強度を測定した。この表１によれ
ば、実施例１及び実施例２共に、従来例に較べて密着性
が高くなっていることが明らかである。
【００３８】以上、本発明の配線基板及びその製造方法
の各実施の形態について図面に基づき説明してきたが、
具体的な構成は本実施形態に限定されるものではなく、
本発明の要旨を逸脱しない範囲で設計の変更等が可能で
ある。
の各実施の形態について図面に基づき説明してきたが、
具体的な構成は本実施形態に限定されるものではなく、
本発明の要旨を逸脱しない範囲で設計の変更等が可能で
ある。
【００３９】
【発明の効果】以上説明した様に、本発明の半導体装置
によれば、有機樹脂膜の表面に凹凸を形成したので、こ
の有機樹脂膜の表面積を増加させることができ、封止樹
脂との密着性を高めることができる。したがって、半導
体装置としての信頼性を向上させることができる。
によれば、有機樹脂膜の表面に凹凸を形成したので、こ
の有機樹脂膜の表面積を増加させることができ、封止樹
脂との密着性を高めることができる。したがって、半導
体装置としての信頼性を向上させることができる。
【００４０】本発明の半導体装置の製造方法によれば、
有機樹脂膜の表面に凹凸を形成する際に、他の工程を行
う際に同時に有機樹脂膜の表面に容易に凹凸を形成する
ことができ、凹凸形成のための特別な工程を設ける必要
がない。
有機樹脂膜の表面に凹凸を形成する際に、他の工程を行
う際に同時に有機樹脂膜の表面に容易に凹凸を形成する
ことができ、凹凸形成のための特別な工程を設ける必要
がない。
【図１】 本発明の第１の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図２】 本発明の第１の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図３】 本発明の第２の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図４】 本発明の第２の実施形態の半導体装置の製造
方法を示す過程図である。
方法を示す過程図である。
【図５】 せん断強度測定方法を示す説明図である。
【図６】 従来の半導体装置の製造方法を示す過程図で
ある。
ある。
【図７】 従来の半導体装置の製造方法を示す過程図で
ある。
ある。
１１、２１、３１ 半導体基板 １２、２２、３２ 絶縁膜 １３、２３、３３ Ａｌ−Ｓｉ−Ｃｕ合金膜 １４、２４、３４ 配線パターン １５、２５、３５ シリコン窒化膜（Ｓｉ3Ｎ4） １６、２６、３６ ポリイミド膜（有機樹脂膜） １６ａ、２６ａ、３７ ホール １６ｂ、２６ｂ 凹凸 １６’、２６’、３６’ 硬化したポリイミド膜 １７、２７、３９ ボンディングパッド ３８ 熱処理 ４１ Ｓｉ基板 ４２ ポリイミド膜 ４３ モールド樹脂の柱 ４４ 押し込み治具
Claims (7)
- 【請求項１】 素子及び配線パターンが形成された半導
体基板上に有機樹脂膜を形成し、封止樹脂を用いて樹脂
封入した半導体装置において、 前記有機樹脂膜の表面の少なくとも一部に凹凸を有する
ことを特徴とする半導体装置。 - 【請求項２】 前記有機樹脂膜はポリイミド膜であるこ
とを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記凹凸は、大きさが１〜３μｍ、深さ
が０．２〜０．３μｍであることを特徴とする請求項１
または２記載の半導体装置。 - 【請求項４】 前記凹凸は、大きさが１００〜５００μ
ｍ、深さが０．１〜１．０μｍであることを特徴とする
請求項１または２記載の半導体装置。 - 【請求項５】 素子及び配線パターンが形成された半導
体基板上に有機樹脂膜を形成し、封止樹脂を用いて樹脂
封入した半導体装置の製造方法において、 少なくとも一部に前記有機樹脂に対する解像限界以下の
パターンが形成されたマスクを用いて、前記有機樹脂膜
に露光処理を行い、該有機樹脂膜の表面に凹凸を形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項６】 素子及び配線パターンが形成された半導
体基板上に有機樹脂膜を形成し、封止樹脂を用いて樹脂
封入した半導体装置の製造方法において、 前記有機樹脂膜を選択除去し、前記配線パターンからな
る外部引出し電極を開口すると同時に前記有機樹脂膜の
表面に凹凸を形成し、その後、該有機樹脂膜を硬化させ
ることを特徴とする半導体装置の製造方法。 - 【請求項７】 前記有機樹脂膜をポリイミド膜とし、該
ポリイミド膜に凹凸を形成した後、イミド化反応を行
い、該ポリイミド膜を硬化させることを特徴とする請求
項６記載の半導体装置の製造方法。
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|---|---|---|---|
| JP2001070109A JP2002270735A (ja) | 2001-03-13 | 2001-03-13 | 半導体装置及びその製造方法 |
| GB0205528A GB2378578A (en) | 2001-03-13 | 2002-03-08 | Semiconductor device encapsulation |
| US10/094,015 US20030171001A1 (en) | 2001-03-13 | 2002-03-08 | Method of manufacturing semiconductor devices |
| KR1020020012696A KR20020073260A (ko) | 2001-03-13 | 2002-03-09 | 반도체 장치 제조 방법 |
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|---|---|
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Cited By (1)
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|---|---|---|---|---|
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|---|---|---|---|---|
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|---|---|
| KR20020073260A (ko) | 2002-09-23 |
| GB2378578A (en) | 2003-02-12 |
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