KR20020073260A - 반도체 장치 제조 방법 - Google Patents

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닛뽕덴끼 가부시끼가이샤
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Abstract

집적된 회로 소자와 배선 패턴이 형성된 반도체 기판 상에 유기 수지막을 형성하고 전체 회로를 몰드 수지로 봉입하는 반도체 장치 제조 방법은, 상기 유기 수지의 해상도 한계보다 미세한, 하나 이상의 패턴을 가진 노광 마스크를 이용하여 상기 유기 수지막 표면에 복수의 요철을 형성하는 단계를 포함한다.

Description

반도체 장치 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 제조 방법에 관한 것으로, 보다 구체적으로는 반도체 장치 상에 형성된 폴리이미드막과 반도체 장치를 봉입하고 있는 몰드 수지 사이의 밀착성을 향상시킨 반도체 장치 제조 방법에 관한 것이다.
최근, 반도체 장치의 집적도가 증가하면서, 반도체 장치는 온도 변화에 보다민감해지고 있는데, 이러한 온도 변화는 장치 상에 형성된 패시베이션막과 장치를 봉입하고 있는 몰드 수지 사이에 열응력 (thermal stress) 을 발생시키기 때문이다.
따라서, 응력을 완화하기 위하여 몰드 수지와 패시베이션막 사이의 버퍼층으로서 폴리이미드막을 형성한 구조가 제안되었다.
이러한 구조의 반도체 장치를 제조하는 2 가지 공지된 방법, 즉 리소그래피로 패시베이션막과 폴리이미드막 각각에 패턴을 형성하는 제 1 방법, 및 폴리이미드막에 패턴을 형성한 후, 이 폴리이미드막을 마스크로 사용하여 패시베이션막에 패턴을 형성하는 제 2 방법이 있다.
그 후자의 방법을 도 6 과 도 7 을 참조하여 설명한다. 이 방법은 JP-A-08107/1995 호 및 기타 특허 문헌에 개시되어 있다.
우선, 집적된 회로 소자들이 형성되어 있는 반도체 기판 (31) 상에 절연막 (32) 을 형성한다 ; 그 다음, 이 절연막 (32) 상에 금속막, 보다 구체적으로, 예컨대 Al-Si-Cu 합금과 같은 Al 합금계의 합금막 (33) 을 스퍼터링으로 형성한다. 합금막의 두께는 예컨대 500 nm 이다. (도 6a)
다음으로, 합금막 (33) 에 포토레지스트를 회전도포법 (spin coating method) 으로 도포하고, 노광 및 현상 공정을 수행하여 레지스트 패턴을 형성한다. 그 다음, 이 레지스트 패턴을 마스크로 이용하여, 상기 합금막 (33) 을 염소계 가스를 이용하는 반응성 이온 에칭 (RIE) 으로 에칭하여, 배선 (34) 을 형성한다. (도 6b)
다음으로, 상기 배선 (34) 및 절연막 (32) 상에, 질화실리콘 (Si3N4) 막 (이하 SN 막으로 약칭함) 과 같은, 패시베이션막 (35) 을 화학 기상 성장법 (CVD) 으로 형성한다. 이 SN 막의 두께는 예컨대 1000 nm 이다. (도 6c)
다음으로, 상기 SN 막 (35) 상에 감광성 폴리이미드 전구체 용액을 적하하고 회전도포하여, 20000 nm 와 같은, 소정 두께의 폴리이미드막 (36) 을 형성한다. (도 6d)
다음으로, 상기 폴리이미드막 (36) 을 노광하고 현상하여, 폴리이미드막 (36) 상의 소정 위치에 SN 막 (35) 에 이르는 홀 (37) 을 형성한다. (도 7a)
다음으로, 300 ~ 400 ℃ 의 온도에서 60 ~ 120 분 동안, 최적 조건하에서 열처리 (38) 를 통한 이미드화 (imidization) 반응을 일으켜 폴리이미드막 (36) 을 폴리이미드막 (36´) 으로 경화한다. (도 7b)
다음으로, 경화된 폴리이미드막 (36´) 을 마스크로 이용하여, 상기 SN 막 (35) 을 CF4/O2혼합가스와 같은 불소계 혼합가스를 이용하는 RIE 로 에칭하여, 상기 배선 (34) 의 일부에 본딩 패드 (외부 리드 전극, 39) 를 형성한다.
그 후, 웨이퍼로부터 각 칩을 분리하고, 칩의 상부 또는 하부의 어느 한 면에 리드 프레임을 부착하며, 리드 프레임의 리드에 본딩 패드 (39) 를 전기적으로 접속하고, 전체 회로를 에폭시 수지 몰드로 봉입한다.
상술한 제 1 방법은, 각 성막 공정에서 리소그래피를 사용하므로, 공정 수와 그에 따른 제조 비용이 증가한다는 문제점을 안고 있다. 제조 기간 단축이 요구되는 현 상황에서, 공정 수의 증가는 바람직하지 않다.
또한, 종래 기술의 제 2 방법은, SN 막 (35) 상에 형성된 폴리이미드막 (36´) 을 마스크로 이용하여 SN 막 (35) 을 에칭하여 배선 (34) 의 일부에 본딩 패드 (39) 를 형성하므로, 공정 수와 제조 비용을 감소시킬 수 있지만, 본딩 패드 부분만 개구하고 있을 뿐이며 칩 사이즈에 의해 표면적이 제한되기 때문에, 밀착성을 향상시킬 수 없다는 문제점을 유발한다.
따라서, 본 발명의 목적은 폴리이미드막 등의 유기 수지막과 회로 전체를 봉입하고 있는 몰드 수지 사이의 밀착성을 향상시킬 수 있는, 반도체 장치 제조 방법을 제공하는 것이다.
집적된 회로 소자와 배선 패턴이 형성된 반도체 기판 상에 유기 수지막을 형성하고 전체 회로를 몰드 수지로 봉입하는 반도체 장치 제조 방법은, 유기 수지막의 해상도 한계보다 미세한 패턴을 가진 노광 마스크를 유기 수지막의 일부에 이용하여 유기 수지막의 표면에 요철 (cavities) 을 형성한다.
도 1a 내지 도 1d 는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 단계를 나타내는 단면도.
도 2a 내지 도 2c 는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 단계를 나타내는 단면도.
도 3a 내지 도 3d 는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 단계를 나타내는 단면도.
도 4a 내지 도 4c 는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 단계를 나타내는 단면도.
도 5 는 전단 강도 측정 방법을 나타내는 설명도.
도 6a 내지 도 6d 는 종래 기술에 따른 반도체 장치 제조 단계를 나타내는 단면도.
도 7a 내지 도 7c 는 종래 기술에 따른 반도체 장치 제조 단계를 나타내는 단면도.
* 도면의 주요 부분에 대한 부호 설명 *
11, 21, 31, 41 : 반도체 기판
12, 22, 32 : 절연막
13, 23, 33 : 합금막
14, 24, 34 : 배선
15, 25, 35 : SN 막
16, 26, 36, 42 : 폴리이미드막 (유기수지막)
16′, 26′, 36′: 경화된 폴리이미드막
16a , 26a , 37 : 홀
16b, 26b : 미세 요철 (cavities)
17, 27, 39 : 본딩 패드
43 : 몰드 수지 기둥
44 : 압전 지그 (forcing fixture)
이하, 첨부된 도면을 참조하여, 상술한 본 발명의 목적과 그 밖의 목적, 특징 및 이점들을 자세히 설명한다.
반도체 장치 및 그 제조 방법의 실시예를 첨부된 도면을 참조하여 설명한다.
도 1 및 도 2 는 본 발명의 제 1 실시예에 따른 반도체 장치 제조 단계를 나타내는 단면도이다.
다음으로, 반도체 장치 제조 단계에 대해 설명한다.
우선, 집적된 회로 소자가 형성되어 있는 반도체 기판 (11) 상에 절연막 (12) 을 형성한다 ; 그 다음, 그 절연막 (12) 상에 금속막을, 보다 구체적으로 Al-Si-Cu 합금과 같은, Al 계 합금의 합금막 (13) 을, 스퍼터법 또는 증착법으로, 예컨대, 500 nm 두께로 형성한다. (도 1a)
다음으로, 상기 Al-Si-Cu 합금막 (13) 을 포토레지스트로 도포하고 노광 및 현상하여 레지스트 패턴을 형성한다. 그 다음, 상기 레지스트 패턴을 마스크로 사용하여, 상기 Al-Si-Cu 합금막 (13) 을 염소계 가스를 이용하는 RIE 로 에칭하여 Al-Si-Cu 합금의 배선 패턴 (14) 을 형성한다. (도 1b)
다음으로, 상기 배선 패턴 (14) 및 절연막 (12) 상에, 패시베이션막이 되는 1000 nm 두께의 Si3N4막 (SN 막; 15) 을 화학 기상 성장법 (CVD) 으로 형성한다. (도 1c)
다음으로, 상기 SN 막 (15) 상에 감광성 폴리이미드 전구체 용액을 적하하고 반도체 기판의 전표면에 회전도포하여, 20000 nm 와 같은, 소정 두께의 폴리이미드막 (유기 수지막; 16) 을 형성한다. (도 1d)
그 다음, 상기 폴리이미드막 (16) 을 노광 및 현상 처리하여 본딩 패드 등의 패턴을 형성한다. 이 공정에 사용되는 마스크 상의, 본딩 패드 등의 패턴 부분을 제외한 영역에, 예컨대 1 ㎛2의 간극 (void) 패턴과 같은, 폴리이미드의 해상도 한계보다 미세한 패턴을 형성한다.
노광 및 현상 공정에 이런 타입의 마스크를 사용하면, 본딩 패드 패턴 부분에는 홀 (16a) 이 형성되지만, 1 ㎛2의 간극 패턴 부분에는 SN 막 (15) 에 이르는 홀이 형성되지 않는 대신, 폴리이미드막 (16) 표면에 요철이 형성된다. 이에 의해, 폴리이미드막 (16) 표면에 1 ㎛2사이즈와 0.2 ㎛ 깊이의 미세 요철 (16b) 이 복수 개 형성된다. (도 2a)
사이즈가 1 ㎛2이상인 홀 패턴의 마스크를 사용하면, 1 ~ 3 ㎛2사이즈와 0.2 ~ 0.3 ㎛ 깊이의 요철을 생성할 수 있다.
본 실시예는, 마스크 상의 칩 패턴 내부에 폴리이미드의 해상도 한계 보다 미세한 패턴을 형성함으로써 폴리이미드막 (16) 표면에 복수의 요철 (16b) 을 형성하지만, 또 다른 실시예로, 마스크 상의 칩 패턴 부분을 제외한 부분에 적절한 패턴을 만들고 노광시의 플레어 (빛의 누설) 영향을 이용함으로써 폴리이미드막 (16) 표면에 복수의 요철 (16b) 을 형성할 수도 있다.
이 경우, 얻어지는 요철은 100 ~ 500 ㎛2사이즈와 0.1 ~ 1.0 ㎛ 깊이가 된다.
폴리이미드막 (16) 표면에 복수의 요철 (16b) 을 형성한 후, 300 ~ 400 ℃ 온도에서 30 ~ 120 분간의 조건하에서 이미드화 반응을 수행하여 폴리이미드막 (16) 을 폴리이미드막 (16′) 으로 경화한다. (도 2b)
그 다음, 경화된 폴리이미드막 (16´) 을 마스크로 사용하여, SN 막 (15) 을CF4/O2혼합가스와 같은 불소계 혼합가스를 이용하는 RIE 로 에칭하여 배선 (14) 의 일부에 본딩 패드 (외부 리드 전극 ; 17) 를 형성한다. 그 후, 반도체 기판 표면에 옥사이드 플라즈마 애싱 공정을 수행한다.
반도체 기판의 표면 공정을, 에탄올이나 레지스트 현상액과 같이, 폴리이미드막 (16′) 을 손상시키지 않는 유형의 화학 약품을 사용하여 수행한다. (도 2c)
그 다음, 웨이퍼로부터 각 칩을 분리하고, 칩의 상부 또는 하부의 어느 한 면에 리드 프레임을 부착하며, 리드 프레임의 리드에 본딩 패드 (17) 를 전기적으로 접속하고, 전체 회로를 에폭시 수지 몰드로 봉입한다.
상술된 방법에 의해, 본 실시예의 반도체 장치를 얻을 수 있다.
본 실시예의 반도체 장치 제조 방법은, 폴리이미드막 (16′) 상에 복수의 미세 요철 (16b) 을 형성하기 때문에, 폴리이미드막 (16′) 의 표면적을 증가시킬 수 있어, 몰드 수지와의 밀착성을 향상시킬 수 있으며, 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시예에 따른 반도체 장치 제조 방법은, 폴리이미드막 (16) 의 노광 및 현상에 사용되는 마스크 상에 폴리이미드의 해상도 한계보다 미세한 패턴을 형성하므로, 이 마스크를 사용하는 노광 및 현상 처리에 의해, 본딩 패드 패턴 부분의 홀 (16a) 과 폴리이미드막 (16) 표면의 복수의 미세 요철 (16b) 을 동시에 형성할 수 있다. 따라서, 복수의 요철 (16b) 을 형성하기 위한 별도의 공정이 불필요하게 되어, 마스크의 패턴 형상을 바꾸지 않으면서 폴리이미드막 (16) 표면에 복수의 미세 요철을 용이하게 형성할 수 있다.
도 3 및 도 4 는 본 발명의 제 2 실시예에 따른 반도체 장치 제조 단계를 나타내는 단면도이다.
다음으로 반도체 장치 제조 단계들을 설명한다.
우선, 집적된 회로 소자가 형성되어 있는 반도체 기판 (21) 상에 절연막 (22) 을 형성한다. 그 다음, 그 절연막 (22) 상에 금속막을, 보다 구체적으로 Al-Si-Cu 합금과 같은, Al 계 합금의 합금막 (23) 을, 500 nm 두께로 스퍼터법 또는 증착법으로 형성한다. (도 3a)
다음으로, 상기 Al-Si-Cu 합금막 (23) 을 포토레지스트로 도포하고 노광 및 현상하여 레지스트 패턴을 형성한다 ; 그 다음, 그 레지스트 패턴을 마스크로 이용하여, 상기 Al-Si-Cu 합금막 (23) 을 염소계 가스를 이용하는 RIE 로 에칭하여 Al-Si-Cu 합금의 배선 패턴 (24) 을 형성한다. (도 3b)
다음으로, 그 배선 패턴 (24) 및 절연막 (22) 상에, 패시베이션막이 되는 1000 nm 두께의 질화실리콘 (Si3N4) 막 (SN 막 ; 25) 을 화학 기상 성장법 (CVD) 으로 형성한다. (도 3c)
그 SN 막 (15) 상에 감광성 폴리이미드 전구체 용액을 적하하고 반도체 기판 (21) 의 전표면에 회전도포하여, 20000 nm 와 같은, 소정 두께의 폴리이미드막 (유기 수지막 ; 26) 을 형성한다. (도 3d)
그 다음, 그 폴리이미드막 (26) 을 노광 및 현상하여 본딩 패드 (27) 부분에홀 (26a) 의 패턴을 형성한다. (도 4a)
그 폴리이미드막 (26) 을 마스크로 이용하여, SN 막 (25) 을 CF4/O2혼합가스와 같은 불소계 혼합가스를 이용하는 RIE 로 에칭하여 배선 (24) 의 일부에 본딩 패드 (외부 리드 전극 ; 27) 를 형성한다. 이 공정에 사용되는 불소계 혼합가스 또한 폴리이미드막 (26) 의 표면 특성을 변화시켜 복수의 미세 요철 (26b) 을 형성한다. (도 4b)
그 후, 반도체 기판 표면의 옥사이드 플라즈마 애싱 공정을 수행한다.
다음으로, 300 ~ 400 ℃ 온도에서 30 ~ 120 분간의 조건하에서, 경화를 위해 폴리이미드막 (26) 의 이미드화 반응을 수행한다. 이것에 의해, 표면에 복수의 미세 요철 (26a) 이 형성된 폴리이미드막 (26′) 이 얻어진다. (도 4c)
그 다음, 웨이퍼로부터 각 칩을 분리하고, 칩의 상부 또는 하부의 어느 한 면에 리드 프레임을 부착하며, 리드 프레임의 리드에 본딩 패드 (27) 를 전기적으로 접속하고, 전체 회로를 에폭시 수지 몰드로 봉입한다.
상술된 방법에 의해, 본 실시예에 따른 반도체 장치를 얻을 수 있다.
본 실시예의 반도체 장치 제조 방법은, 폴리이미드막 (26′) 표면에 복수의 미세 요철 (26b) 을 형성하기 때문에, 폴리이미드막 (26′) 의 표면적을 증가시킬 수 있어, 몰드 수지와의 밀착성을 향상시킬 수 있으며, 따라서 반도체 장치의 신뢰성을 향상시킬 수 있다.
본 실시예에 따른 반도체 장치 제조 방법에 의하면, 본딩 패드 (27) 를 형성하기 위하여 폴리이미드막 (26) 을 마스크로 사용하여 SN 막 (25) 을 에칭할 때, 에칭에 사용되는 불소계 혼합가스 또한 폴리이미드막 (26) 의 표면 특성을 변화시키므로, 본딩 패드 부분에 홀 (26a) 을 형성하면서 폴리이미드막 (26) 표면에 복수의 미세 요철 (26b) 을 동시에 형성할 수 있다. 따라서, 복수의 미세 요철 (26b) 을 형성하기 위한 별도의 단계없이도 폴리이미드막 (26) 표면에 복수의 미세 요철 (26b) 을 용이하게 형성할 수 있다.
표 1 은, 본 발명의 반도체 장치 및 종래 기술의 반도체 장치에서 폴리이미드막과 에폭시 수지 사이의 밀착성을 평가한 결과를 나타낸다.
샘플 형성 후 48 시간의 PCT 후
실시예 1 4.7 4.3
실시예 2 4.9 4.1
종래 기술 4.0 3.7
단위 : ㎏／㎟
표 1 에서, '실시예 1', '실시예 2' 및 '종래 기술' 항목은 도 1 과 도 2, 도 3 과 도 4, 및 도 6 과 도 7 에 도시된 제조 방법에 의해 얻어진 반도체 장치에 대한 증기압 시험 (Press Cooker Test, PCT) 전후의 밀착성 평가 결과를 각각 나타낸다.
PCT 는 고온다습 조건하에서 내구성을 테스트한다. 여기서는, 125 ℃, 1.4 kgf/㎠ 의 포화모드 중에 48 시간 동안 상기 장치들을 방치하였다.
밀착성은 전단 강도 측정법으로 평가한다.
전단 강도 측정법을 도 5 를 참조하여 설명한다. 반도체 기판 (41) 상에 폴리이미드 수지를 도포하고 경화시켜 폴리이미드막 (42) 을 형성하고, 그 폴리이미드막 (42) 상에 2 mm2사이즈와 2 mm 높이의 몰드 수지 기둥 (43) 을 형성하여 측정용 시료를 제조하였다. 상기 몰드 수지 기둥 (43) 을 압전 지그 (forcing fixture ; 44) 로 가로방향에서 밀어 몰드 수지 기둥 (43) 이 박리되거나 파괴되는 강도를 측정하였다.
표 1 로부터, '실시예 1' 및 '실시예 2' 의 반도체 장치 모두가 '종래 기술' 로 얻은 반도체 장치에 비해 높은 밀착성을 가짐은 명백하다.
이상, 첨부된 도면을 참조하여, 본 발명에 따른 반도체 장치 및 그 제조 방법의 실시예를 설명하였다. 당업자들은, 상술한 설명이 개시된 장치의 바람직한 실시예이며 본 발명의 요지를 일탈하지 않는 범위 내에서 다양한 변경이 가능함을 알 수 있다.
본 발명에 따른 반도체 장치 제조 방법은, 다른 단계를 수행하면서 용이하게 유기 수지막 표면에 복수의 요철을 형성할 수 있으므로, 요철을 형성하기 위한 별도의 단계가 불필요하다.
특정한 실시예를 참조하여 본 발명을 설명하였지만, 이 설명은 제한적인 의미로 해석되어서는 안된다. 당업자들은 본 발명의 설명을 참조하여 개시된 실시예를 다양하게 변경할 수 있음이 명백하다. 따라서, 첨부된 청구범위는 어떠한 변경이나 실시예도 본 발명의 보호 범위로서 포함한다.

Claims (5)

  1. 집적된 회로 소자 및 배선 패턴이 형성된 반도체 기판 상에 유기 수지막을 형성하고 전체 회로를 몰드 수지로 봉입하는 반도체 장치 제조 방법으로서,
    하나 이상의 패턴을 상기 유기 수지의 해상도 한계보다 미세하게 형성한 노광 마스크를 이용하여 상기 유기 수지막 표면에 복수의 요철을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  2. 집적된 회로 소자 및 배선 패턴이 형성된 반도체 기판 상에 유기 수지막을 형성하고 전체 회로를 몰드 수지로 봉입하는 반도체 장치 제조 방법으로서,
    상기 유기 수지막을 선택적으로 제거하여 상기 배선 패턴의 일부에 외부 리드 전극을 형성함과 동시에 상기 유기 수지막 표면에 복수의 요철을 형성한 후, 상기 유기 수지막을 경화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  3. 제 2 항에 있어서,
    상기 유기 수지막은 폴리이미드막이며,
    상기 폴리이미드막에 복수의 요철을 형성한 후, 이미드화 반응으로 상기 폴리이미드막을 경화하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조 방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 요철은 1 ~ 3 ㎛2사이즈와 0.2 ~ 0.3 ㎛ 깊이인 것을 특징으로 하는 반도체 장치 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 복수의 요철은 100 ~ 500 ㎛2사이즈와 0.1 ~ 1.0 ㎛ 깊이인 것을 특징으로 하는 반도체 장치 제조 방법.
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