JPH06268098A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JPH06268098A
JPH06268098A JP5056258A JP5625893A JPH06268098A JP H06268098 A JPH06268098 A JP H06268098A JP 5056258 A JP5056258 A JP 5056258A JP 5625893 A JP5625893 A JP 5625893A JP H06268098 A JPH06268098 A JP H06268098A
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semiconductor element
elements
semiconductor
circuit device
integrated circuit
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Kimiya Ichikawa
公也 市川
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【目的】 一括して半導体素子の位置合せが可能であ
り、しかも実装工程中において不良半導体素子の取り換
えができる半導体集積回路装置の製造方法を提供する。 【構成】 半導体素子を直接基板上へ埋め込み、平面配
線により相互接続を行う半導体集積回路装置の製造方法
において、半導体素子１１の端子電極１２にバンプ１３
を形成する工程と、半導体素子１１を補助基板１４と位
置合せして仮止めする工程と、半導体素子１１を実装基
板２１上に接着固定する工程と、補助基板１４を取り除
いて、半導体素子１１を樹脂２５により平坦化し、半導
体素子１１への平面配線を行う工程とを施す。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置、
特に半導体素子を基板に直接実装してなる回路装置の製
造方法に関するものである。
【０００２】
【従来の技術】従来、この種の装置は、ＮＩＫＫＥＩ
ＥＬＥＣＴＲＯＮＩＣＳ １９８１．３．３０ 第９０
〜９６頁 林 裕久「電子部品の性能向上で見直される
金属基板を使った実装技術」に開示されるものがあっ
た。図２はかかる従来の実装形態を示す半導体集積回路
装置の断面図である。
【０００３】この図に示すように、Ａｌ基板１（１．８
ｍｍ厚）の上に半導体素子（ＬＳＩチップ）２を置き、
フッ素系樹脂（テフロン）３で半導体素子２を埋め込み
平坦化し、その上に半導体素子２の表面を配線する場合
と同様な手法である、蒸着による薄膜の形成、ホトリソ
グラフィ及びエッチング技術による配線パターンの形成
技術により、半導体素子２間の相互配線を行っていた。
【０００４】つまり、第１層配線４、層間絶縁膜５、第
２層配線６を順次形成するようにしていた。なお、埋め
込まれた半導体素子２の電極部は、プラズマエッチング
技術により、フッ素系樹脂に穴あけを行っている。この
半導体素子の実装方法は、半導体素子の位置を正しく規
定しておけば、平面配線により、多数の半導体素子を一
度に相互接続することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、近年、
半導体素子の電極数の増加、電極間の狭ピッチ化によ
り、半導体素子の位置を正しく規定しておくことが難し
いことから、全て同一の配線パターンの露光マスクが使
えず、半導体素子の位置ずれ量に応じた複数の配線パタ
ーンマスクを用意し、この内から選択して最適なマスク
を用いたり、あるいはレーザにより、直接配線パターン
を露光するなど、位置合せが難しい問題があった。
【０００６】また、回路試験の後に不良半導体素子が検
出されても、フッ素系樹脂などで半導体素子が覆われて
いるため、半導体素子の取り換えができない欠点があ
り、これが実用化に対する最大のネックになっていた。
本発明は、以上述べた、 （１）半導体素子の位置を極めて正しく規定しておく必
要があること。
【０００７】（２）半導体素子の位置にずれが生じた場
合、配線パターンの露光、ホトリソグラフィ技術に特殊
な方法を用いる必要があること。 （３）不良半導体素子の取り換えが不可能であること。 などの問題点を除去するため、（１）半導体素子に半
田、あるいはＡｕ等のバンプを形成し、先にガラス等の
補助基板に接続し、（２）この補助基板の状態で電気的
な特性検査を行い、（３）不良半導体素子を検出した場
合は、補助基板で取り換えを行い、（４）その後、実装
基板へ半導体素子を接着固定し、熱的あるいは機械的に
補助基板を取り除き、（５）その後、樹脂による埋め込
みを行い、（６）更に、配線パターンの膜付け、パター
ン形成を行うことにより、一括して半導体素子の位置合
せが可能であり、しかも実装工程中において不良半導体
素子の取り換えができる半導体集積回路装置の製造方法
を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、上記目的を達
成するために、半導体素子を直接基板上へ埋め込み、平
面配線により相互接続を行う半導体集積回路装置の製造
方法において、半導体素子の端子電極にバンプを形成す
る工程と、この半導体素子を補助基板と位置合せして仮
止めする工程と、前記半導体素子を実装基板上に接着固
定する工程と、前記補助基板を取り除いて、前記半導体
素子を樹脂により平坦化し、前記半導体素子への平面配
線を行う工程とを施すようにしたものである。
【０００９】
【作用】本発明によれば、半導体素子の電極に半田、あ
るいはＡｕ等のバンプを形成し、この半導体素子をガラ
ス等の補助基板と位置合せして仮止めし、前記半導体素
子を実装基板上に接着固定し、前記補助基板を取り除い
て、前記半導体素子を樹脂により平坦化し、前記半導体
素子への平面配線を行うようにしたので、極めて高精度
に半導体素子の位置を規定して実装することができる。
【００１０】したがって、実装基板に埋め込んだ後の、
平面配線による相互接続のためのホトリソグラフィ、エ
ッチング技術を、通常の規定されたマスクパターンによ
り、簡単に、しかも確実に行うことができる。また、補
助基板へ仮に接続した状態で電気的な特性検査を行い、
不良半導体素子を検出した場合は、補助基板で取り換え
を行うようにしたので、早めの段階での不良半導体素子
の取り換えができる。
【００１１】
【実施例】以下、本発明の実施例について図を参照しな
がら詳細に説明する。図１は本発明の実施例を示す半導
体集積回路装置の製造工程断面である。まず、図１
（ａ）に示すように、半導体素子１１は、その端子電極
１２にバンプ１３が形成されている。バンプ１３の素材
としては、例えばＰｂ／Ｓｎの共晶半田あるいはＩｎあ
るいはＡｕ等が用いられる。補助基板１４には、半導体
素子１１のバンプ１３に対向する位置に接続用電極１５
を備え、この接続用電極１５より半導体素子１１の電気
的特性を検査するための検査用端子１６までを電気的に
接続するための配線パターン１７を有している。
【００１２】補助基板１４としては、例えばガラス基
板、接続用電極１５としては、例えばＰｂ／Ｓｎの共晶
半田、Ｉｎ、Ａｕ等が用いられる。配線パターン１７及
び検査用端子１６としては、Ａｌ、Ａｕあるいは透明電
極としてＩＴＯ等が用いられる。次に、図１（ｂ）に示
すように、半導体素子１１は、補助基板１４と位置合せ
を行い、仮止め接続を行う。バンプ１３がＰｂ／Ｓｎ、
Ｉｎであれば、接続用電極１５に対し、リフロー接続す
ることが可能であり、この場合、溶融半田のセルフアラ
イン効果により搭載位置にズレがあっても、正しい位置
に引き寄せられて接続される。
【００１３】したがって、半導体素子１１の搭載位置決
め精度は、従来方法で必要とした位置決め精度より極め
て低い値ですむことが可能である。また、半田を用いず
セルフアライン効果が期待できない金属組成の場合で
も、補助基板１４として透明ガラスを用いれば、基板か
ら透過した半導体素子１１を観察することで、容易に半
導体素子１１の搭載精度を上げることが可能である。こ
の後、半導体素子１１の電気的特性を検査用端子１６を
用いて検査する。この時、不良な半導体素子が検出され
た場合、その半導体素子のみに熱を加えることで、容易
に半導体素子を取り換えることが可能である。
【００１４】次に、図１（ｃ）に示すように、半導体素
子１１を実装する実装基板２１の凹部２２へ接着剤２３
により接着を行う。なお、接着は、補助基板１４に形成
したマスク合わせマーク１８と実装基板２１に形成した
合わせマーク２４を用いて位置合わせできるので、容易
に高精度の接着が可能である。半導体素子１１の接着が
完了した後、補助基板１４を熱的あるいは機械的に取り
除く。この場合、適切な加熱、あるいは外力により、半
導体素子１１のバンプ１３は補助基板１４に形成した接
続用電極１５より剥離するが、半導体素子１１の端子電
極１２は剥離しない。これにより、補助基板１４は繰り
返し使用が可能となる。
【００１５】次いで、図（ｄ）に示すように、樹脂２５
を用いて実装基板２１と半導体素子１１の表面を塗布
し、平坦化する。樹脂２５としては、例えばフッ素系樹
脂、ポリイミド樹脂等を用いる。この後、プラズマエッ
チング技術を用いて半導体素子１１の端子電極１２に相
当する部分の樹脂２５を取り除く。その後、図１（ｅ）
に示すように、薄膜技術を用いて導体金属２６を膜付け
し、ホトリソグラフィ技術により一括して配線パターン
を露光、エッチングして配線を完了する。なお、この場
合、導体金属２６の膜付け前に、半導体素子１１の端子
電極１２と導体金属２６の電気的接続性を向上するた
め、バンプ１３の表面をエッチングで取り除くか、また
はバンプ１３自体を取り除いて端子電極１２を露出させ
てもよい。
【００１６】なお、半導体素子１１に形成するバンプ１
３は全ての端子電極１２の上に形成する必要はなく、十
分に不良発生を低くした半導体素子１１を用いるなら
ば、補助基板１４とのセルフアラインの接続に必要なだ
けのバンプ数だけでもよい。なお、本発明は上記実施例
に限定されるものではなく、本発明の趣旨に基づいて種
々の変形が可能であり、これらを本発明の範囲から排除
するものではない。
【００１７】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、半導体素子を直接基板上へ埋め込み、平面配線
により相互接続を行う半導体集積回路装置の製造方法に
おいて、半導体素子の端子電極にバンプを形成し、前記
半導体素子を補助基板と位置合せして仮止めし、前記半
導体素子を実装基板上に接着固定し、前記補助基板を取
り除いて、前記半導体素子を樹脂により平坦化し、前記
半導体素子への平面配線を行うようにしたので、極めて
高精度に半導体素子の位置を規定して実装することがで
きる。
【００１８】このため、実装基板に埋め込んだ後の平面
配線による相互接続のためのホトリソグラフィ、エッチ
ング技術を、通常の規定されたマスクパターンにより、
簡単に、しかも確実に行うことができる。更に、補助基
板上に仮止めした状態で電気的な特性検査を行うことが
可能なため、早めの段階で不良の半導体素子を取り除く
ことが可能である。
【００１９】これは、特に、半導体素子のウエハプロー
ブにおいて、検出し難い半導体素子の動特性不良やプロ
ーブとの接触、配線ロスにより検出し難い極めて高周波
な動特性検査に有効である。また、補助基板との仮止め
にバンプを用いているので、基板上に埋め込んだ後の半
導体素子の表面高さは、バンプ高さの精度まで均一に平
坦化できる。
【図面の簡単な説明】
【図１】本発明の実施例を示す半導体集積回路装置の製
造工程断面である。
【図２】従来の半導体集積回路装置の断面図である。
【符号の説明】
１１ 半導体素子 １２ 端子電極 １３ バンプ １４ 補助基板 １５ 接続用電極 １６ 検査用端子 １７ 配線パターン １８ マスク合わせマーク ２１ 実装基板 ２２ 凹部 ２３ 接着剤 ２４ 合わせマーク ２５ 樹脂 ２６ 導体金属

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子を直接基板上へ埋め込み、平
    面配線により相互接続を行う半導体集積回路装置の製造
    方法において、（ａ）半導体素子の端子電極にバンプを
    形成する工程と、（ｂ）前記半導体素子を補助基板と位
    置合せして仮止めする工程と、（ｃ）前記半導体素子を
    実装基板上に接着固定する工程と、（ｄ）前記補助基板
    を取り除いて、前記半導体素子を樹脂により平坦化し、
    前記半導体素子への平面配線を行う工程とを施すことを
    特徴とする半導体集積回路装置の製造方法。
  2. 【請求項２】 前記半導体素子の電気的特性を前記補助
    基板に仮止め接合した状態で検査し、不良半導体素子は
    交換することを特徴とする請求項１記載の半導体集積回
    路装置の製造方法。
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