JPH0555327A

JPH0555327A - 半導体素子のスクリーニング方法

Info

Publication number: JPH0555327A
Application number: JP21361991A
Authority: JP
Inventors: Akinori Motomiya; 明典本宮; Masayuki Saito; 雅之斉藤; Hiroshi Yamada; 浩山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1991-08-26
Filing date: 1991-08-26
Publication date: 1993-03-05

Abstract

(57)【要約】【目的】半導体素子のスクリーニングを、ウェハ状態
で一括して行うことができ、短時間で高品質の半導体装
置を得ることのできる半導体素子のスクリーニング方法
を提供すること。【構成】主面に複数個の半導体素子２が形成され、且
つダイシングライン３を横切って各半導体素子２間を接
続するバーンイン用配線４が形成された半導体ウェハ１
に対し、バーンイン用配線４を介して各々の半導体素子
２に作動電圧を印加してバーンイン処理を行い、次いで
ウェハ１をダイシングライン３に沿ってハーフカットし
てバーンイン用配線４を切断し、しかるのち各々の半導
体素子２の動作テストを行うことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体素子のスクリー
ニング方法に係わり、特にウェハ状態でスクリーニング
を行う方法に関する。

【０００２】

【従来の技術】半導体装置の製造における最終工程で
は、パッケージングされた半導体装置に対して、所定の
温度条件下で所定の電源電圧を印加して、一定時間範囲
内における特性変動を検査する、いわゆるバーンインテ
ストが行われている。このようなバーンインテストは、
バーンインボードと呼ばれる基板上に取り付けられたソ
ケットに半導体装置を装着し、このバーンインボード単
位で高温状態のバーンイン槽内に投入することにより行
われる。従って、このバーンインテスト技術では、テス
トを行う半導体装置のパッケージ種類に対応してソケッ
ト等のバーンインテスト用の補助部材、或いは補助装置
を必要としていた。

【０００３】ところが、半導体装置の応用分野が増大
し、これに伴いパッケージ形状も多様化してくると、バ
ーンインテストのためのソケット或いはボード等も、こ
れら全てのパッケージ形状に対応したものを用意しなけ
ればならない。このため、特に多品種少量生産の半導体
装置においては、このバーンインテストが製造効率の低
下を招く要因となりつつあった。

【０００４】また、前述のようにパッケージ品種によっ
てバーンインテスト用の補助装置も必要となってくるた
め、少量多品種製品においては半導体装置の製造コスト
を高めてしまう原因ともなっていた。さらに、バーンイ
ンテストされた後に不良品となったのでは、半導体素子
をパッケージ化する工程に伴うコストが無駄となり、こ
れが全体のコストを高めることになるため、初期段階で
半導体素子をスクリーニングするベア素子のバーンイン
が求められてきていた。

【０００５】一方、電子回路装置を高密度に実装する要
求が高まるにつれて、パッケージ化された半導体装置を
基板に搭載するのではなく、ベアチップ半導体素子を直
接配線基板に実装するＣＯＢ（Chip In Board ）技術を
採用する傾向が強まってきている。このような実装方式
を採用すると、電子回路装置を小型，薄型，軽量に作る
ことができる。しかし、ここで使用される半導体素子は
バーンインテストに合格したものではないので、製品に
近い段階でバーンインテストに相当する高温動作試験を
実施しなければならず、そのときに発生した不良半導体
素子をリペアするか、或いは製品そのものを不良品とし
て破棄しなければならなかった。

【０００６】そこで、グランド電極を構成する導電部材
からなるステージを用い、このステージに半導体ウェハ
の各回路形成領域に設けられた電源電極に対して電源電
圧を供給するためのプローブ電極を設け、半導体ウェハ
を該ステージに固定することによってウェハ段階でのバ
ーンインテストを実現する方法も提案されている（特開
昭６４−１８２３３号公報）。

【０００７】この方法は、チップ毎にバイアスを印加し
ていくので、バイアス印加時間を長くすることは不可能
なため、十分なスクリーニング効果を得るために、温度
或いは電圧によって故障を加速する必要がある。しか
し、半導体素子の高品質化のためスクリーニングする酸
化膜破壊の故障の温度加速性は小さく（活性化エネルギ
ー０．３ｅＶ）、あまり期待できない。一方、バイアス
による酸化膜故障の加速性は、通常寿命が２桁も変化す
るため非常に大きい。しかし、電源電圧を高くし過ぎる
と、酸化膜破壊と関係のない電流破壊モードの故障が発
生してしまう欠点がある。それ故、電源電圧を高くでき
ないので、このチップ毎にバイアスを印加する方法では
十分なスクリーニングが困難であった。

【０００８】

【発明が解決しようとする課題】このように従来、バー
ンインボード基板上に取り付けられたソケットに、パッ
ケージングされた半導体装置を装着して、バーンインボ
ード単位で高温状態のバーンイン槽内に投入する方法で
は、パッケージ形状に対応したソケット，ボードを用意
しなければならず、バーンインテストが半導体装置の製
造効率の低下を来す要因となる。さらに、パッケージの
品種によっては、テスト用の補助装置も必要になってく
るため、多品種少量生産の半導体装置の場合にはさらに
製造コストを高めてしまう原因になる。また、ウェハ状
態で高い電源電圧をプロービングによって印加する方法
もあるが、この方法ではチップ毎にバイアスを印加する
ために、印加時間をスクリーニングに十分な時間とする
と、ウェハ全体で非常に長い時間のスクリーニングが必
要になる。

【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、半導体素子のスクリー
ニングをウェハ状態で一括して行うことができ、短時間
で高品質の半導体装置を得ることのできる半導体素子の
スクリーニング方法を提供することにある。

【００１０】

【課題を解決するための手段】本発明は、上記課題を解
決するために次のような構成を採用している。

【００１１】即ち本発明は、ウェハ状態で半導体素子の
スクリーニングテストを行う半導体素子のスクリーニン
グ方法において、主面に複数個の半導体素子が形成さ
れ、且つダイシングラインを横切って各半導体素子間を
接続するバーンイン用配線が形成された半導体ウェハに
対し、バーンイン用配線を介して各々の半導体素子に作
動電圧を印加してバーンイン処理を行い、次いでウェハ
をダイシングラインに沿ってハーフカットしてバーンイ
ン用配線を切断し、しかるのち各々の半導体素子の動作
テストを行うことを特徴とする。

【００１２】また本発明は、上記方法に加え、半導体素
子間を接続するバーンイン用配線を半導体ウェハのオリ
エンテーションフラット部に終端させ、バーンイン回路
が接続されたソケットをオリエンテーションフラット部
に嵌め込み、バーンイン回路からソケット及びバーンイ
ン用配線を介して各々の半導体素子に作動電圧を印加す
ることを特徴とする。

【００１３】また本発明は、上記方法に加え、各半導体
素子毎にバーンイン用抵抗体を形成し、バーンイン用配
線及び抵抗体を介して各々の半導体素子に作動電圧を印
加することを特徴とする。

【００１４】

【作用】本発明によれば、複数の半導体素子（集積回路
素子）が主面に設けられた半導体ウェハに対し、ダイシ
ングラインを横切って各半導体素子間を接続するバーン
イン用配線を形成し、このバーンイン用配線を介して各
々の半導体素子に作動電圧を印加することにより、ウェ
ハ単位で全てのチップを短時間に効率的にバーンイン処
理することができる。具体的にはバーンイン用配線とし
て、半導体素子のアドレスパッドを別の半導体素子領域
で電源パッド又はＧＮＤパッドに接続し、各々の半導体
素子の対応するＩ／Ｏパッドをパラレルに接続し、電源
パッドとＧＮＤパッド間に作動電源電圧を印加し、Ｉ／
Ｏパッドに独立してクロックを入力すれば、ウェハ単位
で全てのチップを短時間に効率的にバーンインすること
ができる。

【００１５】さらに、バーンインされた半導体ウェハを
ダイシングラインに沿ってバーンイン用配線を切断する
ようにハーフカットするため、半導体素子は分離されな
いでウェハ内でチップ独立の機能を発揮することがで
き、ウェハ状態で各々の半導体素子の動作テストを行う
ことが可能となる。従って、半導体素子のスクリーニン
グをウェハ状態で一括して行うことが短時間に可能とな
り、高品質の半導体装置を得ることが可能になる。

【００１６】また、バーンイン用配線がオリフラ部分に
終端された半導体ウェハに対し、オリフラ部分に嵌め込
み可能なソケットを用意すれば、ウェハとバーンイン回
路との接続が容易となり、半導体素子のスクリーニング
をより簡易に行うことが可能となる。また、半導体素子
毎に抵抗体を設け、この抵抗体を介して作動電圧を印加
するようにすれば、いずれかの半導体素子が絶縁破壊を
起こしたとしても、正常な半導体素子には何等影響を与
えることなく、作動電圧を印加することが可能となる。

【００１７】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００１８】図１〜図３は本発明の第１の実施例に係わ
るスクリーニング方法を説明するためのもので、図１は
スクリーニングに供される半導体ウェハ及びその周辺部
分を示す平面図、図２はウェハ面上の様子を拡大して示
す平面図、図３はウェハの断面構造を示す図である。

【００１９】図１に示すように、半導体装置を構成する
半導体素子（集積回路素子）２が複数個形成されたウェ
ハ１の主面上に、バーンインのための配線４が形成され
ている。バーンイン用配線４は、ウェハ１のオリエンテ
ーションフラット（以下、オリフラと略記する）部分５
に終端され、この部分５でまとめてバーンインパッド６
が形成されている。オリフラ部分５のバーンインパッド
６には、外部回路としてのバーンイン回路７が接続され
ている。このバーンイン回路７には、バーンインパッド
６のうちのＩ／ＯパッドにＩ／Ｏライン１２を介して接
続されるクロック発振回路８が接続されている。

【００２０】また、オリフラ部分５に形成されたバーン
インパッド６のうち、電源パッドには電源９のＶＣＣラ
イン１０が接続され、ＧＮＤパッドには電源９のＧＮＤ
ライン１１が接続されている。なお、図中３は各々の半
導体素子２を最終的に切り出すためのダイシングライン
を示している。

【００２１】図２は、前記ウェハの部分拡大図であり、
バーンイン用配線４は次のように接続されている。即
ち、半導体素子２のアドレスパッド１７は、横方向に隣
接する別の半導体素子２のＧＮＤパッド１５又は（電源
パッド１４）に接続され、半導体素子２のＩ／Ｏパッド
１６は縦方向に並んだ各素子のＩ／Ｏパッド１６と、同
一のＩ／Ｏパッド同士が接続されるようにパラレルに接
続されている。また、ウェハ１の縦方向にスクライブラ
イン３を横切って電源ライン１０及びＧＮＤライン１１
が形成されているが、これらのライン１０，１１は必ず
しもバーンイン用配線４として新たに設けたものである
必要はなく、半導体素子２に本来形成されている配線を
利用してもよい。

【００２２】図３（ａ）は図２の断面構成図であり、半
導体素子間に渡ってバーンイン用配線４が形成されてい
る。さらに、図３（ｂ）は、ダイシングライン３に沿っ
てハーフカットダイシングを行った状態を示す断面構成
図であり、図３（ａ）に示したバーンイン用配線４はダ
イシングにより切断されている。

【００２３】次に、本実施例の特徴である、バーンイン
を行うための配線４を形成し、バーンインを行った後に
配線４をハーフカットにより切断して半導体素子の動作
テストを行う方法を説明する。

【００２４】まず、パッシベーション膜とボンディング
パッドが主面に設けられた半導体素子（２５６ｋＳＲＡ
Ｍ）が複数個形成されたウェハ上に、ポリイミド膜をボ
ンディングパッドを除いて形成する。即ち、例えば半導
体素子のパッシベーション膜上にポリイミド前駆体（株
式会社東レ製ＵＲ−３１４０）をスピンコートして露光
し、現像液（株式会社東レ製ＤＶ−５０５）により現像
し、ボンディングパッド部分を開口し、４００℃でポリ
イミド前駆体をイミド化させポリイミド膜を形成する。

【００２５】次いで、ポリイミド膜が形成された面上に
Ａｌ，Ｔｉを蒸着により形成する。そして、エッチング
レジスト（東京応化製ＯＦＰＲ−８００）をスピンコー
トした後、プリベーク，露光，現像，ポストベークによ
り、半導体素子の全てのアドレスパッドが隣接する半導
体素子領域でＧＮＤパッドに接続され、Ｉ／Ｏパッドが
他の半導体素子の同一のＩ／Ｏパッドとパラレルに接続
され、その終端がウェハのオリフラ部分にバーンインパ
ッドとして接続されているエッチングレジストパターン
を形成する。

【００２６】次いで、硝酸，酢酸，塩酸からなる混酸に
よりＡｌをエッチングし、さらにＥＤＴＡ／ＮＨ₃／Ｈ
₂Ｏ₂溶液によりＴｉをエッチングした後に、エッチン
グレジストを剥離してバーンイン用配線をウェハの主面
上に形成する。

【００２７】以上の方法により、図２に示したように、
各半導体素子２の全てのアドレスパッド１７は隣接する
半導体素子領域でＧＮＤパッド１５に接続され、Ｉ／Ｏ
パッド１６は異なる半導体素子の同一のＩ／Ｏパッド１
６とパラレルに接続されるバーンイン用配線４が形成さ
れ、その終端は半導体ウェハ１のオリフラ部分５にバー
ンインパッド６として形成される。さらに、バーンイン
パッド６には図１に示したように、半導体素子２のバー
ンインを行うためにバーンイン回路７が接続される。

【００２８】バーンインは、アドレスパッド１７が接続
されたＧＮＤパッド１５と電源パッド１４間に６Ｖのバ
イアスを印加し、Ｉ／Ｏパッド１６にクロック発振回路
８からクロックを独立に入力する状態で、温度を１２５
℃に保った高温槽内に４８時間放置することにより行わ
れる。この高温槽は、従来の温度を一定にするオーブン
よりもクリーン度を向上させたものである。即ち、オー
ブンの内側に０．５μｍ以上のダストを吸着させるクリ
ーンフィルタを装着して、このフィルタを通して高温雰
囲気を送気する構造を有する。このようなオーブンを用
いれば、ミクロンレベルのダストを１立方フィート当た
り１０個以下に抑えることが可能になり、ウェハにゴミ
が付着するのを防止でき、バーンイン後のパッケージ化
工程において、歩留りが向上する。

【００２９】次いで、このバーンインを行った半導体ウ
ェハ１に対し、半導体素子毎の機能を動作テストするた
めに、ダイシングライン３に沿ったハーフカットで配線
４を切断する。配線４の切断は、波長１０６４ｎｍ、ビ
ーム径１．２μｍのレーザを用い、ガルバノメータによ
るポジショニングで行われる。

【００３０】図３（ａ）はダイシングライン３に沿って
配線４を切断するためにウェハ１をハーフカットする前
の状態で、図３（ｂ）は配線４をハーフカットにより切
断した状態を示したものである。バーンイン後のテスト
は半導体素子２のボンディングパッドに対応したプロー
ブカードを用いてダイソートテストにより行われる。ダ
イソートテストは、スタンバイ電流，オペレーション電
流を測定するＤＣテストとファンクションテストが行わ
れる。

【００３１】以上のような、半導体素子のスクリーニン
グ方法を用いて、１０００枚のウェハをスクリーニング
した結果、スクリーニングによって生じた故障率は、
６．８％であった。この値は、通常のパッケージングさ
れた半導体装置をソケットに装着してバーンインボード
単位でスクリーニングを行った結果が故障率６．７％で
あったことと比較してほぼ同じ値を示しており、半導体
素子をウェハ状態で一括してスクリーニングする方法
は、これまでのバーンインボードを用いる方法とは故障
率の発生に関しては差異はなかった。

【００３２】また、半導体素子をウェハ状態で一括して
バーンインする本実施例方法は、発生する故障のモード
がいずれの場合もゲート酸化膜破壊で、バーンインボー
ドを用いたスクリーニングと同一故障モードを示してい
た。さらに、このバーンインされた半導体素子をパッケ
ージに実装してバーンインボードによる方法でバーンイ
ンした結果、故障は生じずバーンインが十分であること
が確認された。

【００３３】以上の結果から、バーンイン配線を半導体
素子上に形成してウェハ状態でバーンインする方法は、
これまでのバーンインボードを用いる方法と同等の機能
を示すことが明らかになり、スクリーニングによって高
品質の半導体装置が得られることが分かった。

【００３４】このように本実施例方法によれば、複数個
の半導体素子２が設けられた半導体ウェハ１に対し、ダ
イシングライン３を横切って半導体素子２間を接続する
バーンイン用配線４を形成し、半導体素子２の全てのア
ドレスパッド１７を隣接する半導体素子領域のＧＮＤパ
ッド１５に接続し、Ｉ／Ｏパッド１６を他の半導体素子
２の同一のＩ／Ｏパッド１６とパラレルに独立して接続
しているので、電源パッド１４とＧＮＤパッド１５間に
作動電源電圧を印加し、Ｉ／Ｏパッド１６に独立してク
ロックを入力すれば、ウェハ単位で全ての半導体素子２
を短時間に効率的にバーンインすることができる。

【００３５】さらに、バーンインされたウェハ１をダイ
シングライン３に沿ってバーンイン用配線４を切断する
ようにハーフカットするため、半導体素子２は分割され
ないでウェハ１内でチップ独立の機能を発揮することが
でき、バーンイン後ウェハ状態での半導体素子２のテス
トが可能になる。従って、半導体素子２のスクリーニン
グをウェハ状態で一括して行うことが短時間で可能にな
り、高品質の半導体装置を得ることができる。

【００３６】なお、本実施例では、配線としてＡｌ／Ｔ
ｉを用いたが、この代わりに、Ａｌ配線を用いることも
可能であり、さらにＡｌ／Ｎｉ／Ｔｉ配線を用いてもよ
く、その材料は何等限定されない。また、実施例では、
ハーフカットは半導体素子を搭載するウェハを切り込ん
でいるが、必ずしもウェハを切断する必要はなくバーン
イン用配線のみであってもよく、半導体素子間を接続す
る配線の電気的導通を切断するものであればよく、その
形状は限定されない。従って、半導体素子間を接続する
配線の切断は、例えばダンシングソーを用いたブレード
によって行ってもよく、さらにレーザを用いて行っても
よく、配線を切断する方法は限定されない。

【００３７】図４〜図６は、本発明の第２の実施例を説
明するためのもので、図４はソケット及びその周辺部分
を示す平面図、図５はウェハをソケットに装着した状態
を示す平面図、図６はウェハの装着状態を示す断面図で
ある。なお、図１と同一部分には同一符号を付して、そ
の詳しい説明は省略する。

【００３８】この実施例が先に説明した第１の実施例と
異なる点は、半導体ウェハのオリフラ部分に結合するバ
ーンイン用ソケットを用いたことにある。即ち、図４に
示すように、ウェハ１のオリフラ部分５に嵌合する凹部
を有するソケット２０を用意し、このソケット２０にバ
ーンイン回路７を形成又はバーンイン回路７を接続す
る。また、ソケット２０の凹部にはソケット電極２１が
形成され、この電極２１にバーンイン回路７と共にクロ
ック発信器８及び電源９が電気的に接続されている。そ
して、図５に示すように、ウェハ１を装着した状態で、
オリフラ部分５のバーンインパッド６に、第１の実施例
と同様に各ライン１０〜１２が接続されるようになって
いる。

【００３９】ウェハ１の装着方法としては、１枚のウェ
ハをソケット２０に挿入するのに限らず、図６（ａ）に
示すように、２枚のウェハの裏面同士を接触させてソケ
ット２０に挿入するようにしてもよい。また、図６
（ｂ）に示すように、中央部に支持体２５を設けたソケ
ット２０に支持体２５を挟んで２枚のウェハを挿入する
ようにしてもよい。

【００４０】このように本実施例によれば、先の第１の
実施例と同様に、ウェハ状態で半導体素子２のスクリー
ニングを行うことが可能となり、高品質の半導体装置が
得られる。また、ソケット２０を用いることから、ウェ
ハ１とバーンイン回路７及びクロック発生器８との接続
が簡単となり、これによりスクリーニングをより簡易に
行うことができる。図７，図８は、本発明の第３の実施
例を説明するためのもので、図７はウェハ面上の様子を
拡大して示す平面図、図８はウェハの断面形状を示す図
である。

【００４１】この実施例が第１の実施例と異なる点は、
半導体素子２の電源パッド１４と作動電源電圧を印加す
るためのバーンイン用配線１０とを抵抗体３０を介して
接続したことにある。これ以外の部分は、第１の実施例
と全く同様である。

【００４２】この実施例では、まずパッシベーション膜
とボンディングパッドが主面に設けられた半導体素子
（２５６ｋＳＲＡＭ）が複数個形成されたウェハ上に、
ポリイミド膜をボンディングパッドを除いて形成する。
即ち、例えば半導体素子のパッシベーション膜上にポリ
イミド前駆体（株式会社東レ製ＵＲ−３１４０）をスピ
ンコートして露光し、現像液（株式会社東レ製ＤＶ−５
０５）により現像し、ボンディングパッド部分を開口
し、４００℃でポリイミド前駆体をイミド化させ第１の
ポリイミド膜を形成する。

【００４３】次いで、第１のポリイミド膜が形成された
面上に、Ａｕ／Ｎｉ／Ｔｉを蒸着により全面に形成す
る。そして、エッチングレジスト（東京応化製ＯＦＰＲ
-800）をスピンコートした後、プリベーク，露光，現
像，ポストベークにより、所定の接続配線を形成する。
次いで、抵抗体３０が形成される領域以外を上述したポ
リイミド膜の形成と同じ工程により、第２のポリイミド
膜を形成する。抵抗体３０にはＮｉＣｒスパッタターゲ
ット（組成比：Ｎｉ８０／Ｃｒ２０）を用いて、厚さ２
０ｎｍを着膜し、硝酸を主成分とするエッチャントを用
いて不要な抵抗部分を除去し、所定の抵抗体３０を第１
のポリイミド膜上に形成する。得られた抵抗体３０の抵
抗値は５ｋΩである。この抵抗体３０の搭載部位断面を
図８に示す。図中３１，３２はポリイミド膜を示してい
る。

【００４４】以上の工程により、半導体素子２の電源パ
ッド１４がＮｉＣｒ抵抗体３０を介して電源ライン１０
に接続され、アドレスパッド１７が隣接する半導体素子
領域でＧＮＤパッド１５に接続され、Ｉ／Ｏパッド１６
は他の半導体素子２の同一のＩ／Ｏパッド１６とパラレ
ルに接続され、その終端がウェハ１のオリフラ部分５に
バーンインパッド６として接続される。

【００４５】バーンインは、電源パッド１４に抵抗体３
０を介して接続された電源ライン１０とＧＮＤパッド１
５間に６Ｖのバイアスを印加し、Ｉ／Ｏパッド１６にク
ロック発振回路８からクロックを独立に入力する状態
で、温度を１２５℃に保った高温槽内に４８時間放置す
ることにより行われる。バーンイン後の処理は第１の実
施例と同様にすればよい。

【００４６】本実施例では、先の第１の実施例と同様の
効果が得られるのは勿論のこと、次のような利点があ
る。即ち、半導体ウェハ１上の各半導体素子２に作動電
圧を印加しているとき、いくつか半導体素子２に絶縁破
壊が生じていたとすると、他の正常な半導体素子２にも
所定の作動電圧がかからないことがある。これに対し、
本実施例では、各半導体素子２に抵抗体３０を介して作
動電圧を印加しているので、いずれかの半導体素子２に
絶縁破壊が生じても正常な半導体素子２には何等影響を
与えることなく、所定の作動電圧を印加することが可能
となる。

【００４７】なお、本実施例では、抵抗体材料としてＮ
ｉＣｒを用いたが、この材料に限定されるものではな
く、ＴａＳｉＯ₂系，ＮｂＳｉＯ₂系，Ｔａ酸化物系，
炭素被膜，ニッケル被膜，ＲｕＯ₂系、などを使用する
こともできる。抵抗体層の形成方法にあっては上述した
スパッタ法以外にも、蒸着法，印刷法，転写法，ＣＶＤ
法を利用することができる。さらに、ポリイミド絶縁膜
に直接ＹＡＧレーザ，アルゴンレーザ，炭酸ガスレーザ
等のエネルギービームを照射して局所的に炭化層を形成
し、これを抵抗体として使用することも可能である。

【００４８】図９〜図１１は本発明の第４の実施例を説
明するためのもので、図９はチップダイシング工程を示
す断面図、図１０はダイシングされたチップの斜視図、
図１１は上記チップを用いたメモリモジュールの斜視図
である。

【００４９】前述した第１〜第３の実施例のように半導
体素子間にバーインのための配線等を形成した場合や、
ダイシングライン上にウェハ試験用のパッド等を設けて
いる場合、ダイシングにより切り出されたチップの側面
にはそれらの内部配線の一部が露出している。このよう
なチップをフェースダウンボンディング等でフリップチ
ップ実装すると、隣接するチップが接触するという電気
的短絡が発生する。これを防止するには、チップの配置
は接触を起こさないように余裕を持って設計しなければ
ならず、高密度化を妨げることになる。そこで本実施例
では、以下のようにダイシングの方法を改良することに
より、上記の問題を解決している。

【００５０】半導体ウェハは、２５６ｋｂｉｔのＳ−Ｒ
ＡＭのＩＣチップを複数個形成したもので、ＩＣチップ
周辺部分に特性試験用のトランジスタを組み込んであ
り、これらのトランジスタの特性を検査するための配線
をＩＣチップ間にまたがって配線したものを用いた。こ
れらの配線などのために、このウェハではダイシングラ
インとして通常より広い１８０μｍの幅を取ってある。
ウェハの厚さは４５０μｍ±３０μｍであり、ボンディ
ングパッド部分にはフリップチップ実装のために２０μ
ｍの高さの金バンプを形成してある。

【００５１】図９（ａ）は、上記特性試験用トランジス
タ及びダイシングライン付近の構造を示す断面図であ
り、４１はウェハ、４２は素子形成領域、４３はソース
電極、４４はゲート電極、４５はドレイン電極、４６は
検査用配線を示している。

【００５２】このウェハを、まず８０μｍの厚さのダイ
シングブレードを取り付けたダイシングソーによって３
５０μｍ±１０μｍの厚さを残すように設定し、図９
（ｂ）に示すようにハーフカットした。精度を考慮する
と、ウェハ表面から最大で１４０μｍ、最小で６０μｍ
の深さのハーフカット溝４７ができることになる。本実
施例における測定では、溝４７は概ね９０μｍの深さに
なっていたが、最小の６０μｍであってたとしても、素
子形成のためのドーピングの深さやアルミニウム配線層
の厚さを遥かに越えており、検査用の配線はこの溝４７
によって完全に切断される。

【００５３】次いで、このハーフカットしたウェハを、
４０μｍの厚さのダンイシングブレードを取り付けたダ
イシングソーによって、図９（ｃ）に示すようにハーフ
カットによる溝４７の中心を通るようにフルカットし
た。このときの位置合わせは±５μｍの精度でできるの
で、個別に分断されたＩＣチップの周囲には、ハーフカ
ットによってできた溝４７が１５〜２５μｍ残ることに
なる。

【００５４】このようにして２段階にダイシングしたＩ
Ｃチップは、図１０のような形状になった。即ち、溝４
７の一部が残ることから、ＩＣチップの周辺部が内側１
５〜２５μｍに引っ込んだ形状となる。

【００５５】次いで、このＩＣチップを、多層セラミッ
ク基板の上にフリップチップ実装した。即ち、多層セラ
ミック基板のボンディング電極に半田ペーストを印刷
し、これにＩＣチップのボンディングパッド部分の金バ
ンプを当て、赤外線リフロー炉に通してボンディングし
た。このようにして作成したメモリモジュールを図１１
に示す。図中５０は多層セラミック基板、５１はＩＣチ
ップ（４×８個）、５２はチップコンデンサ、５３は端
子である。

【００５６】ＩＣチップ５１は１枚の多層セラミック基
板５０に対して３２個実装し、各ＩＣチップ間のギャッ
プは５μｍになるように設計した。ＩＣチップ５１はリ
フロー時にいわゆるセルフアライメントメント効果によ
って所定の位置に比較的精度良く実装できるが、ギャッ
プがこのように狭いため、３２個のＩＣチップ５１のう
ちの幾つかは側面が隣接するＩＣチップ５１と接触して
しまう。しかし、本実施例では、ＩＣチップ側面の隣接
ＩＣチップと接触する部分には何等の配線もなく、従っ
て接触によって電気的な障害は何等発生せず、この多層
セラミック基板５０に３２個のＩＣチップ５１を実装し
たメモリモジュールは所定の機能を発揮した。

【００５７】このように本実施例によれば、隣接したＩ
Ｃチップの側面が接触したとしても短絡等の不都合を生
じず、従ってＩＣチップ間のギャップに大きな余裕を持
たせた設計をしなくてもよい。このため、ＩＣチップの
配置を最大限まで高密度化することができ、従来にはな
い高密度実装を実現した半導体装置を提供することがで
きる。

【００５８】図１２，図１３は本発明の第５の実施例を
説明するためのもので、図１２はコイルを形成したウェ
ハの一部を示す模式図、図１３はバーンイン槽に入れた
状態を示す図である。

【００５９】この実施例は、ウェハのバーンインに際し
て、ウェハ表面上に各素子毎にコイルを設け、各コイル
に誘導起電力を発生させ、各々の半導体素子に通電する
ことにある。

【００６０】半導体ウェハとしては、２５６ｋビットの
Ｃ−ＭＯＳスタティックＲＡＭのウェハを使用した。１
枚のウェハが多数のチップにダイシングされて、それぞ
れが２５６ｋビットのＣ−ＭＯＳスタティックＲＡＭに
なるものである。

【００６１】ウェハの表面に感光性ポリイミド樹脂をス
ピンコートし、プリベークし、露光・現像してパターニ
ングし、ポストベークして、各チップのボンディングパ
ッド部分以外を覆うようにした。このポリイミド層は、
後で形成するコイル層とチップ内の回路との絶縁を確実
にするためにパッシベーション膜の機能を補助するもの
である。

【００６２】次いで、ボンディングパッド部分のアルミ
ニウムの表面酸化膜を取るために軽くエッチングした
後、全面にアルミニウム（正確には微量のシリコン等を
含む）を蒸着した。このアルミニウム層がコイルになる
ものである。さらに、この上に感光性レジストをスピン
コートし、露光現像し、これをマスクとしてアルミニウ
ム層をエッチングすることによって、図１２に示すよう
に各半導体素子毎にコイルを形成した。図１２におい
て、６２はチップ化される前の半導体素子、６３はダイ
シングライン、６４は電源端子、６５はＧＮＤ端子、６
６はコイルを示している。

【００６３】この実施例では、各コイル６６の一端はそ
れぞれが各半導体素子６２の電源端子６４に、他の一端
が同じ半導体素子６２のＧＮＤ端子６５に接続され、そ
れぞれの端子６４，６５から近い位置で隣の半導体素子
６２との境界であるダイシングライン６３を跨ぐように
なっている。

【００６４】次に、このウェハを弗素樹脂性のウェハキ
ャリアに入れ、ウェハキャリア毎、図１３に示すように
専用のバーンイン槽６７内に入れた。このバーンイン槽
６７は、交流磁界を発生するためのトランスデューサ６
８と、加熱のためのヒータ６９を備えたオーブンであ
る。トランスデューサ６８は、具体的には適当な径と巻
数を持ったコイルを用いた。

【００６５】オーブン６７を１２０℃に加熱した後、ト
ランスデューサ６８に交流電圧を印加し、９００Ｗの電
力を供給した。この状態で１００時間継続してからトラ
ンスデューサ６８への電力供給を止め、さらにヒータ６
９の通電を止めて、４０℃に冷してからウェハ６１を取
り出した。

【００６６】トランスデューサ６８に交流電圧を印加し
ているとき、各半導体素子６２にコイル６６から供給さ
れる電流は交流である。電源端子側がグランド端子側よ
りも高電位になる期間は供給される電流は半導体素子６
２内の回路に流れ、バーンインのための通電になる。逆
に、電源端子側の方が低い場合には、電流は保護用に半
導体素子６２内に組み込んであるダイオードを流れるた
め、素子を破壊することはない。本実施例の磁界強度で
は、計算により１チップ当たり約０．０５ｍＡのバーン
イン電流を流したことになる。

【００６７】このウェハを通常の方法でダイシングし、
チップに切り分けた。この段階で、コイル６６はダイシ
ングによって分断され、回路上の機能を何等持たなくな
る。このようにして得られた半導体チップは、ボンディ
ングパッドはアルミニウム製であり、通常の半導体チッ
プと何等代わるものではないので、通常の方法でパッケ
ージに組み込むことができる。具体的には、リードフレ
ームにワイヤボンディングし、これを樹脂モールド封止
した。

【００６８】こうして完成した本実施例のメモリを消費
電流と機能とを検査することによって良品／不良品の選
別をしたところ、その不良率は、パッケージしてから通
常の方法でバーンインを行ったものを同様に選別したも
のと比較して実質的に同じであった。また、本実施例の
メモリで上記選別を繰り返したところ、新たに不良品と
判断された割合は２桁ないし４桁低い値であった。これ
らの事実から、本実施例のバーンインは、半導体ウェハ
又はチップの初期不良を取り除く目的に十分であること
が分かった。

【００６９】このように本実施例によれば、半導体ウェ
ハ６１上の各半導体素子６２毎にコイル６６を設け、こ
れらのコイル６６に発生する誘導起電力を利用して各半
導体素子６２に作動電圧を印加することができるので、
バーンインをするときにウェハ６１に対して電力供給の
ための配線を接続する必要はなく、単にバーンイン槽６
７にウェハ６１を入れさえすればよい。従って、設備，
工数共に極めて少なくすることができ、バーンイン槽に
６７一度に入れられるウェハ６１の数も極めて多くでき
る。また、いずれかの半導体素子６２上で短絡が生じた
としても、これによる他の半導体素子６２上のコイル６
６に発生する起電力への影響は実質的にないので、正常
な半導体素子６２に対するバーンインは無効にならな
い。

【００７０】また、コイルを薄膜プロセスによって設け
る場合には、そのプロセスは半導体ウェハの製造プロセ
スと連続して行うことができ、巻数の多いコイルであっ
ても容易に精度の高いコイルを形成することができる。

【００７１】なお、本実施例ではコイルをダイシングに
よって切断する例を説明したが、この方法に限るもので
はなく、エッチングプロセスによってもよいし、レーザ
加工することもできる。また、本実施例ではコイルは電
源端子とグランド端子とに接続したが、コイルを複数に
して電源電圧が複数種類必要な半導体装置に対応するこ
ともできる。電源端子やグランド端子以外の、例えば信
号線などに接続することも可能である。また、本実施例
ではメモリの例について説明したが、メモリに限るもの
ではなく、プロセッサＩＣやドライバＩＣなどバーンイ
ンを必要とする半導体ウェハに広く適用することが可能
である。

【００７２】図１４は、本発明の第６の実施例を説明す
るためのもので、フィルムとウェハの貼付状態を示す模
式図である。この実施例が第５の実施例と異なる点は、
コイルの形成方法にある。

【００７３】１００μｍの厚さのポリエステルフィルム
を、蒸着膜との密着性の良いように表面加工した後、こ
の表面にアルミニウム，チタン，金を順次蒸着した。次
いで感光性レジストをロールコートし露光・現像によっ
てパターニングし、所望のコイルのパターンを得た。こ
のコイルのパターンは、第５の実施例でウェハ上に設け
たコイルのパターンと鏡面対象のパターンとし、後で述
べる電解メッキの工程のために全てのコイルパターンを
つないで作った。次いで、金，チタン，アルミニウムを
順次エッチングし、コイルを形成した。なお、この後に
レジストは剥離した。

【００７４】次いで、これらコイルの両端の端子部分を
残して紫外線硬化型レジストを印刷し、紫外線照射炉を
通して硬化させた。このレジストは、絶縁層として付け
たものである。次いで、コイルの両端の端子部分に突起
電極を作るために、金の電解メッキを行った。コイルの
パターンをつなげてあるので、容易に電解メッキでき
た。突起電極の高さが約５μｍになるまで電解メッキを
行った。最後に、個々のコイルを独立させるため、コイ
ル間をつないでいたパターンを打ち抜きプレスによって
切断した。

【００７５】こうしてできたコイル付きのフィルムを、
異方導電性シートを挟んでウェハと対面させ、コイルの
両端の端子がウェハ上のチップの電源端子とグランド端
子に当たるように位置合わせをし、１５０℃に加熱して
密着させた。図１４はこの状態を模式的に示しており、
７０がコイル付きのフィルムである。用いた異方導電性
接着シートは１８０℃で接着する仕様のものであるが、
後で剥離する必要があることと、恒久的な接着力は必要
でないことから１５０℃とした。こうして出来上がった
コイル付きウェハ６１では、コイル６６のパターンは第
５の実施例のものと同様なものとなる。

【００７６】次いで、このウェハ６１を第５の実施例と
同じ方法でバーンインを行った。即ち、オーブン６７を
１２０℃に加熱した後、トランスデューサ６８に交流電
圧をかけ、９００Ｗの電力を供給した。この状態で１０
０時間継続してからトランスデューサ６８への電力供給
を止め、ヒータ６９の通電を止めて、４０℃に冷してか
らウェハ６１を取り出した。

【００７７】バーンインの終わったウェハ６１は、イソ
プロパノールを満たした還流型加熱装置に入れ、８０℃
で８時間の加熱を行った。これにより、コイル６６を形
成したポリエステルフィルム７０はウェハ６１から剥離
し、ウェハ６１上には何の痕跡も残らなかった。また、
ポリエステルフィルム７０は５回まで繰り返し使用した
が、何等異常を来たさなかった。

【００７８】以下は、第５の実施例と同様である。即
ち、ダイシングとパッケージングを終えた本実施例のメ
モリを消費電流と機能とを検査することによって良品／
不良品の選別をしたところ、その不良率は、パッケージ
してから通常の方法でバーンインを行ったものを同様に
選別したものと比較して実質的に同じであった。また、
本実施例のメモリで上記選別を繰り返したところ、新た
に不良品と判断された割合は２桁ないし４桁低い値であ
った。

【００７９】本実施例ではポリエステルフィルム上にコ
イルを形成したが、他のフィルムでもよい。また、ガラ
ス板やシリコン基板にコイルを形成することもできる。
本実施例では導電性の異方導電性接着シートを使用した
が、液状の異方導電性接着剤を使用してもよいし、ゴム
板と共に板で挟んでクランプで固定するなどの機械的な
接触によってもよい。本実施例ではフィルムを剥離した
が、フィルム毎ダイシングすることもできる。

【００８０】このように本実施例によっても、ウェハ６
１の表面に各半導体素子６２に対応してコイル６６を形
成し、コイル６６の誘導起電力で各半導体素子６２に作
動電圧を印加できるので、先の第５の実施例と同様の効
果が得られる。また、本実施例のように、コイル６６を
形成したフィルム７０を半導体ウェハ６１に貼付ける場
合には、半導体ウェハ６１は通常の使用で完成したもの
であってもよい。さらに、半導体ウェハ側にはコイル６
６の痕跡すらも残らないようにすることが容易なので、
以降のプロセスを通常と全く同じにすることができるの
で、汎用性が高い。なお、本発明は上述した各実施例に
限定されるものではなく、その要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００８１】

【発明の効果】以上説明したように本発明によれば、複
数の半導体素子（集積回路素子）が主面に設けられた半
導体ウェハに対し、各半導体素子間を接続するバーンイ
ン用配線を介して各々の半導体素子に作動電圧を印加す
ることにより、ウェハ単位で全てのチップを短時間に効
率的にバーンイン処理することができる。しかも、バー
ンインされた半導体ウェハをダイシングラインに沿って
バーンイン用配線を切断するようにハーフカットするた
め、半導体素子を分離することなく、ウェハ状態で各々
の半導体素子の動作テストを行うことが可能となる。従
って、半導体素子のスクリーニングをウェハ状態で一括
して行うことが短時間に可能となり、高品質の半導体装
置を得ることが可能になる。

【図面の簡単な説明】

【図１】第１の実施例における半導体ウェハ及びその周
辺回路を示す平面図、

【図２】第１の実施例における半導体ウェハの部分拡大
平面図、

【図３】第１の実施例におけるハーフカット前後のウェ
ハの部分拡大断面図、

【図４】第２の実施例におけるバーンイン用ウェハソケ
ットを示す平面図、

【図５】第２の実施例における半導体ウェハ及びその周
辺回路を示す平面図、

【図６】第２の実施例におけるソケットにウェハを装着
した状態を示す断面図、

【図７】第３の実施例における半導体ウェハの部分拡大
平面図、

【図８】第３の実施例における抵抗体部分の拡大断面
図、

【図９】第４の実施例におけるチップダイシング工程を
示す断面図、

【図１０】第４の実施例におけるダイシングされたＩＣ
チップ形状を示す斜視図、

【図１１】第４の実施例におけるＩＣチップを用いたメ
モリモジュールを示す斜視図、

【図１２】第５の実施例におけるコイルを形成したウェ
ハの一部を示す模式図、

【図１３】第５の実施例におけるウェハをバーンイン槽
に入れた状態を示す模式図、

【図１４】第６の実施例におけるコイル付きフィルムと
ウェハの貼付状態を示す模式図。

【符号の説明】

１…半導体ウェハ、２…半導体素子（集積回路素子）、３…ダイシングライン、４…バーンイン用配線、５…オリエンテーションフラット部分、６…バーンインパッド、７…バーンイン回路、８…クロック発振回路、９…電源、１０…ＶＣＣライン、１１…ＧＮＤライン、１２…Ｉ／Ｏライン、１４…電源パッド、１５…ＧＮＤパッド、１６…Ｉ／Ｏパッド、１７…アドレスパッド、２０…ウェハソケット、３０…抵抗体。

Claims

【特許請求の範囲】

【請求項１】主面に複数個の半導体素子が形成され、且
つダイシングラインを横切って各半導体素子間を接続す
るバーンイン用配線が形成された半導体ウェハに対し、
バーンイン用配線を介して各々の半導体素子に作動電圧
を印加してバーンイン処理を行い、次いで前記ウェハを
ダイシングラインに沿ってハーフカットして前記バーン
イン用配線を切断し、次いで各々の半導体素子の動作テ
ストを行うことを特徴とする半導体素子のスクリーニン
グ方法。
【請求項２】主面に複数個の半導体素子が形成されると
共に、ダイシングラインを横切って各半導体素子間を接
続するバーンイン用配線が形成され、且つ該配線がオリ
エンテーションフラット部に終端された半導体ウェハに
対し、バーンイン回路が接続されたソケットを該ウェハ
のオリエンテーションフラット部に嵌め込み、次いで前
記バーンイン回路から前記ソケット及びバーンイン用配
線を介して各々の半導体素子に作動電圧を印加してバー
ンイン処理を行い、次いで前記ウェハをダイシングライ
ンに沿ってハーフカットして前記バーンイン用配線を切
断し、次いで各々の半導体素子の動作テストを行うこと
を特徴とする半導体素子のスクリーニング方法。
【請求項３】主面に複数個の半導体素子が形成されると
共に、各半導体素子毎にバーンイン用抵抗体が形成さ
れ、且つダイシングラインを横切って各半導体素子間を
接続するバーンイン用配線が形成されたウェハに対し、
バーンイン用配線及び抵抗体を介して各々の半導体素子
に作動電圧を印加してバーンイン処理を行い、次いで前
記ウェハをダイシングラインに沿ってハーフカットして
前記バーンイン用配線を切断し、次いで各々の半導体素
子の動作テストを行うことを特徴とする半導体素子のス
クリーニング方法。
【請求項４】前記バーンイン用配線は、前記半導体素子
のアドレスパッドを別の半導体素子領域で電源パッド又
はグランドパッドに接続し、各々の半導体素子の対応す
る入出力パッドをパラレルに接続するものであり、前記
バーンイン処理に際しては、電源パッドとグランドパッ
ド間に作動電源電圧を印加し、入出力パッドに独立して
クロックを入力することを特徴とする請求項１乃至３の
いずれかに記載の半導体素子のスクリーニング方法。