JP2955736B2 - 半導体装置用多層セラミックパッケージ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置用多層セラ
ミックパッケージに係り、より詳細には、パッケージ内
層におけるフローティング状態の内部配線パターンの断
線や短絡状態の検査を行える半導体装置用多層セラミッ
クパッケージに関する。

【０００２】

【従来の技術】近年、デバィスの高速化、高集積化に伴
い、１つのパッケージ内に複数個のＩＣチップや回路部
品等の半導体装置を搭載することが要請されている。そ
して、この要請に対応する半導体装置用セラミックパッ
ケージは、半導体装置を搭載するための複数個の半導体
装置搭載部を備え、該半導体装置搭載部間は、外部端子
と電気的に接続されないフローティング状態の内部配線
パターンで接続された構成とされている。

【０００３】このような半導体装置用多層セラミックパ
ッケージは、１個の半導体装置搭載部を備えたパッケー
ジと同様に、必要なビアホールや内部配線パターンを形
成した複数枚のグリーンシートを積層、焼成して多層セ
ラミック基板を形成すると共に、該多層セラミック基板
の外表面に外部端子を接続し、更に該多層セラミック基
板の外表面に露出する配線パターンを酸化等から保護す
るためにＮｉメッキ、Ａｕメッキすることで作製されて
いる。

【０００４】ところで、半導体装置用多層セラミックパ
ッケージは、セラミック層間の剥がれ、内部配線パター
ンの断線・短絡、抵抗の増加、外部端子表面の汚染、セ
ラミッククラック等が問題となるため、パッケージ作製
後、信頼性評価が行われている。そして、この信頼性評
価のうちで、内部配線パターンの断線・短絡について
は、通常、全ての外部端子および被測定内部端子を除く
全ての内部端子に検査器端子の一方の電極を接続し、被
測定線の他方の電極を接続することで行う必要がある。

【０００５】

【発明が解決しようとする課題】しかし、上述したフロ
ーティング状態の内部配線パターンを有する半導体装置
用多層セラミックパッケージにあっては、前記断線、短
絡検査をする場合、次のような課題がある。すなわち、 内部配線パターンのパターン露出部が、インナーリ
ード（ワイヤボンディング用パターン）として、半導体
装置搭載部のワイヤボンディング部に位置するために、
外部端子に電気的に接続されている内部配線パターンの
検査に比べて、その検査に手数を要する。 前記インナーリードは、そのパターンピッチが、８
０〜２００μｍ程度の狭少であるので、前記パターンピ
ッチ間隔に対応する断線・短絡検査器の検査端子と前記
インナーリードを接続するための接続用治具を作製のた
めの微細加工が難しい。 前記接続用治具と前記インナーリードとの接続作業
に精密度が要求されるため、検査所要時間が、外部端子
に電気的に接続されている内部配線パターンの検査に比
べて、数十倍以上必要となる。 等の課題がある。

【０００６】ところで、このような課題に対しては、前
記パターン露出部を電解メッキ処理するために、前記フ
ローティング状態の内部配線パターンにメッキ用配線を
設けて、パッケージ側面まで引き出しているメッキ用の
引き出し線の露出部を利用することができないことはな
い。しかし、該メッキ用の引き出し線の露出部は、電解
メッキするに際して、パッケージ側面をメタライズして
短絡して電極を形成し、該電解メッキ処理後、前記電極
除去（短絡状態を除去）するためのメタライズ研削処理
によって、前記パターン露出部の峻別ができなくなり、
かつ前記メッキ用の引き出し線は非常に細いため、実質
的には、その利用ができない。なお、前記パターン露出
部を無電解メッキ処理する場合は、前記メッキ用の引き
出し線がないため、前記課題に対処できない。

【０００７】本発明は、以上のような課題に対処して創
作したものであって、その目的とする処は、外部端子に
接続されないフローティング状態の内部配線パターンの
パッケージ内層での断線や短絡状態の検査を容易に行え
る半導体装置用多層セラミックパッケージを提供するこ
とにある。

【０００８】

【課題を解決するための手段】そして、上記課題を解決
するための手段としての本発明の半導体装置用多層セラ
ミックパッケージは、半導体装置を搭載する半導体装置
搭載部を備えた多層セラミック基板と、該多層セラミッ
ク基板の外表面に設けられた外部端子と、該外部端子と
電気的に接続される内部配線パターンと、該外部端子と
電気的に接続されないフローティング状態の内部配線パ
ターンと、前記多層セラミック基板の表面または裏面、
あるいは該多層セラミック基板の表裏面に設けられた、
該フローティング状態の内部配線パターンの断線、短絡
状態の検査用パッドと、該検査用パッドと該フローティ
ング状態の内部配線パターンを接続するビアホールを有
する構成としている。

【０００９】

【作用】本発明の半導体装置用多層セラミックパッケー
ジは、前記フローティング状態の内部配線パターンの断
線、短絡状態を検査するに際して、多層セラミック基板
の外表面に形成されている検査用パッドに検査器の検査
用端子を接続し、通電することによって、前記フローテ
ィング状態の内部配線パターンの断線と、隣接する他の
内部配線パターンとの短絡状態を検査することができ
る。従って、外部端子を用いて行う、前記外部端子と電
気的に接続される内部配線パターンの断線、短絡状態の
検査と同様の作業手数でもって、その検査を行える。

【００１０】また、前記検査用パッドは、多層セラミッ
ク基板の外表面パッケージに形成され、前記フローティ
ング状態の内部配線パターンのパターン露出部（インナ
ーリード）のパターンピッチに比べて広い間隔とするこ
とができるので、検査器の検査用端子と前記検査用パッ
ドの接続に要する手数を少なくできる。更に、前記検査
用パッドが多層セラミック基板の表面または裏面、ある
いは表裏面の周縁に沿って一列または複数列に形成され
ているので、該検査用パッドのパッドピッチを、いっそ
う広くすることができるように作用する。なお、検査用
パッドを前記外部端子の設けられている面の反対側の面
に設け、かつ該検査用パッドのパッドピッチを該外部端
子の端子ピッチと一致させてなる場合は、該外部端子に
検査器端子を接続して検査を行う検査器をそのまま利用
することができる。

【００１１】

【実施例】以下、図面を参照しながら、本発明を具体化
した実施例について説明する。ここに、図１〜図４は、
本発明の第１実施例を示し、図１は縦断面図、図２は平
面図、図３は裏面図、図４は各層に分けた状態の説明
図、図５〜図８は、本発明の第２実施例を示し、図５は
縦断面図、図６は平面図、図７は裏面図、図８は各層に
分けた状態の説明図である。

【００１２】−実施例１− 本実施例の半導体装置用多層セラミックパッケージは、
概略すると、多層セラミック基板１の外表面に設けられ
た外部端子２と電気的に接続される内部配線パターン３
と、外部端子２と電気的に接続されないフローティング
状態の内部配線パターン４、および多層セラミック基板
１の外表面に設けられ、かつフローティング状態の内部
配線パターン４とビアホール５を介して接続されている
検査用パッド６を備えた構成よりなる。

【００１３】多層セラミック基板１は、必要なビアホー
ル５、内部配線パターン３，４、検査用パッド６、およ
び半導体素子搭載部形成用孔７を形成した複数枚のグリ
ーンシートを積層、焼成し、基板外表面に、検査用パッ
ド６と、外部端子接続用パッド８と、半導体素子搭載部
９、および内部配線パターン３，４に接続されるワイヤ
ボンディング用パターン１０，１０・・、１１，１１・
・を形成させ、かつ外部端子接続用パッド８に外部端子
２を接続して形成されている。ここで、多層セラミック
基板１の外表面に露出するワイヤボンディング用パター
ン１０，１１、検査用パッド６、外部端子接続用パッド
８、および外部端子２は、酸化等から保護するためにＮ
ｉメッキ、Ａｕメッキされている。

【００１４】本実施例において、多層セラミック基板１
は、三層構造のセラミック基板であって、４つの半導体
素子搭載部９が形成されている。そして、半導体素子搭
載部９には多層セラミック基板１の内層（第２層ｂ）上
に形成されているメタライズ内部配線パターン３，４の
一部が表面層（第３層ｃ）上に露出してワイヤボンディ
ング用パターン１０，１０・・、１１，１１・・が形成
されている。外部端子２は、多層セラミック基板１の裏
面層（第１層ａ）の裏面側に露出している外部端子接続
用パッド８にろう材によってろう付けされている。

【００１５】内部配線パターン３，４は、多層セラミッ
ク基板１の内層の表面に展開されていて、内部配線パタ
ーン３は、外部端子２と半導体素子搭載部９に搭載され
る半導体装置（図示せず）と電気的に接続するための導
体パターンであって、一端がビアホール５を介して外部
端子接続用パッド８に接続され、また他端がビアホール
５を介してワイヤボンディング用パターン１０に接続さ
れている。また、内部配線パターン４は、外部端子２と
接続されることなく、半導体装置搭載部９，９・・に搭
載される複数個の半導体装置間を電気的に接続するフロ
ーティング状態の導体パターンであって、一端がビアホ
ール５を介して検査用パッド６に接続され、また他端が
ビアホール５を介してワイヤボンディング用パターン１
１に接続されている。

【００１６】検査用パッド６は、多層セラミック基板１
の裏面層（第１層ａ）の裏面側に形成されている。検査
用パッド６は、外部端子２の外方で、多層セラミック基
板１の周縁に沿って２列に形成されていて、対応する個
々の内部配線パターン４にビアホール５を介して接続さ
れている。従って、フローティング状態にある内部配線
パターン４の数だけ検査用パッド６が設けられている。
ここでは、内部配線パターン４を延長し、多層セラミッ
ク基板１の側面に引き出している電解メッキ処理用の引
き出し線１２と接続した構成とされている。

【００１７】そして、本実施例の半導体装置用多層セラ
ミックパッケージの内部配線パターン３，４の断線、短
絡状態の検査は、断線・短絡検査器の検査用端子の一方
をインナーリードであるワイヤボンディング用パターン
１０，１０・・、１１，１１・・に接続し、前記検査用
端子の他方を外部端子２，２・・と検査用パッド６，６
・・に接続し、通電することにより断線検査ができ、ま
た前記前記検査用端子の他方を外部端子２，２・・と検
査用パッド６，６・・を非接続状態として通電すること
により短絡検査ができる。従って、外部端子２と電気的
に接続されないフローティング状態の内部配線パターン
４であっても、従来のように、検査用パッドを有しない
内部配線パターンの断線・短絡検査のような面倒な接続
作業をすることなく、外部端子２と電気的に接続される
内部配線パターン３と同様にして、その検査を行える。
なお、断線、短縮状態の検査は、外部端子２をロウ付す
る前でも、後でも行なえ、該検査を、外部端子接続用パ
ッド８に外部端子２をロウ付けする前に行う場合は、該
外部端子接続用パッド８が外部端子を兼用した状態とな
る。

【００１８】−実施例２− 本実施例の半導体装置用多層セラミックパッケージは、
実施例１において、多層セラミック基板１の第３層ｃの
表面に検査用パッド６，６・・を設け、第１層ａの裏面
に外部端子２，２・・を設けた構成よりなる。

【００１９】検査用パッド６，６・・は、多層セラミッ
ク基板１の周縁に沿って一列状に設けられている。そし
て、そのパッド間隔は、第１層ａの裏面に設けられてい
る外部端子２，２・・の端子間隔と同じ間隔に形成され
ている。また、検査用パッド６，６・・は、多層セラミ
ック基板１の第２層ｂに設けられているフローティング
状態の内部配線パターン４にビアホール５を介して接続
されている。

【００２０】そして、本実施例の半導体装置用多層セラ
ミックパッケージにあっては、検査用パッド６，６・・
のパッド間隔と、外部端子２，２・・の端子間隔を合わ
せているので、外部端子２，２・・に検査器端子を接続
して検査を行う検査器をそのまま利用することができ
る。

【００２１】なお、本発明は、上述した実施例に限定さ
れるものでなく、本発明の要旨を変更しない範囲内で変
形実施できる構成を含む。因みに、前述した実施例にお
いては、３層よりなる多層セラミック基板で形成したパ
ッケージで説明したが、２層あるいは４層以上のセラミ
ックシートで形成したパッケージの構成であってもよい
ことは当然である。また、外部端子としては、図１〜図
８で示したＰＧＡタイプ（ピンを用いたもの）の他に、
パッケージ基板の下面に金属バンプを形成したＢＧＡタ
イプや、基板の側面にリードフレームを取り付けたＱＦ
Ｐタイプを用いてもよい。

【００２２】

【発明の効果】以上の説明より明らかなように、本発明
の半導体装置用多層セラミックパッケージによれば、多
層セラミック基板の外表面に検査用パッドを形成し、該
検査用パッドにフローティング状態の内部配線パターン
をビアホールを介して接続し、該検査用パッドに検査器
の検査用端子を接続し、通電することによって、該フロ
ーティング状態の内部配線パターンの断線と、隣接する
他の内部配線パターンとの短絡状態を検査することがで
きるので、外部端子を用いて行う、該外部端子と電気的
に接続される内部配線パターンの断線、短絡状態の検査
と同様の作業手数でもって、その検査を行えるという効
果を有する。

【００２３】また、本発明の半導体装置用多層セラミッ
クパッケージによれば、検査用パッドが、多層セラミッ
ク基板の外表面に形成され、フローティング状態の内部
配線パターンのパターン露出部のパターンピッチに比べ
て広い間隔とすることができるので、検査器の検査用端
子と前記検査用パッドの接続に要する手数を少なくで
き、更に、前記検査用パッドを多層セラミック基板の表
面または裏面、あるいは表裏面の周縁に沿って一列また
は複数列に形成しているので、前記検査用パッドのパッ
ドピッチを、いっそう広くすることができるという効果
を有する。

【図面の簡単な説明】

【図１】 本発明の第１実施例の概略を示す縦断面図で
ある。

【図２】 第１実施例の平面図である。

【図３】 第１実施例の裏面図である。

【図４】 第１実施例のパッケージを各層に分けた状態
の説明図である。

【図５】 本発明の第２実施例の概略を示す縦断面図で
ある。

【図６】 第２実施例の平面図である。

【図７】 第２実施例の裏面図である。

【図８】 第２実施例のパッケージを各層に分けた状態
の説明図である。

【符号の説明】

１・・・多層セラミック基板、２・・・外部端子、３・
・・内部配線パターン、４・・・フローティング状態の
内部配線パターン、５・・・ビアホール、６・・・検査
用パッド、７・・・半導体素子搭載部形成用孔、８・・
・外部端子接続用パッド、９・・・半導体素子搭載部、
１０・・・ワイヤボンディング用パターン、１１・・・
ワイヤボンディング用パターン、１２・・・メッキ用の
引き出し線

───────────────────────────────────────────────────── フロントページの続き (72)発明者 白石 克久 山口県美祢市大嶺町東分字岩倉2701番１ 株式会社住友金属セラミックス内 (56)参考文献 特開 平６−349976（ＪＰ，Ａ) 特開 平５−343488（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 23/12 H01L 23/13

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 半導体装置を搭載する半導体装置搭載部
   を備えた多層セラミック基板と、該多層セラミック基板
   の外表面に設けられた外部端子と、該外部端子と電気的
   に接続される内部配線パターンと、該外部端子と電気的
   に接続されないフローティング状態の内部配線パターン
   と、前記多層セラミック基板の表面または裏面、あるい
   は該多層セラミック基板の表裏面に設けられた、該フロ
   ーティング状態の内部配線パターンの断線、短絡状態の
   検査用パッドと、該検査用パッドと該フローティング状
   態の内部配線パターンを接続するビアホールを有するこ
   とを特徴とする半導体装置用多層セラミックパッケー
   ジ。