CN106463465B - 布线基板 - Google Patents

布线基板 Download PDF

Info

Publication number
CN106463465B
CN106463465B CN201580028142.1A CN201580028142A CN106463465B CN 106463465 B CN106463465 B CN 106463465B CN 201580028142 A CN201580028142 A CN 201580028142A CN 106463465 B CN106463465 B CN 106463465B
Authority
CN
China
Prior art keywords
main body
circuit board
conductor
conductor layer
base main
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201580028142.1A
Other languages
English (en)
Other versions
CN106463465A (zh
Inventor
西村贞浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Niterra Co Ltd
Original Assignee
NGK Spark Plug Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Spark Plug Co Ltd filed Critical NGK Spark Plug Co Ltd
Publication of CN106463465A publication Critical patent/CN106463465A/zh
Application granted granted Critical
Publication of CN106463465B publication Critical patent/CN106463465B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/04Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/02Containers; Seals
    • H01L23/06Containers; Seals characterised by the material of the container or its electrical properties
    • H01L23/08Containers; Seals characterised by the material of the container or its electrical properties the material being an electrical insulator, e.g. glass
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/13Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894Materials of the insulating layers or coatings
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001Core members of the layer connector
    • H01L2224/29099Material
    • H01L2224/2919Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48105Connecting bonding areas at different heights
    • H01L2224/48106Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83399Material
    • H01L2224/834Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/83438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83444Gold [Au] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399Material
    • H01L2224/854Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444Gold (Au) as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01028Nickel [Ni]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049Nitrides composed of metals from groups of the periodic table
    • H01L2924/050414th Group
    • H01L2924/05042Si3N4
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/053Oxides composed of metals from groups of the periodic table
    • H01L2924/054313th Group
    • H01L2924/05432Al2O3
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/059Being combinations of any of the materials from the groups H01L2924/042 - H01L2924/0584, e.g. oxynitrides
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15153Shape the die mounting substrate comprising a recess for hosting the device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15192Resurf arrangement of the internal vias
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/157Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/156Material
    • H01L2924/15786Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787Ceramics, e.g. crystalline carbides, nitrides or oxides

Abstract

本发明提供一种布线基板,该布线基板即使在包括陶瓷的基板主体的表面等上具有电独立的表面导体部,也能在其表面上可靠地覆盖基于电解镀法得到的金属镀膜。一种布线基板(1),其包括:基板主体(2),其含有陶瓷(c1~c4),具有表面(3)、背面(4)以及位于该表面(3)与背面(4)的周边之间的侧面(5);框形金属化层(表面导体部)(15),其形成于该基板主体(2)的表面(3),而且其表面覆盖有金属镀膜;以及电解镀用导体层(16),其形成于基板主体(2)的内部,一端与框形金属化层(15)电连接,另一端相对于形成于基板主体(2)的表面(3)且独立于框形金属化层(15)的导体部(11、14)而言电独立,并且该电解镀用导体层离开基板主体(2)的侧面(5);在基板主体(2)的表面(3)上形成有使电解镀用导体层(16)的一部分(18)暴露于底面的开口部(19)。

Description

布线基板
技术领域
本发明涉及一种布线基板,该布线基板即使在包括陶瓷的基板主体的表面等上具有不与外部连接用导体电连接的非导通的表面导体部等,也在该表面导体部等的表面上可靠地覆盖有电解金属镀膜。
背景技术
例如,提出了一种半导体元件收纳用封装体的制造方法的发明,其通过在绝缘基体的侧面上形成多个焊盘和整体被短路的单一且纵长的焊盘中的至少一者,并使自同一框体竖立设置的多个外部引线端子接触这些焊盘,从而能够利用电解镀,向分别与所述焊盘电连接并且设于在上述绝缘基体的表面开口的空腔的底面侧的多个布线用金属化层各自的表面,覆盖金属镀膜(例如,参照专利文献1)。
但是,在作为如上所述的结构的半导体元件收纳用封装体的情况下,在所述电镀之后,需要进行对不需要的形成于绝缘基体侧面的多个焊盘进行研磨并将其去除的工序。而且,在去除了上述焊盘后的绝缘基体的侧面上暴露有每条内部布线的端面,因此还存在有导致不希望的电路短路等的隐患。
另一方面,在存在有形成于包括陶瓷的基板主体的表面的、俯视为矩形框状且宽度比较窄的空腔密封用的金属化层以及设于上述基体主体的表面或设于在该表面开口的空腔的底面侧的比较小的多个焊盘中的、没有电流流通的非导通焊盘的情况下,还在使顶端尖状的电极销点接触上述金属化层的表面、所述非导通焊盘的表面的状态下,进行通过电解镀依次覆盖Ni镀膜和Au镀膜的操作。
但是,在使上述电极销点接触或者使该电极销的周面线接触的情况下,意外接触部分会产生偏移,从而导致上述金属化层的表面、焊盘的表面产生瑕疵。而且,在所述金属化层的宽度较窄、非导通焊盘较小的情况下,有时上述电极销会发生偏离而无法进行电解镀。而且,若在所述金属化层的外侧的基板主体的表面上另外突出有用于与上述电极销相接触的电极用导体部,则还存在有基板主体的尺寸大型化这样的问题点。
现有技术文献
专利文献
专利文献1:日本特开2003-168754号公报(第1~7页、图1~图5)
发明内容
发明要解决的问题
本发明解决了在背景技术中说明的问题点,其课题在于提供一种布线基板,该布线基板即使在包括陶瓷的基板主体的表面等上具有不与外部连接用导体电连接的表面导体部、在所述基板主体的表面开口的空腔的底面侧具有不与外部连接用导体电连接的表面导体部,也能在它们的表面上可靠地覆盖基于电解镀法得到的金属镀膜,且由与电极销之间的接触引起的瑕疵不明显而且还能够实现基板主体的小型化。
用于解决问题的方案及发明的效果
本发明是为了解决上述问题想到如下内容从而完出的,即:在包括陶瓷的基板主体的表面和背面中的至少一者上形成能够供电极销插入的开口部,并能够使一部分暴露于该开口部的底面的电解镀用导体层与需要进行金属镀膜的覆盖的表面导体部之间电导通。
即,本发明的第1布线基板(技术方案1)是一种布线基板,其特征在于,该布线基板包括:基板主体,其含有陶瓷,具有表面、背面以及位于该表面与背面之间的侧面;表面导体部,其形成在该基板主体的表面和背面中的至少一者上,而且其表面覆盖有金属镀膜;以及电解镀用导体层,其形成于上述基板主体的内部,一端与上述表面导体部电连接,另一端相对于形成于基板主体的表面或背面且独立于上述表面导体部的导体部而言电独立,并且该电解镀用导体层离开基板主体的侧面,在上述基板主体的表面和背面中的至少一者上形成有使上述电解镀用导体层的至少一部分暴露的开口部。
另外,在上述内容中,“电解镀用导体层,其形成于上述基板主体的内部,一端与上述表面导体部电连接,另一端相对于形成于基板主体的表面或背面且独立于上述表面导体部的导体部而言电独立,并且该电解镀用导体层离开基板主体的侧面”也能够表述为“电解镀用导体层,其形成于上述基板主体的内部,一端与上述表面导体部电连接,另一端不电连接于形成于基板主体的表面或背面且独立于上述表面导体部的导体部,并且该电解镀用导体层不暴露于基板主体的侧面”。
据此,所述表面导体部与一部分暴露于在所述基板主体的表面和背面中的至少一者上形成的开口部的所述电解镀用导体层的一端部电连接。因此,例如,即使基板主体的表面被另一导体部较大范围地占有,由于上述表面导体部能够借助通路导体等与上述电解镀用导体层导通,因此通过从所述开口部将电解镀用的电极销的顶端部插入并且使其与暴露于该开口部的电解镀用导体层的一部分相接触,从而也向该表面导体部的表面可靠地覆盖有Ni、Au等的金属镀膜。因而,成为在使用时在相对于外部连接用导体等另一导体层电独立的表面导体部的表面上可靠地覆盖有金属镀膜的布线基板。
而且,由于所述电解镀用导体层的一部分暴露于所述开口部,因此向该开口部内插入的电解镀用的电极销的顶端部不易产生偏移,或者自该开口部脱离,并且,假设即使产生由上述销引起的压痕等瑕疵,由于位于上述开口部的底面侧,因此也能够使该瑕疵不明显。而且,由于所述电解镀用导体层形成于基板主体的内部并且其一部分暴露于所述开口部,因此能够预防以往的意外的短路,并且该基板主体的小型化也变容易。
另外,所述陶瓷是氧化铝、多铝红柱石、氮化铝等高温烧制陶瓷,或玻璃-陶瓷等低温烧制陶瓷。
另外,所述基板主体除了具有平坦的表面的板形状的形态以外,也可以如后所述那样,在上述表面的中央侧具有在该表面开口的空腔。
而且,所述表面导体部是在使用时相对于与形成于母板的端子电连接的外部连接端子等另一导体层而言电独立的非导通的导体部,例如,例示了用于安装对空腔进行密封的金属框体、金属盖板的框形金属化层(空腔密封用的金属化层)、以及相对于另一导体层电独立的非导通的外部连接端子等。另一方面,所述另一导体部是在使用时与母板的端子电连接的导体部。
另外,对于所述表面导体部、电解镀用导体层、通路导体、连接布线、作为另一导体部的布线层等而言,在所述基板主体的陶瓷为高温烧制陶瓷的情况下,适用W或Mo、或者以它们中的任一者为基础的合金等,在基板主体的陶瓷为低温烧制陶瓷的情况下,适用Ag或Cu等。
而且,用于向所述表面导体部的表面供给电解镀用电流的供电用销的顶端尖形状的顶端部,以点状抵接于所述电解镀用导体层中的、暴露于所述开口部的底面的一部分(暴露面)。
而且,所述开口部是沿着厚度方向对形成所述基板主体的表面或背面的最外层的陶瓷层、或者对该陶瓷层和与该陶瓷层相邻的陶瓷进行贯穿而形成的。
此外,所述金属镀膜例如例示有Ni镀膜及Au镀膜。
另外,在本发明中,还包括一种布线基板(技术方案2),其中,所述表面导体部是沿着在所述基板主体的表面开口的空腔的开口部形成的、该空腔密封用的框形金属化层,或者是形成于上述基板主体的表面或背面的一部分外部连接用导体。
据此,即使在上述框形金属化层的宽度比较窄、或者在使用时非导通的外部连接用导体的尺寸面积比较小的情况下,也能够形成借助所述电解镀用导体层和与其导通的导体部对它们的表面可靠地覆盖了所需的金属镀膜的布线基板。
另外,所述外部连接用导体在使用时没有电流流动,例如,被用作构成在图像处理中灵活运用的图案的一部分的虚设焊盘、用于使要安装的元件的姿势稳定的虚设的元件安装用焊盘、或者布线基板的定位用的对准标记。
而且,在本发明中,还包括一种布线基板(技术方案3),其中,所述基板主体具有在其表面开口的空腔,在该空腔的底面侧形成有作为所述表面导体部的非导通焊盘。
据此,即使在上述非导通(虚设)焊盘的面积比较小的情况下,例如在面积相比于针对要安装的电子元件等的元件安装用焊盘的面积较小的情况下,也能够形成借助所述电解镀用导体层和与其导通的导体对该非导通焊盘的表面可靠地覆盖了所需的金属镀膜的布线基板。
另外,在所述空腔的底面侧,除了该空腔的底面以外,还包括比较接近该底面周边的台阶部的水平面。
另外,在所述空腔的底面的中央部,形成有针对要安装在该空腔的电子元件等的单一的元件安装用焊盘,但是在该安装用焊盘具有比较大的表面积的情况下,其不包含于本发明中的所述表面导体部。但是,在包括多个元件安装用焊盘、且其一部分包括非导通的(虚设)元件安装用焊盘的情况下,该非导通的元件安装用焊盘包含于所述表面导体部。
另外,在本发明中,还包括一种布线基板(技术方案4),其中,所述表面导体部与电解镀用导体层之间能够借助通路导体和连接布线中的至少任一者相导通。
据此,在所述基板主体的表面与背面的厚度方向或者沿着该表面和背面的方向上,能够可靠地消除所述表面导体部与电解镀用导体层之间的、因配置位置不同所带来的偏离,能够确保两者之间的电连接,因此能够在上述表面导体部的表面上可靠地覆盖所述金属镀膜。
另外,也可以是,上述表面导体部与电解镀用导体层之间能够借助单个或多个上述通路导体以及形成于所述基板主体的内部、表面或背面的单个或多个连接布线(布线层)相导通。
而且,在本发明中,还包括一种布线基板(技术方案5),其中,所述开口部是有底孔,在该有底孔的底面暴露有所述电解镀用导体层的一部分。
据此,能够将电解镀用的电极销的顶端部从上述开口部进行插入并且使其容易地接触暴露于该有底孔的底面的电解镀用导体层的一部分(电镀用面电极)。而且,假设即使电极销向有底孔的径向偏移,也容易保持其顶端部与电解镀用导体层的暴露面之间的接触状态。因而,成为在所述表面导体部的表面上可靠地覆盖了所需的金属镀膜的布线基板。
另外,成为所述开口部的有底孔包括俯视为圆形且整体呈圆柱形、俯视为椭圆形且整体呈椭圆柱形、俯视为长圆形且整体呈长圆柱形、该有底孔的底面侧较窄的倒圆锥形状、倒椭圆锥形状、倒长圆锥形状或者俯视为三角形以上的多边形且整体呈三棱柱以上的多棱柱形状等的形态,在它们的底面上暴露有电解镀用导体部的平坦的一部分。
另外,在本发明中,还包括一种布线基板(技术方案6),其中,在所述有底孔的内壁面上形成有与所述电解镀用导体层电连接的壁面导体层。
据此,例如,即使在因意外的外力而使电极销向有底孔的径向偏移的情况下,由于其顶端部可靠地接触壁面导体层,因此也能够形成在所述表面导体部的表面上可靠地覆盖了所需的金属镀膜的布线基板。
此外,在本发明中,还包括一种布线基板(技术方案7),其中,所述表面导体部与电解镀用导体层借助形成于所述基板主体的表面或背面的连接布线及所述壁面导体层电连接。
据此,例如,在所述基板主体的表面或背面上,借助宽度比较窄的连接布线和形成于所述有底孔的内壁面的壁面导体层,能够使所述表面导体部与电解镀用导体层之间导通。因而,通过在基板主体的表面或背面上的位于其他导体彼此之间的部位、或背面上的任意位置形成上述连接布线,从而向基板主体的内部的占有体积(区域)最少,能够形成在所述表面导体部的表面上可靠地覆盖了所需的金属镀膜的布线基板。
附图说明
图1是表示本发明的一形态的布线基板的俯视图。
图2是沿着图1中的X-X线向视的局部垂直剖视图。
图3是沿着图1中的Y-Y线向视的局部垂直剖视图。
图4的(A)是表示上述布线基板上的不同形态的有底孔的附近的局部俯视图,图4的(B)是表示另一不同形态的有底孔的附近的局部俯视图。
图5是表示其他不同形态的有底孔的附近的局部垂直剖视图。
图6是表示应用形态的有底孔的附近的局部垂直剖视图。
图7是表示不同形态的布线基板上的有底孔的附近的局部垂直剖视图。
图8是表示另一不同形态的布线基板上的有底孔的附近的局部俯视图。
图9是沿图8中的箭头Z方向观察所得到的局部垂直剖视图。
图10是表示上述布线基板的不同形态的与图9相同的局部垂直剖视图。
图11是表示上述布线基板的另一不同形态的与图9相同的局部垂直剖视图。
具体实施方式
以下,说明用于实施本发明的方式。
图1是表示本发明的一形态的布线基板1的俯视图,图2是沿着图1中的X-X线向视的局部剖视图,图3是沿着图1中的Y-Y线向视的局部剖视图。
如图1~图3所示,上述布线基板1包括:整体为板形状的基板主体2;形成于该基板主体2的表面3的框形金属化层(表面导体部)15;形成于基板主体2内部的电解镀用导体层16以及形成于上述基板主体2的表面3上的右上角附近的有底孔(开口部)19。
上述基板主体2具有俯视为正方形(矩形)状的表面3、背面4以及位于该表面3与背面4的周边之间的四边的侧面5,该基板主体2是将陶瓷层C1~陶瓷层C4层叠为一体而成的。
另外,构成上述陶瓷层C1~陶瓷层C4的陶瓷是氧化铝等高温烧制陶瓷或玻璃-陶瓷等低温烧制陶瓷。
如图1~图3所示,在所述基板主体2的表面的中央侧开设有俯视为正方形状的空腔6。该空腔6具有俯视为正方形状的底面7、自底面7的周边竖立设置且整体为四棱柱形状的侧面9以及接近该侧面9中的底面7侧且俯视为矩形框状的台阶部8。在上述底面7的除其周边部以外的大致整个面上形成有俯视为矩形状且单一的元件安装用焊盘10。在该元件安装用焊盘10的上表面上,随后通过粘接来安装半导体元件20等。
在上述台阶部8的表面(水平面)上形成有多个元件连接端子(另一导体部)11。该元件连接端子11与上述半导体元件20之间随后能够利用多条连接线wi相导通。另外,所述框形金属化层15沿着上述空腔6的开口部附近形成。
另外,在所述基板主体2的表面3的周边侧形成有一边暴露于各个侧面5的俯视为矩形状的多个外部连接用导体(另一导体部)14。如图1所示,多条引线Li的顶端部随后通过钎焊等方式分别接合在每个该外部连接用导体14上。
而且,如图2所示,在陶瓷层C2~陶瓷层C4之间形成有所述元件连接端子11的一部分与布线层12,这些构件与所述外部连接用导体14之间借助分别贯穿陶瓷层C3、C4的通路导体13相互电连接。上述元件连接端子11的剩余部分相对于外部连接用导体14的一部分也可以电独立。
此外,如图1、图3所示,在上述基板主体2的表面3上的右上角附近开设有俯视为圆形的所述有底孔19,在该有底孔19的底面上暴露有形成于陶瓷层C3、C4之间的所述电解镀用导体层16的另一端侧的一部分(电镀用电极面)18。该电解镀用导体层16的一端侧与连接于所述框形金属化层15的右上角附近的下表面的通路导体17相连接。
而且,如图1、图3所示,上述电解镀用导体层16以不暴露于基板主体2的包括上边和右边在内的所有侧面5的方式离开该侧面5。而且,该电解镀用导体层16相对于所述元件连接端子(另一导体部)11、外部连接用导体(另一导体部)14电独立。
另外,对于所述元件安装用焊盘10、元件连接端子11、布线层12、通路导体13、17、外部连接用端子14、框形金属化层15、电解镀用导体层16而言,在构成所述陶瓷层C1~陶瓷层C4的陶瓷包括氧化铝等高温烧制陶瓷的情况下,主要由W或Mo、或者以它们中的任一者为基础的合金等构成,在构成所述陶瓷层C1~陶瓷层C4的陶瓷包括玻璃-陶瓷等低温烧制陶瓷的情况下,主要由Cu或Ag、或者以它们中的任一者为基础的合金等构成。另外,分别将所需厚度的Ni镀膜和Au镀膜(金属镀膜:未图示)这两层膜依次覆盖在元件安装用焊盘10、元件连接端子11的顶端侧(元件安装用焊盘10侧)、外部连接用导体14、框形金属化层15以及电解镀用导体层16的一部分18的暴露于外部的表面上。
如上所述的布线基板1是通过大致以下方法制作的。
预先准备例如含有氧化铝粉末等的4张坯片,针对这些坯片的所需的每个位置进行了冲裁加工、含有W粉末等的导电性糊剂的图案印刷、向贯通孔的填充等,之后对这4张坯片进行层叠及压接,之后以预定的温度范围进行烧制,获得与所述图1~图3所示大致相同的烧制完毕的布线基板1。
接着,如图3中的双点划线所示,将侧视整体呈L字形状的电极销Pi的顶端尖形的顶端部从基板主体2的表面3侧向有底孔19的内部插入,伴随着些许压力使电极销Pi的顶端部与暴露于该有底孔19底面的电解镀用导体层16的一部分18的表面点接触。此时,该导体层16的一部分18成为电镀用电极面。
在该状态下,将上述布线基板1与电极销Pi一起依次浸渍于未图示的电解镀Ni槽和电解镀Au槽,依次实施电解镀Ni和电解镀Au。其结果,针对不与另一导体层11、14电连接的表面导体部即框形金属化层15的表面,能够依次覆盖Ni镀膜和Au镀膜。
另外,使另一电极销Pi接触面积比较大的元件安装用焊盘10的表面,进一步使另一电极销Pi接触作为另一导体部的元件连接端子11的顶端侧、外部连接用导体14的表面中的任一者,通过这样的方式等,从而与上述电镀同时实施与上述相同的电解镀金属。
经过以上各个工序后的结果是,能够获得如上所述的布线基板1。
根据所述布线基板1,作为表面导体部的所述框形金属化层15借助通路导体17与一部分18在形成于所述基板主体2的表面3上的有底孔(开口部)19暴露的所述电解镀用导体层16的一端部电连接。因此,基板主体2的表面3上的周边侧被外部连接端子(另一导体部)14大量占有,上述框形金属化层15的宽度较窄且面积较小,因此,即使在难以直接接触电解镀用的电极销Pi的情况下,该框形金属化层15的表面也能够借助通路导体17与电解镀用导体层16相导通。因此,通过从有底孔19的开口部将电解镀用的电极销Pi的顶端部插入并且使其与暴露于该有底孔19的电解镀用导体层16的一部分(电镀用电极面)18接触,从而在上述框形金属化层15的表面上可靠地覆盖有Ni和Au的金属镀膜。因而,成为了在使用时不与其它的导体部11、14导通的框形金属化层15的表面上也可靠地覆盖有金属镀膜的布线基板1。
而且,由于所述电解镀用导体层16的一部分18暴露于有底孔19,因此向该有底孔19内插入的所述电极销Pi的顶端部不易产生偏移,或者自该有底孔19脱离,并且,假设即使导致由该销Pi引起的压痕等瑕疵,由于位于上述有底孔19的底部,因此该瑕疵也不明显。
而且,由于所述电解镀用导体层16形成于基板主体2的内部并且其一部分18暴露于所述有底孔19的底面,因此能够预防意外的短路,并且包括该基板主体2在内的布线基板1整体的小型化也变容易。
图4的(A)是表示所述布线基板1上的不同形态的有底孔19r的附近的局部俯视图。如图所示,上述有底孔19r俯视时在基板主体2的表面3上的一个角附近,呈具有沿着该表面3的通过中心部的对角线的长轴的椭圆形,所述电解镀用导体层16的电镀用电极面(一部分)18呈椭圆形状暴露于该有底孔19r的底面。另外,上述有底孔19r也可以设为俯视时呈长圆形的形态。另外,上述表面3上的有底孔19r的长轴也可以沿着任意方向。
另外,图4的(B)是表示所述布线基板1上的另一不同形态的有底孔19s的附近的局部俯视图。如图所示,上述有底孔19s俯视时在基板主体2的表面3上的一个角附近,呈具有沿着该表面3的通过中心部的对角线的一对长边的长方形状,所述电解镀用导体层16的电镀用电极面(一部分)18呈长方形状暴露于该有底孔19s的底面。另外,上述有底孔19s也可以设为俯视时呈正方形状的形态。另外,上述表面3上的有底孔19s的各个长边、各个边也可以沿着任意方向。
而且,图5是表示所述布线基板1上的另一不同形态的有底孔19t的附近的局部垂直剖视图。如图5所示,上述有底孔19t具有从基板主体2的表面3侧朝向位于陶瓷层C3、C4之间的电解镀用导体层16的电镀用电极面(一部分)18逐渐变窄地倾斜的内壁面(锥形面)。因此,该有底孔19t在俯视为圆形的情况下呈圆锥形状,在俯视为椭圆形或长圆形的情况下呈椭圆锥形状或长圆锥形状,在俯视为长方形状或正方形状的情况下呈四棱锥形状。
利用以上那样的有底孔19r~有底孔19t,也能够起到与所述有底孔19相同的效果,特别是在具有倾斜的内壁面的上述有底孔19t的情况下,如图5所示,所述电极销Pi的顶端部的插入操作变容易。
图6是表示所述布线基板1上的应用形态的有底孔19的附近的局部垂直剖视图。如图6所示,进一步在俯视为圆形的有底孔19的内壁面上形成有底面与电解镀用导体层16的电镀用电极面18相连接的圆柱形的壁面导体层21。采用具有该壁面导体层21的有底孔19,即使所述电极销Pi的顶端部自电镀用电极面18意外地偏离,由于电极销Pi的顶端部以点接触的方式抵接于壁面导体层21的内周面,因此也能够确保上述电极销Pi与电解镀用导体层16之间的电连接。
另外,也可以是,上述壁面导体层21还进一步追加形成于所述有底孔19r~有底孔19t的内壁面。
另外,布线基板1上的所述有底孔19r~有底孔19t也可以形成在基板主体2的表面3上的任意位置,例如,也可以设为配置在该表面3的周边侧的所述外部连接端子14、14之间的形态。
图7是表示不同形态的布线基板1a上的有底孔19的附近的局部垂直剖视图。
如图7所示,上述布线基板1a包括与上述相同的基板主体2、空腔6、框形金属化层15以及多个外部连接端子14(未图示)等。在该布线基板1a中,在基板主体2的表面3上的一个角附近或任意的周边侧形成有与上述相同的有底孔19,在该有底孔19的内壁面上形成有与上述相同的壁面导体层21,并且在该壁面导体层21和有底孔19的底面上暴露有电解镀用导体层16的电镀用电极面18。另一方面,在沿着空腔6的开口部形成的框形金属化层15与壁面导体层21的上表面之间,利用沿着基板主体2的表面3形成的连接布线22电连接。该连接布线22以比较窄的宽度进行配置,以确保通过所述外部连接端子14、14之间。
采用以上那样的布线基板1a,除了由所述布线基板1带来的效果以外,通过在基板主体2的表面3上的作为另一导体部的外部连接用导体14、14之间等任意位置形成连接布线22,从而使向基板主体2的内部的占有体积(区域)最少,成为在作为表面导体部的框形金属化层15的表面上可靠地覆盖了所需的金属镀膜的布线基板1a。
另外,也可以应用在内壁面上形成了壁面导体层21的所述有底孔19r~有底孔19s,来取代上述有底孔19。
另外,关于形成于所述基板主体2的背面4的表面导体部(未图示),也可以是,能够借助在该背面4上开口的有底孔19、形成于该有底孔19内壁面的壁面导体层21以及沿着这些构件之间的背面4形成的连接布线22与电解镀用导体层16的电镀用电极面18相导通。
图8是表示另一不同形态的布线基板1b上的所述有底孔19的附近的局部俯视图,图9是沿图8中的箭头Z方向观察所得到的局部垂直剖视图。
如图8、图9所示,上述布线基板1b包括与上述相同的基板主体2、空腔6、框形金属化层15以及多个外部连接用导体14等。在该布线基板1b中,形成在空腔6内的台阶部8的表面上的多个元件连接端子11中的至少一个形成为,在使用时不与形成于未图示的母板的端子、另一导体部11、14电连接的、即电独立的虚设的元件连接端子(表面导体部)11a。
如图8、图9所示,在基板主体2的表面3上的右上角附近形成有与上述相同的有底孔19,在其底面上暴露有沿着陶瓷层C3、C4之间形成的电解镀用导体层16的电镀用电极面18。该电解镀用导体层16也相对于另一导体部11、14电独立,而且离开基板主体2的侧面5。
而且,所述元件连接端子11a的基端侧与形成于陶瓷层C2、C3之间的连接布线24的一端侧相连接,该连接布线24的另一端侧借助贯穿陶瓷层C3的通路导体25与上述电解镀用导体层16电连接。
因此,如图9所示,通过使与上述相同的电极销Pi的顶端部接触有底孔19内的电镀用电极面(一部分)18,并且实施与上述相同的电解镀Ni和电解镀Au,从而针对电独立的所述元件连接端子11a的表面(暴露面),能够可靠地覆盖Ni镀膜和Au镀膜。因而,能够成为针对面积比较小的元件连接端子11a的表面也覆盖了预定的金属镀膜的布线基板1b。
图10是表示所述布线基板1b上的不同形态的与上述相同的局部垂直剖视图。
如图10所示,上述布线基板1b也包括与上述相同的基板主体2、空腔6、框形金属化层15以及多个外部连接用导体14(未图示)等,在上述空腔6内的台阶部8的表面上形成有至少一个作为表面导体部的元件连接端子11a。如图所示,在基板主体2的背面4的周边侧的任意位置,贯穿比较厚的陶瓷层C1地形成在该背面4开口的有底孔19,在该有底孔19的底面上暴露有形成于陶瓷层C1、C2之间的电解镀用导体层16的电镀用电极面18。该电解镀用导体层16也相对于另一导体部11、14电独立,而且离开基板主体2的侧面5。
而且,在使用时,电独立的所述元件连接端子11a的基端侧与形成于陶瓷层C2、C3之间的连接布线24的一端侧相连接,该连接布线24的另一端侧借助贯穿陶瓷层C2的通路导体25与上述电解镀用导体层16电连接。
因此,如图10所示,通过使与上述相同的电极销Pi的顶端部从基板主体2的背面4侧接触有底孔19内的电镀用电极面18,并且实施与上述相同的电解镀Ni和电解镀Au,从而能够对电独立的所述元件连接端子11a的表面(暴露面)可靠地覆盖Ni镀膜和Au镀膜。
图11是表示作为图10所示的形态的应用形态的布线基板1b的、与上述相同的局部垂直剖视图。
在上述布线基板1b中,将构成基板主体2的最下层的比较厚的陶瓷层C1分割为上下的陶瓷层C11、C12,形成在基板主体2的背面4开口的有底孔19,使形成于上述陶瓷层C11、C12之间的与上述相同的电解镀用导体层16的电镀用电极面18暴露于该有底孔19的底面。
而且,作为表面导体部的所述元件连接端子11a的基端侧与形成于陶瓷层C2、C3之间的连接布线24的一端侧相连接,该连接布线24的另一端侧借助贯穿陶瓷层C2的通路导体25与形成于陶瓷层C12、C2之间的连接布线26的一端侧相连接,并且该连接布线26的另一端侧借助贯穿陶瓷层C12的通路导体25与上述电解镀用导体层16电连接。
像以上那样,通过借助上下两层的连接布线24、26和上下两个通路导体25将作为表面导体部的所述元件连接端子11a与电解镀用导体层16之间导通,从而容易将内径比较小的有底孔19开口在基板主体2的背面4。
根据如上所述的形态的布线基板1b,也成为在面积比较小的元件连接端子11a的表面覆盖了预定的金属镀膜的布线基板1b。
另外,在所述图9~图11所示的布线基板1b的形态中,也可以设为形成了所述有底孔19r~有底孔19s、或者针对该有底孔19、19r~19s的内壁面进一步形成了所述壁面导体层21的形态,来取代所述有底孔19。
另外,在所述图8~图11所示的布线基板1b的各个形态中,在空腔6的底面7上,也可以形成多个元件安装用焊盘来取代单一的所述元件安装用焊盘10,将该元件安装用焊盘的一部分设为在使用时电独立的表面导体部,利用图8~图11所示的任意形态,向该作为表面导体部的元件安装用焊盘的表面覆盖预定的金属镀膜。
本发明并不限定于以上说明的各个方式。
例如,所述基板主体的表面也可以是平坦面,而且,也可以是与上述相同的空腔反向开口于该基板主体的背面的形态。
另外,在本发明的所述表面导体部中,也包括形成于包括陶瓷的基板主体的表面或背面上的任意位置的外部连接用导体的一部分。该外部连接端子例如包括多个作为另一导体部的外部连接用导体,并且包括构成在上述表面或背面的俯视状态下成为图像识别对象的规定的图案部分的构件、以及上述基板主体的表面或背面的俯视时的定位用的对准标记。
而且,也可以设为,作为本发明的开口部的所述有底孔形成于相同布线基板的表面或背面上的多个部位、且电解镀用导体层的一部分分别暴露在每个该有底孔的底面的形态。
此外,也可以设为,所述有底孔具有基板主体的表面或背面的开口直径较小且其底面侧比所述开口直径大的广底形状的截面的形态。
产业上的可利用性
根据本发明,能够可靠地提供一种布线基板,该布线基板即使在包括陶瓷的基板主体的表面等上具有电独立的表面导体部、在所述基板主体的表面开口的空腔的底面侧具有电独立的表面导体部,也可在它们的表面上可靠地覆盖有金属镀膜,而且由与电极销之间的接触引起的瑕疵不明显且也能够实现基板主体的小型化。
附图标记说明
1、1a、1b…布线基板;2…基板主体;3…表面;4…背面;5…侧面;11…元件连接端子(另一导体部);11a…元件连接端子(表面导体部);13、25…通路导体;14…外部连接用导体(另一导体部);15…框形金属化层(表面导体部);16…电解镀用导体层;18…电镀用电极面(一部分);19、19r~19t…有底孔(开口部);21…壁面导体层;22…连接布线;c1~c4…陶瓷层(陶瓷)。

Claims (10)

1.一种布线基板,其特征在于,该布线基板包括:
基板主体,其含有陶瓷,具有表面、背面以及位于该表面与背面之间的侧面;
表面导体部,其形成在上述基板主体的表面和背面中的至少一者上,而且其表面覆盖有金属镀膜;以及
电解镀用导体层,其形成于上述基板主体的内部,一端与上述表面导体部电连接,另一端相对于形成于基板主体的表面或背面且独立于上述表面导体部的导体部而言电独立,并且该电解镀用导体层离开基板主体的侧面;
在上述基板主体的表面和背面中的至少一者上形成有使上述电解镀用导体层的至少一部分暴露的开口部。
2.根据权利要求1所述的布线基板,其特征在于,
所述表面导体部是沿着在所述基板主体的表面开口的空腔的开口部形成的、该空腔密封用的框形金属化层,或者是形成于上述基板主体的表面或背面的一部分外部连接用导体。
3.根据权利要求1所述的布线基板,其特征在于,
所述基板主体具有在其表面开口的空腔,
在上述空腔的底面侧形成有作为所述表面导体部的非导通焊盘。
4.根据权利要求1~3中任一项所述的布线基板,其特征在于,
所述表面导体部与电解镀用导体层之间能够借助通路导体和连接布线中的至少任一者相导通。
5.根据权利要求1~3中任一项所述的布线基板,其特征在于,
所述开口部是有底孔,在该有底孔的底面暴露有所述电解镀用导体层的一部分。
6.根据权利要求4所述的布线基板,其特征在于,
所述开口部是有底孔,在该有底孔的底面暴露有所述电解镀用导体层的一部分。
7.根据权利要求5所述的布线基板,其特征在于,
在所述有底孔的内壁面上形成有与所述电解镀用导体层电连接的壁面导体层。
8.根据权利要求6所述的布线基板,其特征在于,
在所述有底孔的内壁面上形成有与所述电解镀用导体层电连接的壁面导体层。
9.根据权利要求7所述的布线基板,其特征在于,
所述表面导体部与电解镀用导体层借助形成于所述基板主体的表面或背面的连接布线及所述壁面导体层电连接。
10.根据权利要求8所述的布线基板,其特征在于,
所述表面导体部与电解镀用导体层借助形成于所述基板主体的表面或背面的连接布线及所述壁面导体层电连接。
CN201580028142.1A 2014-05-28 2015-05-27 布线基板 Active CN106463465B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2014110252 2014-05-28
JP2014-110252 2014-05-28
PCT/JP2015/065316 WO2015182678A1 (ja) 2014-05-28 2015-05-27 配線基板

Publications (2)

Publication Number Publication Date
CN106463465A CN106463465A (zh) 2017-02-22
CN106463465B true CN106463465B (zh) 2019-02-15

Family

ID=54699001

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201580028142.1A Active CN106463465B (zh) 2014-05-28 2015-05-27 布线基板

Country Status (4)

Country Link
US (1) US9881861B2 (zh)
JP (1) JP5957151B2 (zh)
CN (1) CN106463465B (zh)
WO (1) WO2015182678A1 (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10008441B2 (en) * 2015-12-17 2018-06-26 Mediatek Inc. Semiconductor package
JP6767204B2 (ja) * 2016-08-25 2020-10-14 京セラ株式会社 電子部品搭載用基板、電子装置および電子モジュール
JP6565895B2 (ja) * 2016-12-26 2019-08-28 日亜化学工業株式会社 半導体装置用パッケージ及び半導体装置
US11069646B2 (en) * 2019-09-26 2021-07-20 Nanya Technology Corporation Printed circuit board structure having pads and conductive wire
JP7446950B2 (ja) * 2020-08-25 2024-03-11 日本特殊陶業株式会社 配線基板

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202074A (ja) * 1993-12-27 1995-08-04 Sumitomo Kinzoku Ceramics:Kk 半導体装置用多層セラミックパッケージ
CN1303172A (zh) * 1999-12-20 2001-07-11 株式会社村田制作所 电子部件的外部涂层基底及压电谐振部件
CN1625806A (zh) * 2002-02-01 2005-06-08 Tdk株式会社 多层陶瓷基板、其制造方法和制造装置
CN1906759A (zh) * 2004-02-09 2007-01-31 株式会社村田制作所 元器件内组装及其制造方法
JP2007251017A (ja) * 2006-03-17 2007-09-27 Ngk Spark Plug Co Ltd 配線基板および多数個取り配線基板ならびにその製造方法
JP4041268B2 (ja) * 2000-07-05 2008-01-30 京セラ株式会社 配線基板の製造方法
CN102598323A (zh) * 2010-01-28 2012-07-18 旭硝子株式会社 发光元件搭载用基板、其制造方法及发光装置
CN202394861U (zh) * 2011-12-21 2012-08-22 重庆西南集成电路设计有限责任公司 一种采用陶瓷外壳封装的集成电路
CN103189975A (zh) * 2010-11-01 2013-07-03 日铁住金电设备株式会社 电子零部件元件收纳用封装
CN103681519A (zh) * 2012-09-26 2014-03-26 精工爱普生株式会社 电子器件的制造方法、电子设备以及移动体设备

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4171502A (en) * 1970-10-23 1979-10-16 Owens-Illinois, Inc. Gaseous breakdown display device
US3788722A (en) * 1973-04-18 1974-01-29 Panel Technology Process for producing a gaseous breakdown display device
US4839717A (en) * 1986-12-19 1989-06-13 Fairchild Semiconductor Corporation Ceramic package for high frequency semiconductor devices
US5185550A (en) * 1990-02-09 1993-02-09 Toyo Communication Equipment Co., Ltd. Structure for supporting a resonator using an ultrathin piezoelectric plate in a package
US4992628A (en) * 1990-05-07 1991-02-12 Kyocera America, Inc. Ceramic-glass integrated circuit package with ground plane
JP2772739B2 (ja) * 1991-06-20 1998-07-09 いわき電子株式会社 リードレスパッケージの外部電極構造及びその製造方法
US5877551A (en) * 1996-11-18 1999-03-02 Olin Corporation Semiconductor package having a ground or power ring and a metal substrate
JP3850276B2 (ja) 2001-11-29 2006-11-29 京セラ株式会社 半導体素子収納用パッケージの製造方法
JP2003249840A (ja) * 2001-12-18 2003-09-05 Murata Mfg Co Ltd 弾性表面波装置
US7646092B2 (en) * 2005-12-06 2010-01-12 Yamaha Corporation Semiconductor device and manufacturing method thereof
TW201251157A (en) * 2011-06-03 2012-12-16 Seiko Epson Corp Piezoelectric vibration element, manufacturing method for piezoelectric vibration element, piezoelectric vibrator, electronic device, and electronic apparatus
CN102957394B (zh) * 2011-08-18 2016-12-21 精工爱普生株式会社 振动元件、振子、电子装置、电子设备、移动体及振动元件的制造方法
US8970316B2 (en) * 2011-08-19 2015-03-03 Seiko Epson Corporation Resonating element, resonator, electronic device, electronic apparatus, and mobile object
JP6193622B2 (ja) * 2013-05-28 2017-09-06 日本特殊陶業株式会社 配線基板ユニットおよびリード付き配線基板の製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07202074A (ja) * 1993-12-27 1995-08-04 Sumitomo Kinzoku Ceramics:Kk 半導体装置用多層セラミックパッケージ
CN1303172A (zh) * 1999-12-20 2001-07-11 株式会社村田制作所 电子部件的外部涂层基底及压电谐振部件
JP4041268B2 (ja) * 2000-07-05 2008-01-30 京セラ株式会社 配線基板の製造方法
CN1625806A (zh) * 2002-02-01 2005-06-08 Tdk株式会社 多层陶瓷基板、其制造方法和制造装置
CN1906759A (zh) * 2004-02-09 2007-01-31 株式会社村田制作所 元器件内组装及其制造方法
JP2007251017A (ja) * 2006-03-17 2007-09-27 Ngk Spark Plug Co Ltd 配線基板および多数個取り配線基板ならびにその製造方法
CN102598323A (zh) * 2010-01-28 2012-07-18 旭硝子株式会社 发光元件搭载用基板、其制造方法及发光装置
CN103189975A (zh) * 2010-11-01 2013-07-03 日铁住金电设备株式会社 电子零部件元件收纳用封装
CN202394861U (zh) * 2011-12-21 2012-08-22 重庆西南集成电路设计有限责任公司 一种采用陶瓷外壳封装的集成电路
CN103681519A (zh) * 2012-09-26 2014-03-26 精工爱普生株式会社 电子器件的制造方法、电子设备以及移动体设备

Also Published As

Publication number Publication date
JPWO2015182678A1 (ja) 2017-04-20
JP5957151B2 (ja) 2016-07-27
US20170186680A1 (en) 2017-06-29
WO2015182678A1 (ja) 2015-12-03
US9881861B2 (en) 2018-01-30
CN106463465A (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
CN106463465B (zh) 布线基板
US11342126B2 (en) Electrical component and a method for producing an electrical component
CN104112596B (zh) 多层陶瓷电子组件和用于安装该多层陶瓷电子组件的板
JPS5816552A (ja) 半導体素子用パッケ−ジ
CN106233459B (zh) 半导体器件
CN108630437A (zh) 陶瓷电子部件
CN113068298A (zh) 连接电子部件的陶瓷基板及其制造方法
CN106463476A (zh) 布线基板、电子装置以及电子模块
CN109935467A (zh) 电容器组件
JPH07183666A (ja) セラミックパッケージ本体
CN108028232A (zh) 布线基板、电子装置以及电子模块
CN214754244U (zh) 内插件以及电子设备
CN108447977A (zh) 振动器件
CN106879163B (zh) 布线基板
JP6235955B2 (ja) 多層セラミック配線基板
CN108695061A (zh) 多层电子组件
JP6818609B2 (ja) 配線基体および撮像装置
CN110291628A (zh) 布线基板、电子装置及电子模块
JP2019079835A (ja) セラミック基板
JP3894810B2 (ja) 多数個取り配線基板
JP4025655B2 (ja) 配線基板
JP2016219595A (ja) 配線基板および電子装置
JP6225057B2 (ja) 多層セラミック配線基板
JP3631664B2 (ja) 半導体素子収納用パッケージおよび半導体装置
JPH0719162Y2 (ja) 集積回路パッケージ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant