JPH0719162Y2 - 集積回路パッケージ - Google Patents

Description

【考案の詳細な説明】 ［産業上の利用分野］ 本考案は、集積回路が形成された半導体素子を搭載する
ための集積回路パッケージに関する。

［従来の技術］ 集積回路が形成された半導体素子を搭載するための集積
回路パッケージとして、パッケージ本体にシート積層法
による多層セラミック基盤を用いたフラットパッケージ
がある。

この多層セラミック基盤は、アルミナを主原料として形
成されたグリーンシート（未焼結セラミック生地）に、
タングステン（Ｗ）やモリブデン（MO）などの導体ペー
ストをスクリーン印刷し、熱圧着によって複数のグリー
ンシートを積層した後、加湿雰囲気の水素炉中で高温焼
成して形成される。

セラミック基盤の表面には、メタライズにより得られた
内部配線の引出部（バイアホール）が設けられ、その引
出部に接続して形成されたろう付け部に、半導体素子の
外部接続端子となるリードがろう付けされる。

なお、ろう付け部は、セラミック基盤に形成される内部
配線と同様に、焼結前のグリーンシートに導体ペースト
を印刷し、グリーンシートの焼結と同時に形成する場合
と、焼結後のセラミック基盤に形成する場合とがある。

［考案が解決しようとする課題］ しかるに、多層セラミック基盤は、グリーンシートの焼
結による収縮率を制御するのが困難である。このため、
例えば、ろう付け部をグリーンシートの焼結と同時に形
成する場合で、焼結による収縮率が基準より小さかった
時には、第４図に示すように、ろう付け部100のピッチP
1がリード101のピッチP2より大きくなり、ろう付け部10
0へのリード101のろう付けが不十分となる。その結果、
セラミック基盤103に対するリード101のろう付け強度が
低下する課題を有していた。なお、焼結による収縮率が
基準より大きかった時には、上記の場合とは逆に、ろう
付け部100のピッチP1がリード101のピッチP2より小さく
なる。

一方、焼成後のセラミック基盤103にろう付け部100を形
成した場合、ろう付け部100とリード101とのピッチに関
する不一致（不整合）は生じないが、図５に示すよう
に、内部配線の引出部104とろう付け部100との間でピッ
チの不一致（不整合）が生じる。

具体的には、グリーンシートの焼結による収縮率が基準
より小さい場合は、内部配線の引出部104のピッチP3が
ろう付け部100のピッチP1より大きくなる。逆に、グリ
ーンシートの焼結による収縮率が基準より大きい場合に
は、引出部104のピッチP3がろう付け部100のピッチP1よ
り小さくなる。従って、いずれの場合においても、引出
部104のピッチP3とろう付け部100のピッチP1との不一致
（不整合）が生じる。

この結果、引出部104がろう付け部100からはみ出すもの
が発生し、ひいては引出部104とリード101との接続が不
十分となる。あるいは、ろう付け部100からはみ出した
引出部104と隣接するろう付け部100との絶縁間隔が不足
することにより、隣接する内部配線（リード101）間で
絶縁不良となる等、集積回路パッケージとしての製品不
良となる課題を有していた。

本考案は、上記事情に鑑みて成されたもので、その目的
は、焼成後のセラミック基盤にろう付け部を形成して成
る集積回路パッケージにおいて、リードおよび内部配線
の引出部との接続を確実に行うことのできるろう付け部
を形成した集積回路パッケージを提供することにある。

［課題を解決するための手段］ 本考案は上記目的を達成するために、請求項１において
以下の技術的手段を採用する。

その技術的手段は、セラミック基盤と、このセラミック
基盤の表面に引き出された引出部を有する内部配線と、
前記セラミック基盤の焼成後に前記引出部に導通接続し
て形成されたろう付け部とを備える集積回路パッケージ
において、 前記ろう付け部は、前記引出部と接続する部位の幅が、
リードをろう付けする部位の幅よりも大きく設けられた
ことを特徴とする。

また請求項２では、請求項１に記載された前記引出部
が、ジグザグ状に配置されていることを技術的手段とす
る。

［作用および考案の効果］ 上記構成よりなる本考案においては、焼成後のセラミッ
ク基盤に、内部配線の引出部と導通接続するろう付け部
が形成される。このろう付け部は、外部接続端子となる
リードをろう付けし、そのリードと内部配線とを導通す
るために設けられるものである。そして、このろう付け
部は、基盤表面に引き出された内部配線の引出部と接続
する部位の幅が、リードが接続される部位の幅より大き
くなるように形成されている。これにより、グリーンシ
ートの焼結による収縮率にばらつきが生じてセラミック
基盤の表面に引き出された内部配線の引出部の中心と焼
成後のセラミック基盤に設けられるろう付け部の中心と
の位置がずれた場合でも、基盤表面に引き出された内部
配線の引出部とろう付け部との必要な接続面積を確保す
ることができる。

一方、焼成後のセラミック基盤にろう付け部を設けたた
め、ろう付け部を同時焼成で製作した場合のように、グ
リーンシートの焼結による収縮率のばらつきによってろ
う付け部とリードとのろう付けが不十分となることもな
い。

これにより、グリーンシートの焼結による収縮率のばら
つきが生じた場合でも、基盤表面に引き出された内部配
線の引出部とろう付け部との接続を確実に行うことがで
きるとともに、ろう付け部に対するリードのろう付け不
良、あるいは隣接するリード間の絶縁間隔の不足による
製品不良を少なくすることができる。

しかも、内部配線の引出部をジグザグ状、即ち、隣接す
る各引出部が一直線上に配置されるのではなく、交互に
ずれた状態に配置したことにより、ろう付け部を形成す
る際に、引出部と接続する部位の幅を容易に広くするこ
とが可能となる。

［実施例］ 次に、本考案の集積回路パッケージの一例であるフラッ
トパッケージを図面に示す実施例に基づき説明する。

第１図はフラットパッケージの本考案に係わる要部拡大
図、第２図はフラットパッケージの平面図である。

本実施例で示すフラットパッケージ１は、パッケージ本
体にシート積層法による多層セラミック基盤２を使用す
る。

以下に、このフラットパッケージ１の一般的な製造方法
について説明する。

ａ）アルミナを主原料とするセラミック粉体を、ドクタ
ーブレード法によってグリーンシート（未焼結セラミッ
ク生地）に作成する。

ｂ）各グリーンシートに後述するバイアホール（Via Ho
le）となる孔を打ち抜き、タングステン（Ｗ）やモリブ
デン（Mo）などの導体ペーストをスクリーン印刷して、
熱圧着によって各グリーンシートを積層した後、加湿雰
囲気の水素炉中において高温焼成する。

ｃ）グリーンシートの焼結とともに、グリーンシートに
スクリーン印刷された導体ペーストも焼結して内部配線
を形成したセラミック基盤２が得られる。このセラミッ
ク基盤２に形成された内部配線は、セラミック基盤２に
搭載するICチップ（集積回路が形成された半導体素子）
の電極（図示しない）と外部接続端子となるリード３と
を電気的に接続するものである。

ｄ）セラミック基盤２の焼成後、内部配線の基盤表面へ
の引出部となるバイアホール４の端面（基盤表面に露出
する面）を覆って、リード３を接続するためのろう付け
部５が形成される。このろう付け部５は、所定のピッチ
で、Moを主成分とする厚膜または薄膜により形成され
る。

ｅ）セラミック基盤２の表面に形成されたメタライズ層
（ICチップのマウント部、ボンディングパッド部、ろう
付け部５など）にニッケル鍍金を施す。

ｆ）鉄・ニッケル系合金、例えば42アロイやコバール
（Kovar）より形成されるリード３を、セラミック基盤
２のろう付け部５にろう付け接合する。

ｇ）リード３をろう付けした後、腐蝕防止、およびICチ
ップの搭載やワイヤボンディングを確実に行いICとして
の特性を向上させるために、リード３や、ニッケル鍍金
が施されたメタライズ層の各部に金鍍金を施す。

ここで、本発明では、上記したフラットパッケージ１の
製造工程において、バイアホール４となる孔をグリーン
シートに打ち抜く際に、グリーンシートの各辺に沿って
一列に打ち抜くのではなく、グリーンシートの辺に対し
てジグザグ状に打ち抜くことにより、隣接するバイアホ
ール４がセラミック基盤２の辺に対して交互にずれた位
置に設けられている（第１図参照）。

また、セラミック基盤２の焼成後に形成されるろう付け
部５の幅を、バイアホール４と接続する部位の幅、即ち
第１図に示す接続幅H1が、リード３がろう付けされる部
位の幅、即ち第１図に示す接続幅h1より広くなるように
形成している。

内部配線の引出部であるバイアホール４、およびろう付
け部５を上述のように設けることにより、ろう付け部５
のバイアホール４との接続幅H1よりバイアホール４の径
D1を差し引いた余裕寸法2S1を、第６図に示す従来の場
合の余裕寸法2S2（ろう付け部50の幅H2よりバイアホー
ル40の径D2を差し引いた値）より大きく取ることができ
る。

このことを具体的に例示すると、例えば、第２図に示す
ように、256本のリード３を有するフラットパッケージ
１の場合、フラットパッケージ１の一辺に64本のリード
３が配置される。この場合、第６図に示す従来までのろ
う付け部50では、 バイアホール40の径D2:0.2m/m、 ろう付け部50のピッチP1:0.508m/m、 ろう付け部50の幅H2:0.35m/m、 ろう付け部50の幅H2よりバイアホール40の径D2を差し引
いた余裕寸法2S2:0.15m/mとなる。

この結果、バイアホール40のトータルピッチ公差が±0.
15m/m以下であれば、ろう付け部50よりバイアホール40
がはみ出さない。

一方本考案の場合では、余裕寸法2S1は、0.3m/mとな
り、ろう付け部５よりバイアホール４がはみ出ないため
には、バイアホール４のトータルピッチ公差が±0.3m/m
以下であればよい。

なお、トータルピッチ公差±0.15m/mは、リード30ある
いはろう付け部50のトータルピッチ32.004m/mの0.469％
であり、トータルピッチ公差±0.3m/mは、リード３ある
いはろう付け部５のトータルピッチ32.004m/mの0.937％
である。

このように、ろう付け部５のバイアホール４と接続する
部位の幅（接続幅H1）を、リード３と接続する部位の幅
（接続幅h1）より広くなるように形成したことにより、
グリーンシートの焼結による収縮率にばらつきが生じて
バイアホール４の中心とろう付け部５の中心（接続幅H1
の中心）との位置がずれた場合でも、バイアホール４と
ろう付け部５との必要な接続面積を確保することができ
る。しかも、内部配線の引出部であるバイアホール４を
ジグザグ状に配置したことにより、上記の接続幅H1を容
易に広くすることができる。

一方、ろう付け部５は、焼成後のセラミック基盤２に設
けることから、ろう付け部５を同時焼成（グリーンシー
トの焼結と同時）で製作した場合のように、ろう付け部
５がグリーンシートの焼結による収縮率のばらつきの影
響を受けることはなく、従って、ろう付け部５とリード
３とのろう付けが不十分となることもない。これによ
り、グリーンシートの焼結による収縮率にばらつきが生
じた場合でも、バイアホール４とろう付け部５との接続
を確実に行うことができるとともに、ろう付け部５に対
するリード３のろう付け不良、あるいは隣接するリード
３間（内部配線間）の絶縁間隔の不足による製品不良を
少なくすることができる。

第３図に本考案の第２実施例を示す。

本実施例では、本考案の集積回路パッケージをDIP（dua
l inline package）に応用した場合を例示する。

上述した第１実施例では、本考案の内部配線の引出部と
してセラミック基盤２の表面に引き出されるバイアホー
ル４を示したが、本実施例のDIP6の場合には、内部配線
７、7aの引出部８、8aがセラミック基盤２の両側面に引
き出される。

従って、引出部をジグザグ状に配置するために、第３図
に示すように、多層に積層されたセラミック基盤２の内
部において、導通用のバイアホール９により段差を持た
せた内部配線7aを形成し、この段差を有する内部配線7a
と段差を有しない内部配線７とを交互に配置する。これ
により、段差を有する内部配線7aの引出部8aと、段差を
有しない内部配線７の引出部８とを、セラミック基盤２
の両側面にジグザグ状に引き出すことができる。

この結果、引出部８、8aに接続して設けられるろう付け
部５を、引出部８、8aと接続する部位の接続幅H1がリー
ド３と接続する部位の接続幅h1より広くなるように形成
することができ、引出部８、8aとろう付け部５との接続
を確実に行うことができる。

【図面の簡単な説明】

第１図および第２図は本考案の第１実施例を示し、第１
図はフラットパッケージの本考案に係わる要部拡大図、
第２図はフラットパッケージの平面図、第３図は本考案
の第２実施例を示すDIPの要部斜視図、第４図ないし第
６図は従来のフラットパッケージの要部拡大図である。 図中、１……フラットパッケージ（集積回路パッケー
ジ）、２……セラミック基盤、３……リード、４……バ
イアホール（基盤表面に引き出された内部配線の引出
部）、５……ろう付け部、H1……接続幅（ろう付け部の
バイアホールと接続する部位の幅）、h1……接続幅（ろ
う付け部のリードと接続する部位の幅）

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】セラミック基盤と、 このセラミック基盤の表面に引き出された引出部を有す
   る内部配線と、 前記セラミック基盤の焼成後に前記引出部に導通接続し
   て形成されたろう付け部とを備える集積回路パッケージ
   において、 前記ろう付け部は、前記引出部と接続する部位の幅が、
   リードをろう付けする部位の幅よりも大きく設けられた
   ことを特徴とする集積回路パッケージ。
2. 【請求項２】前記引出部は、ジグザグ状に配置されてい
   ることを特徴とする請求項１に記載の集積回路パッケー
   ジ。