JPS6016749B2 - 集積回路用パツケ−ジ - Google Patents
集積回路用パツケ−ジInfo
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- JPS6016749B2 JPS6016749B2 JP9532679A JP9532679A JPS6016749B2 JP S6016749 B2 JPS6016749 B2 JP S6016749B2 JP 9532679 A JP9532679 A JP 9532679A JP 9532679 A JP9532679 A JP 9532679A JP S6016749 B2 JPS6016749 B2 JP S6016749B2
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- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
- H01L23/053—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body
- H01L23/057—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having an insulating or insulated base as a mounting for the semiconductor body the leads being parallel to the base
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Description
【発明の詳細な説明】
本発明は多層セラミック構成の集積回路用パッケージに
関し、特にセラミック層間に形成される金属層からなる
電極接続用導体の改良に関する。
関し、特にセラミック層間に形成される金属層からなる
電極接続用導体の改良に関する。
ＩＣ（半導体集積回路）、偽１（大規模集積回路）等に
使用するパッケージとして、複数枚のセラミック層を穣
層して構成した多層セラミックパッケージは周知である
。このような多層セラミックパッケージの構成は第１図
に示すごとく、中央にメタラィズ層１を設けた第１のセ
ラミック基板２の周面上に第２のセラミック基板３を積
層形成し、そのセラミック基板３上に電極接続用のメタ
ラィズ層４，５を配設し、さらにセラミック基板３上に
第３のセラミック基板６が積層形成してある。またこの
ように積層形成されたセラミック基板２，３，６の側面
に電極接続用メタラィズ層７，８がメタラィズ層４，５
と接続して形成してあり、そのメタラィズ層７，８に各
外部リード９，１０がろう材１１によってろう着けされ
ている。そしてメタラィズ層１上にＩＣチップ１２を接
着し、さらにそのＩＣチップ１２とメタラィズ層４，５
間をボンディングワイヤ１３で接続してから蓋（図示を
省略）をのせてシールするようにしてある。なお前記メ
タラィズ層１，４，５，７および８などはタングステン
ＷあるいはモリブデンＭｏなどの高融点金属を主成分と
する導体ペーストを印刷した後、セラミック基板を焼緒
処理する際、同時に焼成して形成した徴密質の金属層で
０構成されている。このような多層セラミックパッケー
ジは気密性および熱放散性などが優れて信頼度の高いパ
ッケージとして広く用いられている。
使用するパッケージとして、複数枚のセラミック層を穣
層して構成した多層セラミックパッケージは周知である
。このような多層セラミックパッケージの構成は第１図
に示すごとく、中央にメタラィズ層１を設けた第１のセ
ラミック基板２の周面上に第２のセラミック基板３を積
層形成し、そのセラミック基板３上に電極接続用のメタ
ラィズ層４，５を配設し、さらにセラミック基板３上に
第３のセラミック基板６が積層形成してある。またこの
ように積層形成されたセラミック基板２，３，６の側面
に電極接続用メタラィズ層７，８がメタラィズ層４，５
と接続して形成してあり、そのメタラィズ層７，８に各
外部リード９，１０がろう材１１によってろう着けされ
ている。そしてメタラィズ層１上にＩＣチップ１２を接
着し、さらにそのＩＣチップ１２とメタラィズ層４，５
間をボンディングワイヤ１３で接続してから蓋（図示を
省略）をのせてシールするようにしてある。なお前記メ
タラィズ層１，４，５，７および８などはタングステン
ＷあるいはモリブデンＭｏなどの高融点金属を主成分と
する導体ペーストを印刷した後、セラミック基板を焼緒
処理する際、同時に焼成して形成した徴密質の金属層で
０構成されている。このような多層セラミックパッケー
ジは気密性および熱放散性などが優れて信頼度の高いパ
ッケージとして広く用いられている。
しかし電極接続用のメタラィズ層における電気抵抗が高
いといつ夕た唯一の欠点をもつ。そして今後益々高密度
のは１化が進む中で、端子数の増大によるパッケ‐ジの
大型化やメタラィズ層パターンの微細化などに伴うメタ
ラィズ層の電気抵抗の増大は、この種多層セラミックパ
ッケージの欠点として、さらに０顕在化する鏡向にある
。本発明は以上の点に鑑みなされたもので、その目的は
多層セラミックパッケージの機能、高信頼性などをそこ
なうことなく、高導電性の電極接続用金属層を有してな
る多眉セラミックパッケージタの提供にあり、その特徴
は積層せるセラミック層間に内部の集積回路素子と外部
リードとを接続するための電極接続用導体を延在せしめ
た多層構成のセラミックパッケージにおいて、前記電極
接続用導体を多孔質の金属層で形成せしめ、かつこれに
前記外部リード接着用の低比抵抗ろう材を含浸させて構
成したところにある。
いといつ夕た唯一の欠点をもつ。そして今後益々高密度
のは１化が進む中で、端子数の増大によるパッケ‐ジの
大型化やメタラィズ層パターンの微細化などに伴うメタ
ラィズ層の電気抵抗の増大は、この種多層セラミックパ
ッケージの欠点として、さらに０顕在化する鏡向にある
。本発明は以上の点に鑑みなされたもので、その目的は
多層セラミックパッケージの機能、高信頼性などをそこ
なうことなく、高導電性の電極接続用金属層を有してな
る多眉セラミックパッケージタの提供にあり、その特徴
は積層せるセラミック層間に内部の集積回路素子と外部
リードとを接続するための電極接続用導体を延在せしめ
た多層構成のセラミックパッケージにおいて、前記電極
接続用導体を多孔質の金属層で形成せしめ、かつこれに
前記外部リード接着用の低比抵抗ろう材を含浸させて構
成したところにある。
以下本発明の実施例につき図面を参照して説明する。
第２図は本発明による多層セラミックパッケージの一例
構成を説明するための要部断面図であって、第１図にお
ける同一部分は同一符号を用いて示してある。図し、お
いて、第１のセラミック基板２の上側表面の所定領域に
ＩＣチップ１２をＺ綾着すべく、たとえば徴密質のタン
グステンからなるメタラィズ層１が設けてあり、さらに
そのセラミック基板２上に第２のセラミック基板３がＩ
Ｃチップ１２を取り囲むように積層形成してある。そし
て本発明においてはそのセラミック基板Ｚ３上に、たと
えば多孔質タングステン層に銀ろうなどの低比抵抗のろ
う材を含浸させて構成した所定パターンの電極接続用金
属層１４，１５を配設し、さらにセラミック基板３上の
周辺部に第３のセラミック基板６が積層形成してある。
またこの２ように積層形成されたセラミック基板２，３
，６の両側面上には、たとえば多孔質タングステン層に
銀ろうなどの低比抵抗のろう材を含浸させて構成した電
極接続用金属層１６，１７が金属層１４，１５と接続さ
れた形で配設してあり、さらに第１のセラミック基板２
の下側面上に徴密質タングステンからなるメタラィズ層
１８，１９が金属層１６，１７に対応した位置関係で配
設してある。そして金属層１６，１７およびメタラィズ
層１８，１９などと外部リード９，１０とが、たとえば
銀ろうなどのろう材でろう着けしてある。そしてＩＣチ
ップ１２がメタラィズ層１上に金メッキ層２０を介して
接着され、さらにそのＩＣチップ１２と金属層１４，１
５間をボンディングワイヤ１３で接続してからセラミッ
ク基板６上に蓋（図示を省略）をのせてシールするよう
にしたものである。なお金属板１４，１５上のボンディ
ング部分には金メッキ層２０が形成してある。このよう
な本発明による多層セラミックパッケージにおいては、
セラミック基板３，６層間に延在する電極接続用金属層
１４，１５およびセラミック基板２，３，６の側面に形
成した電極接続用金属層１６，１７が多孔質のタングス
テン層に銀ろうなどの低比抵抗にろう材を含浸させた構
成になっているため、従来のようにこれらをタングステ
ンメタラィズ層で構成したものに比べて、これら接続用
金属層の抵抗を容易に低減せしめることができる。なお
セラミック基板２の下側面上に設けたメタラィズ層１８
，１９は外部リード９，１０の剥離に対する機械的強度
を向上させるために補強用部材として設けたものである
。次に第２図を用いて製造工程について述べると、まず
所定形状に成形した末焼成のセラミック基板２，３およ
び６を用意する。そして未焼成セラミック基板２の表面
に従来と同様のタングステン粉末を主成分とする導体ペ
ーストを印刷してＩＣチップ１２接着用の導体パターン
１および補強用導体パターン１８，１９を形成し、また
前記従来の導体ペーストにテレフタル酸（粉末）を添加
した多孔質タングステン層形成用の導体ペーストを未焼
成セラミック基板３上に印刷して、電極接続用導体パタ
ーン１４，１５を形成する。次いで末焼成セラミック基
板２，３および６を所定の位置関係で積層一体化した後
、その側面に前述の多孔質タングステン層形成用の導体
ペーストを印刷して、電極接続用導体パターン１６，１
７を形成し、然る後たとえば１５００ｏｏ〜１６００ｏ
ｏで焼縞処理を行う。この暁結処理工程において導体パ
ターン夕１，１８および１９は徴密質のタングステン層
に焼成され、また導体パターン１４，１５，１６および
１７は多孔質のタングステン層に焼成される。次に銀ろ
うなどのろう材１１を用いて外部リード９，１０と電極
後続用金属層１６，１７およ０び補強用メタラィズ層１
８，１９とを環元零図気中においてろう着けする。この
ろう着けの際、ろう材１１が多孔質タングステン層１４
，１５，１６および１７に毛細管作用により含浸して、
低比抵抗の電極接続用金属層が同時に構成される。夕
なお前述の実施例では多孔質金属層をタングステンで形
成したが、タングステンに限らずモリブデンなどの高融
点金属で形成することもでき、またろう材として銀ろう
に限らず、銅ろうや銀−銅ろうなどの低比抵抗にろう材
を用いることも勿論ｏ可能である。以上の説明から明ら
かなごとく本発明は、多層セラミックパッケージにおけ
る電極接続用導体を多孔質金属層に低比抵抗のろう材を
含浸させて構成することにより、高導電性の電極接続用
金属層を容易に構成でき、多層セラミックパッケージの
高性能化に極めて有効である。
構成を説明するための要部断面図であって、第１図にお
ける同一部分は同一符号を用いて示してある。図し、お
いて、第１のセラミック基板２の上側表面の所定領域に
ＩＣチップ１２をＺ綾着すべく、たとえば徴密質のタン
グステンからなるメタラィズ層１が設けてあり、さらに
そのセラミック基板２上に第２のセラミック基板３がＩ
Ｃチップ１２を取り囲むように積層形成してある。そし
て本発明においてはそのセラミック基板Ｚ３上に、たと
えば多孔質タングステン層に銀ろうなどの低比抵抗のろ
う材を含浸させて構成した所定パターンの電極接続用金
属層１４，１５を配設し、さらにセラミック基板３上の
周辺部に第３のセラミック基板６が積層形成してある。
またこの２ように積層形成されたセラミック基板２，３
，６の両側面上には、たとえば多孔質タングステン層に
銀ろうなどの低比抵抗のろう材を含浸させて構成した電
極接続用金属層１６，１７が金属層１４，１５と接続さ
れた形で配設してあり、さらに第１のセラミック基板２
の下側面上に徴密質タングステンからなるメタラィズ層
１８，１９が金属層１６，１７に対応した位置関係で配
設してある。そして金属層１６，１７およびメタラィズ
層１８，１９などと外部リード９，１０とが、たとえば
銀ろうなどのろう材でろう着けしてある。そしてＩＣチ
ップ１２がメタラィズ層１上に金メッキ層２０を介して
接着され、さらにそのＩＣチップ１２と金属層１４，１
５間をボンディングワイヤ１３で接続してからセラミッ
ク基板６上に蓋（図示を省略）をのせてシールするよう
にしたものである。なお金属板１４，１５上のボンディ
ング部分には金メッキ層２０が形成してある。このよう
な本発明による多層セラミックパッケージにおいては、
セラミック基板３，６層間に延在する電極接続用金属層
１４，１５およびセラミック基板２，３，６の側面に形
成した電極接続用金属層１６，１７が多孔質のタングス
テン層に銀ろうなどの低比抵抗にろう材を含浸させた構
成になっているため、従来のようにこれらをタングステ
ンメタラィズ層で構成したものに比べて、これら接続用
金属層の抵抗を容易に低減せしめることができる。なお
セラミック基板２の下側面上に設けたメタラィズ層１８
，１９は外部リード９，１０の剥離に対する機械的強度
を向上させるために補強用部材として設けたものである
。次に第２図を用いて製造工程について述べると、まず
所定形状に成形した末焼成のセラミック基板２，３およ
び６を用意する。そして未焼成セラミック基板２の表面
に従来と同様のタングステン粉末を主成分とする導体ペ
ーストを印刷してＩＣチップ１２接着用の導体パターン
１および補強用導体パターン１８，１９を形成し、また
前記従来の導体ペーストにテレフタル酸（粉末）を添加
した多孔質タングステン層形成用の導体ペーストを未焼
成セラミック基板３上に印刷して、電極接続用導体パタ
ーン１４，１５を形成する。次いで末焼成セラミック基
板２，３および６を所定の位置関係で積層一体化した後
、その側面に前述の多孔質タングステン層形成用の導体
ペーストを印刷して、電極接続用導体パターン１６，１
７を形成し、然る後たとえば１５００ｏｏ〜１６００ｏ
ｏで焼縞処理を行う。この暁結処理工程において導体パ
ターン夕１，１８および１９は徴密質のタングステン層
に焼成され、また導体パターン１４，１５，１６および
１７は多孔質のタングステン層に焼成される。次に銀ろ
うなどのろう材１１を用いて外部リード９，１０と電極
後続用金属層１６，１７およ０び補強用メタラィズ層１
８，１９とを環元零図気中においてろう着けする。この
ろう着けの際、ろう材１１が多孔質タングステン層１４
，１５，１６および１７に毛細管作用により含浸して、
低比抵抗の電極接続用金属層が同時に構成される。夕
なお前述の実施例では多孔質金属層をタングステンで形
成したが、タングステンに限らずモリブデンなどの高融
点金属で形成することもでき、またろう材として銀ろう
に限らず、銅ろうや銀−銅ろうなどの低比抵抗にろう材
を用いることも勿論ｏ可能である。以上の説明から明ら
かなごとく本発明は、多層セラミックパッケージにおけ
る電極接続用導体を多孔質金属層に低比抵抗のろう材を
含浸させて構成することにより、高導電性の電極接続用
金属層を容易に構成でき、多層セラミックパッケージの
高性能化に極めて有効である。
第１図は従来の多層セラミックパッケージの一例の要部
構成を説明するための要部断面図、第２図は本発明によ
る多層セラミックパッケージの一例の要部構成を説明す
るための要部断面図である。 １，４，５，７，８：徴密質タングステン層、２，３，
６：セラミック基板、９，１０：外部リード、１１：懇
ろう材、１２：ＩＣチップ、１３：ボンデイングワイヤ
、１４，１５，１６，１７：多孔質タングステン層に銀
ろうを含浸させて構成した電極接続用導体、１８，１９
：補強用の繊密質タングステン層、２０：金メッキ層。 多′図努２図
構成を説明するための要部断面図、第２図は本発明によ
る多層セラミックパッケージの一例の要部構成を説明す
るための要部断面図である。 １，４，５，７，８：徴密質タングステン層、２，３，
６：セラミック基板、９，１０：外部リード、１１：懇
ろう材、１２：ＩＣチップ、１３：ボンデイングワイヤ
、１４，１５，１６，１７：多孔質タングステン層に銀
ろうを含浸させて構成した電極接続用導体、１８，１９
：補強用の繊密質タングステン層、２０：金メッキ層。 多′図努２図
Claims (1)
- １ 積層せるセラミツク層間の内部の集積回路素子と外
部リードとを接続するための電極接続用導体を延在せし
めた多層構成のセラミツクパツケージにおいて、前記電
極接続用導体を多孔質金属層で形成せしめ、かつこれに
前記外部リード接着用の低比抵抗ろう材を含浸させて構
成したことを特徴とする集積回路用パツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9532679A JPS6016749B2 (ja) | 1979-07-26 | 1979-07-26 | 集積回路用パツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9532679A JPS6016749B2 (ja) | 1979-07-26 | 1979-07-26 | 集積回路用パツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5619648A JPS5619648A (en) | 1981-02-24 |
| JPS6016749B2 true JPS6016749B2 (ja) | 1985-04-27 |
Family
ID=14134600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9532679A Expired JPS6016749B2 (ja) | 1979-07-26 | 1979-07-26 | 集積回路用パツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6016749B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531371Y2 (ja) * | 1991-02-21 | 1997-04-02 | 黒崎窯業株式会社 | 成形耐火物取付け用目地材 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972749A (ja) * | 1982-10-19 | 1984-04-24 | Nec Corp | 半導体装置 |
| FR2575331B1 (fr) * | 1984-12-21 | 1987-06-05 | Labo Electronique Physique | Boitier pour composant electronique |
| JP2526515B2 (ja) * | 1993-11-26 | 1996-08-21 | 日本電気株式会社 | 半導体装置 |
| US7562789B2 (en) | 1998-02-06 | 2009-07-21 | Playtex Products, Inc. | Cup assembly |
-
1979
- 1979-07-26 JP JP9532679A patent/JPS6016749B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2531371Y2 (ja) * | 1991-02-21 | 1997-04-02 | 黒崎窯業株式会社 | 成形耐火物取付け用目地材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5619648A (en) | 1981-02-24 |
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