JPH0459778B2 - - Google Patents
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- JPH0459778B2 JPH0459778B2 JP61057698A JP5769886A JPH0459778B2 JP H0459778 B2 JPH0459778 B2 JP H0459778B2 JP 61057698 A JP61057698 A JP 61057698A JP 5769886 A JP5769886 A JP 5769886A JP H0459778 B2 JPH0459778 B2 JP H0459778B2
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- conductive paste
- ceramic
- semiconductor element
- ceramic green
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
- H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15312—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はLSIのような半導体素子を装着させる
ための、複層のセラミツクシートからなる半導体
素子用パツケージの製造方法に関するものであ
る。
ための、複層のセラミツクシートからなる半導体
素子用パツケージの製造方法に関するものであ
る。
（従来の技術）
セラミツク製の半導体素子用パツケージにはピ
ングリツドアレイ、パツドグリツドアレイ、チツ
プキヤリア等の種々の種類があるが、いずれもセ
ラミツクシート上に半導体素子を載せるためのメ
タライズ部と、半導体素子の各端子と接続される
ためのフインガパターンと呼ばれる電極パターン
部とスルーホール部を介した端子用パツド部を備
えたものである。このような半導体素子用パツケ
ージの製造工程においては上記のような各部分に
Niメツキや金メツキが施されるが、比較的面積
の広いメタライズ部はともかく、極めて細い個々
独立したフインガパターンが印刷されている電極
パターン部に十分な厚さにメツキ層を形成するに
は個々のフインガパターンを共通電極に導通させ
たうえでメツキを行う必要がある。このため従来
は、第５図に示すようにセラミツクシート２０上
に外縁部分がつながつた電極パターン部２１を印
刷しメツキを施したうえ、セラミツクシート２０
に形成されたスナツプライン２２からセラミツク
シート２０の外縁部分を折つて不要な部分を取除
くという製造方法が取られていた。しかしこのよ
うな従来方法においては最終製品よりもかなり大
きいセラミツクシートを製造しなければならない
うえ、折り取られた側面部分が平滑面とならず、
また精度の高い外形寸法が出ないうえ折り取りの
際に本体部分にまでクラツクが入るおそれがある
等の欠点があつた。
ングリツドアレイ、パツドグリツドアレイ、チツ
プキヤリア等の種々の種類があるが、いずれもセ
ラミツクシート上に半導体素子を載せるためのメ
タライズ部と、半導体素子の各端子と接続される
ためのフインガパターンと呼ばれる電極パターン
部とスルーホール部を介した端子用パツド部を備
えたものである。このような半導体素子用パツケ
ージの製造工程においては上記のような各部分に
Niメツキや金メツキが施されるが、比較的面積
の広いメタライズ部はともかく、極めて細い個々
独立したフインガパターンが印刷されている電極
パターン部に十分な厚さにメツキ層を形成するに
は個々のフインガパターンを共通電極に導通させ
たうえでメツキを行う必要がある。このため従来
は、第５図に示すようにセラミツクシート２０上
に外縁部分がつながつた電極パターン部２１を印
刷しメツキを施したうえ、セラミツクシート２０
に形成されたスナツプライン２２からセラミツク
シート２０の外縁部分を折つて不要な部分を取除
くという製造方法が取られていた。しかしこのよ
うな従来方法においては最終製品よりもかなり大
きいセラミツクシートを製造しなければならない
うえ、折り取られた側面部分が平滑面とならず、
また精度の高い外形寸法が出ないうえ折り取りの
際に本体部分にまでクラツクが入るおそれがある
等の欠点があつた。
（発明が解決しようとする問題点）
本発明は上記のような従来の問題点を解決し
て、必要以上に大きいセラミツクシートを製造す
る必要がなく、しかも全フインガパターンに対し
て容易かつ確実に十分な厚さのメツキを施すこと
ができる半導体素子用パツケージの製造方法を目
的として完成されたものである。
て、必要以上に大きいセラミツクシートを製造す
る必要がなく、しかも全フインガパターンに対し
て容易かつ確実に十分な厚さのメツキを施すこと
ができる半導体素子用パツケージの製造方法を目
的として完成されたものである。
（問題点を解決するための手段）
上記の課題を解決するためになされた本発明
は、半導体素子が装着されるメタライズ部と、半
導体素子と接続される電極パターン部と、外部端
子と、それへの接続用のスルーホール部のメタラ
イズとが形成された単層又は複層の第１のセラミ
ツクグリーンシート上に更に半導体素子を気密封
着するための第２のセラミツクグリーンシートを
積層し、所要外形寸法にナイフカツトして焼成し
たうえ第１のセラミツクシートの外周側面に露出
させたメタライズ部の表面にNi、Ag、Cuの何れ
かを主成分とする導電ペーストを印刷し、その表
面に電気絶縁層を印刷して焼付け、その後メツキ
を施したうえこの導電ペーストを電気絶縁層とと
もに除去することを特徴とするものである。
は、半導体素子が装着されるメタライズ部と、半
導体素子と接続される電極パターン部と、外部端
子と、それへの接続用のスルーホール部のメタラ
イズとが形成された単層又は複層の第１のセラミ
ツクグリーンシート上に更に半導体素子を気密封
着するための第２のセラミツクグリーンシートを
積層し、所要外形寸法にナイフカツトして焼成し
たうえ第１のセラミツクシートの外周側面に露出
させたメタライズ部の表面にNi、Ag、Cuの何れ
かを主成分とする導電ペーストを印刷し、その表
面に電気絶縁層を印刷して焼付け、その後メツキ
を施したうえこの導電ペーストを電気絶縁層とと
もに除去することを特徴とするものである。
（実施例）
次に本発明をチツプキヤリアを示す図面に基い
て更に詳細に説明する。
て更に詳細に説明する。
第１図において、１は１Ａ及び１Ｂの２枚のシ
ートからなる第１のセラミツクグリーンシート、
２はその上面に積層された第２のセラミツクグリ
ーンシートである。第１のセラミツクグリーンシ
ート１には半導体素子が載置されるメタライズ部
３と、半導体素子の各端子とワイヤボンデイング
等によつて接続される電極パターン部４と、端子
接続用のスルーホール部５とが形成されており、
このスルーホール部５の内周面には各電極パター
ンと接続されたメタライズ部が形成されている。
ートからなる第１のセラミツクグリーンシート、
２はその上面に積層された第２のセラミツクグリ
ーンシートである。第１のセラミツクグリーンシ
ート１には半導体素子が載置されるメタライズ部
３と、半導体素子の各端子とワイヤボンデイング
等によつて接続される電極パターン部４と、端子
接続用のスルーホール部５とが形成されており、
このスルーホール部５の内周面には各電極パター
ンと接続されたメタライズ部が形成されている。
なお図示のプラグインタイプのものでは後述す
るようにスルーホール部５の下面に端子用のピン
６がろう付けされるが、リードレスタイプではピ
ン６はなく、またフリツプチツプタイプのもので
は電極パターン部４とメタライズ部３とが一体化
しており、半導体素子をメタライズ部３の上面に
載せると半導体素子の下面とメタライズ部３とが
導通してワイヤボンデイングを省くことができる
うえ、第１のセラミツクグリーンシート１を単層
とすることができる等の種々のバリエーシヨンが
存在することは当業者には明らかなことである。
るようにスルーホール部５の下面に端子用のピン
６がろう付けされるが、リードレスタイプではピ
ン６はなく、またフリツプチツプタイプのもので
は電極パターン部４とメタライズ部３とが一体化
しており、半導体素子をメタライズ部３の上面に
載せると半導体素子の下面とメタライズ部３とが
導通してワイヤボンデイングを省くことができる
うえ、第１のセラミツクグリーンシート１を単層
とすることができる等の種々のバリエーシヨンが
存在することは当業者には明らかなことである。
上記のような単層又は複層の第１のセラミツク
グリーンシート１上に、半導体素子を気密封着す
るための第２のセラミツクグリーンシート２を積
層したうえ外形寸法に合わせてナイフカツトし、
その後常法によつて焼成すれば、第１及び第２の
セラミツクグリーンシート１，２は積層一体化さ
れた第１及び第２のセラミツクシート１，２とな
る。このとき第１図に示すように第１のセラミツ
クシート１の外周側面には電極パターン部４の端
部が平滑な側面に点状に露出することになる。そ
こで本発明においては、このように点状に露出し
た電極パターン部４を利用してその表面状にNi、
Ag、Cuの何れかを主成分とする導電ペースト７
を印刷して独立した各電極パターン部４を相互に
導通させる。ここで導電ペーストとは焼成して導
電体となるペーストを意味する。導電ペーストの
主成分としてNi、Ag、Cuを選択したのは、アル
ミナその他の焼成されたセラミツク質との間に接
合力が得られるうえ、大きい導電性を有するため
である。
グリーンシート１上に、半導体素子を気密封着す
るための第２のセラミツクグリーンシート２を積
層したうえ外形寸法に合わせてナイフカツトし、
その後常法によつて焼成すれば、第１及び第２の
セラミツクグリーンシート１，２は積層一体化さ
れた第１及び第２のセラミツクシート１，２とな
る。このとき第１図に示すように第１のセラミツ
クシート１の外周側面には電極パターン部４の端
部が平滑な側面に点状に露出することになる。そ
こで本発明においては、このように点状に露出し
た電極パターン部４を利用してその表面状にNi、
Ag、Cuの何れかを主成分とする導電ペースト７
を印刷して独立した各電極パターン部４を相互に
導通させる。ここで導電ペーストとは焼成して導
電体となるペーストを意味する。導電ペーストの
主成分としてNi、Ag、Cuを選択したのは、アル
ミナその他の焼成されたセラミツク質との間に接
合力が得られるうえ、大きい導電性を有するため
である。
このような導電ペースト７を印刷後にその表面
に更に電気絶縁層８を印刷する。かくして第２図
の状態とされた第１及び第２のセラミツクシート
１，２は次に再び焼成されて導電ペースト７と電
気絶縁層８とが焼付けられる。その後第３図に示
すように焼成品の全面又は片面にNiメツキ層９
が形成され、スルーホール部５の下面にピン６が
ろう付けされたうえで第４図のようにNi、Auに
よる仕上げメツキが施され、仕上げメツキ層１０
が形成される。
に更に電気絶縁層８を印刷する。かくして第２図
の状態とされた第１及び第２のセラミツクシート
１，２は次に再び焼成されて導電ペースト７と電
気絶縁層８とが焼付けられる。その後第３図に示
すように焼成品の全面又は片面にNiメツキ層９
が形成され、スルーホール部５の下面にピン６が
ろう付けされたうえで第４図のようにNi、Auに
よる仕上げメツキが施され、仕上げメツキ層１０
が形成される。
本発明においては各電極パターン部４は相互に
導通されているので、このようなNiメツキある
いは仕上げメツキの際には、各電極パターン部４
を個別にメツキ用電極に接続させる必要はなく、
全電極パターン部４に容易かつ確実に十分な厚さ
のNiメツキ層９及び仕上げメツキ層１０を形成
することができる。また本発明では前述のように
電気絶縁層８により導電ペースト７の表面を覆つ
てあるので、導電ペースト７の表面にメツキ層が
形成されることを防止でき、高価な金メツキ液等
の浪費を防止することができる。このようにして
仕上げメツキを完了した後にセラミツクシート
１，２の外周側面を研磨して導電ペースト７を電
気絶縁層８とともに除去し、各電極パターン部４
は電気的に独立した最初の状態に戻されることと
なる。
導通されているので、このようなNiメツキある
いは仕上げメツキの際には、各電極パターン部４
を個別にメツキ用電極に接続させる必要はなく、
全電極パターン部４に容易かつ確実に十分な厚さ
のNiメツキ層９及び仕上げメツキ層１０を形成
することができる。また本発明では前述のように
電気絶縁層８により導電ペースト７の表面を覆つ
てあるので、導電ペースト７の表面にメツキ層が
形成されることを防止でき、高価な金メツキ液等
の浪費を防止することができる。このようにして
仕上げメツキを完了した後にセラミツクシート
１，２の外周側面を研磨して導電ペースト７を電
気絶縁層８とともに除去し、各電極パターン部４
は電気的に独立した最初の状態に戻されることと
なる。
（発明の効果）
本発明は以上の説明から明らかなように、第１
のセラミツクグリーンシートと第２のセラミツク
グリーンシートとを積層し焼成したときに第１の
セラミツクシートの外周側面に点状に露出する電
極パターン部を有効に利用し、その表面にNi、
Ag、Cuのような焼成されたセラミツク質との親
和性及び導電性に優れた金属を主成分とする導電
ペースト及び電気絶縁層を印刷することにより
個々独立した電極パターン部を相互に電気的に導
通させたものであるから、従来のようにセラミツ
クシートを大き目に製造する等の方法を取らなく
ても各電極パターン部の表面に十分な厚さのめつ
き層を容易に形成することができる。従つて本発
明の方法によればセラミツクシートの端部を折り
取る必要がなく、これに伴なうクラツクの発生等
のおそれもないうえ、メツキ工程後に導電厚膜ペ
ースト及び電気絶縁層は側面研磨により容易に除
去されるのでパツケージの外周側面は平滑面とな
る利点もある。なお本発明ではメツキに先立ち導
電ペーストの表面に電気絶縁層を印刷するので、
高価な金のようなメツキ金属の無駄を省くことが
可能となる。また本発明ではセラミツクグリーン
シートを焼成した後に導電ペーストを焼き付ける
ので、低温で焼結して高い導電性を示すNi、
Ag、Cuを主成分とする導電ペーストが使用で
き、また導電ペーストを塗布する際にもセラミツ
クグリーンシートの表面を損傷しにくい利点があ
る。
のセラミツクグリーンシートと第２のセラミツク
グリーンシートとを積層し焼成したときに第１の
セラミツクシートの外周側面に点状に露出する電
極パターン部を有効に利用し、その表面にNi、
Ag、Cuのような焼成されたセラミツク質との親
和性及び導電性に優れた金属を主成分とする導電
ペースト及び電気絶縁層を印刷することにより
個々独立した電極パターン部を相互に電気的に導
通させたものであるから、従来のようにセラミツ
クシートを大き目に製造する等の方法を取らなく
ても各電極パターン部の表面に十分な厚さのめつ
き層を容易に形成することができる。従つて本発
明の方法によればセラミツクシートの端部を折り
取る必要がなく、これに伴なうクラツクの発生等
のおそれもないうえ、メツキ工程後に導電厚膜ペ
ースト及び電気絶縁層は側面研磨により容易に除
去されるのでパツケージの外周側面は平滑面とな
る利点もある。なお本発明ではメツキに先立ち導
電ペーストの表面に電気絶縁層を印刷するので、
高価な金のようなメツキ金属の無駄を省くことが
可能となる。また本発明ではセラミツクグリーン
シートを焼成した後に導電ペーストを焼き付ける
ので、低温で焼結して高い導電性を示すNi、
Ag、Cuを主成分とする導電ペーストが使用で
き、また導電ペーストを塗布する際にもセラミツ
クグリーンシートの表面を損傷しにくい利点があ
る。
よつて本発明は従来の問題点を解消した半導体
素子用パツケージの製造方法として、産業の発展
に寄与するところは極めて大きいものである。
素子用パツケージの製造方法として、産業の発展
に寄与するところは極めて大きいものである。
第１図、第２図、第３図、第４図は本発明の工
程を示す断面図、第５図は従来工程を説明するた
めの平面図である。 １：第１のセラミツクグリーンシート、２：第
２のセラミツクグリーンシート、３：メタライズ
部、４：電極パターン部、５：スルーホール部、
７：導電ペースト。
程を示す断面図、第５図は従来工程を説明するた
めの平面図である。 １：第１のセラミツクグリーンシート、２：第
２のセラミツクグリーンシート、３：メタライズ
部、４：電極パターン部、５：スルーホール部、
７：導電ペースト。
Claims (1)
- １ 半導体素子が装着されるメタライズ部と、半
導体素子と接続される電極パターン部と、外部端
子と、それへの接続用のスルーホール部のメタラ
イズとが形成された単層又は複層の第１のセラミ
ツクグリーンシート上に更に半導体素子を気密封
着するための第２のセラミツクグリーンシートを
積層し、所要外形寸法にナイフカツトして焼成し
たうえ第１のセラミツクシートの外周側面に露出
させたメタライズ部の表面にNi、Ag、Cuの何れ
かを主成分とする導電ペーストを印刷し、その表
面に電気絶縁層を印刷して焼付け、その後メツキ
を施したうえこの導電ペーストを電気絶縁層とと
もに除去することを特徴とする半導体素子用パツ
ケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769886A JPS62214648A (ja) | 1986-03-15 | 1986-03-15 | 半導体素子用パツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5769886A JPS62214648A (ja) | 1986-03-15 | 1986-03-15 | 半導体素子用パツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62214648A JPS62214648A (ja) | 1987-09-21 |
| JPH0459778B2 true JPH0459778B2 (ja) | 1992-09-24 |
Family
ID=13063155
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5769886A Granted JPS62214648A (ja) | 1986-03-15 | 1986-03-15 | 半導体素子用パツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214648A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01313969A (ja) * | 1988-06-13 | 1989-12-19 | Hitachi Ltd | 半導体装置 |
| US5094969A (en) * | 1989-09-14 | 1992-03-10 | Litton Systems, Inc. | Method for making a stackable multilayer substrate for mounting integrated circuits |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816552A (ja) * | 1981-07-22 | 1983-01-31 | Fujitsu Ltd | 半導体素子用パッケ−ジ |
| JPS5851544A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置のパツケ−ジ |
-
1986
- 1986-03-15 JP JP5769886A patent/JPS62214648A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5816552A (ja) * | 1981-07-22 | 1983-01-31 | Fujitsu Ltd | 半導体素子用パッケ−ジ |
| JPS5851544A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 半導体装置のパツケ−ジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62214648A (ja) | 1987-09-21 |
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