JPS6235552A - 半導体搭載装置の製造方法 - Google Patents
半導体搭載装置の製造方法Info
- Publication number
- JPS6235552A JPS6235552A JP17446285A JP17446285A JPS6235552A JP S6235552 A JPS6235552 A JP S6235552A JP 17446285 A JP17446285 A JP 17446285A JP 17446285 A JP17446285 A JP 17446285A JP S6235552 A JPS6235552 A JP S6235552A
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- JP
- Japan
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- thick film
- conductor
- ceramic
- film resistor
- wiring pattern
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体を搭載し、他の回路基板上に実装さ
れる半導体搭載装置の製造方法に関するものである。
れる半導体搭載装置の製造方法に関するものである。
従来この種の半導体搭載装置としては、第４図の斜視図
に示すデュアルインラインパッケージ。
に示すデュアルインラインパッケージ。
第５図の斜視図に示すリードレスチップキャリア等が多
く使用されている。
く使用されている。
第４図において、 （１０１）は金属製のリードフレー
ム、 （１０２）はリードフレーム（１０１）及び工Ｃ
チップ（図示せず）をモールドする樹脂を示している。
ム、 （１０２）はリードフレーム（１０１）及び工Ｃ
チップ（図示せず）をモールドする樹脂を示している。
第５図において、 （１１１）はセラミックス、この場
合はアルミナセラミックスよりなる基材、 （１１２）
はこの基材（１１１）上に形成された導体で、この場合
タングステンを主成分とするペーストの印刷、焼成によ
り形成された膜上にニッケルめっき２次に金めつきが為
されている。この導体（１１２）はＩＣチップを接続す
るグイポンディングパッドの役目をする。（１１３）は
ＩＣチップ上の電極と接続するためのワイヤポンディン
グパッド、 （１１４）は他の回路基板との接続をする
ための端子である。まず、ＩＣチップ（図示せず）をダ
イポンディングパッド（１１２）上に接合し１次いで工
Ｃチップ上の電極とワイヤポンディングパッド（１１３
）とをワイヤボンディングにより接続する。この後、Ｉ
Ｃチップ上に樹脂のコーティング等を行ない工Ｃチップ
の搭載されたリードレスチップキャリアとなる。次いで
、端子（１１４）を他の回路基板に接続することでＩＣ
の実装が為される。
合はアルミナセラミックスよりなる基材、 （１１２）
はこの基材（１１１）上に形成された導体で、この場合
タングステンを主成分とするペーストの印刷、焼成によ
り形成された膜上にニッケルめっき２次に金めつきが為
されている。この導体（１１２）はＩＣチップを接続す
るグイポンディングパッドの役目をする。（１１３）は
ＩＣチップ上の電極と接続するためのワイヤポンディン
グパッド、 （１１４）は他の回路基板との接続をする
ための端子である。まず、ＩＣチップ（図示せず）をダ
イポンディングパッド（１１２）上に接合し１次いで工
Ｃチップ上の電極とワイヤポンディングパッド（１１３
）とをワイヤボンディングにより接続する。この後、Ｉ
Ｃチップ上に樹脂のコーティング等を行ない工Ｃチップ
の搭載されたリードレスチップキャリアとなる。次いで
、端子（１１４）を他の回路基板に接続することでＩＣ
の実装が為される。
この様にＩＣチップをデュアルインラインパッケージ、
リードレスチップキャリア等に実装することにより、取
り扱いが容易となること、特性試験等がしやすく品質管
理が容易となること、各種の回路基板等への実装が可能
となること等の利点を有する。
リードレスチップキャリア等に実装することにより、取
り扱いが容易となること、特性試験等がしやすく品質管
理が容易となること、各種の回路基板等への実装が可能
となること等の利点を有する。
更に近年の半導体技術の進歩により、ＩＣチップの電極
数は増加しており、これに対応するため。
数は増加しており、これに対応するため。
第６図の斜視図に示すビングリッドアレイタイプのパッ
ケージを使用されるようになってきた。また、パッケー
ジに複数のＩＣチップを搭載するこトモ、主としてコン
ピュータ用のモジュール等テ実施されており、その例を
第１図の斜視図に示す。
ケージを使用されるようになってきた。また、パッケー
ジに複数のＩＣチップを搭載するこトモ、主としてコン
ピュータ用のモジュール等テ実施されており、その例を
第１図の斜視図に示す。
第１図において、 （１３１）ｌｄアルミナセラミック
を基材とする多層基板で、 （１５２）は導体で、この
場合７アルミナセラミツクと同時に焼成され形成される
タングステン導体上にニッケルめっき及び金めつきの為
されたものである。（１３３）はこの導体（１３２）と
接続さｔた工Ｃチップで、この場合工Ｃチップ上に半田
突起を極を有するフリソプチツプゴＣである。さらに、
（１３４）は、この多層基板（１３１）の底面に接合
された外部接続用のビンである。このビンを他の回路基
板と接続することにより、電子回路を形成する。
を基材とする多層基板で、 （１５２）は導体で、この
場合７アルミナセラミツクと同時に焼成され形成される
タングステン導体上にニッケルめっき及び金めつきの為
されたものである。（１３３）はこの導体（１３２）と
接続さｔた工Ｃチップで、この場合工Ｃチップ上に半田
突起を極を有するフリソプチツプゴＣである。さらに、
（１３４）は、この多層基板（１３１）の底面に接合
された外部接続用のビンである。このビンを他の回路基
板と接続することにより、電子回路を形成する。
従来の半導体搭載装置は以上の様に構成されているので
、半導体以外の電子部品は他の回路基板上に搭載しなけ
ればならず、実装面積を太き（とらなければならなかっ
た。特に電子回路の設計上から、多くの抵抗体を必要と
する場合が、コンピュータ用モジュール等で見られ、こ
の場合、半導体の電極と他の回路基板上に搭載された抵
抗体とを接続するための配線が多数必要となり、半導体
搭載装置の大型化にもつながっていた。
、半導体以外の電子部品は他の回路基板上に搭載しなけ
ればならず、実装面積を太き（とらなければならなかっ
た。特に電子回路の設計上から、多くの抵抗体を必要と
する場合が、コンピュータ用モジュール等で見られ、こ
の場合、半導体の電極と他の回路基板上に搭載された抵
抗体とを接続するための配線が多数必要となり、半導体
搭載装置の大型化にもつながっていた。
この発明は上記のような問題点を解消するために為され
たもので、従来セラミック基材と導体配線が同時焼成タ
イプのものと通常の厚膜抵抗体を組みあわせした様なも
のは製造が困難でなかったが、この厚膜抵抗体を有する
半導体搭載装置の製造方法ヲ得ることを目的としている
。
たもので、従来セラミック基材と導体配線が同時焼成タ
イプのものと通常の厚膜抵抗体を組みあわせした様なも
のは製造が困難でなかったが、この厚膜抵抗体を有する
半導体搭載装置の製造方法ヲ得ることを目的としている
。
この発明の半導体搭載装置の製造方法は未焼成のセラミ
ック基材に配線パターンを作り９両者を還元雰囲気で同
時焼成してセラミック基材に導体配線パターンを形成す
る工程、この導体配線パターンに酸化防止処理を行う工
程、上記セラミック基材に上記導体配線パターンに電気
的に接続される厚膜抵抗体を酸化雰囲気中で焼成して形
成する工程を施すものである。
ック基材に配線パターンを作り９両者を還元雰囲気で同
時焼成してセラミック基材に導体配線パターンを形成す
る工程、この導体配線パターンに酸化防止処理を行う工
程、上記セラミック基材に上記導体配線パターンに電気
的に接続される厚膜抵抗体を酸化雰囲気中で焼成して形
成する工程を施すものである。
この発明においては基材と導体配線が同時焼成タイプで
ありなから厚膜抵抗体が半導体素子が搭載される同じセ
ラミック基材に形成され、従来性の回路基板上に搭載さ
れ、半導体素子部と接続されていた抵抗体の代替となり
、実装面積の小型化が達成される。また、抵抗体を、半
導体素子の近傍に形成できるため、配線長を短縮できる
。
ありなから厚膜抵抗体が半導体素子が搭載される同じセ
ラミック基材に形成され、従来性の回路基板上に搭載さ
れ、半導体素子部と接続されていた抵抗体の代替となり
、実装面積の小型化が達成される。また、抵抗体を、半
導体素子の近傍に形成できるため、配線長を短縮できる
。
以下、この発明の一実施例の半導体搭載装置のＩＩ！：
遣方法をセラミックリードレスチップキャリアを例に説
明する。
遣方法をセラミックリードレスチップキャリアを例に説
明する。
第１図（ａ）はセラミックリードレスチップキャリアの
底面を示す平面図で、半導体素子ｅユこの面の反対面に
搭載される。第１図（ｂ）は第１図（ａ）のＩｂ−Ｉｂ
線断面図である。図において、（１）はセラミック基材
で、この場合はセラミックで作られたＩＪ−ドレスチッ
プキャリアの基材、（２）は導体配線パターン、この場
合はタングステンを主成分とする他の回路基板との接続
用端子、（３）は厚膜導体で、この場合は銀パラジウム
で形成されている。（４）は厚膜抵抗体で、この場合、
酸化ルテニウムを主成分とする。この厚膜抵抗体１４）
は厚膜導体（３）により導体配線パターン（２）に電気
的に接続される。
底面を示す平面図で、半導体素子ｅユこの面の反対面に
搭載される。第１図（ｂ）は第１図（ａ）のＩｂ−Ｉｂ
線断面図である。図において、（１）はセラミック基材
で、この場合はセラミックで作られたＩＪ−ドレスチッ
プキャリアの基材、（２）は導体配線パターン、この場
合はタングステンを主成分とする他の回路基板との接続
用端子、（３）は厚膜導体で、この場合は銀パラジウム
で形成されている。（４）は厚膜抵抗体で、この場合、
酸化ルテニウムを主成分とする。この厚膜抵抗体１４）
は厚膜導体（３）により導体配線パターン（２）に電気
的に接続される。
第２図（ａ）及び第３図（ａ）は第１図のセラミックリ
ードレスチップキャリアの途中工程を示す平面図で、第
２図（ｂ）は第２図（ａ）のｌＩｂ−璽す線断面図、第
３図（ｂ）は第３図（ａ）のｉｂ −ｉｂ線断面図であ
る。第１〜３図を用いてこの発明の一実施例を工＠１１
歓に説明する。まず、未焼成のセラミックス上に導体配
線パターン、この場合タングステンを主成分とするペー
ストを所定パターンに印届１ｊする。この後。
ードレスチップキャリアの途中工程を示す平面図で、第
２図（ｂ）は第２図（ａ）のｌＩｂ−璽す線断面図、第
３図（ｂ）は第３図（ａ）のｉｂ −ｉｂ線断面図であ
る。第１〜３図を用いてこの発明の一実施例を工＠１１
歓に説明する。まず、未焼成のセラミックス上に導体配
線パターン、この場合タングステンを主成分とするペー
ストを所定パターンに印届１ｊする。この後。
還元雰囲気中、１５００’０程度で焼成しセラミック基
材（１）にタングステンを主成分とする導体配線パター
ン（２）を形成する（第２図体）（ｂ））。次に、この
焼成された導体配線パターン（２）に酸化防止処理とし
て２焼成された導体配線（２）上に無電解めっきにより
ニッケルめっき（２ａ） 、その後金めつき（２ｂ）を
施す。続いて、銀パラジウムペーストを所定パターンに
印刷する。この際、前記のめつき処理の為された導体配
線（２）上にも重なるように印刷し、最高温度８５０’
Ｏ，空気中で焼成して、銀パラジウムの厚膜導体（３）
を形成する（第３図（ａ）（ｂ） ）。この際タングス
テンの導体配線（２）上に施されためつき皮膜及び銀パ
ラジウムの厚膜導体がタングステンの導体層を被覆し、
タングステンの酸化を防止するため、タングステンの導
体配線（２）と銀パラジウム厚膜導体（３）との良好な
接続が得られる。このようにして形成された厚膜導体（
３）と端部が重なるように酸化ルテニウム系厚膜抵抗ペ
ーストを所定パターンに印刷し、最高温度８５０°Ｃ１
空気中で焼成して厚膜抵抗体（４）を形成する（第１図
（ａ）（ｂ））。この厚膜抵抗体（４）と銀パラジウム
厚膜導体（３）とは良好な導通が得られる。以上の様に
形成したセラミックリードレステップキャリアの例えば
反対側面に半導体素子（図示せず）を搭載することによ
り。
材（１）にタングステンを主成分とする導体配線パター
ン（２）を形成する（第２図体）（ｂ））。次に、この
焼成された導体配線パターン（２）に酸化防止処理とし
て２焼成された導体配線（２）上に無電解めっきにより
ニッケルめっき（２ａ） 、その後金めつき（２ｂ）を
施す。続いて、銀パラジウムペーストを所定パターンに
印刷する。この際、前記のめつき処理の為された導体配
線（２）上にも重なるように印刷し、最高温度８５０’
Ｏ，空気中で焼成して、銀パラジウムの厚膜導体（３）
を形成する（第３図（ａ）（ｂ） ）。この際タングス
テンの導体配線（２）上に施されためつき皮膜及び銀パ
ラジウムの厚膜導体がタングステンの導体層を被覆し、
タングステンの酸化を防止するため、タングステンの導
体配線（２）と銀パラジウム厚膜導体（３）との良好な
接続が得られる。このようにして形成された厚膜導体（
３）と端部が重なるように酸化ルテニウム系厚膜抵抗ペ
ーストを所定パターンに印刷し、最高温度８５０°Ｃ１
空気中で焼成して厚膜抵抗体（４）を形成する（第１図
（ａ）（ｂ））。この厚膜抵抗体（４）と銀パラジウム
厚膜導体（３）とは良好な導通が得られる。以上の様に
形成したセラミックリードレステップキャリアの例えば
反対側面に半導体素子（図示せず）を搭載することによ
り。
厚膜抵抗体を有する半導体搭載装置となる。
なお上記実施例では、セラミックリードレスチップキャ
リアの場合について説明したが、セラミックスを基材と
し、このセラミックスと同時焼成してなる導体を有する
半導体搭載装置であればよく、ビングリッドアレイタイ
プのパッケージ、多層セラミック基板等でも同様の効果
を奏する。また２ セラミックス基拐と同時焼成してな
る導体配線としては、タングステンの他、モリブデン、
マンガン等の高融点卑金属を主成分としたものでもよい
。
リアの場合について説明したが、セラミックスを基材と
し、このセラミックスと同時焼成してなる導体を有する
半導体搭載装置であればよく、ビングリッドアレイタイ
プのパッケージ、多層セラミック基板等でも同様の効果
を奏する。また２ セラミックス基拐と同時焼成してな
る導体配線としては、タングステンの他、モリブデン、
マンガン等の高融点卑金属を主成分としたものでもよい
。
この発明は以上説明したとおシ、未焼成のセラミック基
材に配線パターンを作り２両者を還元雰囲気で同時焼成
してセラミック基材に導体配線パターンを形成する工程
、この導体配線パターンに酸化防止処理を行う工程、上
記セラミック基材に上記導体配線パターンに電気的に接
続される厚膜抵抗体を酸化雰囲気中で焼成して形成する
工程を施すことにより、同時焼成タイプのものでありな
がら、半導体素子を搭載するセラミック基材に厚膜抵抗
体を形成しているので、実装面積を削減小型化するとと
もに配線長も短縮できる半導体搭載装置が得られる効果
がある。なお、抵抗体の形成が印刷、焼成により一括し
て行なえるので２個々の抵抗体を基板に実装するものに
比べ１作業性が向上する。
材に配線パターンを作り２両者を還元雰囲気で同時焼成
してセラミック基材に導体配線パターンを形成する工程
、この導体配線パターンに酸化防止処理を行う工程、上
記セラミック基材に上記導体配線パターンに電気的に接
続される厚膜抵抗体を酸化雰囲気中で焼成して形成する
工程を施すことにより、同時焼成タイプのものでありな
がら、半導体素子を搭載するセラミック基材に厚膜抵抗
体を形成しているので、実装面積を削減小型化するとと
もに配線長も短縮できる半導体搭載装置が得られる効果
がある。なお、抵抗体の形成が印刷、焼成により一括し
て行なえるので２個々の抵抗体を基板に実装するものに
比べ１作業性が向上する。
第１図（ａ）はこの発明の一実施例により得られた半導
体搭載装置のリードレスチップキャリアを示す平面図、
（ｂ）はそのＩｂ−１ｂ線断面図、第２図（−）及び第
３図（ａ）は第１図の途中工程を示す平面図で。 第２図（ｂ）は第２図（ａ）のＩ’ｂ−■ｂ縁線断面図
。３図（ｂ）は第３図（ａ）のｘｂ −ｉｂ線断面図、
第４図〜第７図はそれぞれ従来の半導体搭載装置を示す
斜視図でるる。 （旧・・セラミック基材、（２）・・・導体配線、（３
）・・・厚膜導体、（４）・・・厚膜抵抗体。 なお２図中、同一符号は同−又は相当部分を示すＯ
体搭載装置のリードレスチップキャリアを示す平面図、
（ｂ）はそのＩｂ−１ｂ線断面図、第２図（−）及び第
３図（ａ）は第１図の途中工程を示す平面図で。 第２図（ｂ）は第２図（ａ）のＩ’ｂ−■ｂ縁線断面図
。３図（ｂ）は第３図（ａ）のｘｂ −ｉｂ線断面図、
第４図〜第７図はそれぞれ従来の半導体搭載装置を示す
斜視図でるる。 （旧・・セラミック基材、（２）・・・導体配線、（３
）・・・厚膜導体、（４）・・・厚膜抵抗体。 なお２図中、同一符号は同−又は相当部分を示すＯ
Claims (3)
- （１）未焼成のセラミック基材に配線パターンを作り、
両者を還元雰囲気で同時焼成してセラミック基材に導体
配線パターンを形成する工程、この導体配線パターンに
酸化防止処理を行う工程、上記セラミック基材に上記導
体配線パターンに電気的に接続される厚膜抵抗体を酸化
雰囲気中で焼成して形成する工程を施す半導体搭載装置
の製造方法。 - （２）導体配線はタングステン、モリブデン及びマンガ
ンの高融点金属のうちのいずれか一種を主成分とする特
許請求の範囲第１項記載の半導体搭載装置の製造方法。 - （３）厚膜抵抗体は酸化ルテニウム系厚膜抵抗体である
特許請求の範囲第１項又は第２項記載の半導体搭載装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17446285A JPS6235552A (ja) | 1985-08-08 | 1985-08-08 | 半導体搭載装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17446285A JPS6235552A (ja) | 1985-08-08 | 1985-08-08 | 半導体搭載装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6235552A true JPS6235552A (ja) | 1987-02-16 |
Family
ID=15978907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17446285A Pending JPS6235552A (ja) | 1985-08-08 | 1985-08-08 | 半導体搭載装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235552A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144557U (ja) * | 1988-03-29 | 1989-10-04 |
-
1985
- 1985-08-08 JP JP17446285A patent/JPS6235552A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144557U (ja) * | 1988-03-29 | 1989-10-04 |
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