JPH0210571B2 - - Google Patents
Info
- Publication number
- JPH0210571B2 JPH0210571B2 JP59064747A JP6474784A JPH0210571B2 JP H0210571 B2 JPH0210571 B2 JP H0210571B2 JP 59064747 A JP59064747 A JP 59064747A JP 6474784 A JP6474784 A JP 6474784A JP H0210571 B2 JPH0210571 B2 JP H0210571B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductor
- components
- thick film
- wiring board
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004020 conductor Substances 0.000 claims description 38
- 239000011521 glass Substances 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 17
- 239000000203 mixture Substances 0.000 claims description 9
- 238000004382 potting Methods 0.000 claims description 7
- 238000007639 printing Methods 0.000 claims description 7
- 238000001035 drying Methods 0.000 claims description 6
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 35
- 238000007789 sealing Methods 0.000 description 8
- 239000003822 epoxy resin Substances 0.000 description 6
- 229920000647 polyepoxide Polymers 0.000 description 6
- 229920002379 silicone rubber Polymers 0.000 description 6
- 239000004945 silicone rubber Substances 0.000 description 6
- 239000000919 ceramic Substances 0.000 description 4
- 238000010304 firing Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910018949 PtAu Inorganic materials 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229920001971 elastomer Polymers 0.000 description 1
- 239000002241 glass-ceramic Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3192—Multilayer coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0102—Calcium [Ca]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、厚膜多層配線基板上にICチツプそ
の他のチツプ部品を搭載し、ポツテイングにより
封止する電子部品の製造方法に関する。
の他のチツプ部品を搭載し、ポツテイングにより
封止する電子部品の製造方法に関する。
近年、電子機器の小型化、軽量化、高信頼性化
の要求が多くの分野において高まつてきており、
これらの要求を満足するハイブリツドICの開発
がすすめられている。
の要求が多くの分野において高まつてきており、
これらの要求を満足するハイブリツドICの開発
がすすめられている。
このハイブリツドICに使用される多層配線基
板の製造法の1つとして厚膜法による製造方法が
知られている。
板の製造法の1つとして厚膜法による製造方法が
知られている。
この厚膜法においては、第1図および第2図に
示すように、セラミツク基板1上に、Au、Pt、
Au、AgPd、Cu等を導電金属として用いた導体
ペーストによる下部導体配線層2aと上部導体配
線層2bと結晶化ガラスペースト等による下部絶
縁層3a、上部絶縁層3bとが印刷、乾燥、焼成
の繰り返しにより交互に形成されて、厚膜回路配
線基板が形成される。
示すように、セラミツク基板1上に、Au、Pt、
Au、AgPd、Cu等を導電金属として用いた導体
ペーストによる下部導体配線層2aと上部導体配
線層2bと結晶化ガラスペースト等による下部絶
縁層3a、上部絶縁層3bとが印刷、乾燥、焼成
の繰り返しにより交互に形成されて、厚膜回路配
線基板が形成される。
この厚膜回路配線基板の最上層には、部品を搭
載するための導体パターン4a,4b、搭載され
たICチツプと厚膜回路配線基板との電気的接続
を形成するためのボンデイング用導体パターン4
c、入出力リードを取り付けるための導体パター
ン4d、およびこれ等の導体パターン4a〜4d
を電気的に相互接続するための導体配線パターン
4eが形成される。
載するための導体パターン4a,4b、搭載され
たICチツプと厚膜回路配線基板との電気的接続
を形成するためのボンデイング用導体パターン4
c、入出力リードを取り付けるための導体パター
ン4d、およびこれ等の導体パターン4a〜4d
を電気的に相互接続するための導体配線パターン
4eが形成される。
ところでこのような厚膜回路配線基板では、そ
の上にICチツプ等のチツプ部品を搭載した後、
外気とチツプ部品を遮断するためにその最上層を
封止する必要がある。
の上にICチツプ等のチツプ部品を搭載した後、
外気とチツプ部品を遮断するためにその最上層を
封止する必要がある。
このような封止方法としては、封止用の金属キ
ヤツプあるいはセラミツクキヤツプ(図示を省
略)で厚膜回路配線基板の上面を覆い、その接合
部をハンダシールあるいは溶接シール等により封
止する方法がとられている。
ヤツプあるいはセラミツクキヤツプ(図示を省
略)で厚膜回路配線基板の上面を覆い、その接合
部をハンダシールあるいは溶接シール等により封
止する方法がとられている。
この方法によれば、気密に対する高信頼性が得
られるがこうして得られるハイブリツドIC等の
電子部品はコストが高くなるという難点がある。
られるがこうして得られるハイブリツドIC等の
電子部品はコストが高くなるという難点がある。
一方、多少信頼性の点ではキヤツプを用いた半
田等による封止シールよりも劣るが、電子部品の
製品コストを低減させる封止方法として、ICチ
ツプ等のチツプ部品を搭載した厚膜回路配線基板
上にエポキシ樹脂やシリコーンゴム等の硬化性組
成物をポツテイングし外気と前記ICチツプ等の
チツプ部品とを遮断する樹脂ゴム封止法が考えら
れる。
田等による封止シールよりも劣るが、電子部品の
製品コストを低減させる封止方法として、ICチ
ツプ等のチツプ部品を搭載した厚膜回路配線基板
上にエポキシ樹脂やシリコーンゴム等の硬化性組
成物をポツテイングし外気と前記ICチツプ等の
チツプ部品とを遮断する樹脂ゴム封止法が考えら
れる。
しかしながらこのポツテイングによる封止法で
は、信頼性の面、特に耐湿性の面で問題があり、
厚膜回路配線基板の表面の導体配線パターン4e
の間隔の狭い場所ではポツテイングされたエポキ
シ樹脂あるいはシリコーンゴム等の内部に湿気が
侵入して、特にAg系の導体配線においては、マ
イグレーシヨンによる配線の短絡事故が発生する
という難点があつた。
は、信頼性の面、特に耐湿性の面で問題があり、
厚膜回路配線基板の表面の導体配線パターン4e
の間隔の狭い場所ではポツテイングされたエポキ
シ樹脂あるいはシリコーンゴム等の内部に湿気が
侵入して、特にAg系の導体配線においては、マ
イグレーシヨンによる配線の短絡事故が発生する
という難点があつた。
このような問題を回避するため、例えば厚膜回
路配線基板表面のチツプ部品搭載用の導体パター
ン4a,4b,4cあるいは入出力リードを取付
けるための導体パターン4d等の部品搭載用導体
パターンを除いた部分5(第1図の散点部分)に
絶縁体である結晶化ガラスペーストを印刷、乾
燥、焼成することが考えられる。
路配線基板表面のチツプ部品搭載用の導体パター
ン4a,4b,4cあるいは入出力リードを取付
けるための導体パターン4d等の部品搭載用導体
パターンを除いた部分5(第1図の散点部分)に
絶縁体である結晶化ガラスペーストを印刷、乾
燥、焼成することが考えられる。
しかしながら結晶化ガラス層は有孔性(ポーラ
ス)であつた、湿気が結晶化ガラス層を透過して
しまい、耐湿性の向上にはあまり寄与しないとい
う問題があつた。
ス)であつた、湿気が結晶化ガラス層を透過して
しまい、耐湿性の向上にはあまり寄与しないとい
う問題があつた。
さらにまたオーバーグレースとして用いられる
非結晶化ガラス層6を印刷、乾燥、焼成すること
により耐湿性を向上させることも考えられるが、
非結晶化ガラス層は、第2図に示すように表面が
平滑に過ぎて、第3図に示すようにICチツプ等
のチツプ部品7を実装後、エポキシ樹脂あるいは
シリコーンゴム等の硬化性組成物10をポツテイ
ングして硬化させた場合、硬化したエポキシ樹脂
やシリコーンゴム等が厚膜回路配線基板表面から
容易にはがれてしまうという欠点があつた。なお
第3図において、8はチツプ部品を接着した接着
剤層、9はボンデイングワイヤを示している。
非結晶化ガラス層6を印刷、乾燥、焼成すること
により耐湿性を向上させることも考えられるが、
非結晶化ガラス層は、第2図に示すように表面が
平滑に過ぎて、第3図に示すようにICチツプ等
のチツプ部品7を実装後、エポキシ樹脂あるいは
シリコーンゴム等の硬化性組成物10をポツテイ
ングして硬化させた場合、硬化したエポキシ樹脂
やシリコーンゴム等が厚膜回路配線基板表面から
容易にはがれてしまうという欠点があつた。なお
第3図において、8はチツプ部品を接着した接着
剤層、9はボンデイングワイヤを示している。
本発明は、このような事情に対処してなされた
もので、その目的とするところは、耐湿性が良好
で、しかも封止のためにポツテイングされたエポ
キシ樹脂やシリコーンゴム等の硬化性組成物が強
固に厚膜回路配線基板上に接着し、これによつて
信頼性の高い封止がなされた電子部品を製造し得
る方法を提供することにある。
もので、その目的とするところは、耐湿性が良好
で、しかも封止のためにポツテイングされたエポ
キシ樹脂やシリコーンゴム等の硬化性組成物が強
固に厚膜回路配線基板上に接着し、これによつて
信頼性の高い封止がなされた電子部品を製造し得
る方法を提供することにある。
〔発明の概要〕
すなわち本発明の電子部品の製造方法は、厚膜
回路配線基板表面のICチツプその他の部品搭載
用導体パターンを除く部分に非結晶化ガラスペー
ストを印刷、乾燥、焼成する工程と、この工程に
より形成された非結晶化ガラス層上に結晶化ガラ
スペーストを印刷、乾燥、焼成する工程と、この
工程において形成された厚膜回路配線基板上にチ
ツプ部品その他の部品を実装する工程と、前記
ICチツプその他の部品上に硬化性組成物による
ポツテイングを施す工程とを具備することを特徴
としている。
回路配線基板表面のICチツプその他の部品搭載
用導体パターンを除く部分に非結晶化ガラスペー
ストを印刷、乾燥、焼成する工程と、この工程に
より形成された非結晶化ガラス層上に結晶化ガラ
スペーストを印刷、乾燥、焼成する工程と、この
工程において形成された厚膜回路配線基板上にチ
ツプ部品その他の部品を実装する工程と、前記
ICチツプその他の部品上に硬化性組成物による
ポツテイングを施す工程とを具備することを特徴
としている。
以下図面を参照しながら本発明の一実施例を説
明する。
明する。
第4図は本発明の一実施例により製造された電
子部品を示す断面図である。なお同図において、
第1図ないし第3図と共通する部分には同一符号
が付されている。
子部品を示す断面図である。なお同図において、
第1図ないし第3図と共通する部分には同一符号
が付されている。
この実施例においては、アルミナ等のセラミツ
ク基板1上にAu、PtAu、Ag、Pd、Cu等の導体
ペーストにより下部導体配線層2aが形成され、
その上に結晶化ガラスペーストにより下部絶縁層
3aが形成され、この下部絶縁層3aにはスルー
ホールが形成されてその上に導体ペーストにより
上部導体配線層2bが形成され、同時にこの上部
導体配線層2bと下部導体配線層2aとを電気的
に接続する接続導体2cがスルーホール内に形成
される。
ク基板1上にAu、PtAu、Ag、Pd、Cu等の導体
ペーストにより下部導体配線層2aが形成され、
その上に結晶化ガラスペーストにより下部絶縁層
3aが形成され、この下部絶縁層3aにはスルー
ホールが形成されてその上に導体ペーストにより
上部導体配線層2bが形成され、同時にこの上部
導体配線層2bと下部導体配線層2aとを電気的
に接続する接続導体2cがスルーホール内に形成
される。
さらに同様にして上部導体配線層2b上には、
上部絶縁層3bおよびその層内にスルーホールが
形成され、その上に表面導体パターンおよびこの
表面導体パターンと上部導体配線層2bとを電気
的に接続する接続導体とが順に形成される。
上部絶縁層3bおよびその層内にスルーホールが
形成され、その上に表面導体パターンおよびこの
表面導体パターンと上部導体配線層2bとを電気
的に接続する接続導体とが順に形成される。
この表面導体パターンのうち部品搭載用の導体
パターン4a〜4dを除いた部分には、オーバー
グレースタイプの軟化点500℃程度の非結晶化ガ
ラス層6aと軟化点900℃程度の結晶化ガラス層
6bとが、それぞれのガラスペーストの印刷、乾
燥、焼成により順に形成される。
パターン4a〜4dを除いた部分には、オーバー
グレースタイプの軟化点500℃程度の非結晶化ガ
ラス層6aと軟化点900℃程度の結晶化ガラス層
6bとが、それぞれのガラスペーストの印刷、乾
燥、焼成により順に形成される。
次いで表面導体層のチツプ部品を搭載するため
の導体パターン4a,4b上には、ICチツプ等
のチツプ部品7が導電エポキシ等の接着剤により
搭載され、例えばAuあるいはAl線等からなるボ
ンデイングワイヤ9を用いてワイヤボンデイング
により、このチツプ部品上の端子パツドと基板上
の導体配線パターン4cとが電気的に接続され
る。
の導体パターン4a,4b上には、ICチツプ等
のチツプ部品7が導電エポキシ等の接着剤により
搭載され、例えばAuあるいはAl線等からなるボ
ンデイングワイヤ9を用いてワイヤボンデイング
により、このチツプ部品上の端子パツドと基板上
の導体配線パターン4cとが電気的に接続され
る。
一方、導体パターン4d(第4図において図示
せず)上には入出力リードが導電エポキシ等の接
着剤により搭載される。
せず)上には入出力リードが導電エポキシ等の接
着剤により搭載される。
この後ICチツプ7、ボンデイングワイヤ9、
入出力リード(図示せず)の基部上にエポキシ樹
脂あるいはRTVタイプのシリコーンゴム等の硬
化性組成物10によるポツテイングが施され、硬
化されて外気と遮断される。
入出力リード(図示せず)の基部上にエポキシ樹
脂あるいはRTVタイプのシリコーンゴム等の硬
化性組成物10によるポツテイングが施され、硬
化されて外気と遮断される。
第5図は本発明の他の実施例により得られた電
子部品の横断面図である。この実施例は、ポツテ
イングする領域が異なる点を除いて第4図に示し
た実施例と同一構成とされている。
子部品の横断面図である。この実施例は、ポツテ
イングする領域が異なる点を除いて第4図に示し
た実施例と同一構成とされている。
この実施例においては、入出力リード11を除
いてセラミツク基板1の裏面を含む全面が硬化性
組成物10によりポツテイングされている。
いてセラミツク基板1の裏面を含む全面が硬化性
組成物10によりポツテイングされている。
この実施例によれば第3図に示した実施例より
もさらに信頼性の高い電子部品を得ることができ
る。
もさらに信頼性の高い電子部品を得ることができ
る。
以上説明したように、本発明によれば、厚膜回
路配線基板の部品搭載用導体パターンを除く部分
に非結晶化ガラスの層と結晶化ガラスの層とを順
に形成し、その上にポツテイングを行なうように
したので、最上層に形成されたポーラスな結晶化
ガラス層がポツテイング用の硬化性組成物と非常
に強固に接着し、またその結晶化ガラス層の下部
の非結晶化ガラス層が外部からの湿気の侵入を完
全に防止して信頼性の非常に高い樹脂封止による
電子部品を提供することが可能となる。
路配線基板の部品搭載用導体パターンを除く部分
に非結晶化ガラスの層と結晶化ガラスの層とを順
に形成し、その上にポツテイングを行なうように
したので、最上層に形成されたポーラスな結晶化
ガラス層がポツテイング用の硬化性組成物と非常
に強固に接着し、またその結晶化ガラス層の下部
の非結晶化ガラス層が外部からの湿気の侵入を完
全に防止して信頼性の非常に高い樹脂封止による
電子部品を提供することが可能となる。
第1図は従来の樹脂封止による電子部品に用い
られる厚膜回路配線基板の斜視図、第2図はその
断面図、第3図は従来の厚膜回路配線基板上に
ICチツプ等のチツプ部品を実装した後樹脂封止
した電子部品の断面図、第4図は本発明により得
られた電子部品の断面図、第5図は本発明の他の
実施例により得られた電子部品の断面図である。 1……セラミツク基板、2a,2b……導体ペ
ースト、3a,3b……絶縁体ペースト、4a,
4b……部品を搭載するための導体パターン、4
c……ICチツプと厚膜回路配線基板との電気的
接続を形成するための導体パターン、4d……入
出力リードを取り付けるための導体パターン、4
e……導体パターン間を電気的に接続するための
導体配線パターン、5……部品搭載用の導体パタ
ーンを除いた部分、6,6a……非結晶化ガラス
層、6b……結晶化ガラス層、7……ICチツプ、
8……接着剤層、9……ボンデイングワイヤ、1
0……硬化性組成物。
られる厚膜回路配線基板の斜視図、第2図はその
断面図、第3図は従来の厚膜回路配線基板上に
ICチツプ等のチツプ部品を実装した後樹脂封止
した電子部品の断面図、第4図は本発明により得
られた電子部品の断面図、第5図は本発明の他の
実施例により得られた電子部品の断面図である。 1……セラミツク基板、2a,2b……導体ペ
ースト、3a,3b……絶縁体ペースト、4a,
4b……部品を搭載するための導体パターン、4
c……ICチツプと厚膜回路配線基板との電気的
接続を形成するための導体パターン、4d……入
出力リードを取り付けるための導体パターン、4
e……導体パターン間を電気的に接続するための
導体配線パターン、5……部品搭載用の導体パタ
ーンを除いた部分、6,6a……非結晶化ガラス
層、6b……結晶化ガラス層、7……ICチツプ、
8……接着剤層、9……ボンデイングワイヤ、1
0……硬化性組成物。
Claims (1)
- 1 厚膜回路配線基板表面のICチツプその他の
部品搭載用導体パターンを除く部分に非結晶化ガ
ラスペーストを印刷、乾燥、焼成する工程と、こ
の工程により形成された非結晶化ガラス層上に結
晶化ガラスペーストを印刷、乾燥、焼成する工程
と、この工程において形成された厚膜回路配線基
板上にICチツプその他の部品を実装する工程と、
前記ICチツプその他の部品上に硬化性組成物に
よるポツテイングを施す工程とを具備することを
特徴とする電子部品の製造方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59064747A JPS60208886A (ja) | 1984-03-31 | 1984-03-31 | 電子部品の製造方法 |
EP85302138A EP0157590B1 (en) | 1984-03-31 | 1985-03-27 | Packaged electronic device |
DE8585302138T DE3580180D1 (de) | 1984-03-31 | 1985-03-27 | Verkapselte elektronische anordnung. |
US06/716,980 US4639830A (en) | 1984-03-31 | 1985-03-28 | Packaged electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59064747A JPS60208886A (ja) | 1984-03-31 | 1984-03-31 | 電子部品の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60208886A JPS60208886A (ja) | 1985-10-21 |
JPH0210571B2 true JPH0210571B2 (ja) | 1990-03-08 |
Family
ID=13267056
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59064747A Granted JPS60208886A (ja) | 1984-03-31 | 1984-03-31 | 電子部品の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4639830A (ja) |
EP (1) | EP0157590B1 (ja) |
JP (1) | JPS60208886A (ja) |
DE (1) | DE3580180D1 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2593346B1 (fr) * | 1986-01-17 | 1990-05-25 | Nec Corp | Substrat de cablage utilisant une ceramique comme isolant |
JPH0545009Y2 (ja) * | 1987-04-06 | 1993-11-16 | ||
JPH0744320B2 (ja) * | 1989-10-20 | 1995-05-15 | 松下電器産業株式会社 | 樹脂回路基板及びその製造方法 |
JP2821262B2 (ja) * | 1990-11-26 | 1998-11-05 | 株式会社日立製作所 | 電子装置 |
JPH05207718A (ja) * | 1992-01-24 | 1993-08-13 | Nippon Densan Corp | 直流モータ |
US6888259B2 (en) * | 2001-06-07 | 2005-05-03 | Denso Corporation | Potted hybrid integrated circuit |
TWI574363B (zh) * | 2011-07-05 | 2017-03-11 | 鴻海精密工業股份有限公司 | 晶片封裝體 |
TWI514524B (zh) * | 2011-07-21 | 2015-12-21 | Hon Hai Prec Ind Co Ltd | 雙面電路板結構 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3317653A (en) * | 1965-05-07 | 1967-05-02 | Cts Corp | Electrical component and method of making the same |
US3909680A (en) * | 1973-02-16 | 1975-09-30 | Matsushita Electric Ind Co Ltd | Printed circuit board with silver migration prevention |
GB1450689A (en) * | 1973-09-27 | 1976-09-22 | Int Standard Electric Corp | Circuit ar'ngements |
US3943621A (en) * | 1974-03-25 | 1976-03-16 | General Electric Company | Semiconductor device and method of manufacture therefor |
US4042550A (en) * | 1975-11-28 | 1977-08-16 | Allied Chemical Corporation | Encapsulant compositions based on anhydride-hardened epoxy resins |
JPS5328266A (en) * | 1976-08-13 | 1978-03-16 | Fujitsu Ltd | Method of producing multilayer ceramic substrate |
IN147578B (ja) * | 1977-02-24 | 1980-04-19 | Rca Corp | |
US4147087A (en) * | 1977-06-13 | 1979-04-03 | Peters Jr Joseph | Pitch change limiting device in conjunction with stringed musical instruments |
US4318830A (en) * | 1979-01-15 | 1982-03-09 | E. I. Du Pont De Nemours And Company | Thick film conductors having improved aged adhesion |
US4221047A (en) * | 1979-03-23 | 1980-09-09 | International Business Machines Corporation | Multilayered glass-ceramic substrate for mounting of semiconductor device |
JPS5729185U (ja) * | 1980-07-28 | 1982-02-16 | ||
JPS5817651A (ja) * | 1981-07-24 | 1983-02-01 | Hitachi Ltd | 多層回路板とその製造方法 |
-
1984
- 1984-03-31 JP JP59064747A patent/JPS60208886A/ja active Granted
-
1985
- 1985-03-27 DE DE8585302138T patent/DE3580180D1/de not_active Expired - Lifetime
- 1985-03-27 EP EP85302138A patent/EP0157590B1/en not_active Expired - Lifetime
- 1985-03-28 US US06/716,980 patent/US4639830A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
DE3580180D1 (de) | 1990-11-29 |
EP0157590A2 (en) | 1985-10-09 |
JPS60208886A (ja) | 1985-10-21 |
US4639830A (en) | 1987-01-27 |
EP0157590A3 (en) | 1987-05-27 |
EP0157590B1 (en) | 1990-10-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3704864B2 (ja) | 半導体素子の実装構造 | |
US5897724A (en) | Method of producing a hybrid integrated circuit | |
JP3294740B2 (ja) | 半導体装置 | |
JPH0210571B2 (ja) | ||
WO1997030461A1 (en) | Resistor network in ball grid array package | |
JP4013339B2 (ja) | バンプを有する電子部品の製造方法 | |
JP2002373961A (ja) | 樹脂封止型電子装置 | |
JPS6153852B2 (ja) | ||
JPS5823956B2 (ja) | インサツハイセンバン | |
JPH0365034B2 (ja) | ||
JP3200754B2 (ja) | 半導体装置の製造方法 | |
JPH0536299Y2 (ja) | ||
JP2599290Y2 (ja) | ハイブリッドic | |
JPH0536300Y2 (ja) | ||
JP3405718B2 (ja) | 半導体装置 | |
KR100609760B1 (ko) | 회로패턴이 인쇄된 다층세라믹 접합 반도체장치 및 그제조방법 | |
JPS5879741A (ja) | 集積回路装置の接続方法 | |
JPS58114497A (ja) | セラミツク多層回路基板およびその製造方法 | |
JPH05218291A (ja) | 混成集積回路装置 | |
JPH0487356A (ja) | 混成集積回路の製造方法 | |
JPS6235552A (ja) | 半導体搭載装置の製造方法 | |
JPH0361358B2 (ja) | ||
JPS63110755A (ja) | 配線基板およびその製造方法 | |
JPS61287253A (ja) | 半導体装置 | |
JPS63226053A (ja) | 混成集積チツプモジユ−ル |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |