JPS61287253A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61287253A JPS61287253A JP12813385A JP12813385A JPS61287253A JP S61287253 A JPS61287253 A JP S61287253A JP 12813385 A JP12813385 A JP 12813385A JP 12813385 A JP12813385 A JP 12813385A JP S61287253 A JPS61287253 A JP S61287253A
- Authority
- JP
- Japan
- Prior art keywords
- hybrid
- ceramic
- cap
- large scale
- printed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5385—Assembly of a plurality of insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/36—Assembling printed circuits with other printed circuits
- H05K3/361—Assembling flexible printed circuits with other printed circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の、利用分野〕
本発明は混成ＩＣＫ係り、特に配線の多層化と部品実装
密匿の向上に好適な大規模混成ＸＣの構成法に関する。
密匿の向上に好適な大規模混成ＸＣの構成法に関する。
従来の混成ＩＣは、セラミック基板上に乾式厚膜技術に
より、配線導体、抵抗体等を印刷、焼成をくりかえすこ
とにより、多数個形成した抜ＩＣ，）ランジスタウコン
デンサ、ダイオード等の部品を搭載接続し、リード端子
を取り付けた後、外装コートを施して構成していた。こ
の場合、配線導体の多層化技術としては、厚膜導体を印
刷後、必要な部分に誘電体を印刷し、その上に上層の厚
膜導体を印刷し一体焼成して構成するいわゆるクロスオ
ーバ技術が一般的である。この方法をくりかえすことに
より、原理的には何層でも可能であることが知られてい
る。
より、配線導体、抵抗体等を印刷、焼成をくりかえすこ
とにより、多数個形成した抜ＩＣ，）ランジスタウコン
デンサ、ダイオード等の部品を搭載接続し、リード端子
を取り付けた後、外装コートを施して構成していた。こ
の場合、配線導体の多層化技術としては、厚膜導体を印
刷後、必要な部分に誘電体を印刷し、その上に上層の厚
膜導体を印刷し一体焼成して構成するいわゆるクロスオ
ーバ技術が一般的である。この方法をくりかえすことに
より、原理的には何層でも可能であることが知られてい
る。
（電子通信学会編、オーム社発行第１版第６刷電子通信
ハンドブック、第２群、第９編、第２部門混成、膜集積
回路の５８０頁−５９４頁）ところが、実際の製造にお
いては、クロスオーバ部の段差により印刷時のにじみや
、誘電体１内部のピンホールなどが発生し、歩留低下、
信頼性の低下などより、導体２層か多くても３層くらい
が限度であった。またクロスオーバ部は原理的にコンデ
ンサを形成しているため、浮遊容量による高周波特性に
問題を起す場合がありこの点でも導体多層に制限があっ
た。また導体抵抗体の形成、部品搭載のベースは、セラ
ミック基板のみであるため、そこに実装可能な面積以上
には高密度化出来ないと云う欠点があった。
ハンドブック、第２群、第９編、第２部門混成、膜集積
回路の５８０頁−５９４頁）ところが、実際の製造にお
いては、クロスオーバ部の段差により印刷時のにじみや
、誘電体１内部のピンホールなどが発生し、歩留低下、
信頼性の低下などより、導体２層か多くても３層くらい
が限度であった。またクロスオーバ部は原理的にコンデ
ンサを形成しているため、浮遊容量による高周波特性に
問題を起す場合がありこの点でも導体多層に制限があっ
た。また導体抵抗体の形成、部品搭載のベースは、セラ
ミック基板のみであるため、そこに実装可能な面積以上
には高密度化出来ないと云う欠点があった。
一方フレ中シプル基板については電子材料１９８３年１
０月号９０頁〜９４頁で角橋、田原他により「薄膜抵抗
体付プリント配線板」と題する論文により論じられてい
るが、これと混成ＩＣ又は膜ＩＣ２配線基板、セラミッ
クパッケージなどと組合せて高密度実装法に適用するこ
とについては認識していない。
０月号９０頁〜９４頁で角橋、田原他により「薄膜抵抗
体付プリント配線板」と題する論文により論じられてい
るが、これと混成ＩＣ又は膜ＩＣ２配線基板、セラミッ
クパッケージなどと組合せて高密度実装法に適用するこ
とについては認識していない。
本発明の目的は、導体配線層を増加させ、合わせて部品
実装密度の向上に好適な大規模混成ＩＣの構成法を提供
することにある。
実装密度の向上に好適な大規模混成ＩＣの構成法を提供
することにある。
本発明は上記目的を達成するため、湿式厚膜技術により
導体を形成したセラミックパッケージと、外装コートの
代替えとして、同じく湿式厚膜技術によりその内面に導
体を形成しであるセラミックキャップを導入し、これら
の両方に部品を搭載した後、導体配線や、必要により抵
抗体を膜形成したフレキシブル基板により、相互を接続
させることによって、大規模な混成ＩＣを実現させよう
とするものである。
導体を形成したセラミックパッケージと、外装コートの
代替えとして、同じく湿式厚膜技術によりその内面に導
体を形成しであるセラミックキャップを導入し、これら
の両方に部品を搭載した後、導体配線や、必要により抵
抗体を膜形成したフレキシブル基板により、相互を接続
させることによって、大規模な混成ＩＣを実現させよう
とするものである。
以下本発明の実施例を第１図により説明する。
グリーンシート上にタングステン導体を印刷。
乾燥後必要な部分にスルーホール用の穴をあけたアルミ
なペーストを絶縁層として印刷、乾燥する。次に第２層
目のタングステン導体を印刷乾燥後、再度、絶縁用のア
ルミナペーストを印刷、乾燥する。これを必要層数繰り
返した後、一体焼成して成るいわゆる湿式厚膜技術によ
るセラミックパッケージ１上にＩＣ、ＬＳＩ等の搭載部
品６，４をワイヤボンディング又は半田付けし、小規模
の混成ＩＣとする。次に、同じく湿式厚膜技術により形
成したセラミックキャップ５上に搭載部品６，７．Ｂ、
９を半田付は又はワイヤボンディング等で接続し第２の
小規模混成ＩＣとする。これらの小規模混成ＩＣ相互の
適当な電極に導体配線や必要に応じ抵抗を膜形成したフ
レキシブル基板の電極を正確に位置合せしたのち、熱圧
着または、微細半田接続等により接続する。その後セラ
ミックパッケージとキャップを接着剤又は低融点ガラス
等で接着封止し、大規模混成ＩＣとする。
なペーストを絶縁層として印刷、乾燥する。次に第２層
目のタングステン導体を印刷乾燥後、再度、絶縁用のア
ルミナペーストを印刷、乾燥する。これを必要層数繰り
返した後、一体焼成して成るいわゆる湿式厚膜技術によ
るセラミックパッケージ１上にＩＣ、ＬＳＩ等の搭載部
品６，４をワイヤボンディング又は半田付けし、小規模
の混成ＩＣとする。次に、同じく湿式厚膜技術により形
成したセラミックキャップ５上に搭載部品６，７．Ｂ、
９を半田付は又はワイヤボンディング等で接続し第２の
小規模混成ＩＣとする。これらの小規模混成ＩＣ相互の
適当な電極に導体配線や必要に応じ抵抗を膜形成したフ
レキシブル基板の電極を正確に位置合せしたのち、熱圧
着または、微細半田接続等により接続する。その後セラ
ミックパッケージとキャップを接着剤又は低融点ガラス
等で接着封止し、大規模混成ＩＣとする。
［発明の効果］
本発明によれば、セラミックパッケージ上でのクロスオ
ーバとキャップ上でのクロスオーバがフレキシブル基板
で接続されることにより、より一層の多層化が可能とな
る。又キャップ上にも部品を搭載することが可能なため
１部品実装密度が大幅に向上し、大規模混成ＩＣを容易
に構成することが出来るし、構造が気密形の一体構造と
なるため、特別の外装コートが不要となるなどの効果が
ある。
ーバとキャップ上でのクロスオーバがフレキシブル基板
で接続されることにより、より一層の多層化が可能とな
る。又キャップ上にも部品を搭載することが可能なため
１部品実装密度が大幅に向上し、大規模混成ＩＣを容易
に構成することが出来るし、構造が気密形の一体構造と
なるため、特別の外装コートが不要となるなどの効果が
ある。
第１図は本発明の一実施例の大規模混成ＩＣの一例を示
す斜視図である。 １・・・セラミックパッケージ ２・・・リード端子 ５・・セラミックキャップ １０・・・フレキシブル基板。 、＋−１− 、ｌ −八 〜１．′
す斜視図である。 １・・・セラミックパッケージ ２・・・リード端子 ５・・セラミックキャップ １０・・・フレキシブル基板。 、＋−１− 、ｌ −八 〜１．′
Claims (1)
- １、導体配線を膜形成し、ＩＣ、ＬＳＩ等を搭載して成
るセラミックパッケージと、内面に導体配線を膜形成し
、チップ抵抗、チップコンデンサ、トランジスタ等を搭
載して成るセラミックキャップで構成される混成ＩＣに
於いて、導体配線や、必要に応じ抵抗体を膜形成したフ
レキシブル基板によりセラミックパッケージとセラミッ
クキャップとを電気的に接続したことを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12813385A JPS61287253A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12813385A JPS61287253A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61287253A true JPS61287253A (ja) | 1986-12-17 |
Family
ID=14977215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12813385A Pending JPS61287253A (ja) | 1985-06-14 | 1985-06-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61287253A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1506568A2 (en) * | 2002-04-29 | 2005-02-16 | Silicon Pipe, Inc. | Direct-connect signaling system |
-
1985
- 1985-06-14 JP JP12813385A patent/JPS61287253A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1506568A2 (en) * | 2002-04-29 | 2005-02-16 | Silicon Pipe, Inc. | Direct-connect signaling system |
| EP1506568A4 (en) * | 2002-04-29 | 2008-09-24 | Silicon Pipe Inc | SIGNALING SYSTEM DIRECT CONNECTION |
| US7989929B2 (en) | 2002-04-29 | 2011-08-02 | Samsung Electronics Co., Ltd. | Direct-connect signaling system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2412030C (en) | Perimeter anchored thick film pad | |
| US4639830A (en) | Packaged electronic device | |
| JPS61287253A (ja) | 半導体装置 | |
| JPH06104578A (ja) | 多層配線基板及びその製造方法 | |
| JPH08191186A (ja) | 多層配線基板 | |
| JPS5815264A (ja) | マルチチツプパツケ−ジ | |
| JPS6016749B2 (ja) | 集積回路用パツケ−ジ | |
| JPH03280496A (ja) | 多層基板の電子部品実装構造及びその実装方法 | |
| JPH02164096A (ja) | 多層電子回路基板とその製造方法 | |
| JPH04164359A (ja) | 混成集積回路装置 | |
| JPS63111697A (ja) | 配線基板およびその製造方法 | |
| JPS58125859A (ja) | 半導体装置 | |
| JPH0361358B2 (ja) | ||
| JP2810655B2 (ja) | 電子部品用基体 | |
| JPH09260540A (ja) | 半導体用パッケージ基体の製造方法 | |
| JPS6035243Y2 (ja) | 半導体リ−ドレスパッケ−ジ | |
| JPH0221156B2 (ja) | ||
| JPS5936922Y2 (ja) | 混成集積回路装置 | |
| JPH0770835B2 (ja) | 多層配線基板 | |
| JPS62106635A (ja) | 半導体装置 | |
| JPH0225276B2 (ja) | ||
| JPS6244859B2 (ja) | ||
| JPH039634B2 (ja) | ||
| JPH0652170U (ja) | セラミックス多層回路基板 | |
| JPH08335780A (ja) | 多層セラミック配線基板の製造方法 |