JPS62106635A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS62106635A JPS62106635A JP24663485A JP24663485A JPS62106635A JP S62106635 A JPS62106635 A JP S62106635A JP 24663485 A JP24663485 A JP 24663485A JP 24663485 A JP24663485 A JP 24663485A JP S62106635 A JPS62106635 A JP S62106635A
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- Japan
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- wiring
- substrate
- flexible insulating
- insulating substrate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/4985—Flexible insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Die Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、特に高集積回路構成きれた半導体素子をパ
ッケージに搭載した半導体装置に関するものである。
ッケージに搭載した半導体装置に関するものである。
半導体集積回路用パッケージ、特に論理ＬＳＩ等のパッ
ケージとしては、外部端子がパッケージ基板の裏面に面
状あるいは列状に一定のピッチで格子模様に配列された
所謂ビングリッドアレイ（ｐｉｎｇｒｉｂ ａｒｒａｙ
） パッケージが多く用いられている。このパッケー
ジは、主にセラミック等を基体として作られており、そ
の製造方法は、グリンシートと呼ばれる未焼成セラミッ
クシートにタングステンやモリブデン等の金属を含有し
たペーストで印刷配線を施し、それらのグリンシートを
積層して焼成し、一体のパッケージを形成する。そして
、最後に上記パッケージ基板裏面の金属配線の端部に外
部端子を半田付等により接着し、パッケージを完成させ
る。
ケージとしては、外部端子がパッケージ基板の裏面に面
状あるいは列状に一定のピッチで格子模様に配列された
所謂ビングリッドアレイ（ｐｉｎｇｒｉｂ ａｒｒａｙ
） パッケージが多く用いられている。このパッケー
ジは、主にセラミック等を基体として作られており、そ
の製造方法は、グリンシートと呼ばれる未焼成セラミッ
クシートにタングステンやモリブデン等の金属を含有し
たペーストで印刷配線を施し、それらのグリンシートを
積層して焼成し、一体のパッケージを形成する。そして
、最後に上記パッケージ基板裏面の金属配線の端部に外
部端子を半田付等により接着し、パッケージを完成させ
る。
第６図はこのようにして作られたパッケージに半導体素
子を搭載した従来の半導体装置を示す斜視図である。図
において、１は中央に所望の半導体素子２を搭載したパ
ッケージで、アルミナ等を主成分としたセラミック基板
である絶縁性パッケージ基板１ａと、タングステンある
いはモリブデン等のペーストで印刷して形成したパッケ
ージ内部の電極リード１ｂと、この電極リード１ｂに基
板１ａ内部に施きれた配線（図示せず）を通して電気的
に接続てれ且つ基板１ａに機械的に固着をれたピン状の
外部端子（リード）ｌｃとから構成てれている。そして
、このパッケージＩＫ半導体素子２の一面側が固着され
、半導体素子２の他面側に設けられた電極パッド（図示
せず）とパッケージ１の電極リード１ｂとの間がアルミ
ニウムや金等の金妬細線３によって電気的に接続されて
いる。
子を搭載した従来の半導体装置を示す斜視図である。図
において、１は中央に所望の半導体素子２を搭載したパ
ッケージで、アルミナ等を主成分としたセラミック基板
である絶縁性パッケージ基板１ａと、タングステンある
いはモリブデン等のペーストで印刷して形成したパッケ
ージ内部の電極リード１ｂと、この電極リード１ｂに基
板１ａ内部に施きれた配線（図示せず）を通して電気的
に接続てれ且つ基板１ａに機械的に固着をれたピン状の
外部端子（リード）ｌｃとから構成てれている。そして
、このパッケージＩＫ半導体素子２の一面側が固着され
、半導体素子２の他面側に設けられた電極パッド（図示
せず）とパッケージ１の電極リード１ｂとの間がアルミ
ニウムや金等の金妬細線３によって電気的に接続されて
いる。
第７図は上記のように形成された半導体装置の断面図で
ある。図示のように、キャップ４が半田あるいは樹脂等
の接着剤５によって接着てれている。
ある。図示のように、キャップ４が半田あるいは樹脂等
の接着剤５によって接着てれている。
このように、半導体素子２の電極とパッケージ１の電極
（内部配線）とを電気的に接続し、最後にキャップ４を
装着して半導体装置が完成される。
（内部配線）とを電気的に接続し、最後にキャップ４を
装着して半導体装置が完成される。
従来の半導体装置は以上のように構成されており、パッ
ケージ１の電極リード１ｂがタングステン、モリブデン
等の印刷により形成でれているため、その配線の幅や間
隔をあまり小づくすることができず高密度配線を施こす
ことが困難であり、更に金属のペーストを焼成した配線
の抵抗値は犬きぐ、配線幅の下限に大きな制約があると
いう問題点があった。又、パッケージ基板１ａはアルミ
ナを主成分としたセラミック型であるため、その誘電率
が約１０と大きく、雑音特性が悪く、高速度集積回路へ
の使用が困難であるという問題点があった。更に、パッ
ケージ製造工程が複雑になり、高価なものになってしま
うという問題点があった。
ケージ１の電極リード１ｂがタングステン、モリブデン
等の印刷により形成でれているため、その配線の幅や間
隔をあまり小づくすることができず高密度配線を施こす
ことが困難であり、更に金属のペーストを焼成した配線
の抵抗値は犬きぐ、配線幅の下限に大きな制約があると
いう問題点があった。又、パッケージ基板１ａはアルミ
ナを主成分としたセラミック型であるため、その誘電率
が約１０と大きく、雑音特性が悪く、高速度集積回路へ
の使用が困難であるという問題点があった。更に、パッ
ケージ製造工程が複雑になり、高価なものになってしま
うという問題点があった。
この発明は、このような問題点を解消するためになをれ
たもので、高密度配線が可能で配線抵抗を小さくするこ
とができ、又配線間の雑音特性を改善でき、且つ安価に
製造可能な半導体装置を提供することを目的としている
。
たもので、高密度配線が可能で配線抵抗を小さくするこ
とができ、又配線間の雑音特性を改善でき、且つ安価に
製造可能な半導体装置を提供することを目的としている
。
この発明の半導体装置は、外部端子が固着された絶縁性
パッケージ基板と、表面に５真触刻で形成した導電性の
高い金属配線を有し且つ中央部に半導体素子を装着する
ための貫通孔を有すると共に所望の位置に前記外部端子
が係合する係合穴を有した可撓性絶縁基板とから成るパ
ッケージを備え、この可撓性絶縁基板を前記パッケージ
基板に固着し、且つ金属配線を前記可撓性絶線基板に係
合した外部端子に接続しである０ 〔作用〕 パッケージの金属配線は、導電性が高く、写真触刻で形
成されているので、配線間の雑音特性が良く、又配線の
幅、間隔を小さくでき、高密度配線が可能で、配線抵抗
も小びくなる。更に、外部端子を機械的に固着したパッ
ケージ基板と、金属配線を施した可撓性絶縁基板とから
容易に製造され、製造価格が安価なものとなる。
パッケージ基板と、表面に５真触刻で形成した導電性の
高い金属配線を有し且つ中央部に半導体素子を装着する
ための貫通孔を有すると共に所望の位置に前記外部端子
が係合する係合穴を有した可撓性絶縁基板とから成るパ
ッケージを備え、この可撓性絶縁基板を前記パッケージ
基板に固着し、且つ金属配線を前記可撓性絶線基板に係
合した外部端子に接続しである０ 〔作用〕 パッケージの金属配線は、導電性が高く、写真触刻で形
成されているので、配線間の雑音特性が良く、又配線の
幅、間隔を小さくでき、高密度配線が可能で、配線抵抗
も小びくなる。更に、外部端子を機械的に固着したパッ
ケージ基板と、金属配線を施した可撓性絶縁基板とから
容易に製造され、製造価格が安価なものとなる。
以下、この発明の実施例を図面について説明する。
第１図はこの発明の第１実施例を示す斜視図で、従来の
第６図に相当する部分については同一符号を付しである
。図において、１は半導体素子２を搭載したパッケージ
で、ビン状の外部端子ＩＣが固着された絶縁性パッケー
ジ基板１ａと、ポリイミド等の低誘電率の有機材料でフ
ィルム（膜）状に形成した可撓性絶縁基板１ｄとから構
成されている。この可撓性絶縁基板１ｄは、表ｒＩａｃ
上面）にアルミニウム、銅等の金属箔を貼付けてその後
写真触刻により形成した導電性の高い金属配線１ｅを１
し、中央部に半導体素子２を装着するための直通孔１ｆ
を有しており、又周辺部の所望の位置に上記外部端子Ｉ
Ｃが係合する保合穴１ｇを有している。
第６図に相当する部分については同一符号を付しである
。図において、１は半導体素子２を搭載したパッケージ
で、ビン状の外部端子ＩＣが固着された絶縁性パッケー
ジ基板１ａと、ポリイミド等の低誘電率の有機材料でフ
ィルム（膜）状に形成した可撓性絶縁基板１ｄとから構
成されている。この可撓性絶縁基板１ｄは、表ｒＩａｃ
上面）にアルミニウム、銅等の金属箔を貼付けてその後
写真触刻により形成した導電性の高い金属配線１ｅを１
し、中央部に半導体素子２を装着するための直通孔１ｆ
を有しており、又周辺部の所望の位置に上記外部端子Ｉ
Ｃが係合する保合穴１ｇを有している。
第２図は上記パッケージ１の断面図であり、第２図（ｂ
ｌは第２図（ａｌの要部を拡大して示したものである。
ｌは第２図（ａｌの要部を拡大して示したものである。
可撓性絶縁基板１ｄは、その一部あるいは全部が接着剤
６等によりパッケージ基板１ａに固着されている０又、
保合穴１ｇは貫通孔となっており、金属配、ＩＪ ｌ
８の端部が半田等の低融点金属である導電性接着材料７
により、係合穴１ｇを通って可撓性絶縁基板１ｄを貫通
しパッケージ基板１ａの外側に突出した外部端子１ｃＫ
電気的、機械的に接続嘔れているＯそして、これらの基
板上部にキャップ４が接着剤５によって装着されている
Ｏ上記構成の半導体装置においては、パッケージ１の配
線１ｅが銅、アルミニウム等の導電性の高い金属で形成
されており、その電気抵抗が小式なものとなっている。
６等によりパッケージ基板１ａに固着されている０又、
保合穴１ｇは貫通孔となっており、金属配、ＩＪ ｌ
８の端部が半田等の低融点金属である導電性接着材料７
により、係合穴１ｇを通って可撓性絶縁基板１ｄを貫通
しパッケージ基板１ａの外側に突出した外部端子１ｃＫ
電気的、機械的に接続嘔れているＯそして、これらの基
板上部にキャップ４が接着剤５によって装着されている
Ｏ上記構成の半導体装置においては、パッケージ１の配
線１ｅが銅、アルミニウム等の導電性の高い金属で形成
されており、その電気抵抗が小式なものとなっている。
又、この配線１ｅは写真触刻で形成しているため、配線
の幅、間隔を共に極めて微細にすることができ、高密度
配線が可能となっている。更に、配線が施てれる基体、
即ち基板ｌｄは誘電率の低い有機絶縁膜であるため、配
線間の雑音特性は良好なものとなっている。
の幅、間隔を共に極めて微細にすることができ、高密度
配線が可能となっている。更に、配線が施てれる基体、
即ち基板ｌｄは誘電率の低い有機絶縁膜であるため、配
線間の雑音特性は良好なものとなっている。
一方、パッケージ基板１ａは、外部端子ＩＣを機械的に
固着するのみで複雑な配線を施す必要がなく、グリンシ
ートの積層も不要となるので、製造価格が低減される。
固着するのみで複雑な配線を施す必要がなく、グリンシ
ートの積層も不要となるので、製造価格が低減される。
又、上ＮＣ配線を施こした町撓性絶鎌基板１ｄの製造も
自動化することができ、これらの基板１ａ、ｌｄを用い
てパッケージングを行うに際しても、町撓性絶隊基板１
ｄをパッケージ基板１ａに接着し、金属配ａｌｅの端部
を外部端子ＩＣに接合するのみで良く、パッケージ１の
製造価格は極めて低くすることができる０更に、パッケ
ージ１の配線変更が生じた場合でも、町撓性絶鎌基板１
ｄの配線パターンを切換えるだけで良く、容易に配線変
更が可能である。
自動化することができ、これらの基板１ａ、ｌｄを用い
てパッケージングを行うに際しても、町撓性絶隊基板１
ｄをパッケージ基板１ａに接着し、金属配ａｌｅの端部
を外部端子ＩＣに接合するのみで良く、パッケージ１の
製造価格は極めて低くすることができる０更に、パッケ
ージ１の配線変更が生じた場合でも、町撓性絶鎌基板１
ｄの配線パターンを切換えるだけで良く、容易に配線変
更が可能である。
第３図はこの発明の第２実施例を示す図である。
又、第４図（ａｌ 、 ｔｂｌは第３図のパッケージ１
の断面図で、第４図（ｂｌは第４図（ａｌの要部を拡大
して示したものである。この実施ｅｌ＋は、外部端子Ｉ
Ｃをパッケージ基板１ａに貫通芒せずに、パッケージ基
板１ａの表面に固着させたもので、キャップ４には外部
端子ＩＣが通る貫通孔８が設けられている。
の断面図で、第４図（ｂｌは第４図（ａｌの要部を拡大
して示したものである。この実施ｅｌ＋は、外部端子Ｉ
Ｃをパッケージ基板１ａに貫通芒せずに、パッケージ基
板１ａの表面に固着させたもので、キャップ４には外部
端子ＩＣが通る貫通孔８が設けられている。
そして、貫通孔８に外部端子ＩＣを通してキャップ４を
はめ込み、キャップ４とパッケージ基板１ａを接着剤５
で密封して固着芒せると共に、外部端子ＩＣを通した貫
通孔８を半田、樹脂等の封止材料９で密封する。これに
より、上記実施例と外部端子ＩＣの向きを逆にした半導
体装置が得られる。
はめ込み、キャップ４とパッケージ基板１ａを接着剤５
で密封して固着芒せると共に、外部端子ＩＣを通した貫
通孔８を半田、樹脂等の封止材料９で密封する。これに
より、上記実施例と外部端子ＩＣの向きを逆にした半導
体装置が得られる。
又、第５図はこの発明の第３実施例を示す断面図である
。この実施例は、外部端子１ｃをパッケージ基板１ａの
水面から若干用た程度の短かさにした設けたもので、そ
の先端部分には該半導体装置をプリント基板等へ実装す
るための半田等の取付材ＩＯが付着されている。
。この実施例は、外部端子１ｃをパッケージ基板１ａの
水面から若干用た程度の短かさにした設けたもので、そ
の先端部分には該半導体装置をプリント基板等へ実装す
るための半田等の取付材ＩＯが付着されている。
このように構成することにより、プリント基板へ実装す
るに際し、プリント基板に外部端子ＩＣを挿入するため
の穴が不要となり、所謂表面実装が可能となる。
るに際し、プリント基板に外部端子ＩＣを挿入するため
の穴が不要となり、所謂表面実装が可能となる。
以上説明したように、この発明によれば、外部端子を固
着したパッケージ基板と、導電性の高い金属配線を表面
に有した可撓性絶縁基板とから成るパッケージを備えた
ため、高密度配線を施すことができ、配線抵抗が小きく
なり、配線間の雑音特性が優れたものになるという効果
があり、又安価で高・１生能のものが得られるという効
果がある。
着したパッケージ基板と、導電性の高い金属配線を表面
に有した可撓性絶縁基板とから成るパッケージを備えた
ため、高密度配線を施すことができ、配線抵抗が小きく
なり、配線間の雑音特性が優れたものになるという効果
があり、又安価で高・１生能のものが得られるという効
果がある。
第１図はこの発明の第１実施例を示す斜視図、第２図ｔ
ａｌ 、 （ｂｌは第１図のパッケージの断面図、第３
図はこの発明の第２実施例を示す斜視図、第４図（ａｌ
、 （ｂｌは第３図のパッケージの断面図、第５図は
この発明の第３実施例を示す断面図、第６図は従来の半
導体装置を示す斜視図、第７図は第６図のパッケージの
断面図である。 １・・・・・・・・・パッケージ １ａ・・・・・・絶縁性パッケージ基板ＩＣ・・・・・
・外部端子 １ｄ・・・・・・可撓性絶縁基板 １ｅ・・・・・・金属配線 Ｉｆ・・・・・・貫通孔 １ｇ・・・・・・係合穴 ２・・・・・・・・・半導体素子 なお、図中同一符号は同−又は相当部分を示す。
ａｌ 、 （ｂｌは第１図のパッケージの断面図、第３
図はこの発明の第２実施例を示す斜視図、第４図（ａｌ
、 （ｂｌは第３図のパッケージの断面図、第５図は
この発明の第３実施例を示す断面図、第６図は従来の半
導体装置を示す斜視図、第７図は第６図のパッケージの
断面図である。 １・・・・・・・・・パッケージ １ａ・・・・・・絶縁性パッケージ基板ＩＣ・・・・・
・外部端子 １ｄ・・・・・・可撓性絶縁基板 １ｅ・・・・・・金属配線 Ｉｆ・・・・・・貫通孔 １ｇ・・・・・・係合穴 ２・・・・・・・・・半導体素子 なお、図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）外部端子が固着された絶縁性パッケージ基板と、
表面に写真触刻で形成した導電性の高い金属配線を有し
且つ中央部に半導体素子を装着するための貫通孔を有す
ると共に所望の位置に前記外部端子が係合する係合穴を
有した可撓性絶縁基板とから成るパッケージを備え、こ
の可撓性絶縁基板を前記パッケージ基板に固着し、且つ
金属配線を前記可撓性絶縁基板に係合した外部端子に接
続したことを特徴とする半導体装置。 - （２）係合穴を可撓性絶縁基板を貫通して設け、外部端
子を絶縁性パッケージ基板の外側に突出させて固着し、
その先端部に低融点金属を付着させたことを特徴とする
特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24663485A JPS62106635A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24663485A JPS62106635A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62106635A true JPS62106635A (ja) | 1987-05-18 |
Family
ID=17151318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24663485A Pending JPS62106635A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62106635A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01253262A (ja) * | 1988-03-31 | 1989-10-09 | Toshiba Corp | 半導体装置におけるリードピンの接合部構造 |
| US5485039A (en) * | 1991-12-27 | 1996-01-16 | Hitachi, Ltd. | Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface |
| US5550403A (en) * | 1994-06-02 | 1996-08-27 | Lsi Logic Corporation | Improved laminate package for an integrated circuit and integrated circuit having such a package |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842259A (ja) * | 1981-09-04 | 1983-03-11 | Fujitsu Ltd | 半導体パッケージの製造方法 |
| JPS58164255A (ja) * | 1982-03-23 | 1983-09-29 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-11-01 JP JP24663485A patent/JPS62106635A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5842259A (ja) * | 1981-09-04 | 1983-03-11 | Fujitsu Ltd | 半導体パッケージの製造方法 |
| JPS58164255A (ja) * | 1982-03-23 | 1983-09-29 | Fujitsu Ltd | 半導体装置 |
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|---|---|---|---|---|
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| US5485039A (en) * | 1991-12-27 | 1996-01-16 | Hitachi, Ltd. | Semiconductor substrate having wiring conductors at a first main surface electrically connected to plural pins at a second main surface |
| US5550403A (en) * | 1994-06-02 | 1996-08-27 | Lsi Logic Corporation | Improved laminate package for an integrated circuit and integrated circuit having such a package |
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