JPS62216259A - 混成集積回路の製造方法および構造 - Google Patents

混成集積回路の製造方法および構造

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JPS62216259A
JPS62216259A JP61058715A JP5871586A JPS62216259A JP S62216259 A JPS62216259 A JP S62216259A JP 61058715 A JP61058715 A JP 61058715A JP 5871586 A JP5871586 A JP 5871586A JP S62216259 A JPS62216259 A JP S62216259A
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hybrid integrated
circuit
hole
integrated circuit
circuit board
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Takashi Ozawa
隆史 小澤
Ichiro Munakata
一郎 宗像
Hiroaki Takagi
宏明 高木
Ryoichi Ozaki
小崎　良一
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 ガラスまたはセラミックにてなる基板に回路素子を形成
および搭載してなる混成集積回路、特に高密度の小型混
成集積回路において、 めっき手段にて導体層を被着したスルーホールを介し、
基板の一方の面に厚膜手段で形成した回路素子と、基板
の他方の面に薄膜手段で形成した回路素子とを接続する
ことにより、 混成集積回路の高密度化を達成したものである。
〔産業上の利用分野〕
本発明は、回路基板に回路素子を形成および搭載した混
成集積回路、特に小型混成集積回路の高密度化に関する
。
情報処理装置を始めとする電子機器は、使用分野の普及
拡大、処理情報量の増大のため、益々高機能、大容量、
高速性が要求されている。
そのため、半導体デバイスの高集積化および高速化はも
ちろんのこと、配線長の削減、デバイスの高密度実装技
術等の組み立て技術の向上も大きな役割を担っている。
デバイスの高密度実装法としては、フリップチップ、ワ
イヤボンディングやフィルムキャリヤ等のように、ベア
チップを配線基板上に直接搭載するチップオンボード（
ｃｈｉｐ　ｏｎ　ｂｏａｒｄ）法および、リードレスキ
ャリヤ、フラットパッケージ等の小型の表面実装部品を
使用する方法が広く利用されている。
このような高密度実装技術は、回路基板に配線等の回路
素子を形成し個別回路素子を搭載してなる混成集積回路
の高密度化技術でもあり、従来、該実装技術の利用によ
り高機能、高性能化な混成集積回路が製造されてきた。
一方、混成集積回路基板の配線は、多層化およびファイ
ンパターニングにより配線密度を高める努力が払われて
きたが、厚膜技術または薄膜技術の何れか一方を利用し
た配線方法および構成では、際立った改善が望めないよ
うになった。
〔従来の技術〕
第８図は従来技術になる混成集積回路の構成例を示す側
断面図、第９図は該混成集積回路の外部リード端子接続
用電極の拡大側断面図である。
第８図において、回路基板の両面に回路素子を形成しそ
れをスルーホールで接続した混成集積回路５１は、複数
個のスルーホール５３を設けた回路基板５２の上面およ
び下面に、配線や膜構成の回路部品等にてなる回路素子
５４を形成し、次いで個別回路素子５５を搭載し、回路
基板５２にその端部を挟持するように構成した外部リー
ド端子５６を接続したのち、セラミックキャップ６０を
搭載し樹脂外装５７を設けて完成する。
搭載した回路素子５５の一部がベアチップ５５ａである
とき、ベアチップ５５ａおよびベアチップ５５ａに接続
する金属細線５８を保護するため、外装５７を施すに先
立ってコーティング樹脂をボッティングし保護層５９が
形成される。
一方、第９図に示す如く回路素子５４が厚膜の多層配線
であり、外部リード端子５６を接続する電極６１が、回
路基板５２に被着した導体層５４ａと回路素子５４の上
部に形成した導体層５４ｂとの積層であるとき、導体層
５４ｂは導体層５４ａの近傍にできる段差に掛かって形
成することになる。
一般に、このような混成集積回路５１は、まず、複数個
の回路基板５２が採取できる大形の絶縁板、例えばアル
ミナ・セラミック板に、厚膜法または薄膜法で回路素子
５４を形成する。
次いで、該セラミック板を個々の回路基板５２に分割し
たのち所望の回路素子５５を搭載し、所要の搭載回路素
子（例えばベア・チップ）５５ａに保護層５９を被着し
てから、外部リード端子５６の接続および外装５７を設
は完成する。
回路素子５４の形成に際し、スクリーン印刷技術を基本
とする厚膜法は、実装密度改善策として多層配線、ファ
インパターン印刷、スルーホールによる両面配線が利用
されている。
〔発明が解決しようとする問題点〕
回路素子を膜形成する厚膜法および薄膜法は、それぞれ
に特有の利点を有する反面、混成集積回路の実装密度を
さらに向上させることに対し技術的な限界がある。
即ち、厚膜法は高粘性の導体ペーストを使用するため、
ファインパターンは約１００μｍ幅が限界であり、スル
ーホールは吸引印刷によるも直径がＱ、３ｍ　ｍ以上を
必要とし、０．５　Ｘ　０．５ｍｍ以下の微小抵抗素子
を広範囲に渡り安定に形成することが困難であるという
問題点があり、薄膜法は多層配線が困難であるため、配
線領域が広くなり実装密度を大きくできないという問題
点があった。
一方、ベア・チップ５５ａ等を保護する保護層５９は、
一般に、熱硬化性の液状樹脂を流し込みそれを加熱硬化
させているが、液状樹脂がベア・チ・ノブ５５ａの周囲
に流れ、保護層５９は裾広がりの形状になる。そのため
、例えばベア・チ・ノブ５５ａを基板５２の周縁近傍に
配置し、保護層５９の裾が前記大形のセラミック板を回
路基板に分割する分割線に被さると、その分割が困難に
なる等の問題点があった。
他方、従来の外部リード端子５６は基板５２との接続部
から側方へ真っ直ぐに伸びており、外装５７から導出す
る部分に付加された外力によって、回路基板との接続部
分で破損することがあるという問題点があり、厚膜法を
利用した回路素子において、外部リード端子接続用の導
体層５４ａに接続する導体層５４ｂが導体層５４ａの近
傍の段差が数十μｍりなると、その段差部で切断するこ
とがあるという問題点もあった。
〔問題点を解決するための手段〕
第１図は本発明の一実施例に係わる混成集積回路の基本
工程（イ）と該基本工程の要部に対応する混成集積回路
の側面図（Ｉ＋）である。
第１図において、セラミック基板１のスルーホール２は
、レーザドリリング等にて透孔３を明けたのち、無電解
めっきおよび電解めっきにて導体層４を被着形成する。
次いで、基板１の一方の面に、所望の導体層がスルーホ
ール２と接続する厚膜の回路素子５を基板１の一方の面
（図は上面）に形成し、所望の導体層がスルーホール２
と接続する薄膜の回路素子６を基板１の他方の面（図は
下面）に形成する。
次いで、基板１にベアチップ等の回路素子７．８を搭載
したのち、基板１の外部接続用電極９に外部リード端子
１０を接続する。
本発明は、以上の工程または構成を含むことを特徴とし
た混成集積回路である。
〔作用〕
上記手段によれば、めっき手段で導体層を被着すること
により微小径のスルーホールが可能となり、回路基板の
一方の面に形成した厚膜回路素子とその他方の面に形成
した薄膜回路素子とが、該スルーホールを介し接続する
ことにより、厚膜法の利点と薄膜法の利点とを兼ね備え
、混成集積回路の高密度化が実現した。
〔実施例〕
以下に、図面を用いて本発明の詳細な説明す第２図は本
発明の一実施例になる混成集積回路の一部分を破断した
側断面図、第３図は該混成集積回路の要部を拡大した側
断面図、第４図は該混成集積回路の主要製造工程を示す
工程図、第５図は該製造工程の要部に対応する該混成集
積回路の側断面図、第６図は該混成集積回路のベアチッ
プを保護する保護層の製造方法を説明するため一部分を
破断した側面図、第７図は本発明の他の実施例になる混
成集積回路の外部リード端子接続部を拡大した側断面図
である。
第１図と共通部分に同一符号を使用した第２図において
、混成集積回路１１は、スルーホール２を設けたセラミ
ック回路基板１の上面に多層配線を含む厚膜回路素子５
を形成し、下面に薄膜抵抗およびコンデンサを含む薄膜
回路素子６を形成し、回路素子５にベアチップ（個別回
路素子）７を搭載し、回路素子６にセラミックコンデン
サ等の個別回路素子８を搭載し、回路基板ｌの下面端部
に外部リード端子１０を接続したのち、外装工２を形成
したものである。
ただし、ベアチップ７は外装工２の形成に先立って、金
属細線１３を介し回路素子５と電気的に接続させたのち
、保護層４３が形成されている。
第３図において、回路基板１の上面に形成した厚膜回路
素子５は、図中に斜線を書き込んだ導体層５ａと図中に
点々を書き込んだ絶縁層５ｂとの多層構成であり、搭載
したベアチップ７の電極は、回路素子５の表面に表呈す
る電極部５ｃと金属細線１３を介し接続されており、所
定の導体層５ａがスルーホール２と接続している。　　
　　　“薄膜回路素子６は抵抗層（Ｔａ層）　６ａと、
導体層６ｂおよび絶縁層６ｃとの積層構成であり、所定
の導体層６ｂがスルーホール２と接続しており、搭載し
た個別素子８の電極８ａは、はんだ１４を介し導体層６
ｂの表呈部６ｄと接続されている。
以下に第４図と第５図を用い、複数個の回路基板１が採
取できる大きさのアルミナセラミック板を用いた混成集
積回路１１の主要工程と、その構成について説明する。
混成集積回路１１は、大型のアルミナセラミック板にス
ルーホール２を形成することからスタートする。即ち、
第５図（イ）に示す如くセラミック板２１には、ＹＡＧ
レーザ等を用い０．Ｉｎ＋ｍ程度の透孔３を明ける。
次いで、第５図（ロ）に示すように、透孔３およびその
周囲を除きＴａマスク２２を被着形成し、セラミック板
２１の表呈部に粗面化処理、即ち透孔３の内壁とその周
囲をエツチングし、例えば１μｍ程度の凹凸を有する粗
面にする。
次いで、Ｔａマスク２２を溶去し第５図（ハ）に示すよ
うに、前記粗面部分を除きレジスト２３を形成し、表面
に無電解めっきで導体（Ｃｕ）層４ａを被着したのちそ
の上にレジスト２４を形成し、表呈する導体層４ａの上
に導体層４ａを電極とした電解めっきで導体（Ｃｕ）層
４ｂを被着する。
次いで、レジスト２３を除去すると第５図（ニ）に示す
ように、レジスト２３の上に被着していた導体層４ａと
４ｂが除去（リフトオフ）され、スルーホール２が完成
する。
次いで、第５図（ネ）に示すようにセラミック板２１の
一方の面（図は上面）に厚膜回路素子５を形成したのち
、第５図（へ）に示すようにセラミック板２１の他方の
面（図は下面）に薄膜回路素子６を形成する。
次いで、厚膜回路素子５および薄膜回路素子６の上に個
別回路素子７．８を搭載し、所要の搭載回路素子７およ
びその接続部を保護するための樹脂をボッティングした
のち、セラミック板２１を回路基板工に割断し、回路基
板１に外部リード端子１０を接続し、外部リード端子１
０の先端部が導出する外装工２をトランスファモールド
等の手段で形成し、外装工２から突出する外部リード端
子１０をフォーミングし混成集積回路１１が完成する。
なお、第２図において外部リード端子１０は、回路基板
１との接続部に近くＵ字状の湾曲部１０ａを形成しであ
るが、湾曲部１０ａは外部リード端子１０を回路基板１
に接続した後の外力に対するダンパとしての役割り、例
えば外装工２の形成時や外部リード端子１０のフォーミ
ング加工時および、完成し１ま た混成集積回路を実装した後の外力に対し、該接続部を
保護するようになる。
前出図と共通部分に同一符号を使用した第６図において
、回路基板１に搭載したベアチップ７および金属細線１
３は、パッケージ用の樹脂（シリコーンゴム系樹脂等）
にてなる保護層４３にて保護される。
そこで保護層４３の形成は、第６図（イ）に示すように
ベアチップ７の四方を、セラミック板２１に搭載した突
堤４４にて囲うようにする。ただし、突堤４４の断面は
下方に窄まる台形である。
次いで、第６図（ｒＪ）に示すようにパッケージ用の樹
脂液４５を突堤４４の内側に流し込み、それを硬化させ
たのち突堤４４を除去すると、第６図（ハ）に示すよう
に、所定領域の上に保護層４３が完成する。
前出図と共通部分に同一符号を使用した第７図において
、混成集積回路３１は回路基板１の上面に厚膜回路素子
５を形成してなり、外部リード端子１０が回路基板１の
上面の端部にはんだ層３７を介し接続しである。
ただし、外部リード端子接続用の電極３２は、下部導体
Ｎ３３とビアフィル３４および、配線３６の一部分であ
る上部導体層３５にてなり、厚さが１０μｍ程度である
下部導体層３３と、導体層３３に隣接する厚膜回路素子
５との段差を、例えば厚膜回路素子５を構成する一部分
となる誘電体層５ｄにて導体層３３の周囲を囲み該囲み
内に導電性ペーストを充填し焼結したビアフィル３４が
埋めることにより、厚膜回路素子５およびビアフィル３
４の上部に被着した配＆’ｊ１３６は、ほぼ平面内に形
成されることになる。
なお、第４図および第５図を用いた実施例において、Ｔ
ａマスク２２は基板表面の粗化後に除去している。しか
し、Ｔａマスク２２を除去しないで五酸化タンタルとし
利用することができる。
即ち、透孔３およびその周囲を除きＴａマスク２２を被
着形成したのち、それを熱酸化にて五酸化タンタル（Ｔ
ａｇ’ｓ）とし、次いでセラミック板２１の表呈部に粗
面化処理を施し、該五酸化タンタルの上に薄膜回路素子
を形成すれば、五酸化タンタルは表面が滑らかでありパ
ターンの微細化が可能であると共に、タンタルやニクロ
ム等との密着性が良いため、形成回路素子の媒体として
有用であることを付記する。
〔発明の効果〕
以上説明したように本発明は、めっき手段で導体層を被
着したスルーホールを介し、回路基板の一方の面に形成
した厚膜回路素子と他方の面に形成した薄膜回路素子と
を接続したことにより、微小径のスルーホールが可能と
なったこと、厚膜法と薄膜法の双方の利点とを兼ね備え
たことにより、混成集積回路が従来よりも高密度化およ
び小型化が実現し得た効果がある。
さらに、ベアチップを保護する保護層の形成時に突堤を
搭載し、該保護層の形成後に該突堤を除去することによ
り、従来技術で生じた保護層周囲の広がりがなくなって
、混成集積回路の小型化およびベアチップを配設する設
計上の自由度が向上した効果があり、厚膜回路素子形成
面の外部リード端子接続用電極には、ビアフィルを具え
ることで信頼性が向上した効果がある。
なお、本願発明は前記実施例に限定されず、例えばスル
ーホールの導体層の形成に際し、リフトオフ法に変えて
エツチング法を利用する等の他の手法を利用したり、回
路基板の同一面に保護層を必要とするベアチップと保護
層を必要としない個別回路素子とを搭載する等の応用が
可能であることを付記する。
【図面の簡単な説明】
第１図は本発明の一実施例に係わる混成集積回路の基本
工程（イ）と該基本工程の要部に対応する混成集積回路
の側面図（０）、第２図ぼ本発明の一実施例になる混成
集積回路の一部分を破断した側断面図、 第３図は該混成集積回路の要部を拡大した側断面図、 第４図は該混成集積回路の主要製造工程を示す工程図、 第５図は該製造工程の要部に対応する該混成集積回路の
側断面図、 第６図は該混成集積回路のベアチップを保護する保護層
の製造方法を説明するため一部分を破断した側面図、 第７図は本発明の他の実施例になる混成集積回路の外部
リード端子接続部を拡大した側断面図、 第８９図は従来技術になる混成集積回路の構成例を示す
側断面図、 第９図は該混成集積回路の外部リード端子接続用電極の
拡大側断面図、 である。 図中において、 １は回路基板、 ２はスルーホール、 ３は透孔、 ４は導体層、 ５．６は膜構成の回路素子、 ７はベアチップ（搭載個別回路素子）、８は搭載個別回
路素子、 １０は外部リード端子、 １０ａはＵ次形の曲げ加工部、 ３２は外部接続電極、 ３４はビアフィル、 ４３は保護層、 ４４は突堤、 を示す。 代理人　弁理士　井　桁　貞　− （イ）　　　　　　　　　　　　　　　　　（両系１　
図 茅８＠のり一ド商拾千刊し朽り伍ｐのイ貝゛１ｋＷ面ド
１ＷＱ　　　詔

Claims (6)

    【特許請求の範囲】
  1. （１）ガラスまたはセラミックにてなる回路基板（１）
    に導体層（４）をめっき手段で被着したスルーホール（
    ２）を設け、該回路基板（１）の一方の面に該スルーホ
    ール（２）と接続する回路素子（５）を厚膜手段で形成
    し、該回路基板（１）の他方の面に該スルーホール（２
    ）と接続する回路素子（６）を薄膜手段で形成すること
    を特徴とした混成集積回路の製造方法。
  2. （２）無電解めっき層に電解めっき層を積層してなる前
    記スルーホール（２）の導体層（４）の被着に先立って
    、前記回路基板（１）の当該部に表面粗化処理を施すこ
    とを特徴とした、前記特許請求の範囲第１項記載の混成
    集積回路の製造方法。
  3. （３）前記回路基板（１）にベアチップ（７）を搭載し
    、該ベアチップ（７）の四方を囲む突堤（４４）を該回
    路基板（１）に搭載し、該突堤（４４）の内側に樹脂液
    を流し込み、該樹脂液を硬化させてから該突堤（４４）
    を除去することを特徴とした、前記特許請求の範囲第１
    項記載の混成集積回路の製造方法。
  4. （４）導体層（４）をめっき手段で被着したスルーホー
    ル（２）を具えたガラスまたはセラミックの回路基板（
    １）が、一方の面に該スルーホール（２）と接続する厚
    膜の回路素子（５）を具え、他方の面に薄膜より形成し
    該スルーホール（２）と接続する薄膜の回路素子（６）
    を具え、該一方または他方の面に設けた外部接続電極（
    ３２）に外部リード端子（１０）を接続してなることを
    特徴とした混成集積回路の構造。
  5. （５）前記外部リード端子（１０）が前記基板（１）に
    接続する部分の外側に側面視ほぼＵ次形の曲げ加工を施
    してなることを特徴とした、前記特許請求の範囲第４項
    記載の混成集積回路の構造。
  6. （６）前記外部接続電極（３２）が、下部導体層とビア
    フィル（３４）と上部導体層とを積層してなることを特
    徴とした、前記特許請求の範囲第４項記載の混成集積回
    路の構造。
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