JPS58105546A - 半導体パツケ−ジング方法 - Google Patents
半導体パツケ−ジング方法Info
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- JPS58105546A JPS58105546A JP56203982A JP20398281A JPS58105546A JP S58105546 A JPS58105546 A JP S58105546A JP 56203982 A JP56203982 A JP 56203982A JP 20398281 A JP20398281 A JP 20398281A JP S58105546 A JPS58105546 A JP S58105546A
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- metal
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体パッケージング方法に係わる。
各種機器において、回路部の高密度化の要求が増々高ｔ
す、これに伴って半導体装置％に半導体集積１路装置に
おシ１てそのパッケージング空間占有率の縮減化が強く
要求されるに至っている。この半導体集積１路装置等の
半導体装置に＄１．．るパッケージング方法としては、
種々のものがＩｌｌされている。例えば半導体チップを
リードフレームにマウントして半導体チップの外部リー
ドを導出すべき配線部ないしは電極部と対応するり−ド
７レー五のリード部とをワイヤーによって電気的に接続
して、このや導体チップのマクント部とワイヤーのボン
ディング部とを含んで樹脂モールドを施すとか、樹脂ケ
ース内に収容する。また、或いはメタライズされたセラ
電ツタ基板上に半導体チップをマウントして、セラセッ
ク或いは樹脂キャップを被冠するとか、樹脂モールドす
るなどの方法がとられ１゜しかしながら、いずれも空間
占有率の縮減化が充分になされず、また、量産性に乏し
い。
す、これに伴って半導体装置％に半導体集積１路装置に
おシ１てそのパッケージング空間占有率の縮減化が強く
要求されるに至っている。この半導体集積１路装置等の
半導体装置に＄１．．るパッケージング方法としては、
種々のものがＩｌｌされている。例えば半導体チップを
リードフレームにマウントして半導体チップの外部リー
ドを導出すべき配線部ないしは電極部と対応するり−ド
７レー五のリード部とをワイヤーによって電気的に接続
して、このや導体チップのマクント部とワイヤーのボン
ディング部とを含んで樹脂モールドを施すとか、樹脂ケ
ース内に収容する。また、或いはメタライズされたセラ
電ツタ基板上に半導体チップをマウントして、セラセッ
ク或いは樹脂キャップを被冠するとか、樹脂モールドす
るなどの方法がとられ１゜しかしながら、いずれも空間
占有率の縮減化が充分になされず、また、量産性に乏し
い。
本発明は、貴意的に′しかも空間占有率の縮減化を図る
ことのできる半導体バ・ｉケケジーン、ダ方法を提供せ
んとするものである。
ことのできる半導体バ・ｉケケジーン、ダ方法を提供せ
んとするものである。
以下図面を参照して本発！１１による半導体パッケージ
ング方法の一例を詳細Ｋ１１１羽する。
ング方法の一例を詳細Ｋ１１１羽する。
本発明におい【は、第１図にその拡大平面図を示し、第
２図に第１図のλ−人線上の拡大断面図を示すよ５Ｋ、
最終的に金属外筐となり得る機械的強度を有する金属板
（１）、例えば厚さ０．１〜０．３■“のＡｆｆｉｆｆ
上用意し、これ４蕃募に最終的に端子導出部となる透孔
（２）を穿設する。−示の例では、２個の半導体チップ
に対するパッケージングを行わんとする場合で、この場
合、２つの部分（１７Ａ）及び（１７Ｂ）を取り囲むよ
うにその周辺に透孔（２ａ）〜（２ｇ）を穿設した場合
である。
２図に第１図のλ−人線上の拡大断面図を示すよ５Ｋ、
最終的に金属外筐となり得る機械的強度を有する金属板
（１）、例えば厚さ０．１〜０．３■“のＡｆｆｉｆｆ
上用意し、これ４蕃募に最終的に端子導出部となる透孔
（２）を穿設する。−示の例では、２個の半導体チップ
に対するパッケージングを行わんとする場合で、この場
合、２つの部分（１７Ａ）及び（１７Ｂ）を取り囲むよ
うにその周辺に透孔（２ａ）〜（２ｇ）を穿設した場合
である。
そして第３図にその拡大平面図を示し、第４図に第３図
のＡ−Ａ線上の拡大断面図を示すように、ボリイゼド或
いはエポキシ等の絶縁層（３）を介して良導電性金属箔
（４）例えばＣｕ箔を積層被着した金属層積層体（５）
を構成する。
のＡ−Ａ線上の拡大断面図を示すように、ボリイゼド或
いはエポキシ等の絶縁層（３）を介して良導電性金属箔
（４）例えばＣｕ箔を積層被着した金属層積層体（５）
を構成する。
第５図にその拡大平面図を示し、第６図に第５図のＡ−
Ａ線上の拡大断面図を示すように、金属箔（４）Ｋ対し
て例えばフォトエツチングによる選択的エツチングを行
って前述した各部＋（１７Ａ）及び（１７Ｂ）に複数の
リード（６）を例えば四周方向ＩＣ延長するよ５に形成
すると共に、半導体チップの載置部舖を形成する。各リ
ード（６）の外端は金属板（１）の透孔（２）上に相当
する位置に延在させ、他端を透孔（２）によって囲まれ
る部分（１７Ａ）及び（１７Ｂ）に延在させる。また必
要に応じてリード（６）の例えば内端部には後述するよ
うにワイヤーボンドを良好に行５ためのＡｕ鍍金を施し
得る。
Ａ線上の拡大断面図を示すように、金属箔（４）Ｋ対し
て例えばフォトエツチングによる選択的エツチングを行
って前述した各部＋（１７Ａ）及び（１７Ｂ）に複数の
リード（６）を例えば四周方向ＩＣ延長するよ５に形成
すると共に、半導体チップの載置部舖を形成する。各リ
ード（６）の外端は金属板（１）の透孔（２）上に相当
する位置に延在させ、他端を透孔（２）によって囲まれ
る部分（１７Ａ）及び（１７Ｂ）に延在させる。また必
要に応じてリード（６）の例えば内端部には後述するよ
うにワイヤーボンドを良好に行５ためのＡｕ鍍金を施し
得る。
次に第７図にその拡大平面図を示し、＠８図に第７図の
ムー人線上の拡大断面図を示すように、積層体（５）を
プレス成型して、すなわちいわゆる絞り加工によって金
属板（１）側を凸とする凹部（７）を部分（１７Ａ）及
び（１７Ｂ） において形成する。この場合各リード（
６）は凹部（７）内から凹部（７）外の前述した透孔（
２）ｋ相幽する部分に延在するよ５になす。
ムー人線上の拡大断面図を示すように、積層体（５）を
プレス成型して、すなわちいわゆる絞り加工によって金
属板（１）側を凸とする凹部（７）を部分（１７Ａ）及
び（１７Ｂ） において形成する。この場合各リード（
６）は凹部（７）内から凹部（７）外の前述した透孔（
２）ｋ相幽する部分に延在するよ５になす。
第９図にその拡大平面図を示し、第１０図に第９図のＡ
−Ａ線上の拡大断面図を示すように、各凹部（））内に
半導体チップ（８）、例えば集積回路を有する半導体チ
ップをマウントし、その外部リードを導出すべき配線部
ないし電極部とこれに対応するリード（６）の内端の例
えばＡｕ鍍金が施された部分とに差し渡ってワイヤー（
９）をボンディングする。
−Ａ線上の拡大断面図を示すように、各凹部（））内に
半導体チップ（８）、例えば集積回路を有する半導体チ
ップをマウントし、その外部リードを導出すべき配線部
ないし電極部とこれに対応するリード（６）の内端の例
えばＡｕ鍍金が施された部分とに差し渡ってワイヤー（
９）をボンディングする。
落１１図にその拡大平面図を示し、第１２図に第１１１
１のムーＡｌｌ上の拡大断面図を示すように、凹部（１
）内ｋ、半導体チップ（８）とワイヤー（９）のボンデ
ィング部とを含んで樹脂ａ０を充填する。その後、第１
１図に鎖線暑をもって示すように各凹部（７）Ｋ関して
、これらの四周の透孔（２）を横切る位置において、積
層体（５）を分断する。
１のムーＡｌｌ上の拡大断面図を示すように、凹部（１
）内ｋ、半導体チップ（８）とワイヤー（９）のボンデ
ィング部とを含んで樹脂ａ０を充填する。その後、第１
１図に鎖線暑をもって示すように各凹部（７）Ｋ関して
、これらの四周の透孔（２）を横切る位置において、積
層体（５）を分断する。
このようにすると８１３図にその拡大平面図を示し、ｗ
Ｅ１４図に第１３図のλ−Ａ線上の拡大断面図を示すよ
５Ｋ、金属板（１）の一部よりなる金属外Ｉｉ′αυが
被冠されその凹部（７）の樹脂部内に半導体チップ（８
）が壊込まれてこれらｋよってそのパッケージングがな
された半導体装置ａりが得られる。
Ｅ１４図に第１３図のλ−Ａ線上の拡大断面図を示すよ
５Ｋ、金属板（１）の一部よりなる金属外Ｉｉ′αυが
被冠されその凹部（７）の樹脂部内に半導体チップ（８
）が壊込まれてこれらｋよってそのパッケージングがな
された半導体装置ａりが得られる。
このようにして構成された半導体装置ａりは例えば嬉１
５図に示すようにプリント基板錦上の所定の配線パター
ン０４に各リード（６）の外端が対応するようＫなされ
て夫々半田ａｎよる半田付けがなされる。この場合、金
属外筐α珍の透孔（２）より導出されたリード（６）の
外端を予め外Ｉｉａυの縁部Ｋａつて、折り起こし得る
時は、半田−による半田付けを、より強固に行５ことが
でき、更に４９性測定Ｋｌｌ！してのプローブの接触に
便ならしめ得る。
５図に示すようにプリント基板錦上の所定の配線パター
ン０４に各リード（６）の外端が対応するようＫなされ
て夫々半田ａｎよる半田付けがなされる。この場合、金
属外筐α珍の透孔（２）より導出されたリード（６）の
外端を予め外Ｉｉａυの縁部Ｋａつて、折り起こし得る
時は、半田−による半田付けを、より強固に行５ことが
でき、更に４９性測定Ｋｌｌ！してのプローブの接触に
便ならしめ得る。
上述の本発明方法によってパッケージングされた半導体
装置ａのは金属外１１ａｌ）Ｋよってその表面が覆われ
ているので、例えばプリント基板Ｉへのマウント状態で
、半導体チップ（８）の機械的保験を確実に行うことが
でき、また半導体チップ（８）は樹脂αＱＫよって覆わ
れているので確実に気密封止がなされる。また、半導体
チップ（８）からのリード導出は金属外筐Ｉを構成する
金属板（１）の積層体として構成したので、リードフレ
ーム醇によって構成する場合に比して、空間占有率の縮
減と、構造の簡渾化を図ることができる。また、上述し
たところから明らかなように共通の積層体（５）から同
時に複・数の半導体パッケージを形成するので、量産性
が著しく向上する。すなわち図示の例では２個の凹部（
７）を形成して２個の半導体チップ（８）のパッケージ
を行う部分について示しているが積層体（５）に縦横複
数の凹部を形成して多数の半導体チップに対するパッケ
ージを同時に行５ことができることはい５ｔでもないと
ころである。
装置ａのは金属外１１ａｌ）Ｋよってその表面が覆われ
ているので、例えばプリント基板Ｉへのマウント状態で
、半導体チップ（８）の機械的保験を確実に行うことが
でき、また半導体チップ（８）は樹脂αＱＫよって覆わ
れているので確実に気密封止がなされる。また、半導体
チップ（８）からのリード導出は金属外筐Ｉを構成する
金属板（１）の積層体として構成したので、リードフレ
ーム醇によって構成する場合に比して、空間占有率の縮
減と、構造の簡渾化を図ることができる。また、上述し
たところから明らかなように共通の積層体（５）から同
時に複・数の半導体パッケージを形成するので、量産性
が著しく向上する。すなわち図示の例では２個の凹部（
７）を形成して２個の半導体チップ（８）のパッケージ
を行う部分について示しているが積層体（５）に縦横複
数の凹部を形成して多数の半導体チップに対するパッケ
ージを同時に行５ことができることはい５ｔでもないと
ころである。
第１図ないし第１４図は本発明による半導体パッケージ
ング方法の一例の工程図で、第１図、第３図、第５図、
第７図、第９図、第１１図及び第１３図は夫々各工程の
拡大平面図、第２図、第４図、第６図、第８図、第１０
図、第１２図及びｌ１１４図は夫々各工程の拡大断面図
、第１５図は本発明方法によってパッケージングされた
半導体装置の配線回路への取り付は状態を示す拡大断面
図である。 （１）は金属板、 （２） （（２ａ）〜（２ｇ））は
透孔、（３）は絶縁層、（４）は良導電性金属箔、（５
）は積層体、（６）はリード、（７）は凹部、（８）は
半導体チップ、（９）はリードワイヤー、ａのは樹脂、
ａυは金属外筺、Ｉはパッケージングされた半導体装置
である。 手続補正書 （特許庁審判長 殿）■
、事件の表示 昭和Ｓ・年特許願第 １０８９８２ 号２゛発明０
名称 半導体パッケージンダ方法３、補正をする者 事件との関係 特許出願Å 以上
ング方法の一例の工程図で、第１図、第３図、第５図、
第７図、第９図、第１１図及び第１３図は夫々各工程の
拡大平面図、第２図、第４図、第６図、第８図、第１０
図、第１２図及びｌ１１４図は夫々各工程の拡大断面図
、第１５図は本発明方法によってパッケージングされた
半導体装置の配線回路への取り付は状態を示す拡大断面
図である。 （１）は金属板、 （２） （（２ａ）〜（２ｇ））は
透孔、（３）は絶縁層、（４）は良導電性金属箔、（５
）は積層体、（６）はリード、（７）は凹部、（８）は
半導体チップ、（９）はリードワイヤー、ａのは樹脂、
ａυは金属外筺、Ｉはパッケージングされた半導体装置
である。 手続補正書 （特許庁審判長 殿）■
、事件の表示 昭和Ｓ・年特許願第 １０８９８２ 号２゛発明０
名称 半導体パッケージンダ方法３、補正をする者 事件との関係 特許出願Å 以上
Claims (1)
- 最終的に金属外筐となる金属板を設は咳金属板にその最
終的に端子導出部となる部分に透孔を穿設する工程と、
鍍金属板上に絶縁層を介して嵐導電性金属箔を積層して
金属積層体を形成する工程と、上記金属箔のバターニン
グ工程と、上記積層体に凹所な形成するプレス工程と、
咳凹所内に半導体チップを配置し該半導体チップと上記
金属箔による金属パターンとを電気的に接続する工程と
、上記凹所内に上記半導体チップな埋込むよさに樹脂を
充填する工程とを有することを特徴とする半導体パッケ
ージング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203982A JPS58105546A (ja) | 1981-12-17 | 1981-12-17 | 半導体パツケ−ジング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203982A JPS58105546A (ja) | 1981-12-17 | 1981-12-17 | 半導体パツケ−ジング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105546A true JPS58105546A (ja) | 1983-06-23 |
Family
ID=16482829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203982A Pending JPS58105546A (ja) | 1981-12-17 | 1981-12-17 | 半導体パツケ−ジング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105546A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132147A (ja) * | 1987-08-08 | 1989-05-24 | Toshiba Corp | 半導体装置 |
| WO1990006593A1 (en) * | 1988-12-07 | 1990-06-14 | Tribotech | Tape automated bonded lead package and reusable transport tape for use therewith |
| US5164888A (en) * | 1988-12-29 | 1992-11-17 | International Business Machines | Method and structure for implementing dynamic chip burn-in |
| US5184207A (en) * | 1988-12-07 | 1993-02-02 | Tribotech | Semiconductor die packages having lead support frame |
-
1981
- 1981-12-17 JP JP56203982A patent/JPS58105546A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01132147A (ja) * | 1987-08-08 | 1989-05-24 | Toshiba Corp | 半導体装置 |
| WO1990006593A1 (en) * | 1988-12-07 | 1990-06-14 | Tribotech | Tape automated bonded lead package and reusable transport tape for use therewith |
| US5184207A (en) * | 1988-12-07 | 1993-02-02 | Tribotech | Semiconductor die packages having lead support frame |
| US5164888A (en) * | 1988-12-29 | 1992-11-17 | International Business Machines | Method and structure for implementing dynamic chip burn-in |
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