JP3632024B2 - チップパッケージ及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明はチップパッケージに関するもので、とりわけトランジスタ素子のように一面に二つの端子と、該一面に対向する他面に一つの端子が設けられたチップ型電子素子を含んだチップパッケージ及びその製造方法に関するものである。
【０００２】
【従来の技術】
一般に、トランジスタなどの半導体素子はパッケージを成して印刷回路基板上に実装される。こうしたパッケージは、半導体素子の端子を印刷回路基板の信号パターンに容易に連結させ得る構造から成っており、外部の影響から素子を保護して信頼性を確保する役目を果たす。
【０００３】
こうした半導体素子パッケージは製品の小型化の流れに伴い漸次小型化されつつある。かかる小型化の代表的なパッケージ方式として、チップスケールパッケージ（ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅ）が挙げられる。図５は従来のチップスケールパッケージの構造を示す概略断面図である。図５に示すパッケージ構造はセラミック基板を用いた方式として、三つの端子を設けたトランジスタパッケージの一形態である。図５によると、セラミック基板２０１には三つのバイアホール２０２ａ、２０２ｂ、２０２ｃが形成される。前記バイアホール２０２ａ、２０２ｂ、２０２ｃの内部は基板２０１の上下面が相互に電気的に連結されるよう所定の導電性物質が充填され、前記三つのバイアホール２０２ａ、２０２ｂ、２０２ｃの上部には第１ないし第３上部導電性ランド２０３ａ、２０３ｂ、２０３ｃが形成され、その下部には各々第１ないし第３下部導電性ランド２０４ａ、２０４ｂ、２０４ｃが形成されている。さらに、前記第３上部導電性ランド２０４ｃはトランジスタ２０５の実装面に形成された一側端子と連結され、前記第１及び第２上部導電性ランド２０４ａ、２０４ｂはチップの上部端子と一端が連結されたワイヤ２０７に連結される。このようにトランジスタ２０５が実装されたセラミック基板２０１は、その上面に外部の影響からトランジスタを保護すべく通常の樹脂でモールディング部２０９を形成したパッケージ２１０に完成される。
【０００４】
こうして完成されたトランジスタパッケージ２１０は図６のように、リフローはんだ付け方式により印刷回路基板２２０に実装される。前記トランジスタパッケージ２１０は、その下面に形成された第１ないし第３下部導電性ランド２０４ａ、２０４ｂ、２０４ｃを信号パターンの所望の位置に配置してから各々はんだ付け２１５を形成する方法で前記印刷回路基板２２０に実装される。
【０００５】
図５及び図６において説明したとおり、一般にトランジスタは対向する面に端子が各々形成されるので、ワイヤによる連結を要する。しかし、かかるワイヤはチップの上部空間をかなり占める。したがって、全体のパッケージ高が高くなってしまう問題がある。さらに、セラミック基板にチップ端子連結のため少なくとも三つのバイアホールを形成しなくてはならないので、該バイアホールの直径に応じた基板面積を要するばかりでなく、該バイアホールの上下面に形成される導電性ランドが互いに短絡しないよう最小限の間隔を保たねばならない。こうした条件を満たす程の充分な面積を有するよう基板を製造しなくてはならない。結局、全体としてのパッケージ寸法を小型化するのに大きな制約となる。
【０００６】
さらに、パッケージに用いる基板は比較的高価のセラミック基板なので製造コストが高く、従来のパッケージ製造工程はダイオードを基板に付着するダイボンディング（ｄｉｅ ｂｏｎｄｉｎｇ）工程ばかりでなく、ワイヤボンディング及びモールディング工程を伴うので製造工程が複雑であるという問題を抱えていた。したがって、当技術分野においては、かかる制約を解消させてより小型化が可能でありながらも製造工程が容易である新たなパッケージ構造が要求されてきた。
【０００７】
【発明が解決しようとする課題】
本発明は、前記諸問題を解決するために案出されたもので、その目的は、二つの端子が形成された上面と一つの端子が形成された下面とを有するチップ素子（ｃｈｉｐ ｔｙｐｅ ｄｅｖｉｃｅ）を印刷回路基板に実装するためにパッケージングする際に、二つの端子領域を除くチップ素子の上面に絶縁層と、該絶縁層上に前記各端子に連結された導電層とを形成し、チップ素子の下面には導電層を形成してから前記各導電層側面中同じ方向の側面に印刷回路基板の連結パッドに連結するための電極面を形成することによりパッケージを画期的に小型化できるばかりでなく、その製造工程が簡素でありながらもチップの信頼性を保障できる新たな構造のパッケージを提供することにある。
【０００８】
本発明の他の目的は、新たなチップパッケージの構造に応じた新たな実装方式を有するチップパッケージアセンブリーを提供することにある。本発明の更に異なる目的は、新たな構造から成るチップパッケージの製造方法を提供することにもある。
【０００９】
【課題を解決するための手段】
前記課題を成し遂げるべく本発明は、二つの端子が形成された第１面及び前記第１面に対向しながら一つの端子が形成された第２面を有するチップ素子と、前記二つの端子領域を除く前記第１面に形成された絶縁層と、前記絶縁層上に形成されて前記第１面に形成された前記端子に各々連結され、所定の間隔で電気的に分離された第１及び第２導電層と、前記チップ素子の第２面に形成されて該第２面の端子と連結された第３導電層と、前記第１、第２、及び第３導電層の側面中前記チップ素子の同じ側面に接する一側面に各々形成された電極面とを含むチップパッケージを提供する。
【００１０】
また、本発明の他の実施の形態においては、二つの端子が形成された第１面及び前記第１面に対向しながら一つの端子が形成された第２面を有するチップ素子と、前記二つの端子領域を除く前記第１面に形成された絶縁層と、前記絶縁層上に形成されて前記第１面上に形成された各端子に連結され、所定の間隔で分離された第１及び第２導電層と、前記チップ素子の第２面に端子と連結されて形成された第３導電層と、前記第１、第２及び第３導電層の側面中前記チップ素子の同じ側面に接する一側面に各々形成された電極面とを含むチップパッケージ；及び、少なくとも三つの連結パッドと前記連結パッドに各々連結された所定の回路パターンが形成された印刷回路基板とを含み、前記電極面が各々前記連結パッドに付着されて前記チップパッケージが前記印刷回路基板に実装されたチップパッケージアセンブリーを提供する。
【００１１】
さらに、本発明は、本発明によるチップパッケージを製造するための方法を提供する。前記チップパッケージ製造方法は、上面に二つの端子と下面に一つの端子を有する複数個のチップ素子が形成されたウェーハを用意する段階と、前記二つの端子が形成された領域を除く前記ウェーハ上面に絶縁層を形成する段階と、前記絶縁層上に前記ウェーハ上面に形成された二つの端子と連結されるよう上部導電層を形成する段階と、前記ウェーハ下面に該下面の端子と連結されるよう下部導電層を形成する段階と、前記絶縁層上に形成された導電層を前記二つの端子に各々連結された二つの導電層に分離する段階と、チップパッケージの一側面が形成されるよう前記ウェーハを１次ダイシングする段階と、前記１次ダイシングにより形成された前記導電層の一側面に各々電極面を形成する段階、及びチップパッケージ単位で完全に分離されるよう前記結果物を２次ダイシングする段階とを含む。
【００１２】
【発明の実施の形態】
以下、図面に基づき本発明を好ましき実施の形態からより詳しく説明する。図１（Ａ）及び１（Ｂ）は本発明の好ましき実施の形態によるチップパッケージを示す斜視図及び断面図である。図１（Ａ）によると、前記チップパッケージ３０はチップ素子３５と、その上面に形成された絶縁層３３と、前記絶縁層３３の上面及びチップ素子３５の下面に各々形成された導電層３１ａ、３１ｂ、３１ｃ及び前記導電層３１ａ、３１ｂ、３１ｃの同じ側面上に各々形成された電極面３７ａ、３７ｂ、３７ｃを含む。図１（Ａ）には図示していないが、前記チップ素子３５は上面に二つの端子を形成しており、その下面に一つの端子を設けた素子であり、その代表例としてトランジスタであり得る。
【００１３】
図１（Ｂ）は前記図１（Ａ）のＡ−Ａ線による断面図であり、後述する図３（Ｂ）に示す二つの端子Ａ，Ｂに導電層が形成された箇所の断面図である。前記図１（Ｂ）によると、上面の端子Ａ、Ｂ領域を除く前記チップ素子３５の上面には絶縁層３３が形成され、前記絶縁層３３上には第１及び第２導電層３１ａ、３１ｂが形成される。前記第１及び第２導電層３１ａ、３１ｂはチップ素子３５の上面に設けられた端子Ａ、Ｂに各々連結され、所定の間隔で分離形成される。さらに、前記チップ素子３５の下面には第３導電層３１ｃが形成され、該下面に設けられた端子に電気的に連結される。
【００１４】
前記導電層３１ａ、３１ｂ、３１ｃは、好ましくは銅から成る金属層を用いることができるが、本発明がこれに必ずしも限定されるものではない。さらに、前記導電層３１ａ、３１ｂ、３１ｃの厚さは印刷回路基板の種類に応じて異なるが、その印刷回路基板の連結パッド同士の間隔を考慮して設定する。即ち、前記チップパッケージを印刷回路基板上に実装する際、導電層の一面に形成される電極面が各々連結パッド上に位置しなければならないので、前記導電層を充分な厚さに形成する必要がある。
【００１５】
前記導電層３１ａ、３１ｂ、３１ｃを所定の厚さに形成する工程としては、前記導電層はメッキ工程によりメッキ層に必要な厚さに製造できるが、これはかなりの工程時間及び費用がかかるので、好ましくは電解メッキ法を利用して金属層を形成した後に該金属層上に、少なくとも一つの銅箔を積層する方式を用いることができる。
【００１６】
さらに、前記各導電層３１ａ、３１ｂ、３１ｃは、同じ方向に位置する一側面に電極面３７ａ、３７ｂ、３７ｃが形成される。前記電極面３７ａ、３７ｂ、３７ｃは印刷回路基板上の連結パッドに電気的且つ機械的に連結すべく設けられたもので、はんだ付け工程に適しながら電気的伝導性に優れた金（Ａｕ）から形成することが好ましい。
【００１７】
前記図１（Ｂ）のようなチップパッケージ３０の構造においては、前記チップ素子３５の上面に設けられた二つの端子を含む領域Ａ、Ｂを除いて絶縁層３３が形成され、前記絶縁層３３上には前記二つの端子Ａ、Ｂに各々連結された導電層３１ａ、３１ｂが形成される。さらに、前記チップ素子３５の上面に形成された二つの導電層３１ａ、３１ｂの一側面と該側面と同じ方向の側面である導電層３１ｃの側面には、各々電極面３７ａ、３７ｂ、３７ｃが形成される。こうして電極面３７ａ、３７ｂ、３７ｃが形成された側面は印刷回路基板に接する実装面を成し、前記チップパッケージ３０は実装面が下向きになるよう９０°回転させた状態で印刷回路基板上に搭載させる新たな実装方式による。
【００１８】
一方、導電層３１ａ、３１ｂ、３１ｃは露出された外部面において生じる自然酸化により酸化膜を形成し得る。こうした酸化膜は導電層の信頼性を保障する保護膜として作用することができる。しかし、パッケージの使用環境によって素子の信頼性に至大なる影響を及ぼす深刻な酸化現象を引き起こすかも知れないので、これを防止すべく図示のように、前記導電層３１ａ、３１ｂ、３１ｃには電極面３７ａ、３７ｂ、３７ｃが形成された面を除いて保護層３９を形成してもよい。こうした保護層３９は絶縁性樹脂を塗布して形成した絶縁性被膜を用いることが好ましく、必要に応じて外部に露出したチップ素子３５の側面にも形成することができる。
【００１９】
図２は本発明によるチップパッケージ４０と印刷回路基板５１とを含んだチップパッケージアセンブリー５０の一形態を示す。図２のように、前記チップパッケージアセンブリー５０はチップパッケージ４０と該チップパッケージが実装された印刷回路基板５１とで成る。前記チップパッケージ４０は、図１（Ａ）及び１（Ｂ）に示す構造のように、チップ素子４５はその上面に絶縁層４３と二つの端子（図示せず）に各々連結された導電層４１ａ、４１ｂを形成しており、その下面に形成された端子（図示せず）は他の導電層４１ｃに連結される。さらに、前記導電層４１ａ、４１ｂ、４１ｃの一面に電極面４７ａ、４７ｂ、４７ｃが各々形成され、チップパッケージ４０の実装面を成す。前記各電極面４７ａ、４７ｂ、４７ｃは導電層４１ａ、４１ｂ、４１ｃを介してチップ素子４５の各端子に連結される。前記チップパッケージの電極面４７ａ、４７ｂ、４７ｃを印刷回路基板５１の連結パッド５７ａ、５７ｂ、５７ｃ上に各々配置し、はんだ付けを施すことにより、図２に示すチップパッケージアセンブリー５０が完成する。本発明によるチップパッケージアセンブリーにおいては、印刷回路基板に形成された所定の回路は連結パッド５７ａ、５７ｂ、５７ｃに連結されたパッケージ４０の電極４７ａ、４７ｂ、４７ｃを介してチップ素子４５の各端子に連結されることができる。その為に、先に説明したように、前記導電層４１ａ、４１ｂは少なくとも連結パッド５７ａ、５７ｂ同士の間隔を考慮してその厚さを設定する必要がある。
【００２０】
さらに、本発明は前記チップパッケージの製造方法を提供する。図３（Ａ）ないし４（Ｃ）は本発明の好ましき実施の形態によるチップパッケージの製造方法を説明するための工程図である。
【００２１】
先ず、図３（Ａ）のように、上下面に各々端子を設けた複数個のチップ素子が形成されたウェーハ１０５を用意する。ここで、前記ウェーハ１０５の上面に線で区分した領域は各チップ素子の単位を示す。前記ウェーハ１０５は行と列に沿って複数個のチップ素子が配列された直方形の構造に示されるが、当業者であれば図３（Ａ）に示すウェーハが所定の口径から成る通常のウェーハであることを了解できるであろう。前記チップ素子はその上面に二つの端子１０１ａ、１０１ｂを設け、下面には一つの端子を設ける。さらに、本実施の形態において、前記ウェーハに設けられたチップ素子は、通常のトランジスタのように、上面には酸化膜から成る窓層１０６を設け、その開口部を通して端子１０１ａ、１０１ｂを形成する構造となる。
【００２２】
次いで、図３（Ｂ）のように、前記ウェーハ上面に絶縁層１１３を形成する。前記絶縁層１１３は二つの端子領域を除く上面領域に形成する。続いて、図３（Ｃ）のように、前記絶縁層１１３の上面とウェーハ１０５の下面に各々上部及び下部導電層１２１ａ、１２１ｂを形成する。この際、上部導電層１２１ａは前記両端子に連結されるよう形成しなければならない。したがって、前記絶縁層の形成されない部分が充填されるよう金属層を形成するために、メッキ法により上部導電層を形成することが好ましいが、先に説明したとおり、前記導電層は連結パッドの間隔を考慮して電極面の形成に充分な側面を有するよう所定の厚さで形成しなければならないので、先ず端子領域に該当する絶縁層が形成されていない部分がしっかり充填されるようメッキ層を形成してから少なくとも一つの銅箔を積層して設けることが最も好ましい。続いて、図３（Ｃ）のＹ−Ｙ’線に沿ってチップ素子の列を二つのライン単位でダイシングする。
【００２３】
前記ダイシング段階後、図４（Ａ）のように二つのライン単位で分離された結果物が得られ、かかる構造において各チップ素子は一側面のみ形成される。前記ダイシングにより得た一側面を成す上部及び下部導電層１２１ａ、１２１ｂの側面上に各々電極面１３７’、１３７”を形成する。かかる電極面１３７’、１３７”は電解メッキ方法によって、シリコン材質のチップ素子側面には電極を形成せずに、金属材質のメッキ層１２１ａ、１２１ｂの側面にのみ選択的に形成され得る。
【００２４】
次に、図４（Ａ）のＸ−Ｘ’線に該当する上部導電層１２１ａを取り除き、図４（Ｂ）のように各チップ素子の二つの端子に各々連結された上部導電層１２１ａと上部導電層に形成された電極面１３７’とを二つの領域に分離する。この際、絶縁層１１３は二つの端子を電気的に分離すると共に、上部導電層１２１ａを分離する工程においてチップ素子の損傷を防ぐ役目を果たす。
【００２５】
続いて、図４（Ｂ）に示す結果物がチップ素子単位で完全に分離されるよう最終ダイシング工程を行う。こうして、最終チップパッケージ１４０が完成する。さらに、図４（Ｃ）に示すように、前記チップパッケージ１４０の露出された導電層外部面に保護層１３９をさらに形成してもよい。かかる保護層１３９は、前記上下部導電層１２１ａ、１２１ｂに絶縁性樹脂を塗布して形成した絶縁性被膜から成り、前記導電層１２１ａ、１２１ｂの酸化を防いでパッケージの信頼性をより安定的に保障することができる。かかる保護層１３９はチップパッケージの使用環境などによっては省くこともできる。
【００２６】
さらに、図３（Ａ）ないし図４（Ｃ）に示す本発明によるチップパッケージの製造工程は様々な変形から具現されることができる。とりわけ、保護層及び電極面形成工程はチップパッケージにダイシングする工程に応じてその構成を異ならせられる。例えば、図３（Ａ）ないし図４（Ｃ）に示す実施の形態の場合、保護層を形成する工程を、前記２次ダイシング後に前記電極面の形成されていない前記導電層の外部面に保護層を形成する方式により１回塗布工程するものとしているが、これと異なり、前記上部及び下部導電層を形成後に前記上部及び下部導電層上に保護層を形成し、前記２次ダイシングしてから、前記電極面の形成されていない導電層側面に保護層を形成することもできる。前者によると、ウェーハをダイシングする際、導電層が形成されたウェーハ背面がテープまたは真空装置により固定されて後続工程においてその導電層に保護層を形成するのが困難であるが、後者の方法ではダイシング工程前にウェーハ下面の導電層に保護層を予め形成するのでかかる問題を解決できるという利点がある。
【００２７】
一方、図４（Ｂ）のように前記絶縁層上に形成された導電層を二つの導電層に分離する段階は、図４（Ｃ）の２次ダイシングを行う段階において同時に具現することができる。 即ち、２次ダイシング段階を行う際、導電層の分離において切削深さを導電層の厚さに相当する深さに調節することで導電層を分離する工程とチップパッケージ単位に分離する工程とを同時に行えるのである。
【００２８】
このように、本発明によるチップパッケージの製造方法における特徴は、前記得られたウェーハを一つのチップ素子を含むパッケージにダイシングしながら、前記各チップパッケージの一側面を成す前記導電層の側面には電極面を形成し、前記二つの導電層の他の側面には保護層を形成する方法であれば多様な形態に改造及び変形できる。したがって、チップパッケージの側面を形成するための各ダイシング工程は保護層または電極面を形成する工程の順序と方式を多様に変更してもよいが、そうした改良または変更された形態も本発明の範囲に含まれるものである。
【００２９】
【発明の効果】
上述のとおり、本発明によるチップパッケージによると、全体としてのパッケージ寸法を画期的に小型化できるばかりでなく、バイアホール形成工程やワイヤ工程等を省け、その製造工程が簡素でありながらもチップの信頼性を保障できる新たな構造から成るチップパッケージ及びこれを含んだチップパッケージアセンブリーを製造することができる。
【図面の簡単な説明】
【図１】（Ａ）及び（Ｂ）は本発明の一実施の形態によるチップパッケージの斜視図及び断面図である。
【図２】本発明の一実施の形態によるチップパッケージアセンブリーを示す斜視図である。
【図３】（Ａ）ないし（Ｃ）は本発明の好ましき実施の形態によるチップパッケージの製造方法を示す工程別断面図である。
【図４】（Ａ）ないし（Ｃ）は本発明の好ましき実施の形態によるチップパッケージの製造方法を示す工程別断面図である。
【図５】従来のチップパッケージを示す断面図である。
【図６】従来のチップパッケージアセンブリーを示す断面図である。
【符号の説明】
３０ チップパッケージ
３１ａ、３１ｂ、３１ｃ 導電層
３３ 絶縁層
３７ａ、３７ｂ、３７ｃ 電極面
３５ チップ素子
５１ 印刷回路基板
５７ａ、５７ｂ、５７ｃ 連結パッド

Claims (27)

  1. 二つの端子が形成された第１面と前記第１面に対向して一つの端子が形成された第２面とを有するチップ素子と、
    前記二つの端子領域を除く前記第１面に形成された絶縁層と、
    前記絶縁層上に形成されて前記第１面上の各端子に連結され、所定の間隔で電気的に分離された第１及び第２導電層と、
    前記チップ素子の第２面に形成されて前記第２面の端子と連結された第３導電層と、
    前記第１、第２、及び第３導電層の側面中前記チップ素子の同じ側面に接する一側面に各々形成された電極面と、
    を備えたことを特徴とするチップパッケージ。
  2. 前記チップパッケージは、前記電極面が形成された一側面を除く前記導電層の外郭面に形成された保護層をさらに備えたことを特徴とする請求項１に記載のチップパッケージ。
  3. 前記保護層は、絶縁性樹脂を塗布して形成した被膜から成ることを特徴とする請求項２に記載のチップパッケージ。
  4. 前記チップ素子の側面と前記導電層の電極面が形成された側面とは、一つの平坦面を成すことを特徴とする請求項１に記載のチップパッケージ。
  5. 前記導電層は銅を含んだ金属層であることを特徴とする請求項１に記載のチップパッケージ。
  6. 前記電極面は金を含んだ金属層であることを特徴とする請求項１に記載のチップパッケージ。
  7. 前記導電層は、メッキ層から成る第１層と、前記第１層上に積層された少なくとも一つの銅箔から成る第２層とを備えたことを特徴とする請求項１に記載のチップパッケージ。
  8. 前記チップ素子はトランジスタであることを特徴とする請求項１に記載のチップパッケージ。
  9. 二つの端子が形成された第１面と前記第１面に対向して一つの端子が形成された第２面とを有するチップ素子と、前記二つの端子領域を除く前記第１面に形成された絶縁層と、前記絶縁層上に形成されて前記第１面上の各端子に連結され、所定の間隔で分離された第１及び第２導電層と、前記チップ素子の第２面に端子と連結されて形成された第３導電層と、前記第１、第２及び第３導電層の側面中前記チップ素子の同じ側面に接する一側面に各々形成された電極面とを含んだチップパッケージと、
    少なくとも三つの連結パッドと、前記連結パッドに各々連結された所定の回路パターンが形成された印刷回路基板とを含み、
    前記電極面が各々前記連結パッドに付着されて前記チップパッケージが前記印刷回路基板に実装された構造物と、
    を備えたことを特徴とするチップパッケージアセンブリー。
  10. 前記チップパッケージは、前記印刷回路基板に実装される面を除く前記導電層の外郭面に形成された保護層をさらに備えたことを特徴とする請求項９に記載のチップパッケージアセンブリー。
  11. 前記保護層は、絶縁性樹脂を塗布して形成された被膜から成ることを特徴とする請求項１０に記載のチップパッケージアセンブリー。
  12. 前記導電層は銅を含んだ金属層であることを特徴とする請求項９に記載のチップパッケージアセンブリー。
  13. 前記電極面は金を含んだ金属層であることを特徴とする請求項９に記載のチップパッケージアセンブリー。
  14. 前記導電層は、メッキ層から成る第１層と、前記第１層に積層された少なくとも一つの銅箔から成る第２層とを備えたことを特徴とする請求項９に記載のチップパッケージアセンブリー。
  15. 前記チップ素子はトランジスタであることを特徴とする請求項９に記載のチップパッケージアセンブリー。
  16. 上面に二つの端子と下面に一つの端子を設けた複数個のチップ素子が形成されたウェーハを用意する段階と、
    前記二つの端子が形成された領域を除く前記ウェーハ上面に絶縁層を形成する段階と、
    前記絶縁層上に前記ウェーハ上面に形成された二つの端子と連結されるよう上部導電層を形成する段階と、
    前記ウェーハ下面に該下面の端子と連結されるよう下部導電層を形成する段階と、
    チップパッケージの一側面が形成されるよう前記ウェーハを１次ダイシングする段階と、
    前記１次ダイシングにより形成された前記導電層の一側面に各々電極面を形成する段階と、
    前記絶縁層上に形成された導電層を前記二つの端子に各々連結された二つの導電層に分離する段階と、
    チップパッケージ単位で完全に分離されるよう前記段階により形成された結果物を２次ダイシングする段階と、
    を有することを特徴とするチップパッケージの製造方法。
  17. 前記上部及び下部導電層を形成してから、前記上部及び下部導電層上に保護層を形成する段階と、
    前記２次ダイシング後に、前記電極面の形成されていない導電層の側面に保護層を形成する段階と、
    をさらに有することを特徴とする請求項１６に記載のチップパッケージの製造方法。
  18. 前記２次ダイシング後に、前記電極面の形成されていない前記導電層の外部面に保護層を形成する段階をさらに有することを特徴とする請求項１６に記載のチップパッケージの製造方法。
  19. 前記保護層は絶縁性樹脂を塗布して形成されることを特徴とする請求項１７または１８に記載のチップパッケージの製造方法。
  20. 前記１次ダイシングする段階は、前記ウェーハ上にチップ素子が配列されたラインを基準として二つのライン単位で分離されるよう前記ウェーハをダイシングする段階であることを特徴とする請求項１６に記載のチップパッケージの製造方法。
  21. 前記絶縁層上に形成された導電層を二つの導電層に分離する段階は、切削深さを調節して前記２次ダイシングする段階と同時に行うことを特徴とする請求項１６に記載のチップパッケージの製造方法。
  22. 前記導電層はメッキ法により形成することを特徴とする請求項１６に記載のチップパッケージの製造方法。
  23. 前記導電層は銅を含んだ金属層であることを特徴とする請求項１６に記載のチップパッケージ。
  24. 前記電極面は金を含んだ金属層であることを特徴とする請求項１６に記載のチップパッケージ。
  25. 前記導電層を形成する段階は、前記各端子に連結されるメッキ層を形成してから、前記メッキ層の上面に少なくとも一つの銅箔を積層する段階であることを特徴とする請求項１６に記載のチップパッケージの製造方法。
  26. 前記電極面はメッキ法により形成されることを特徴とする請求項１６に記載のチップパッケージの製造方法。
  27. 前記チップ素子はトランジスタであることを特徴とする請求項１６に記載のチップパッケージの製造方法。
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FI119307B (fi) * 2005-06-17 2008-09-30 Vti Technologies Oy Menetelmä mikromekaanisen liikeanturin valmistamiseksi ja mikromekaaninen liikeanturi
US8053891B2 (en) * 2008-06-30 2011-11-08 Alpha And Omega Semiconductor Incorporated Standing chip scale package
TWI438879B (zh) * 2009-03-11 2014-05-21 Toshiba Kk Semiconductor device and manufacturing method thereof
US8703543B2 (en) * 2009-07-14 2014-04-22 Honeywell International Inc. Vertical sensor assembly method
US20120119345A1 (en) * 2010-11-15 2012-05-17 Cho Sungwon Integrated circuit packaging system with device mount and method of manufacture thereof
US9054063B2 (en) * 2013-04-05 2015-06-09 Infineon Technologies Ag High power single-die semiconductor package
CN104576416A (zh) * 2013-10-24 2015-04-29 扬州倍英斯微电子有限公司 一种双层凸点二极管芯片制备方法
WO2017214370A1 (en) * 2016-06-10 2017-12-14 Molex, Llc Electronic component
JP6899246B2 (ja) 2016-06-10 2021-07-07 モレックス エルエルシー 電子部品

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369410B2 (ja) * 1996-09-02 2003-01-20 松下電器産業株式会社 半導体装置の実装方法
JPH10150065A (ja) * 1996-11-15 1998-06-02 Japan Aviation Electron Ind Ltd チップサイズパッケージ
US5994167A (en) * 1997-05-21 1999-11-30 Zowie Technology Corporation Method of making a fiberglass reinforced resin plate
JP3312121B2 (ja) * 1998-12-09 2002-08-05 シャープ株式会社 チップ部品型の発光ダイオードの製造方法
TW408411B (en) * 1999-03-31 2000-10-11 Huang Jr Gung Semiconductor chip scale package
KR100364926B1 (ko) * 1999-06-03 2002-12-16 사단법인 고등기술연구원 연구조합 측면 실장이 가능한 저온 동시 소성 세라믹 모듈 및 그 제조 방법
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법
US6271060B1 (en) * 1999-09-13 2001-08-07 Vishay Intertechnology, Inc. Process of fabricating a chip scale surface mount package for semiconductor device

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