DE10302022B4 - Verfahren zur Herstellung eines verkleinerten Chippakets - Google Patents

Verfahren zur Herstellung eines verkleinerten Chippakets Download PDF

Info

Publication number
DE10302022B4
DE10302022B4 DE10302022A DE10302022A DE10302022B4 DE 10302022 B4 DE10302022 B4 DE 10302022B4 DE 10302022 A DE10302022 A DE 10302022A DE 10302022 A DE10302022 A DE 10302022A DE 10302022 B4 DE10302022 B4 DE 10302022B4
Authority
DE
Germany
Prior art keywords
chip package
producing
wafer
layer
reduced
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE10302022A
Other languages
English (en)
Other versions
DE10302022A1 (de
Inventor
Joon Ho Yoon
Yong Chil Suwon Choi
Suk Su Changwon Bae
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of DE10302022A1 publication Critical patent/DE10302022A1/de
Application granted granted Critical
Publication of DE10302022B4 publication Critical patent/DE10302022B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3442—Leadless components having edge contacts, e.g. leadless chip capacitors, chip carriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09381—Shape of non-curved single flat metallic pad, land or exposed part thereof; Shape of electrode of leadless component
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Abstract

Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte:
Herstellen eines Wafers mit einer Mehrzahl von Chips, wobei der Chip umfasst zwei Anschlüsse an seiner oberen Seite und einen Anschluss an seiner unteren Seite;
Ausbilden einer Isolierschicht auf der oberen Seite des Wafers, abgesehen von den Flächen für die zwei Anschlüsse;
Ausbilden einer oberen leitfähigen Schicht auf der Isolierschicht, sodass sie mit den beiden Anschlüssen der oberen Fläche des Chips verbunden ist;
Ausbilden einer unteren leitfähigen Schicht auf der unteren Seite des Chips, sodass sie mit dem Anschluss der unteren Fläche des Chips verbunden ist;
erstes Zerteilen des Wafers, sodass eine Seitenfläche des verkleinerten Chippakets hergestellt wird;
Ausbilden von Elektrodenflächen auf Seitenflächen der oberen und der unteren leitfähigen Schichten, wobei der Seitenfläche des verkleinerten Chippakets ausgebildeten Seitenflächen durch das erste Zerteilen des Wafers erhalten werden,
Zerteilen der oberen leitfähigen Schicht, die auf...

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines verkleinerten Chippakets.
  • Beschreibung des Standes der Technik
  • Im Allgemeinen sind Halbleiterbauteile wie Transistoren gepackt und diese gepackten Bauteile werden dann auf einer gedruckten Leiterplatte befestigt. Strukturell verbindet dieses Paket die Anschlüsse des Halbleiterbauteils mit entsprechenden Leiterbahnanschlüssen der gedruckten Leiterplatte und es dient dazu, das Halbleiterbauteil vor äußeren Spannungen zu schützen, wodurch die Zuverlässigkeit des Pakets verbessert wird.
  • Um dem jüngsten Trend der Miniaturisierung von Halbleiterprodukten zu entsprechen, sind die Halbleiterchippakete ebenso miniaturisiert worden. Dazu wurde ein verkleinertes Chippaket (auf das als "verkleinertes Chippaket" Bezug genommen wird) eingeführt.
  • 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets. Bei dem Aufbau des verkleinerten Chippakets 10 von 1 wird ein keramisches Substrat 1 benutzt, es handelt sich dabei um ein Transistorpaket mit drei Anschlüssen.
  • Bezug nehmend auf 1 sind auf dem keramischen Substrat 1 drei Durchgangslöcher, nämlich ein erstes Durchgangsloch, 2a, ein zweites Durchgangsloch 2b und ein drittes Durchgangsloch 2c ausgebildet. Die ersten, zweiten und dritten Durchgangslöcher 2a, 2b und 2c sind mit einem leitfähigen Material gefüllt, sodass sie die obere Fläche des Substrats 1 elektrisch mit der unteren Fläche des Sub strats 1 verbinden. Eine erste, eine zweite und eine dritte obere leitfähige Fläche 3a, 3b und 3c ist auf den oberen Flächen der ersten, zweiten bzw. dritten Durchgangslöcher 2a, 2b und 2c ausgebildet. Eine erste, eine zweite und eine dritte untere leitende Fläche 4a, 4b und 4c ist auf den unteren Flächen der ersten, zweiten bzw. dritten Durchgangslöcher 2a, 2b und 2c ausgebildet. Die dritte obere leitende Fläche 3c ist direkt mit einem Anschluss verbunden, der auf der unteren Fläche des Transistors 5 ausgebildet ist, dabei handelt es sich um eine Befestigungsfläche des Transistors 5 auf einer gedruckten Leiterplatte, und die ersten und die zweiten oberen leitenden Flächen 3a und 3b sind über einen Draht 7 mit anderen Anschlüssen verbunden, die auf der oberen Fläche des Transistors 5 ausgebildet sind. Ein Formteil 9, bei dem ein herkömmliches Harz benutzt worden ist, ist auf der Außenfläche des keramischen Substrats 1, das den Transistor 5 umfasst, ausgebildet, um den Transistor 5 vor äußeren Spannungen zu schützen. Damit wird die Herstellung des Pakets 10 abgeschlossen.
  • 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf der gedruckten Leiterplatte befestigt ist.
  • Wie in 2 gezeigt ist, ist das hergestellte Transistorpaket 10 auf der gedruckten Leiterplatte 20 durch Aufschmelzlöten befestigt. Das Transistorpaket 10 wird auf der gedruckten Leiterplatte 20 befestigt, indem die unteren leitenden Flächen 4a, 4b und 4c des Pakets 10 auf die entsprechenden Leiterbahnanschlüsse der gedruckten Leiterplatte 20 gelegt werden und indem dann die unteren leitenden Flächen 4a, 4b und 4c mit den Leitungsanschlüssen der gedruckten Leiterplatte 20 mit Lötzinn verbunden werden.
  • Da der Transistor üblicherweise auf seinen beiden gegenüberliegenden Flächen Anschlüsse besitzt, wie in den 1 und 2 gezeigt ist, müssen diese Anschlüsse mit Drähten miteinander verbunden werden. Diese Drähte erfordern jedoch einen großen Raum auf der oberen Fläche des Chips, wodurch die Gesamthöhe des Pakets erhöht wird. Da entsprechend der Anzahl der Anschlüsse des Transistors wenigstens drei Durchgangslöcher auf dem keramischen Substrat ausgebildet werden müssen, wird darüber hinaus eine Fläche benötigt, die so groß ist wie der Gesamtdurchmesser der Durchgangslöcher. Die leitenden Flächen müssen voneinander in einem Mindestabstand beabstandet sein, um zu verhindern, dass die leitenden Flächen, die auf den oberen und den unteren Flächen der Durchgangslöcher ausgebildet sind, miteinander verbunden werden. Daher ist das Substrat groß, um die vorgenannten Bedingungen zu erfüllen, und die Größe des Substrats stellt eine Grenze bei der Miniaturisierung des Chippakets dar.
  • Darüber hinaus ist das keramische Substrat, das bei dem oben beschriebenen Chippaket verwendet wird, hochpreisig, wodurch die Produktionskosten des Paktes erhöht werden. Außerdem erfordert das herkömmliche Herstellungsverfahren des Paktes einen Draht-Bonding-Verfahrensschritt und einen Gießformschritt ebenso wie einen Form-Bonding-Schritt, sodass das Herstellungsverfahren sehr kompliziert ist.
  • Dementsprechend besteht Bedarf an einer Packtechnik, die die Größe des Chippakets minimieren und den Herstellungsprozess vereinfachen kann.
  • Die japanische Offenlegungsschrift JP 11243231A offenbart ein LED-Chippaket, dessen Anschlussflächen mit leitfähigen Schichten versehen sind. Die Seitenflächen der Schichten werden mit der Leiterplatte verbunden, der Chip also seitlich aufgesetzt.
  • Ein anderes Chippaket, auf dessen Ober- und Unterseite eine leitfähige Beschichtung angebracht ist und das durch Elektroden an den Seitenflächen mit der Leiterplatte verbunden ist, ist in der US 6,177,719 B1 beschrieben. Dort ist auch ein Verfahren beschrieben, bei dem die Oberseite und die Unterseite des Chips, wo Anschlüsse vorhanden sind, mit einer leitfähigen Beschichtung versehen werden.
  • Die EP 1 085 561 A1 offenbart ein Verfahren zur Herstellung eines Chippakets, bei welchem entlang der Seitenflächen eine leitfähige Verbindung von einem auf der Rückseite des Chips befindlichen Anschluss zur Vorderseite des Chips ge schaffen wird, so dass der Chip mit seiner Vorderseite auf die Leiterplatte aufgesetzt werden kann.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde im Hinblick auf die obigen Nachteile gemacht, und der Erfindung liegt daher das Problem zugrunde, ein Verfahren zur Herstellung eines verkleinerten Chippakets zu schaffen, das miniaturisiert und einfacher herstellbar ist, durch Ausbilden einer Isolierschicht auf der oberen Fläche eines Chips, abgesehen von zwei Anschlussflächen, durch Herstellen von oberen und unteren leitfähigen Schichten auf der oberen Fläche der Isolierschicht und der unteren Fläche des Chips, sodass sie mit jedem der Anschlüsse verbunden werden, und durch Ausbilden von Elektrodenflächen auf denselben Seitenflächen der oberen und der unteren leitfähigen Schichten, sodass sie mit entsprechenden Anschlussflächen einer gedruckten Leiterplatte verbindbar sind, wodurch die Zuverlässigkeit des Pakets erhöht wird.
  • Zur Lösung dieses Problems ist erfindungsgemäß ein Verfahren mit den Merkmalen des Anspruchs 1 vorgesehen.
  • Erfindungsgemäß wird ein Verfahren zur Herstellung eines verkleinerten Chippakets vorgeschlagen, umfassend die Verfahrensschritte des Herstellens eines Wafers, der eine Mehrzahl von Chips umfasst, der Chip umfasst zwei Anschlüsse auf seiner oberen Seite bzw. einen Anschluss auf seiner unteren Fläche, Ausbilden einer Isolierschicht auf der oberen Fläche des Wafers, abgesehen von Flächen für die beiden Anschlüsse, Ausbilden einer oberen leitfähigen Schicht auf der Isolierschicht, sodass sie mit den beiden Anschlüssen der oberen Fläche des Chips verbunden ist, Ausbilden einer unteren leitfähigen Schicht auf der unteren Fläche des Chips, sodass sie mit dem Anschluss der unteren Fläche des Chips verbunden ist, erstes Zerteilen des Wafers in würfelförmige Einheiten, sodass eine Seitenfläche des verkleinerten Chippakets gebildet wird, Ausbilden von Elektrodenflächen auf Seitenflächen der oberen und der unteren leitfähigen Schichten, die Seitenflächen, die auf der Seitenfläche des verkleinerten Chippakets ausgebildet sind, werden durch das erste Zerteilen des Wafers in würfelförmige Einheiten erhalten, Teilen der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist in zwei Flächen, die an zwei Anschlüsse angeschlossen sind, und zweites Zerteilen des Wafers in würfelförmige Paketeinheiten.
  • Kurze Beschreibung der Zeichnungen
  • Die oben genannten und weitere Vorteile und Einzelheiten der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die Figuren erläutert, in denen:
  • 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets;
  • 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist;
  • 3a und 3b zeigen eine perspektivische Ansicht und eine geschnittene Ansicht eines verkleinerten Chippakets;
  • 4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist; und
  • 5a bis 5f sind perspektivische Ansichten und zeigen die Teilschritte des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem Ausführungsbeispiel der vorliegenden Erfindung.
  • Beschreibung der bevorzugten Ausführungsbeispiele
  • Im Folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung im Detail unter Bezugnahme auf die Figuren beschrieben.
  • 3a und 3b zeigen eine perspektivische Ansicht und eine geschnittene Ansicht eines verkleinerten Chippakets.
  • Bezug nehmend auf 3a umfasst das verkleinerte Chippaket 30 einen Chip 35, eine Isolierschicht 33, die auf dem Chip 35 ausgebildet ist, leitfähige Schichten 31a, 31b und 31c, die auf der oberen Fläche der Isolierschicht 33 und der unteren Fläche des Chips 35 ausgebildet sind, und Elektrodenflächen 37a, 37b, und 37c, die auf Seitenflächen der leitfähigen Schichten 31a, 31b und 31c ausgebildet sind. Dabei liegen die Seitenflächen der leitfähigen Schichten 31a, 31b und 31c, die die Elektrodenflächen 37a, 37b und 37c aufweisen, auf derselben Seitenfläche des Chips 35. In 3a ist nicht gezeigt, dass zwei Anschlüsse auf der oberen Seite des Chips 35 ausgebildet sind, und dass ein Anschluss auf der unteren Seite des Chips 35 ausgebildet ist. Der vorgenannte Chip 35 kann z. B. ein Transistor sein.
  • Bezug nehmend auf 3b ist die Isolierschicht 33 auf der oberen Seite des Chips 35 ausgebildet, abgesehen von Flächen für zwei Anschlüsse A und B. Die ersten und die zweiten leitfähigen Schichten 31a und 31b sind auf der Isolierschicht 33 ausgebildet. Die ersten und die zweiten leitfähigen Schichten 31a und 31b sind mit den Anschlüssen A bzw. B verbunden, die auf der oberen Fläche des Chips 35 ausgebildet sind. Die ersten und die zweiten leitfähigen Schichten 31a und 31b sind voneinander um einen bestimmten Abstand beabstandet. Darüber hinaus ist die dritte leitfähige Schicht 31c auf der unteren Fläche des Chips 35 ausgebildet und elektrisch mit einem Anschluss (nicht gezeigt) verbunden, der auf der unteren Fläche des Chips 35 ausgebildet ist.
  • Vorzugsweise sind die ersten, zweiten und die dritten leitfähigen Schichten 31a, 31b und 31c Metallschichten, die aus Kupfer (Cu) hergestellt sind, sie sind jedoch nicht darauf beschränkt. Darüber hinaus ist die Dicke der ersten, zweiten und der dritten leitfähigen Schicht 31a, 31b und 31c veränderlich in Abhängigkeit von der Art der gedruckten Leiterplatte. Das bedeutet, die Dicke der ersten, zweiten und dritten leitfähigen Schicht 31a, 31b und 31c wird festgelegt durch den Abstand zwischen Anschlussflächen der gedruckten Leiterplatte. Da die Elektrodenflächen 37a, 37b und 376, die auf den Seitenflächen der leitfähigen Schichten 31a, 31b und 31c ausgebildet sind, auf den entsprechenden Anschlussflächen der gedruckten Leiterplatte platziert sind, erfordern die leitfähigen Schichten 31a, 31b und 31c eine ausreichende Dicke.
  • Die erste, zweite und die dritten leitfähigen Schichten 31a, 31b und 31c können in einer festgelegten Dicke durch ein herkömmliches Galvanikverfahren ausgebildet werden. Das Ausbilden der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c durch die Benutzung des Galvanikverfahrens erfordert jedoch eine lange Zeit und höhere Herstellungskosten. Daher wird vorzugsweise zuerst eine galvanische Schicht durch einen Galvanisiervorgang ausgebildet. Anschließend wird wenigstens eine Kupferschicht auf die galvanische Schicht aufgebracht, wodurch die leitfähigen Schichten einfach in der gewünschten Dicke ausgebildet werden.
  • Die erste und die zweite Elektrodenfläche 37a und 37b werden auf Seitenflächen der ersten und der zweiten leitfähigen Schichten 31a bzw. 31b ausgebildet. Die dritte Elektrodenfläche 37c wird auf einer Seitenfläche der dritten leitfähigen Schicht 31c ausgebildet. Die Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c, die die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c aufweisen, liegen auf derselben Seitenfläche des Chips 35. Die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c sind elektrisch und mechanisch mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden. Daher sind die ersten, zweiten und dritten Elektrodenflächen 37a, 37b, 37c vorzugsweise Metallschichten, die Gold (Au) umfassen, da es eine hervorragende elektrische Leitfähigkeit aufweist, und anschließend wird der Lötvorgang durchgeführt.
  • Bei dem zuvor erwähnten verkleinerten Chippaket 30, wie es in 3b gezeigt ist, wird die Isolierschicht 33 auf der oberen Fläche des Chips 35 ausgebildet, abgesehen von den Flächen der beiden Anschlüsse A und B. Die ersten und die zwei ten leitfähigen Schichten 31a und 31b werden auf der Isolierschicht 33 ausgebildet. Die dritte leitfähige Schicht 31c wird auf der unteren Fläche des Chips 35 ausgebildet. Dabei sind die ersten und die zweiten leitfähigen Schichten 31a und 31b mit den Anschlüssen A bzw. B verbunden. Die dritte leitfähige Schicht 31c ist mit dem Anschluss (nicht gezeigt) verbunden, der auf der unteren Fläche des Chips 35 ausgebildet ist. Die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c sind auf den Seitenflächen der ersten und der zweiten leitfähigen Schichten 31a und 31b ausgebildet, die auf der oberen Fläche des Chips 35 ausgebildet sind und auf der Seitenfläche der dritten leitfähigen Schicht 31c, die auf der unteren Seite des Chips 35 ausgebildet ist. Die Seitenflächen, die die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c aufweisen sind Befestigungsflächen auf der gedruckten Leiterplatte. Das verkleinerte Chippaket 30 wird um einen Winkel von 90 Grad gedreht und das gedrehte verkleinerte Chippaket 30 wird anschließend auf der gedruckten Leiterplatte befestigt, sodass die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden werden.
  • Eine Oxidschicht kann auf den freiliegenden Flächen der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c durch natürliche Oxidation gebildet werden. Diese Oxidschichten dienen als Schutzschichten für die ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c, wodurch die Zuverlässigkeit der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c sichergestellt wird. Um die ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c jedoch vor starker Oxidation zu schützen, kann eine Passivierungsschicht 37 auf den ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c ausgebildet werden, abgesehen von den ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c. Vorzugsweise ist die Passivierungsschicht 37 ein Isolierfilm, der ausgebildet wird durch Auftragen eines Isolierharzes. Falls erforderlich, kann die Passivierungsschicht auf den freiliegenden Seitenflächen des Chips 35 ausgebildet werden.
  • 4 ist eine perspektivische Ansicht einer Chippaketanordnung 50, bei der ein verkleinertes Chippaket 40 auf einer gedruckten Leiterplatte 51 befestigt ist.
  • Wie in 4 gezeigt ist, umfasst die Chippaketanordnung 50 das verkleinerte Chippaket 40 und die gedruckte Leiterplatte 51 zur Befestigung des verkleinerten Chippakets 40. Wie in 4 gezeigt ist, ist auf dem verkleinerten Chippaket 40 auf der oberen Fläche eines Chips 45 eine Isolierschicht 43 ausgebildet. Erste und zweite leitfähige Schichten 41a und 41b sind auf der oberen Fläche der Isolierschicht 43 ausgebildet. Die erste und die zweite leitfähige Schicht 41a und 41b sind an zwei Anschlüsse (nicht gezeigt) angeschlossen, die auf der oberen Fläche des Chips 45 ausgebildet sind. Eine dritte leitfähige Schicht 41c ist auf der unteren Fläche des Chips 45 ausgebildet. Die dritte leitfähige Schicht 41c ist mit einem Anschluss (nicht gezeigt) verbunden, der auf der unteren Fläche des Chips 45 ausgebildet ist.
  • Erste, zweite und dritte Elektrodenflächen 47a, 47b und 47c sind auf ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c ausgebildet, die ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c sind Befestigungsflächen des verkleinerten Chippakets 40 auf der gedruckten Leiterplatte 51. Die ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c sind mit jedem entsprechenden Anschluss (nicht gezeigt) des Chips 45 durch die ersten, zweiten und dritten leitfähigen Schichten 41a, 41b bzw. 41c verbunden. Das verkleinerte Chippaket 40 ist auf der gedruckten Leiterplatte 51 befestigt durch Auflegen der ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c des verkleinerten Chippakets 40 auf entsprechende Anschlussflächen 57a, 57b und 57c der gedruckten Leiterplatte 51 und durch Verlöten der ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c mit den Anschlussflächen 57a, 57b und 57c, wodurch die Herstellung der Chippaketanordnung von 4 abgeschlossen wird.
  • Ausgewählte Leiterbahnen (nicht gezeigt) oder Schaltkreise, die auf der gedruckten Leiterplatte 51 ausgebildet sind, sind mit jedem Anschluss des Chips 45 verbunden über die ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c des verkleinerten Chippakets 40, das an die Anschlussflächen 57a, 57b und 57c der gedruckten Leiterplatte 51 angeschlossen ist. Daher haben die ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c wie oben beschrieben eine bestimmte Dicke entsprechend dem Abstand zwischen den Anschlussflächen 57a, 57b und 57c der gedruckten Leiterplatte 51.
  • Die vorliegende Erfindung offenbart ein Verfahren zur Herstellung des vorgenannten verkleinerten Chippakets. Die 5a bis 5f sind perspektivische Ansichten und zeigen jeden Einzelschritt des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie in 5a gezeigt ist, wird zunächst ein Wafer 105 mit einer Mehrzahl von Chips hergestellt. Anschlüsse werden auf der oberen und auf der unteren Fläche jedes Chips ausgebildet. Dabei wird jeder Chip entlang einer Linie auf der oberen Fläche des Wafers 105 geteilt. 5a zeigt den Wafer 105 teilweise. Die Gesamtstruktur des Wafers 105 mit einer Mehrzahl der Chips ist für die Fachleute dieses Gebiets jedoch offensichtlich.
  • Der Chip umfasst zwei Anschlüsse 101a und 101b auf seiner Oberseite und einen Anschluss (nicht gezeigt) auf seiner unteren Seite. Ferner ist ein Maskenmuster 106 mit einer Mehrzahl von Fenstern auf der oberen Fläche des Wafers 105 ausgebildet, wodurch die Flächen für die Anschlüsse 101a und 101b des Wafers 125 freigelegt werden. Die Fenster des Maskenmusters 106 entsprechen den Flächen der Anschlüsse 101a und 101b des Wafers 125. Das Maskenmuster 106 ist aus einer Oxidschicht hergestellt.
  • Wie in 5b gezeigt ist, ist die Isolierschicht 113 auf der oberen Fläche des Wafers 105 ausgebildet. Wie in 5c gezeigt ist, sind obere und untere leitfähige Schichten 121a und 121b auf der oberen Fläche der Isolierschicht 113 und der unteren Fläche des Wafers 105 ausgebildet. Dabei ist die obere leitfähige Schicht 121a auf der oberen Fläche der Isolierschicht 113 ausgebildet, so dass die obere leitfähige Schicht 121a an die zwei Anschlüsse 101a und 101b des Wafers 105 angeschlossen ist. Um eine Metallschicht auszubilden, um die Fenster für die Anschlüsse 101a und 101b auszufüllen, wird die obere leitfähige Schicht 121a vor zugsweise durch ein galvanisches Verfahren ausgebildet. Die leitfähige Schicht hat jedoch, wie oben beschrieben wurde, eine festgelegte Dicke gemäß dem Abstand zwischen den Anschlussflächen, sodass die leitfähige Schicht eine genügend große Seitenfläche aufweist, auf der die Elektrodenfläche ausgebildet ist. Daher wird die obere leitfähige Schicht höchst vorzugsweise ausgebildet durch Herstellen einer galvanischen Schicht und anschließendes Aufbringen wenigstens einer Kupferschicht auf die galvanische Schicht, wodurch die Fenster, die dem Anschluss 101a und 101b entsprechen, ausgefüllt werden, auf denen die Isolierschicht nicht ausgebildet ist. Anschließend wird der Wafer 105 in einem ersten Schritt in zwei Reihen von Chips entlang der Linie Y'-Y' von 5c geteilt.
  • Wie in 5d gezeigt ist, werden die zerschnittenen Teile erhalten durch erstmaliges Zerteilen des Wafers 105. Dadurch wird lediglich eine Seitenfläche jedes verkleinerten Chippakets ausgebildet. Eine obere und eine untere Elektrodenfläche 137' und 137'' werden auf den Seitenflächen der oberen und der unteren leitfähigen Schichten 121a und 121b der Seitenfläche des Chippakets ausgebildet, das erhalten wurde durch das erstmalige Zerschneiden des Wafers 105. Die oberen und die unteren Elektrodenflächen 137' und 137" werden selektiv auf den Seitenflächen der oberen und der unteren leitfähigen Schichten 121a und 121b durch ein galvanisches Verfahren ausgebildet. Das heißt die Elektrodenfläche wird nicht auf der Seitenfläche des Chips 35 ausgebildet, der aus Silizium hergestellt ist. Die ersten und die zweiten Elektrodenflächen 137' und 137" sind jedoch auf den Seitenflächen der oberen und der unteren leitfähigen Schichten 121a und 121b ausgebildet, die aus Metall bestehen.
  • Teile der oberen leitfähigen Schicht 121a sind entlang der Linie X-X' von 5d entfernt, wodurch die obere leitfähige Schicht 121a und die Elektrodenschicht 137' in zwei Teile geteilt werden, die auf der Seitenfläche der oberen leitfähigen Schicht 121a ausgebildet sind, die an die zwei Anschlüsse des Chips angeschlossen sind, wie in 5e gezeigt ist. Dabei dient die Isolierschicht 113 dazu, den Chip davor zu schützen, durch die Teilung der oberen leitfähigen Schicht 121a beschädigt zu werden.
  • Anschließend wird ein zweiter Zerteilungsschritt durchgeführt, um den in dem ersten Zerteilungsschritt zerschnittenen Wafer 105 in eine Mehrzahl von Paketeinheiten zu zerteilen, wodurch die Herstellung der Mehrzahl der verkleinerten Chippakete 140 abgeschlossen wird. Wie in 5f gezeigt ist, kann eine Passivierungsschicht 139 weiter auf den freiliegenden Flächen der oberen und unteren leitfähigen Schichten 121a und 121b des verkleinerten Chippakets 140 ausgebildet werden. Die Passivierungsschicht 139 ist aus einem Isolierfilm hergestellt, der durch Auftragen eines Isolierharzes ausgebildet wird. Die Passivierungsschicht 139 dient dazu, die oberen und die unteren leitfähigen Schichten 121a und 121b vor Oxidation zu schützen, wodurch die Zuverlässigkeit des verkleinerten Chippakets 140 verbessert wird. Falls erforderlich kann die Passivierungsschicht 139 weggelassen werden in Abhängigkeit von den Betriebsbedingungen des verkleinerten Chippakets 140.
  • Das Verfahren zur Herstellung des verkleinerten Chippakets, das in den 5a bis 5f gezeigt ist, ist ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung. Daher kann das Verfahren der Herstellung des verkleinerten Chippakets innerhalb des Schutzbereichs der vorliegenden Erfindung vielfältig modifiziert werden. Insbesondere kann der Verfahrensschritt der Herstellung der Passivierungsschicht sehr stark modifiziert werden in Abhängigkeit von dem Verfahrensschritt des Zerteilens.
  • Zum Beispiel wird in dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, das in den 5a bis 5f gezeigt ist, nach dem zweiten Zerteilungsschritt die Passivierungsschicht auf den freiliegenden Flächen der leitfähigen Schichten, abgesehen von den Elektrodenflächen, durch einmaliges Beschichten des Isolierharzes ausgebildet. Die Passivierungsschicht kann jedoch auch ausgebildet werden durch Auftragen des Isolierharzes auf die oberen Flächen der oberen und der unteren leitfähigen Schichten nach dem Ausbilden der oberen und der unteren leitfähigen Schichten und durch Auftragen des Isolierharzes auf die Seitenflächen der oberen und der unteren leitfähigen Schichten nach dem zweiten Zerteilungsschritt. Da die Unterseite des Wafers mit der leitfähigen Schicht an einem Klebeband oder einem Vakuumapparat befestigt ist, ist es schwierig, die Passivierungs schicht auf den leitfähigen Schichten auszubilden. Die Passivierungsschicht des Wafers wird jedoch auf den leitfähigen Schichten vor dem Zerteilungsschritt ausgebildet, wodurch dieses Problem gelöst wird.
  • Der Schritt des Zerteilens der oberen leitfähigen Schicht auf der Isolierschicht in zwei Teile, der in 5e gezeigt ist, kann simultan mit dem Verfahrensschritt des zweiten Zerteilens des Wafers durchgeführt werden, wie in 5f gezeigt ist. Das bedeutet, der Schritt des Zerteilens der oberen leitfähigen Schicht in zwei Teile und der Schritt des Zerteilens des Wafers in Paketeinheiten können gleichzeitig ausgeführt werden durch Steuern eines Sägeblatts in dem zweiten Zerteilungsschritt, derart, dass die Schnitttiefe des Sägeblatts der Dicke der leitfähigen Schicht entspricht.
  • Gemäß dem Verfahren zur Herstellung des verkleinerten Chippakets der vorliegenden Erfindung wird der Wafer in eine Mehrzahl von verkleinerten Chippaketen geschnitten, die jeweils einen Chip besitzen, und die Elektrodenflächen werden auf den Seitenflächen der oberen und der unteren leitfähigen Schichten einer Seitenfläche des verkleinerten Chippakets ausgebildet und die Passivierungsschichten werden auf anderen Seitenflächen der leitfähigen Schichten ausgebildet. Daher können der Zerteilungsschritt zum Herstellen der Seitenflächen des verkleinerten Chippakets und die Schritte zum Ausbilden der Passivierungsschichten und der Elektrodenflächen in der Art und Weise unterschiedlich modifiziert werden. Diese Modifikationen oder Verbesserungen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
  • Aus der obigen Beschreibung ist es offensichtlich, dass die vorliegende Erfindung ein Verfahren zur Herstellung eines verkleinerten Chippakets schafft, das miniaturisiert ist und einfach herstellbar ist, durch Ausbilden von leitfähigen Schichten auf oberen und unteren Flächen eines Chips, die jeweils Anschlüsse haben und durch Ausbilden von Elektrodenflächen auf denselben Seitenflächen der leitfähigen Schichten, wodurch die Zuverlässigkeit des Pakets verbessert wird. Darüber hinaus können der herkömmliche Verfahrensschritt des Drahtbondings und der Schritt zur Herstellung eines Durchgangslochs weggelassen werden, wodurch das Herstellungsverfahren vereinfacht und die Herstellungskosten reduziert werden.

Claims (12)

  1. Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte: Herstellen eines Wafers mit einer Mehrzahl von Chips, wobei der Chip umfasst zwei Anschlüsse an seiner oberen Seite und einen Anschluss an seiner unteren Seite; Ausbilden einer Isolierschicht auf der oberen Seite des Wafers, abgesehen von den Flächen für die zwei Anschlüsse; Ausbilden einer oberen leitfähigen Schicht auf der Isolierschicht, sodass sie mit den beiden Anschlüssen der oberen Fläche des Chips verbunden ist; Ausbilden einer unteren leitfähigen Schicht auf der unteren Seite des Chips, sodass sie mit dem Anschluss der unteren Fläche des Chips verbunden ist; erstes Zerteilen des Wafers, sodass eine Seitenfläche des verkleinerten Chippakets hergestellt wird; Ausbilden von Elektrodenflächen auf Seitenflächen der oberen und der unteren leitfähigen Schichten, wobei der Seitenfläche des verkleinerten Chippakets ausgebildeten Seitenflächen durch das erste Zerteilen des Wafers erhalten werden, Zerteilen der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist in zwei Flächen, die mit den beiden Anschlüssen verbunden sind; und zweites Zerteilen des Wafers in Paketeinheiten.
  2. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass es ferner die folgenden Schritte umfasst: Ausbilden einer Passivierungsschicht auf allen oberen und unteren Flächen der oberen und der unteren leitfähigen Schichten, nach dem Verfahrensschritt des Herstellens der oberen und der unteren leitfähigen Schicht; und Herstellen einer Passivierungsschicht auf allen Seitenflächen der oberen und der unteren leitfähigen Schichten, abgesehen von den Seitenflächen, die die Elektrodenflächen aufweisen.
  3. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass es ferner den Verfahrensschritt der Herstellung von Passivierungsschichten umfasst, die jeweils auf den freiliegenden Flächen der ersten und der zweiten leitfähigen Schichten ausgebildet werden, abgesehen von den Seitenflächen, die die Elektrodenflächen aufweisen, nach dem Schritt des zweiten Zerteilens des Wafers.
  4. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 2 oder 3, dadurch gekennzeichnet, dass die Passivierungsschichten aus Isolierfilmen hergestellt werden, die durch Beschichten mit einem Isolierharz ausgebildet werden.
  5. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des ersten Zerteilens des Wafers der Zerteilschritt des Wafers ist, wobei der Wafer entlang Anreißlinien in zwei Reihen geschnitten wird.
  6. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass der Schritt des Zerteilens der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist, in zwei Flächen gleichzeitig mit dem Verfahrensschritt des zweiten Zerteilens des Wafers in die Paketeinheiten durch Steuern der Schnitttiefe durchgeführt wird.
  7. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass die oberen und die unteren leitfähigen Schichten durch ein Galvanikverfahren ausgebildet werden.
  8. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass die leitfähigen Schichten Kupfer umfassende metallische Schichten sind.
  9. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass die Elektrodenflächen Gold, umfassende metallische Schichten sind.
  10. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass jede der oberen und der unteren leitfähigen Schichten ausgebildet wird durch Ausbilden einer galvanischen Schicht, die mit jedem Anschluss verbunden ist und durch Auftragen von wenigstens einer Kupferschicht auf die galvanische Schicht.
  11. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass die Elektrodenflächen durch ein galvanisches Verfahren ausgebildet werden.
  12. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 1, dadurch gekennzeichnet, dass ein Transistor als Chip verwendet wird.
DE10302022A 2002-03-18 2003-01-21 Verfahren zur Herstellung eines verkleinerten Chippakets Expired - Fee Related DE10302022B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR2002/14571 2002-03-18
KR10-2002-0014571A KR100452818B1 (ko) 2002-03-18 2002-03-18 칩 패키지 및 그 제조방법

Publications (2)

Publication Number Publication Date
DE10302022A1 DE10302022A1 (de) 2003-10-16
DE10302022B4 true DE10302022B4 (de) 2008-05-29

Family

ID=28036099

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10302022A Expired - Fee Related DE10302022B4 (de) 2002-03-18 2003-01-21 Verfahren zur Herstellung eines verkleinerten Chippakets

Country Status (5)

Country Link
US (1) US6841416B2 (de)
JP (1) JP3632024B2 (de)
KR (1) KR100452818B1 (de)
CN (1) CN1445846A (de)
DE (1) DE10302022B4 (de)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI119307B (fi) * 2005-06-17 2008-09-30 Vti Technologies Oy Menetelmä mikromekaanisen liikeanturin valmistamiseksi ja mikromekaaninen liikeanturi
US8053891B2 (en) * 2008-06-30 2011-11-08 Alpha And Omega Semiconductor Incorporated Standing chip scale package
TWI438879B (zh) * 2009-03-11 2014-05-21 Toshiba Kk Semiconductor device and manufacturing method thereof
US8703543B2 (en) * 2009-07-14 2014-04-22 Honeywell International Inc. Vertical sensor assembly method
US20120119345A1 (en) * 2010-11-15 2012-05-17 Cho Sungwon Integrated circuit packaging system with device mount and method of manufacture thereof
US9054063B2 (en) * 2013-04-05 2015-06-09 Infineon Technologies Ag High power single-die semiconductor package
CN104576416A (zh) * 2013-10-24 2015-04-29 扬州倍英斯微电子有限公司 一种双层凸点二极管芯片制备方法
WO2017214370A1 (en) * 2016-06-10 2017-12-14 Molex, Llc Electronic component
JP6899246B2 (ja) 2016-06-10 2021-07-07 モレックス エルエルシー 電子部品

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243231A (ja) * 1998-12-09 1999-09-07 Sharp Corp チップ部品型の発光ダイオード、並びにその実装構造及び実装方法
US6177719B1 (en) * 1999-03-31 2001-01-23 Chih-Kung Huang Chip scale package of semiconductor
EP1085561A1 (de) * 1999-09-13 2001-03-21 Siliconix Incorporated Oberflächenmontiertes Gehäuse in Chip-Grösse für Halbleiterbauelement und Verfahren zu dessen Herstellung

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3369410B2 (ja) * 1996-09-02 2003-01-20 松下電器産業株式会社 半導体装置の実装方法
JPH10150065A (ja) * 1996-11-15 1998-06-02 Japan Aviation Electron Ind Ltd チップサイズパッケージ
US5994167A (en) * 1997-05-21 1999-11-30 Zowie Technology Corporation Method of making a fiberglass reinforced resin plate
KR100364926B1 (ko) * 1999-06-03 2002-12-16 사단법인 고등기술연구원 연구조합 측면 실장이 가능한 저온 동시 소성 세라믹 모듈 및 그 제조 방법
KR20010009350A (ko) * 1999-07-09 2001-02-05 윤종용 기판이 없는 칩 스케일 패키지 및 그 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11243231A (ja) * 1998-12-09 1999-09-07 Sharp Corp チップ部品型の発光ダイオード、並びにその実装構造及び実装方法
US6177719B1 (en) * 1999-03-31 2001-01-23 Chih-Kung Huang Chip scale package of semiconductor
EP1085561A1 (de) * 1999-09-13 2001-03-21 Siliconix Incorporated Oberflächenmontiertes Gehäuse in Chip-Grösse für Halbleiterbauelement und Verfahren zu dessen Herstellung

Also Published As

Publication number Publication date
DE10302022A1 (de) 2003-10-16
JP3632024B2 (ja) 2005-03-23
US20030176015A1 (en) 2003-09-18
KR20030075385A (ko) 2003-09-26
CN1445846A (zh) 2003-10-01
KR100452818B1 (ko) 2004-10-15
US6841416B2 (en) 2005-01-11
JP2003273281A (ja) 2003-09-26

Similar Documents

Publication Publication Date Title
DE10301512A1 (de) Verkleinertes Chippaket und Verfahren zu seiner Herstellung
DE10295972B4 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung und Verfahren zur Herstellung
DE102009006826B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements
DE69133497T2 (de) Leiterrahmen für eine Halbleiteranordnung und dessen Herstellungsverfahren
DE19650148B4 (de) Halbleitervorrichtung und zugehöriges Herstellungsverfahren
DE69938582T2 (de) Halbleiterbauelement, seine herstellung, leiterplatte und elektronischer apparat
DE19648728C2 (de) Halbleiteranordnung, Stapel aus Halbleiteranordnungen, und Verfahren zu ihrer bzw. seiner Herstellung
DE10229182B4 (de) Verfahren zur Herstellung einer gestapelten Chip-Packung
DE19709295B4 (de) Halbleiterbaugruppe
DE4230187B4 (de) Baueinheit mit Speicher-IC, sowie Verfahren zum Herstellen einer solchen Baueinheit
DE19520700B4 (de) Halbleiterbausteinanordnung
DE102008046095B4 (de) Verfahren zum vereinzeln eines halbleiterbausteins
DE10257707A1 (de) Verfahren zum Herstellen eines gestapelten Chip-Paketes
DE10033977A1 (de) Zwischenverbindungsstruktur zum Einsatz von Halbleiterchips auf Schichtträgern
DE19940633A1 (de) IC-Gehäuse
DE19743767A1 (de) Halbleiterchip-Gehäuse für Oberflächenmontage sowie Verfahren zum Herstellen desselben
DE10002852A1 (de) Abschirmeinrichtung und elektrisches Bauteil mit einer Abschirmeinrichtung
DE102004001829A1 (de) Halbleitervorrichtung
DE69737320T2 (de) Halbleitervorrichtung
DE102009044561A1 (de) Verfahren zum Herstellen eines Halbleiter-Package unter Verwendung eines Trägers
DE102004041088B4 (de) Halbleiterbauteil in Flachleitertechnik mit einem Halbleiterchip und Verfahren zu seiner Herstellung
DE19709259B4 (de) Mehrlagiges Bodenanschlussgehäuse
DE102009035623B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtung, Anordnung aus integrierten Leistungsgehäusen, integriertes Leistungshalbleitergehäuse und Verfahren zum Herstellen von Halbleitergehäusen
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
DE10301510B4 (de) Verfahren zur Herstellung eines Verkleinerten Chippakets

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8128 New person/name/address of the agent

Representative=s name: LINDNER BLAUMEIER PATENT- UND RECHTSANWAELTE, 9040

8364 No opposition during term of opposition
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee