DE10302022A1 - Verkleinertes Chippaket und Verfahren zu seiner Herstellung - Google Patents

Verkleinertes Chippaket und Verfahren zu seiner Herstellung

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Abstract

Es wird ein verkleinertes Chippaket und ein Verfahren zur Herstellung des verkleinerten Chippakets beschrieben. Das verkleinerte Chippaket umfasst eine erste und eine zweite leitfähige Schicht, die auf einer Isolierschicht ausgebildet und voneinander um einen festgelegten Abstand beabstandet sind, sodass sie mit zwei Anschlüssen verbindbar sind, eine dritte leitfähige Schicht ist auf der zweiten Fläche des Chips ausgebildet, sodass sie mit dem Anschluss der zweiten Fläche des Chips verbunden werden kann, und Elektrodenflächen, die auf allen ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten ausgebildet sind. Das verkleinerte Chippaket ist hinsichtlich der Gesamtpaketgröße miniaturisiert. Darüber hinaus erfordert das Verfahren zur Herstellung des verkleinerten Chippakets keinen Draht-Bonding-Schritt oder das Ausbilden eines Durchgangslochs, wodurch der Herstellungsprozess des verkleinerten Chippekets vereinfacht und die Zuverlässigkeit des verkleinerten Chippakets verbessert wird.

Description

    Hintergrund der Erfindung Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft ein verkleinertes Chippaket und insbesondere ein verkleinertes Chippaket, das ein Chipbauteil umfasst, nämlich einen Transistor mit zwei Anschlüssen auf einer Fläche und einen Anschluss auf der anderen Fläche, und ein Verfahren zur Herstellung des verkleinerten Chippakets.
  • Beschreibung des Standes der Technik
  • Im Allgemeinen sind Halbleiterbauteile wie Transistoren gepackt und diese gepackten Bauteile werden dann auf einer gedruckten Leiterplatte befestigt. Strukturell verbindet dieses Paket die Anschlüsse des Halbleiterbauteils mit entsprechenden Leiterbahnanschlüssen der gedruckten Leiterplatte und es dient dazu, das Halbleiterbauteil vor äußeren Spannungen zu schützen, wodurch die Zuverlässigkeit des Pakets verbessert wird.
  • Um dem jüngsten Trend der Miniaturisierung von Halbleiterprodukten zu entsprechen, sind die Halbleiterchippakete ebenso miniaturisiert worden. Dazu wurde ein verkleinertes Chippaket (auf das als "verkleinertes Chippaket" Bezug genommen wird) eingeführt.
  • Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets. Bei dem Aufbau des verkleinerten Chippakets 10 von Fig. 1 wird ein keramisches Substrat 1 benutzt, es handelt sich dabei um ein Transistorpaket mit drei Anschlüssen.
  • Bezug nehmend auf Fig. 1 sind auf dem keramischen Substrat 1 drei Durchgangslöcher, nämlich ein erstes Durchgangsloch, 2a, ein zweites Durchgangsloch 2b und ein drittes Durchgangsloch 2c ausgebildet. Die ersten, zweiten und dritten Durchgangslöcher 2a, 2b und 2c sind mit einem leitfähigen Material gefüllt, sodass sie die obere Fläche des Substrats 1 elektrisch mit der unteren Fläche des Substrats 1 verbinden. Eine erste, eine zweite und eine dritte obere leitfähige Fläche 3a, 3b und 3c ist auf den oberen Flächen der ersten, zweiten bzw. dritten Durchgangslöcher 2a, 2b und 2c ausgebildet. Eine erste, eine zweite und eine dritte untere leitende Fläche 4a, 4b und 4c ist auf den unteren Flächen der ersten, zweiten bzw. dritten Durchgangslöcher 2a, 2b und 2c ausgebildet. Die dritte obere leitende Fläche 3c ist direkt mit einem Anschluss verbunden, der auf der unteren Fläche des Transistors 5 ausgebildet ist, dabei handelt es sich um eine Befestigungsfläche des Transistors 5 auf einer gedruckten Leiterplatte, und die ersten und die zweiten oberen leitenden Flächen 3a und 3b sind über einen Draht 7 mit anderen Anschlüssen verbunden, die auf der oberen Fläche des Transistors 5 ausgebildet sind. Ein Formteil 9, bei dem ein herkömmliches Harz benutzt worden ist, ist auf der Außenfläche des keramischen Substrats 1, das den Transistor 5 umfasst, ausgebildet, um den Transistor 5 vor äußeren Spannungen zu schützen. Damit wird die Herstellung des Pakets 10 abgeschlossen.
  • Fig. 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf der gedruckten Leiterplatte befestigt ist.
  • Wie in Fig. 2 gezeigt ist, ist das hergestellte Transistorpaket 10 auf der gedruckten Leiterplatte 20 durch Aufschmelzlöten befestigt. Das Transistorpaket 10 wird auf der gedruckten Leiterplatte 20 befestigt, indem die unteren leitenden Flächen 4a, 4b und 4c des Pakets 10 auf die entsprechenden Leiterbahnanschlüsse der gedruckten Leiterplatte 20 gelegt werden und indem dann die unteren leitenden Flächen 4a, 4b und 4c mit den Leitungsanschlüssen der gedruckten Leiterplatte 20 mit Lötzinn verbunden werden.
  • Da der Transistor üblicherweise auf seinen beiden gegenüberliegenden Flächen Anschlüsse besitzt, wie in den Fig. 1 und 2 gezeigt ist, müssen diese Anschlüsse mit Drähten miteinander verbunden werden. Diese Drähte erfordern jedoch einen großen Raum auf der oberen Fläche des Chips, wodurch die Gesamthöhe des Pakets erhöht wird. Da entsprechend der Anzahl der Anschlüsse des Transistors wenigstens drei Durchgangslöcher auf dem keramischen Substrat ausgebildet werden müssen, wird darüber hinaus eine Fläche benötigt, die so groß ist wie der Gesamtdurchmesser der Durchgangslöcher. Die leitenden Flächen müssen voneinander in einem Mindestabstand beabstandet sein, um zu verhindern, dass die leitenden Flächen, die auf den oberen und den unteren Flächen der Durchgangslöcher ausgebildet sind, miteinander verbunden werden. Daher ist das Substrat groß, um die vorgenannten Bedingungen zu erfüllen, und die Größe des Substrats stellt eine Grenze bei der Miniaturisierung des Chippakets dar.
  • Darüber hinaus ist das keramische Substrat, das bei dem oben beschriebenen Chippaket verwendet wird, hochpreisig, wodurch die Produktionskosten des Paketes erhöht werden. Außerdem erfordert das herkömmliche Herstellungsverfahren des Paktes einen Draht-Bonding-Verfahrensschritt und einen Gießformschritt ebenso wie einen Form-Bonding-Schritt, sodass das Herstellungsverfahren sehr kompliziert ist.
  • Dementsprechend besteht Bedarf an einer Packtechnik, die die Größe des Chippakets minimieren und den Herstellungsprozess vereinfachen kann.
  • Zusammenfassung der Erfindung
  • Die vorliegende Erfindung wurde im Hinblick auf die obigen Probleme gemacht, und es ist ein Ziel der vorliegenden Erfindung, ein verkleinertes Chippaket zu schaffen, das miniaturisiert und einfacher herstellbar ist, durch Ausbilden einer Isolierschicht auf der oberen Fläche eines Chips, abgesehen von zwei Anschlussflächen, durch Herstellen von oberen und unteren leitfähigen Schichten auf der oberen Fläche der Isolierschicht und der unteren Fläche des Chips, sodass sie mit jedem der Anschlüsse verbunden werden, und durch Ausbilden von Elektrodenflächen auf denselben Seitenflächen der oberen und der unteren leitfähigen Schichten, sodass sie mit entsprechenden Anschlussflächen einer gedruckten Leiterplatte verbindbar sind, wodurch die Zuverlässigkeit des Paktes erhöht wird.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, eine Chippaketanordnung mit einem innovativen Befestigungsverfahren zu schaffen, die an die Struktur des verkleinerten Chippakets angepasst ist.
  • Es ist ein weiteres Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung des verkleinerten Chippakets anzugeben.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung können die obigen und weitere Ziele erreicht werden durch ein verkleinertes Chippaket, umfassend einen Chip mit einer ersten Fläche, die mit zwei ersten Anschlüssen versehen ist und einer zweiten Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber, und eine Isolierschicht, die auf der ersten Fläche des Chips ausgebildet ist, ausgenommen die Flächen für zwei Anschlüsse, erste und zweite leitfähige Schichten, die auf der Isolierschicht ausgebildet sind und voneinander um einen bestimmten Abstand beabstandet sind, sodass sie mit den beiden Anschlüssen verbindbar sind, eine dritte leitfähige Schicht, die auf der zweiten Fläche des Chips ausgebildet ist, sodass sie mit dem Anschluss der zweiten Fläche des Chips verbindbar ist, und Elektrodenflächen, ausgebildet auf allen ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird eine verkleinerte Chippaketanordnung vorgeschlagen, umfassend ein verkleinertes Chippaket und eine gedruckte Leiterplatte. Das verkleinerte Chippaket umfasst einen Chip mit einer ersten Fläche, die mit zwei ersten Anschlüssen versehen ist und eine zweite Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber, eine Isolierschicht, die auf der ersten Fläche des Chips ausgebildet ist, ausgenommen die Flächen für zwei Anschlüsse, erste und zweite leitfähige Schichten, die auf der Isolierschicht ausgebildet sind und voneinander um einen festgelegten Abstand beabstandet sind, sodass sie mit den beiden Anschlüssen verbindbar sind, eine dritte leitfähige Schicht, ausgebildet auf der zweiten Fläche des Chips, sodass sie mit dem Anschluss der zweiten Fläche des Chips verbindbar ist, und Elektrodenflächen, ausgebildet auf ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten. Die gedruckte Leiterplatte umfasst wenigstens drei Anschlussflächen und Leiterbahnen für Schaltkreise, die mit den Anschlussflächen verbunden sind. Dabei ist das verkleinerte Chippaket auf der gedruckten Leiterplatte befestigt, sodass die Elektrodenflächen des Chips jeweils mit den Anschlussflächen der gedruckten Leiterplatte verbunden sind.
  • Gemäß einem weiteren Gesichtspunkt der vorliegenden Erfindung wird ein Verfahren zur Herstellung eines verkleinerten Chippakets vorgeschlagen, umfassend die Verfahrensschritte des Herstellens eines Wafers, der eine Mehrzahl von Chips umfasst, der Chip umfasst zwei Anschlüsse auf seiner oberen Seite bzw. einen Anschluss auf seiner unteren Fläche, Ausbilden einer Isolierschicht auf der oberen Fläche des Wafers, abgesehen von Flächen für die beiden Anschlüsse, Ausbilden einer oberen leitfähigen Schicht auf der Isolierschicht, sodass sie mit den beiden Anschlüssen der oberen Fläche des Chips verbindbar ist, Ausbilden einer unteren leitfähigen Schicht auf der unteren Fläche des Chips, sodass sie mit dem Anschluss der unteren Fläche des Chips verbindbar ist, erstes Zerteilen des Wafers in würfelförmige Einheiten, sodass eine Seitenfläche des verkleinerten Chippakets gebildet wird, Ausbilden von Elektrodenflächen auf Seitenflächen der oberen und der unteren leitfähigen Schichten, die Seitenflächen, die auf der Seitenfläche des verkleinerten Chippakets ausgebildet sind, werden durch das erste Zerteilen des Wafers in würfelförmige Einheiten erhalten, Teilen der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist in zwei Flächen, die an zwei Anschlüsse angeschlossen sind, und zweites Zerteilen des Wafers in würfelförmige Paketeinheiten.
    • Kurze Beschreibung der Zeichnungen
  • Die oben genannten und weitere Ziele und Vorteile der vorliegenden Erfindung werden anhand der nachfolgenden detaillierten Beschreibung unter Bezugnahme auf die Figuren erläutert, in denen:
  • Fig. 1 ist eine schematische geschnittene Ansicht eines herkömmlichen verkleinerten Chippakets;
  • Fig. 2 ist eine geschnittene Ansicht einer herkömmlichen verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist;
  • Fig. 3a und 3b zeigen eine perspektivische Ansicht und eine geschnittene Ansicht eines verkleinerten Chippakets gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung;
  • Fig. 4 ist eine perspektivische Ansicht einer verkleinerten Chippaketanordnung, bei der das verkleinerte Chippaket auf einer gedruckten Leiterplatte befestigt ist gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung; und
  • Fig. 5a bis 5f sind perspektivische Ansichten und zeigen die Teilschritte des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung.
    • Beschreibung der bevorzugten Ausführungsbeispiele
  • Im Folgenden werden bevorzugte Ausführungsbeispiele der vorliegenden Erfindung im Detail unter Bezugnahme auf die Figuren beschrieben.
  • Fig. 3a und 3b zeigen eine perspektivische Ansicht und eine geschnittene Ansicht eines verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Bezug nehmend auf Fig. 3a umfasst das verkleinerte Chippaket 30 einen Chip 35, eine Isolierschicht 33, die auf dem Chip 35 ausgebildet ist, leitfähige Schichten 31a, 31b und 31c, die auf der oberen Fläche der Isolierschicht 33 und der unteren Fläche des Chips 35 ausgebildet sind, und Elektrodenflächen 37a, 37b, und 32c, die auf Seitenflächen der leitfähigen Schichten 31a, 31b und 31c ausgebildet sind. Dabei liegen die Seitenflächen der leitfähigen Schichten 31a, 31b und 31c, die die Elektrodenflächen 37a, 32b und 37c aufweisen, auf derselben Seitenfläche des Chips 35. In Fig. 3a ist nicht gezeigt, dass zwei Anschlüsse auf der oberen Seite des Chips 35 ausgebildet sind, und dass ein Anschluss auf der unteren Seite des Chips 35 ausgebildet ist. Der vorgenannte Chip 35 kann z. B. ein Transistor sein.
  • Bezug nehmend auf Fig. 3b ist die Isolierschicht 33 auf der oberen Seite des Chips 35 ausgebildet, abgesehen von Flächen für zwei Anschlüsse A und B. Die ersten und die zweiten leitfähigen Schichten 31a und 31b sind auf der Isolierschicht 33 ausgebildet. Die ersten und die zweiten leitfähigen Schichten 31a und 31b sind mit den Anschlüssen A bzw. B verbunden, die auf der oberen Fläche des Chips 35 ausgebildet sind. Die ersten und die zweiten leitfähigen Schichten 31a und 31b sind voneinander um einen bestimmten Abstand beabstandet. Darüber hinaus ist die dritte leitfähige Schicht 31c auf der unteren Fläche des Chips 35 ausgebildet und elektrisch mit einem Anschluss (nicht gezeigt) verbunden, der auf der unteren Fläche des Chips 35 ausgebildet ist.
  • Vorzugsweise sind die ersten, zweiten und die dritten leitfähigen Schichten 31a, 31b und 31c Metallschichten, die aus Kupfer (Cu) hergestellt sind, sie sind jedoch nicht darauf beschränkt. Darüber hinaus ist die Dicke der ersten, zweiten und der dritten leitfähigen Schicht 31a, 31b und 31c veränderlich in Abhängigkeit von der Art der gedruckten Leiterplatte. Das bedeutet, die Dicke der ersten, zweiten und dritten leitfähigen Schicht 31a, 31b und 31c wird festgelegt durch den Abstand zwischen Anschlussflächen der gedruckten Leiterplatte. Da die Elektrodenflächen 37a, 37b und 37c, die auf den Seitenflächen der leitfähigen Schichten 31a, 31b und 31c ausgebildet sind, auf den entsprechenden Anschlussflächen der gedruckten Leiterplatte platziert sind, erfordern die leitfähigen Schichten 31a, 31b und 31c eine ausreichende Dicke.
  • Die erste, zweite und die dritten leitfähigen Schichten 31a, 31b und 31c können in einer festgelegten Dicke durch ein herkömmliches Galvanikverfahren ausgebildet werden. Das Ausbilden der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c durch die Benutzung des Galvanikverfahrens erfordert jedoch eine lange Zeit und höhere Herstellungskosten. Daher wird vorzugsweise zuerst eine galvanische Schicht durch einen Galvanisiervorgang ausgebildet. Anschließend wird wenigstens eine Kupferschicht auf die galvanische Schicht aufgebracht, wodurch die leitfähigen Schichten einfach in der gewünschten Dicke ausgebildet werden.
  • Die erste und die zweite Elektrodenfläche 37a und 37b werden auf Seitenflächen der ersten und der zweiten leitfähigen Schichten 31a bzw. 31b ausgebildet. Die dritte Elektrodenfläche 37c wird auf einer Seitenfläche der dritten leitfähigen Schicht 31c ausgebildet. Die Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c, die die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c aufweisen, liegen auf derselben Seitenfläche des Chips 35. Die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c sind elektrisch und mechanisch mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden. Daher sind die ersten, zweiten und dritten Elektrodenflächen 37a, 37b, 37c vorzugsweise Metallschichten, die Gold (Au) umfassen, da es eine hervorragende elektrische Leitfähigkeit aufweist, und anschließend wird der Lötvorgang durchgeführt.
  • Bei dem zuvor erwähnten verkleinerten Chippaket 30, wie es in Fig. 3b gezeigt ist, wird die Isolierschicht 33 auf der oberen Fläche des Chips 35 ausgebildet, abgesehen von den Flächen der beiden Anschlüsse A und B. Die ersten und die zweiten leitfähigen Schichten 31a und 31b werden auf der Isolierschicht 33 ausgebildet. Die dritte leitfähige Schicht 31c wird auf der unteren Fläche des Chips 35 ausgebildet. Dabei sind die ersten und die zweiten leitfähigen Schichten 31a und 31b mit den Anschlüssen A bzw. B verbunden. Die dritte leitfähige Schicht 31c ist mit dem Anschluss (nicht gezeigt) verbunden, der auf der unteren Fläche des Chips 35 ausgebildet ist. Die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c sind auf den Seitenflächen der ersten und der zweiten leitfähigen Schichten 31a und 31b ausgebildet, die auf der oberen Fläche des Chips 35 ausgebildet sind und auf der Seitenfläche der dritten leitfähigen Schicht 31c, die auf der unteren Seite des Chips 35 ausgebildet ist. Die Seitenflächen, die die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c aufweisen sind Befestigungsflächen auf der gedruckten Leiterplatte. Das verkleinerte Chippaket 30 wird um einen Winkel von 90 Grad gedreht und das gedrehte verkleinerte Chippaket 30 wird anschließend auf der gedruckten Leiterplatte befestigt, sodass die ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c mit den entsprechenden Anschlussflächen der gedruckten Leiterplatte verbunden werden.
  • Eine Oxidschicht kann auf den freiliegenden Flächen der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c durch natürliche Oxidation gebildet werden. Diese Oxidschichten dienen als Schutzschichten für die ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c, wodurch die Zuverlässigkeit der ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c sichergestellt wird. Um die ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c jedoch vor starker Oxidation zu schützen, kann eine Passivierungsschicht 37 auf den ersten, zweiten und dritten leitfähigen Schichten 31a, 31b und 31c ausgebildet werden, abgesehen von den ersten, zweiten und dritten Elektrodenflächen 37a, 37b und 37c. Vorzugsweise ist die Passivierungsschicht 37 ein Isolierfilm, der ausgebildet wird durch Auftragen eines Isolierharzes. Falls erforderlich, kann die Passivierungsschicht auf den freiliegenden Seitenflächen des Chips 35 ausgebildet werden.
  • Fig. 4 ist eine perspektivische Ansicht einer Chippaketanordnung 50, bei der ein verkleinertes Chippaket 40 auf einer gedruckten Leiterplatte 51 befestigt ist gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie in Fig. 4 gezeigt ist, umfasst die Chippaketanordnung 50 das verkleinerte Chippaket 40 und die gedruckte Leiterplatte 51 zur Befestigung des verkleinerten Chippakets 40. Wie in Fig. 4 gezeigt ist, ist auf dem verkleinerten Chippaket 40 auf der oberen Fläche eines Chips 45 eine Isolierschicht 43 ausgebildet. Erste und zweite leitfähige Schichten 41a und 41b sind auf der oberen Fläche der Isolierschicht 43 ausgebildet. Die erste und die zweite leitfähige Schicht 41a und 41b sind an zwei Anschlüsse (nicht gezeigt) angeschlossen, die auf der oberen Fläche des Chips 45 ausgebildet sind. Eine dritte leitfähige Schicht 41c ist auf der unteren Fläche des Chips 45 ausgebildet. Die dritte leitfähige Schicht 41c ist mit einem Anschluss (nicht gezeigt) verbunden, der auf der unteren Fläche des Chips 45 ausgebildet ist.
  • Erste, zweite und dritte Elektrodenflächen 47a, 47b und 47c sind auf ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c ausgebildet, die ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c sind Befestigungsflächen des verkleinerten Chippakets 40 auf der gedruckten Leiterplatte 51. Die ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c sind mit jedem entsprechenden Anschluss (nicht gezeigt) des Chips 45 durch die ersten, zweiten und dritten leitfähigen Schichten 41a, 41b bzw. 41c verbunden. Das verkleinerte Chippaket 40 ist auf der gedruckten Leiterplatte 51 befestigt durch Auflegen der ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c des verkleinerten Chippakets 40 auf entsprechende Anschlussflächen 57a, 57b und 57c der gedruckten Leiterplatte 51 und durch Verlöten der ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c mit den Anschlussflächen 57a, 57b und 57c, wodurch die Herstellung der Chippaketanordnung von Fig. 4 abgeschlossen wird.
  • Ausgewählte Leiterbahnen (nicht gezeigt) oder Schaltkreise, die auf der gedruckten Leiterplatte 51 ausgebildet sind, sind mit jedem Anschluss des Chips 45 verbunden über die ersten, zweiten und dritten Elektrodenflächen 47a, 47b und 47c des verkleinerten Chippakets 40, das an die Anschlussflächen 57a, 57b und 57c der gedruckten Leiterplatte 51 angeschlossen ist. Daher haben die ersten, zweiten und dritten leitfähigen Schichten 41a, 41b und 41c wie oben beschrieben eine bestimmte Dicke entsprechend dem Abstand zwischen den Anschlussflächen 57a, 57b und 57c der gedruckten Leiterplatte 51.
  • Darüber hinaus schafft die vorliegende Erfindung ein Verfahren zur Herstellung des vorgenannten verkleinerten Chippakets. Die Fig. 5a bis 5f sind perspektivische Ansichten und zeigen jeden Einzelschritt des Verfahrens zur Herstellung des verkleinerten Chippakets gemäß einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung.
  • Wie in Fig. 5a gezeigt ist, wird zunächst ein Wafer 105 mit einer Mehrzahl von Chips hergestellt. Anschlüsse werden auf der oberen und auf der unteren Fläche jedes Chips ausgebildet. Dabei wird jeder Chip entlang einer Linie auf der oberen Fläche des Wafers 105 geteilt. Fig. 5a zeigt den Wafer 105 teilweise. Die Gesamtstruktur des Wafers 105 mit einer Mehrzahl der Chips ist für die Fachleute dieses Gebiets jedoch offensichtlich.
  • Der Chip umfasst zwei Anschlüsse 101a und 101b auf seiner Oberseite und einen Anschluss (nicht gezeigt) auf seiner unteren Seite. Ferner ist ein Maskenmuster 106 mit einer Mehrzahl von Fenstern auf der oberen Fläche des Wafers 105 ausgebildet, wodurch die Flächen für die Anschlüsse 101a und 101b des Wafers 125 freigelegt werden. Die Fenster des Maskenmusters 106 entsprechen den Flächen der Anschlüsse 101a und 101b des Wafers 125. Das Maskenmuster 106 ist aus einer Oxidschicht hergestellt.
  • Wie in Fig. 5b gezeigt ist, ist die Isolierschicht 113 auf der oberen Fläche des Wafers 105 ausgebildet. Wie in Fig. 5c gezeigt ist, sind obere und untere leitfähige Schichten 121a und 121b auf der oberen Fläche der Isolierschicht 113 und der unteren Fläche des Wafers 105 ausgebildet. Dabei ist die obere leitfähige Schicht 121a auf der oberen Fläche der Isolierschicht 113 ausgebildet, so dass die obere leitfähige Schicht 121a an die zwei Anschlüsse 101a und 101b des Wafers 105 angeschlossen ist. Um eine Metallschicht auszubilden, um die Fenster für die Anschlüsse 101a und 101b auszufüllen, wird die obere leitfähige Schicht 121a vorzugsweise durch ein galvanisches Verfahren ausgebildet. Die leitfähige Schicht hat jedoch, wie oben beschrieben wurde, eine festgelegte Dicke gemäß dem Abstand zwischen den Anschlussflächen, sodass die leitfähige Schicht eine genügend große Seitenfläche aufweist, auf der die Elektrodenfläche ausgebildet ist. Daher wird die obere leitfähige Schicht höchst vorzugsweise ausgebildet durch Herstellen einer galvanischen Schicht und anschließendes Aufbringen wenigstens einer Kupferschicht auf die galvanische Schicht, wodurch die Fenster, die dem Anschluss 101a und 101b entsprechen, ausgefüllt werden, auf denen die Isolierschicht nicht ausgebildet ist. Anschließend wird der Wafer 105 in einem ersten Schritt in zwei Reihen von Chips entlang der Linie Y'-Y' von Fig. 5c geteilt.
  • Wie in Fig. 5d gezeigt ist, werden die zerschnittenen Teile erhalten durch erstmaliges Zerteilen des Wafers 105. Dadurch wird lediglich eine Seitenfläche jedes verkleinerten Chippakets ausgebildet. Eine obere und eine untere Elektrodenfläche 137' und 137" werden auf den Seitenflächen der oberen und der unteren leitfähigen Schichten 121a und 121b der Seitenfläche des Chippakets ausgebildet, das erhalten wurde durch das erstmalige Zerschneiden des Wafers 105. Die oberen und die unteren Elektrodenflächen 137' und 137" werden selektiv auf den Seitenflächen der oberen und der unteren leitfähigen Schichten 121a und 121b durch ein galvanisches Verfahren ausgebildet. Das heißt die Elektrodenfläche wird nicht auf der Seitenfläche des Chips 35 ausgebildet, der aus Silizium hergestellt ist. Die ersten und die zweiten Elektrodenflächen 137' und 137" sind jedoch auf den Seitenflächen der oberen und der unteren leitfähigen Schichten 121a und 121b ausgebildet, die aus Metall bestehen.
  • Teile der oberen leitfähigen Schicht 121a sind entlang der Linie X-X' von Fig. 5d entfernt, wodurch die obere leitfähige Schicht 121a und die Elektrodenschicht 137' in zwei Teile geteilt werden, die auf der Seitenfläche der oberen leitfähigen Schicht 121a ausgebildet sind, die an die zwei Anschlüsse des Chips angeschlossen sind, wie in Fig. 5e gezeigt ist. Dabei dient die Isolierschicht 113 dazu, den Chip davor zu schützen, durch die Teilung der oberen leitfähigen Schicht 121a beschädigt zu werden.
  • Anschließend wird ein zweiter Zerteilungsschritt durchgeführt, um den in dem ersten Zerteilungsschritt zerschnittenen Wafer 105 in eine Mehrzahl von Paketeinheiten zu zerteilen, wodurch die Herstellung der Mehrzahl der verkleinerten Chippakete 140 abgeschlossen wird. Wie in Fig. 5f gezeigt ist, kann eine Passivierungsschicht 139 weiter auf den freiliegenden Flächen der oberen und unteren leitfähigen Schichten 121a und 121b des verkleinerten Chippakets 140ausgebildet werden. Die Passivierungsschicht 139 ist aus einem Isolierfilm hergestellt, der durch Auftragen eines Isolierharzes ausgebildet wird. Die Passivierungsschicht 139 dient dazu, die oberen und die unteren leitfähigen Schichten 121a und 121b vor Oxidation zu schützen, wodurch die Zuverlässigkeit des verkleinerten Chippakets 140 verbessert wird. Falls erforderlich kann die Passivierungsschicht 139 weggelassen werden in Abhängigkeit von den Betriebsbedingungen des verkleinerten Chippakets 140.
  • Das Verfahren zur Herstellung des verkleinerten Chippakets, das in den Fig. 5a bis 5f gezeigt ist, ist ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung. Daher kann das Verfahren der Herstellung des verkleinerten Chippakets innerhalb des Schutzbereichs der vorliegenden Erfindung vielfältig modifiziert werden. Insbesondere kann der Verfahrensschritt der Herstellung der Passivierungsschicht sehr stark modifiziert werden in Abhängigkeit von dem Verfahrensschritt des Zerteilens.
  • Zum Beispiel wird in dem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung, das in den Fig. 5a bis 5f gezeigt ist, nach dem zweiten Zerteilungsschritt die Passivierungsschicht auf den freiliegenden Flächen der leitfähigen Schichten, abgesehen von den Elektrodenflächen, durch einmaliges Beschichten des Isolierharzes ausgebildet. Die Passivierungsschicht kann jedoch auch ausgebildet werden durch Auftragen des Isolierharzes auf die oberen Flächen der oberen und der unteren leitfähigen Schichten nach dem Ausbilden der oberen und der unteren leitfähigen Schichten und durch Auftragen des Isolierharzes auf die Seitenflächen der oberen und der unteren leitfähigen Schichten nach dem zweiten Zerteilungsschrill. Da die Unterseite des Wafers mit der leitfähigen Schicht an einem Klebeband oder einem Vakuumapparat befestigt ist, ist es schwierig, die Passivierungsschicht auf den leitfähigen Schichten auszubilden. Die Passivierungsschicht des Wafers wird jedoch auf den leitfähigen Schichten vor dem Zerteilungsschritt ausgebildet, wodurch dieses Problem gelöst wird.
  • Der Schritt des Zerteilens der oberen leitfähigen Schicht auf der Isolierschicht in zwei Teile, der in Fig. 5e gezeigt ist, kann simultan mit dem Verfahrensschritt des zweiten Zerteilens des Wafers durchgeführt werden, wie in Fig. 5f gezeigt ist. Das bedeutet, der Schritt des Zerteilens der oberen leitfähigen Schicht in zwei Teile und der Schritt des Zerteilens des Wafers in Paketeinheiten können gleichzeitig ausgeführt werden durch Steuern eines Sägeblatts in dem zweiten Zerteilungsschritt, derart, dass die Schnitttiefe des Sägeblatts der Dicke der leitfähigen Schicht entspricht.
  • Gemäß dem Verfahren zur Herstellung des verkleinerten Chippakets der vorliegenden Erfindung wird der Wafer in eine Mehrzahl von verkleinerten Chippaketen geschnitten, die jeweils einen Chip besitzen, und die Elektrodenflächen werden auf den Seitenflächen der oberen und der unteren leitfähigen Schichten einer Seitenfläche des verkleinerten Chippakets ausgebildet und die Passivierungsschichten werden auf anderen Seitenflächen der leitfähigen Schichten ausgebildet. Daher können der Zerteilungsschritt zum Herstellen der Seitenflächen des verkleinerten Chippakets und die Schritte zum Ausbilden der Passivierungsschichten und der Elektrodenflächen in der Art und Weise unterschiedlich modifiziert werden. Diese Modifikationen oder Verbesserungen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.
  • Aus der obigen Beschreibung ist es offensichtlich, dass die vorliegende Erfindung ein verkleinertes Chippaket schafft, das miniaturisiert ist und einfach herstellbar ist, durch Ausbilden von leitfähigen Schichten auf oberen und unteren Flächen eines Chips, die jeweils Anschlüsse haben und durch Ausbilden von Elektrodenflächen auf denselben Seitenflächen der leitfähigen Schichten, wodurch die Zuverlässigkeit des Pakets verbessert wird. Darüber hinaus schafft die vorliegende Erfindung ein Verfahren zur Herstellung des verkleinerten Chippakets, bei dem der herkömmliche Verfahrensschritt des Drahtbondings und der Schritt zur Herstellung eines Durchgangslochs weggelassen werden können, wodurch das Herstellungsverfahren vereinfacht und die Herstellungskosten reduziert werden.
  • Obwohl bevorzugte Ausführungsbeispiele der vorliegenden Erfindung zum Zwecke der Darstellung offenbart worden sind, ist es für den Fachmann klar, dass vielfältige Veränderungen, Hinzufügungen und Ersetzungen möglich sind, ohne den Schutzbereich der Erfindung zu verlassen, der durch die Patentansprüche definiert wird.

Claims (27)

1. Verkleinertes Chippaket (30), umfassend:
einen Chip (35) mit einer ersten Fläche, die mit zwei ersten Anschlüssen versehen ist und eine zweite Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber;
eine Isolierschicht (33), ausgebildet auf der ersten Fläche des Chips (35), abgesehen von den Flächen für die zwei Anschlüsse;
eine erste und eine zweite leitfähige Schicht (31a, 31b), ausgebildet auf der Isolierschicht (33) und voneinander um einen festgelegten Abstand beabstandet, sodass sie mit den beiden Anschlüssen verbunden werden kann;
eine dritte leitfähige Schicht (31c), ausgebildet auf der zweiten Fläche des Chips (35), sodass sie mit dem Anschluss der zweiten Fläche des Chips (35) verbunden werden kann; und
Elektrodenflächen (37a-c), ausgebildet auf allen ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten (31a-c).
2. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass es Passivierungsschichten umfasst, die jeweils auf den freiliegenden Flächen der ersten, zweiten und dritten leitfähigen Schichten (31a-c) ausgebildet sind, abgesehen von den Seitenflächen, die die Elektrodenflächen (37a-c) aufweisen.
3. Verkleinertes Chippaket nach Anspruch 2, dadurch gekennzeichnet, dass die Passivierungsschichten aus Isolierfilmen herstellbar sind, die durch Auftragen eines Isolierharzes herstellbar sind.
4. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die Seitenfläche des Chips (35) und die Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten (31a-c) eine flache Oberfläche bilden.
5. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die ersten, zweiten und dritten leitfähigen Schichten (31a-c) metallische Schichten sind, die Kupfer (Cu) umfassen.
6. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass die Elektrodenflächen (37a-c) Metallschichten sind, die Gold (Au) umfassen.
7. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass jede der ersten, zweiten und dritten leitfähigen Schichten (31a-c) eine erste aus einer Galvanikschicht hergestellte Schicht und eine zweite Schicht umfasst, die aus wenigstens einer Kupferschicht hergestellt ist, die auf der ersten Schicht aufgebracht ist.
8. Verkleinertes Chippaket nach Anspruch 1, dadurch gekennzeichnet, dass der Chip (35) ein Transistor ist.
9. Verkleinerte Chippaketanordnung (50), umfassend:
ein verkleinertes Chippaket (40), umfassend:
einen Chip (45) mit einer ersten Fläche, die mit zwei ersten Anschlüssen versehen ist und eine zweite Fläche, die mit einem zweiten Anschluss versehen ist, die zweite Fläche liegt der ersten Fläche gegenüber;
eine Isolierschicht (43), ausgebildet auf der ersten Fläche des Chips, abgesehen von den Flächen für die zwei Anschlüsse;
eine erste und eine zweite leitfähige Schicht (41a, 41b), ausgebildet auf der Isolierschicht (43) und voneinander um einen festgelegten Abstand beabstandet, sodass sie mit den beiden Anschlüssen verbindbar sind;
eine dritte leitfähige Schicht (41c), ausgebildet auf der zweiten Fläche des Chips (45), sodass sie mit dem Anschluss der zweiten Fläche des Chips (45) verbindbar ist; und
Elektrodenflächen (47a-c), ausgebildet auf allen ausgewählten Seitenflächen der ersten, zweiten und dritten leitfähigen Schichten (41a-c); und eine gedruckte Leiterplatte (51), umfassend wenigstens drei Anschlussflächen (57a-c) und Leiterbahnen, die an die Anschlussflächen (57a-c) angeschlossen sind,
wobei das verkleinerte Chippaket (40) auf der gedruckten Leiterplatte (51) befestigt ist, sodass die Elektrodenflächen (47a-c) des Chips (45) mit allen Anschlussflächen (57a-c) der gedruckten Leiterplatte (51) verbunden werden.
10. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass sie Passivierungsschichten aufweist, die jeweils auf den freiliegenden Flächen der ersten und der zweiten leitfähigen Schichten (41a-c) ausgebildet sind, abgesehen von den Seitenflächen, die die Elektrodenflächen (47a-c) aufweisen.
11. Verkleinerte Chippaketanordnung nach Anspruch 10, dadurch gekennzeichnet, dass Passivierungsschichten aus Isolierfilmen herstellbar sind, die durch Auftragen eines Isolierharzes hergestellt werden können.
12. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die ersten, zweiten und dritten leitfähigen Schichten (41a-c) Kupfer (Cu) umfassende Metallschichten sind.
13. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die Elektrodenflächen (47a-c) Gold (Au) umfassende Metallschichten sind.
14. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass die ersten, zweiten und dritten leitfähigen Schichten (41a-c) eine erste Schicht umfassen, die aus einer Galvanikschicht hergestellt ist und eine zweite Schicht, die aus wenigstens einer Kupferschicht hergestellt ist, die auf die erste Schicht aufgebracht ist.
15. Verkleinerte Chippaketanordnung nach Anspruch 9, dadurch gekennzeichnet, dass der Chip (45) ein Transistor ist.
16. Verfahren zur Herstellung eines verkleinerten Chippakets, umfassend die folgenden Schritte:
Herstellen eines Wafers mit einer Mehrzahl von Chips, der Chip umfasst zwei Anschlüsse an seiner oberen Seite und einen Anschluss an seiner unteren Seite;
Ausbilden einer Isolierschicht auf der oberen Seite des Wafers, abgesehen von den Flächen für die zwei Anschlüsse;
Ausbilden einer oberen leitfähigen Schicht auf der Isolierschicht, sodass sie mit den beiden Anschlüssen der oberen Fläche des Chips verbindbar ist;
Ausbilden einer unteren leitfähigen Schicht auf der unteren Seite des Chips, sodass sie mit dem Anschluss der unteren Fläche des Chips verbindbar ist;
erstes Zerteilen des Wafers, sodass eine Seitenfläche des verkleinerten Chippakets hergestellt wird;
Ausbilden von Elektrodenflächen auf Seitenflächen der oberen und der unteren leitfähigen Schichten, die auf der Seitenfläche des verkleinerten Chippakets ausgebildeten Seitenflächen werden erhalten durch das erste Zerteilen des Wafers;
Zerteilen der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist in zwei Flächen, die mit den beiden Anschlüssen verbunden sind; und
zweites Zerteilen des Wafers in Paketeinheiten.
17. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass es ferner die folgenden Schritte umfasst:
Ausbilden einer Passivierungsschicht auf allen oberen und unteren Flächen der oberen und der unteren leitfähigen Schichten, nach dem Verfahrensschritt des Herstellens der oberen und der unteren leitfähigen Schicht; und
Herstellen einer Passivierungsschicht auf allen Seitenflächen der oberen und der unteren leitfähigen Schichten, abgesehen von den Seitenflächen, die die Elektrodenflächen aufweisen.
18. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass es ferner den Verfahrensschritt der Herstellung der Passivierungsschichten umfasst, die jeweils auf den freiliegenden Flächen der ersten und der zweiten leitfähigen Schichten ausgebildet werden, abgesehen von den Seitenflächen, die die Elektrodenflächen aufweisen, nach dem Schritt des zweiten Zerteilens des Wafers.
19. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 17 oder 18, dadurch gekennzeichnet, dass Passivierungsschichten aus Isolierfilmen hergestellt werden, die durch Beschichten mit einem Isolierharz ausgebildet werden.
20. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass der Schritt des ersten Zerteilens des Wafers der Zerteilschritt des Wafers ist, wobei der Wafer entlang Anreißlinien in zwei Reihen geschnitten wird.
21. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass der Schritt des Zerteilens der oberen leitfähigen Schicht, die auf der Isolierschicht ausgebildet ist, in zwei Flächen gleichzeitig mit dem Verfahrensschritt des zweiten Zerteilens des Wafers in die Paketeinheiten durch Steuern der Schnitttiefe durchgeführt wird.
22. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die oberen und die unteren leitfähigen Schichten durch ein Galvanikverfahren ausgebildet werden.
23. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die leitfähigen Schichten Kupfer (Cu) umfassende metallische Schichten sind.
24. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die Elektrodenflächen Gold (Au) umfassende metallische Schichten sind.
25. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass jede der oberen und der unteren leitfähigen Schichten ausgebildet wird durch Ausbilden einer galvanischen Schicht, die mit jedem Anschluss verbunden ist und durch Auftragen von wenigstens einer Kupferschicht auf die galvanische Schicht.
26. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass die Elektrodenflächen durch ein galvanisches Verfahren ausgebildet werden.
27. Verfahren zur Herstellung des verkleinerten Chippakets nach Anspruch 16, dadurch gekennzeichnet, dass ein Transistor als Chip verwendet wird.
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