DE60309422T2 - Multichip-modul und Herstellungsverfahren - Google Patents
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Description
- TECHNISCHES GEBIET
- Die vorliegende Erfindung betrifft allgemein Baugruppen von Schaltungsbauteilen. Genauer gesagt betrifft diese Erfindung ein Multichipmodul (MCM) und ein Verfahren, das so angepasst ist, dass es ermöglicht, oberflächenmontierte Bauteile auf gegenüberliegenden Oberflächen eines Laminatsubstrats innerhalb des MCM sowohl zu unterfüllen als auch abzudecken.
- HINTERGRUND DER ERFINDUNG
- Ein Flipchip ist im Allgemeinen ein oberflächenmontiertes (SM) Bauteil in der Gestalt eines monolithischen Halbleiterchips, wie z.B. ein Chip mit integriertem Schaltkreis (IC), der kugelförmige Lötanschlüsse aufweist, die an einer seiner Oberflächen ausgebildet sind. Die Anschlüsse, auch Löthöcker genannt, dienen zur Befestigung des Chips an einer Schaltungsplatine und zur elektrischen Verbindung der Flipchipschaltkreise mit einem auf der Schaltungsplatine ausgebildeten Leitungsmuster, wobei die Schaltungsplatine ein keramisches Substrat, eine gedruckte Schaltungsplatine (PCB), ein gedrucktes Verdrahtungsboard (PWB), ein flexibler Schaltkreis oder ein Siliziumsubstrat sein kann.
- Anstatt typischerweise direkt auf ein Substrat montiert zu werden, sind Flipchips in Baugruppen integriert worden, für die Ball Grid Array-Baugruppen (BGA-Baugruppen) ein Beispiel sind. In
1 ist ein Beispiel für eine BGA-Baugruppe110 gezeigt, die einen IC-Halbleiterchip112 umfasst, der mit Drähten116 an ein Substrat114 , z.B. ein Laminat-PCB, drahtverbunden ist. Die Drähte116 sind über (nicht gezeigte) Vias in dem Substrat114 mit Anschlüssen118 auf der gegenüberliegenden Seite des Substrats114 elektrisch verbunden. Ähnlich wie beim Flipchipprozess dienen die Anschlüsse118 als Verbindungen zwischen dem Chip112 und einem Leiterbahnmuster auf einer Leiterplatte (nicht gezeigt), auf welche die BGA-Baugruppe110 montiert werden wird.2 ist ein Beispiel für die Verwendung eines Flipchips122 in einer BGA-Baugruppe120 , um ein Einzelchipmodul zu bilden. Der Flipchip122 ist mit Löthöckern ausgestattet, die Lötverbindungen126 bilden, wenn der Chip122 auf ein Leiterbahnmuster auf einem Substrat124 flipchipmontiert wird, z.B. einem hochdichten PCB, das mit Anschlüssen128 auf der Unterseite des Substrats124 anschließend auf eine Leiterplatte (Motherboard) (nicht gezeigt) montiert werden kann. Falls das Substrat124 ein PCB ist, ist es wünschenswert, das Flipchip122 mit einem gefüllten Epoxyd130 zu unterfüllen, um die Zuverlässigkeit der Lötverbindungen126 sicherzustellen. Schließlich zeigt2 das Innere der BGA-Baugruppe120 , das eine Pressmasse132 umfasst, die den Chip122 überdeckt. - Obwohl die Baugruppentechnik von
2 aus den Vorteilen in der Verarbeitung und im Zusammenbau, die Flipchips und BGAs bieten, Nutzen zieht, wird kontinuierlich nach weiteren Verbesserungen bei der Verarbeitung und der Dichte von Baugruppen gesucht. So ist z.B. der Unterfüllprozess mühsam und teuer, und er wird noch schwieriger, wenn die Anzahl der auf einem Substrat montierten Flipchips zunimmt, insbesondere wenn die Chips auf beiden Oberflächen des Substrats montiert werden sollen. - US-A-5570274 offenbart eine Multichipmodul-Baugruppenstruktur zur Verwendung über einem Motherboard. Bei einer Ausführungsform umfasst das Modul Rahmenelemente, die auf beiden Seiten eines Modulsub strats liegen. Der Rahmen legt Bereiche fest, in denen LSI-Chips unter Verwendung eines Flipchipverfahrens montiert werden. Die Rahmen werden durch ein Haftmittel montiert. Ein Versiegelungsharz wird zum Füllen der Zwischenräume und zum Bedecken der Chips verwendet, um das Versiegelungsharz auszuhärten. US-A-2001/013640 offenbart eine gepackte Halbleitereinrichtung, die Entlüftungsöffnungen umfasst, durch die Hochdruckfeuchtigkeit in einem gasförmigen Zustand austreten kann. Die Baugruppe umfasst einen Halbleiterchip mit einem Füllharz über jeder Seite des Chips und mit Entlüftungsöffnungen, die den Chip umgeben.
- KURZE ZUSAMMENFASSUNG DER ERFINDUNG
- Die vorliegende Erfindung ist in ihren verschiedenen Aspekten wie in den beiliegenden Ansprüchen beschrieben.
- Die vorliegende Erfindung schafft eine Baugruppe und ein Verfahren zur Bildung einer Baugruppe, welche mehrere oberflächenmontierte Bauteile einschließen, z.B. Flipchips, die auf einem Chipträger montiert sind, der wiederum auf eine Leiterplatte montiert werden kann. Die Baugruppe ist ausgebildet, um ein kosteneffizientes Multichipmodul mit hoher Dichte zu schaffen, welches auch ausgebildet ist, um das Unterfüllen und/oder Überdecken von Schaltungsbauteilen zu erleichtern, die auf beiden Seiten des Chipträgers montiert sind.
- Die Baugruppe dieser Erfindung enthält allgemein ein Paar von Laminatsubstraten, die zusammen einen Chipträger und eine Eingabe/Ausgabe-(I/O)-Schnittstellenstruktur für eine Anzahl von Chips bilden, wie z.B. Flipchips, drahtverbundene Chips und/oder andere oberflächenmontierbare Komponenten. Ein erstes der Laminatsubstrate weist ein erstes Leiterbahnmuster auf einer ersten Oberfläche davon und ein zweites Leiterbahnmuster auf einer gegenüberliegenden zweiten Oberfläche davon auf. Das zweite Laminatsubstrat ist an dem ersten Laminatsubstrat befestigt und weist eine innere durchgehende Öffnung auf, die von einem Rahmenabschnitt umgeben ist. Der Rahmenabschnitt weist eine erste Oberfläche, die dem ersten Laminatsubstrat zugewandt ist, und eine gegenüberliegende zweite Oberfläche auf, auf welcher sich Lötanschlüsse befinden. Ein oder mehr oberflächenmontierte Bauteile sind an jeder der ersten und zweiten Oberflächen des ersten Laminatsubstrats montiert. Das erste und zweite Laminatsubstrat sind aneinander befestigt, so dass das oberflächenmontierte Bauteil, das an der zweiten Oberfläche des ersten Laminatsubstrats montiert ist, innerhalb der inneren Öffnung des zweiten Laminatsubstrats angeordnet ist.
- Mit Blick auf das Obige, schafft die vorliegende Erfindung einen Prozess zur Bildung einer MCM-Baugruppe, in der ein oder mehr oberflächenmontierte Bauteile innerhalb eines Hohlraums liegen, der durch die innere Öffnung in dem zweiten Laminatsubstrat definiert ist. Das zweite Laminatsubstrat ist vorzugsweise mit seitlichen Öffnungen ausgebildet, die bevorzugt in dessen erster Oberfläche und damit zwischen dem ersten und dem zweiten Laminatsubstrat liegen. Durch eine dieser seitlichen Öffnungen kann eine Pressverbundmasse in den Hohlraum eingebracht werden, der durch die innere Öffnung in dem zweiten Laminatsubstrat definiert ist mit dem Ergebnis, dass das an der zweiten Oberfläche des ersten Laminatsubstrats montierte Bauteil gleichzeitig unterfüllt und überdeckt werden kann. Somit schafft die vorliegende Erfindung eine zweiseitige MCM-Baugruppe, die mit Flipchips auf gegenüberliegenden Seiten eines Laminatsubstrats ausgerüstet werden kann. Vorteile umfassen eine verhältnismäßig kostengünstige, elektrisch prüfbare Baugruppe, deren oberflächenmontierte Bauteile leicht unterfüllt und überdeckt werden können, um die Zuverlässigkeit der Baugruppe zu erhöhen.
- Andere Aufgaben und Vorteile dieser Erfindung werden mit Hilfe der folgenden genauen Beschreibung besser verstanden werden.
- KURZBESCHREIBUNG DER ZEICHNUNGEN
-
1 und2 stellen Querschnitte von BGA-Baugruppen gemäß dem Stand der Technik dar. -
3 zeigt einen Querschnitt einer Multichip-BGA-Baugruppe, die ein Paar miteinander verbundener Substrate verwendet, um einen Chipträger und eine Eingangs/Ausgangsschnittstellenstruktur gemäß der vorliegenden Erfindung zu bilden. -
4 ist eine Draufsicht auf die Baugruppe von3 , in der eine Pressmasse weggelassen ist, um die in der Baugruppe montierten Flipchips zu zeigen. -
5 ist eine Draufsicht auf eines der Substrate der Baugruppe von3 und4 . -
6 und7 stellen alternative Konfigurationen zum Öffnen und Lüften der Baugruppe von3 gemäß der vorliegenden Erfindung dar. - DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
- Eine erfindungsgemäße Flipchipbaugruppe
10 ist im Querschnitt in3 dargestellt. Wie gezeigt umfasst die Baugruppe10 ein Paar von Laminat-PCBs12 und14 , die zusammengefügt sind, um einen einheitlichen Chipträger und eine Eingangs/Ausgangs-(I/O)-Schnittstellenstruktur für eine Anzahl von Flipchips16 zu bilden, die auf beiden Seiten eines der PCBs12 montiert sind. Somit kann die Baugruppe10 als eine zweiseitige Flipchip-MCM-BGA-Baugruppe bezeichnet werden. Obwohl in den Figuren Flipchips16 gezeigt werden, können in der Baugruppe10 zusätzlich zu oder anstelle der Flipchips16 verschiedene Arten von Schaltungskomponenten vorhanden sein, z.B. drahtverbundene Chips und/oder andere oberflächenmontierbare Komponenten. - Die obere PCB
12 (wie in3 zu sehen) ist als ein mehrlagiges Laminatsubstrat dargestellt, obwohl andere Arten von Substraten absehbar verwendet werden können. Die Flipchips16 sind an gegenüberliegenden Oberflächen18 und20 der PCB12 montiert, wie es auch andere oberflächenmontierte (SM) Komponenten sein können, so dass die PCB12 als die Träger-PCB12 bezeichnet wird. In Übereinstimmung mit Flipchipmontagetechniken werden die Chips16 mit Lötverbindungsanschlüssen22 , die durch Reflowlöten der Löthöcker auf den Chips16 gebildet werden, physikalisch und elektrisch mit Leiterbahnmustern auf der Chipträger-PCB12 verbunden. - Die zweite PCB
14 ist als ein zweilagiges Laminatsubstrat dargestellt, obwohl wiederum andere Substratkonfigurationen in den Umfang dieser Erfindung fallen. Eine Oberfläche24 der PCB14 ist der Träger-PCB12 zugewandt, während die gegenüberliegende Oberfläche26 mit Lötkügelchen28 ausgestattet ist, die an Kontaktierflächen30 befestigt sind, durch welche I/O-Signale von den Chips16 mit einem Motherboard (nicht gezeigt) ausgetauscht werden können, an das die Baugruppe10 letztendlich montiert wird. Daher wird die PCB14 als die I/O-PCB14 bezeichnet. Die I/O-PCB14 kann mit Hilfe eines geeigneten Verfahrens, das eine elektrische Verbindung zwischen den beiden PCBs12 und14 ermöglicht, an der Träger-PCB12 befestigt werden. Die PCBs12 und14 können bei der Herstellung oder in einer nachfolgenden Operation mit einem leitfähigen Klebemittel oder Lötzinn32 , wie in3 dargestellt ist, aneinander befestigt werden. Unabhängig von der Verbindungsmethode müssen elektrische Pfade zwischen den Flipchipanschlüssen22 und den Lötkügelchen28 geschaffen werden, z.B. durch metallisierte Vias56 durch die I/O-PCB14 . - Wie aus
3 ,4 und5 ersichtlich ist, ist die I/O-PCB14 so hergestellt, dass sie eine innere Öffnung38 aufweist, wobei der Rest der PCB14 einen Rahmen40 definiert, der die Öffnung38 umgibt. Die Öffnung38 und der Rahmen40 sind mit rechteckigen Formen dargestellt, obwohl auch andere Formen verwendet werden können. Als ein Ergebnis der Art und Weise, mit der die PCBs12 und14 zusammengefügt werden, definiert die Öffnung38 in der I/O-PCB14 einen Hohlraum42 , in dem die Flipchips16 , die an der unteren Oberfläche20 der Träger-PCB12 befestigt sind, enthalten sind. Wie in3 ebenfalls gezeigt ist, enthält der Hohlraum42 eine Verbundmasse44 , die die Flipchips16 umschließt, die an der unteren Oberfläche20 der Träger-PCB12 befestigt sind. Zu diesem Zweck ist die Baugruppe10 mit einem Eingusskanal46 und einer Entlüftungsöffnung48 ausgestattet, durch welchen bzw. welche ein geeignetes Polymermaterial in den Hohlraum42 eingebracht werden kann, um die Verbundmasse44 zu bilden. Der Eingusskanal46 und die Entlüftungsöffnung48 sind in3 bis5 so dargestellt, dass sie durch Entfernen von Material von der Oberfläche24 der I/O-PCB14 gebildet werden, vorzugsweise an zwei gegenüberliegenden Ecken der PCB14 . In5 ist die I/O- PCB14 mit zwei Schlitzen50 und52 dargestellt, die in ihre Oberfläche24 eingefräst sind, wobei der breitere Schlitz50 dem Eingusskanal46 entspricht und der schmalere Schlitz52 der Entlüftungsöffnung48 entspricht. Die Schlitze50 und52 erstrecken sich diagonal von entgegengesetzten Ecken der Öffnung38 zum äußeren Peripherierand der I/O-PCB14 . Wenn die I/O-PCB14 mit der Träger-PCB12 zusammengebaut wird, dann liegen die Schlitze50 und52 zwischen den PCBs12 und14 , so dass der Eingusskanal46 und die Entlüftungsöffnung48 an gegenüberliegenden Ecken der Baugruppe10 vergraben sind. - Um den Hohlraum
42 mit der Pressverbundmasse44 zu füllen, wird vorzugsweise eine filmunterstützte Presstechnik (FAME) angewendet. Wie in6 dargestellt, wird vor der Platzierung der Lötkügelchen28 ein Film58 auf die untere Oberfläche26 der I/O-PCB14 aufgebracht. Ein geeignetes flüssiges Polymermaterial, z.B. ein wärmeaushärtendes Epoxyd, wird anschließend mit einer Düse60 durch den Eingusskanal46 und in den Hohlraum42 eingespritzt und anschließend ausgehärtet, um die Verbundmasse44 zu bilden. Wie in6 gezeigt, kann das gleiche Polymermaterial mit der Düse60 gleichzeitig auf die obere Oberfläche18 der Träger-PCB12 aufgespritzt werden, um eine Pressverbundmasse54 zu bilden, die, wie in3 gezeigt, die Chips16 auf der oberen Oberfläche18 der PCB12 einkapselt und vorzugsweise unterfüllt. Beim Füllen des Hohlraums42 mit dem Polymermaterial entweicht der gasförmige Inhalt des Hohlraums42 , z.B. Luft, durch die Entlüftungsöffnung48 . Die Anordnung des Eingusskanals46 und der Entlüftungsöffnung48 an den Ecken der Baugruppe fördert die Fähigkeit des flüssigen Polymermaterials, den Hohlraum42 vollständig auszufüllen, und vermindert das Auftreten von Leerräumen in der Verbundmasse44 . Ein alternativer Ansatz ist in7 dargestellt, bei dem der Eingusskanal46 durch mindestens einen inneren Eingusskanal64 ersetzt wird, gezeigt in Form eines durchgehen den Lochs in der PCB12 . Bei dieser Ausführungsform wird das Polymermaterial mit einer Düse62 auf die obere Oberfläche18 der Träger-PCB12 aufgespritzt und fließt dann durch den internen Eingusskanal64 abwärts in den Hohlraum42 . Wie zuvor entweichen die gasförmigen Inhalte des Hohlraums42 durch die Entlüftungsöffnung48 , wenn sich der Hohlraum42 mit dem Polymermaterial füllt. - Aus der obigen Beschreibung kann man entnehmen, dass ein flüssiges Material in den Hohlraum
42 eingespritzt werden kann, um die Chips16 auf der unteren Oberfläche20 der Träger-PCB12 sowohl zu unterfüllen als auch zu überdecken, und es kann gleichzeitig auf die obere Oberfläche18 der PCB12 aufgebracht werden, um Chips16 auf der oberen Oberfläche18 einzukapseln und zu unterfüllen. Bei der resultierenden Baugruppe10 sind damit alle ihrer Chips16 (sowie alle anderen Bauteile, die auf der Träger-PCB12 montiert sind) mechanisch vor äußerem Schaden geschützt und außerdem unterfüllt, um die Zuverlässigkeit ihrer Lötanschlüsse22 zu erhöhen. Aus der obigen Beschreibung kann man auch entnehmen, dass die Grundrisse der PCBs12 und14 so ausgebildet sein können, dass die Baugruppe10 in Streifenform eingegossen werden kann, in der mehrere Baugruppen10 in einer einzelnen Operation gleichzeitig eingegossen werden können. Bei diesem Vorgehen wird die Herstellungseffizienz der Baugruppe10 erhöht, während die Kosten abnehmen. Das Ergebnis ist eine kosteneffiziente hochdichte Baugruppentechnik, durch die verschiedene elektrische Komponenten (Flipchips16 , usw.) innerhalb einer elektrisch prüfbaren Baugruppe10 mechanisch geschützt sind. Diese Vorteile werden erreicht, während ein separater Unterfüllprozess eliminiert wird, und statt dessen bevorzugt eine einzelne Gießoperation verwendet wird, in deren Verlauf Chips16 auf beiden Oberflächen18 und20 der Träger-PCB12 gleichzeitig unterfüllt und überdeckt werden. - Obwohl die Erfindung anhand einer bevorzugten Ausführungsform beschrieben wurde, ist es offensichtlich, dass auch andere Formen durch einen Fachmann angewendet werden könnten. Dementsprechend soll der Umfang dieser Erfindung nur durch die folgenden Ansprüche begrenzt sein.
Claims (18)
- Baugruppe (
10 ), umfassend: ein erstes Laminatsubstrat (12 ), das ein erstes Leiterbahnmuster auf einer ersten Oberfläche (18 ) des Substrats und ein zweites Leiterbahnmuster auf einer gegenüberliegenden zweiten Oberfläche (20 ) des Substrats aufweist; ein zweites Laminatsubstrat (14 ), das an dem ersten Laminatsubstrat (12 ) befestigt ist, wobei das zweite Laminatsubstrat (14 ) eine durchgehende innere Öffnung (38 ) und einen Rahmenabschnitt (40 ), der die innere Öffnung (38 ) umschließt, aufweist, wobei der Rahmenabschnitt (40 ) eine dem ersten Laminatsubstrat (12 ) zugewandte erste Oberfläche (24 ) und eine gegenüberliegende zweite Oberfläche (20 ) aufweist, an der sich Lötanschlüsse (28 ) befinden; mindestens ein erstes oberflächenmontiertes Bauteil (16 ) auf der ersten Oberfläche (18 ) des ersten Laminatsubstrats (12 ), welches mit dem ersten Leiterbahnmuster elektrisch verbunden ist; und mindestens ein zweites oberflächenmontiertes Bauteil (16 ) auf der zweiten Oberfläche (20 ) des ersten Laminatsubstrats (12 ), welches mit dem zweiten Leiterbahnmuster elektrisch verbunden ist, wobei das erste und zweite Laminatsubstrat (12 ,14 ) so befestigt sind, dass das zweite oberflächenmontierte Bauteil (16 ) innerhalb der inneren Öffnung (38 ) des zweiten Laminatsubstrats (14 ) angeordnet ist, dadurch gekennzeichnet, dass das zweite Laminatsubstrat (14 ) erste und zweite seitliche Öffnungen (46 ,48 ) aufweist, welche die innere Öffnung (38 ) mit einem äußeren Umfang des zweiten Laminatsubstrats (14 ) verbinden. - Baugruppe (
10 ) nach Anspruch 1, wobei mindestens eines der ersten und zweiten oberflächenmontierten Bauteile (16 ) ein Flipchip mit Höckerlötanschlüssen (22 ) auf einer seiner Oberflächen ist, die den Flipchip physikalisch und elektrisch mit dem ersten Laminatsubstrat (12 ) verbinden. - Baugruppe (
10 ) nach Anspruch 1, wobei die ersten und zweiten oberflächenmontierten Bauteile (16 ) Flipchips mit Höckerlötanschlüssen (22 ) an jeweiligen Oberflächen sind, wobei die Höckerlötanschlüsse (22 ) des ersten oberflächenmontierten Bauteils (16 ) das erste oberflächenmontierte Bauteil (16 ) physikalisch und elektrisch mit dem ersten Leiterbahnmuster auf der ersten Oberfläche (18 ) des ersten Laminatsubstrats (12 ) verbinden und die Höckerlötanschlüsse (22 ) des zweiten oberflächenmontierten Bauteils (16 ) das zweite oberflächenmontierte Bauteil (16 ) physikalisch und elektrisch mit dem zweiten Leiterbahnmuster auf der zweiten Oberfläche (20 ) des ersten Laminatsubstrats (12 ) verbinden. - Baugruppe (
10 ) nach Anspruch 1, wobei das zweite Laminatsubstrat (14 ) mit dem ersten Laminatsubstrat (12 ) elektrisch verbunden ist und das zweite Laminatsubstrat (14 ) Leiterbahnen (56 ) aufweist, die das erste und zweite Leiterbahnmuster auf dem ersten Laminatsubstrat (12 ) mit den Löt anschlüssen (28 ) auf der zweiten Oberfläche (26 ) des zweiten Laminatsubstrats (14 ) elektrisch verbinden. - Baugruppe (
10 ) nach Anspruch 1, wobei das zweite Laminatsubstrat (14 ) und die innere Öffnung (38 ) rechteckige Formen aufweisen, wobei die erste seitliche Öffnung (46 ) an einer ersten Ecke des zweiten Laminatsubstrats (14 ) angeordnet ist, und die zweite seitliche Öffnung (48 ) an einer diagonal gegenüberliegenden zweiten Ecke des zweiten Laminatsubstrats (14 ) angeordnet ist. - Baugruppe (
10 ) nach Anspruch 1, wobei die erste und zweite seitliche Öffnung (46 ,48 ) in der ersten Oberfläche (24 ) des zweiten Laminatsubstrats (14 ) definiert sind, so dass sie sich zwischen dem ersten und dem zweiten Laminatsubstrat (12 ,14 ) befinden. - Baugruppe (
10 ) nach Anspruch 1, ferner eine Pressmasse (44 ) umfassend, welche die innere Öffnung (38 ) des zweiten Laminatsubstrats (14 ) ausfüllt und das zweite oberflächenmontierte Bauteil (16 ) sowohl unterfüllt als auch einkapselt. - Baugruppe (
10 ) nach Anspruch 7, ferner eine Pressmasse (54 ) auf der ersten Oberfläche (18 ) des ersten Laminatsubstrats (12 ) umfassend, die das erste oberflächenmontierte Bauteil (16 ) einkapselt. - Baugruppe (
10 ) nach Anspruch 8, wobei das erste Laminatsubstrat (12 ) mindestens eine durchgehende Öffnung (64 ) aufweist, welche die Pressmasse (54 ) auf der ersten Oberfläche des ersten Laminatsubstrats (12 ) mit der Pressmasse (44 ) innerhalb der inneren Öffnung (38 ) des zweiten Laminatsubstrats (14 ) verbindet. - Verfahren zur Bildung einer Baugruppe (
10 ), wobei das Verfahren die Schritte umfasst: Schaffen eines ersten Laminatsubstrats (12 ) mit einem ersten Leiterbahnmuster auf einer ersten Oberfläche (18 ) des Substrats und einem zweiten Leiterbahnmuster auf einer gegenüberliegenden zweiten Oberfläche (20 ) des Substrats; Befestigen eines zweiten Laminatsubstrats (14 ) an dem erste Laminatsubstrat (12 ), wobei das zweite Laminatsubstrat (14 ) eine durchgehende innere Öffnung (38 ) und einen Rahmenabschnitt (40 ) umfasst, der die innere Öffnung (38 ) umgibt, wobei der Rahmenabschnitt (40 ) eine dem ersten Laminatsubstrat (12 ) zugewandte erste Oberfläche (24 ) und eine gegenüberliegende zweite Oberfläche (26 ) aufweist, auf der sich Lötanschlüsse (28 ) befinden; Montieren wenigstens eines ersten oberflächenmontierten Bauteils (16 ) an der ersten Oberfläche (18 ) des ersten Laminatsubstrats (12 ), so dass das erste oberflächenmontierte Bauteil (16 ) mit dem ersten Leiterbahnmuster elektrisch verbunden ist; Montieren mindestens eines zweiten oberflächenmontierten Bauteils (16 ) an der zweiten Oberfläche (20 ) des ersten Laminatsubstrats (12 ), so dass das zweite oberflächenmontierte Bauteil (16 ) mit dem zweiten Leiterbahnmuster elektrisch verbunden ist, wobei das erste und zweite Laminatsubstrat (12 ,14 ) so befestigt werden, dass das zweite oberflächenmontierte Bauteil (16 ) innerhalb der inneren Öffnung (38 ) des zweiten Laminatsubstrats (14 ) angeordnet ist; dadurch gekennzeichnet, dass das zweite Laminatsubstrat (14 ) so geformt wird, dass es eine erste und eine zweite seitliche Öffnung (46 ,48 ) aufweist, welche die innere Öffnung (38 ) mit einem äußeren Umfang des zweiten Laminatsubstrats (14 ) verbinden. - Verfahren nach Anspruch 10, wobei mindestens eines der ersten und zweiten oberflächenmontierten Bauteile (
16 ) mit Höckerlötanschlüssen (22 ) an einer seiner Oberflächen flipchipgemäß montiert wird. - Verfahren nach Anspruch 10, wobei die ersten und zweiten oberflächenmontierten Bauteile (
16 ) Flipchips mit Höckerlötanschlüssen (22 ) an ihren jeweiligen Oberflächen sind, wobei die ersten und zweiten oberflächenmontierten Bauteile (16 ) mit ihren Höckerlötanschlüssen (22 ) flipchipgemäß an dem ersten Leiterbahnmuster auf der ersten Oberfläche (18 ) des ersten Laminatsubstrats (12 ) montiert werden und die zweiten oberflächenmontierten Bauteile (16 ) mit ihren Höckerlötanschlüssen (22 ) flipchipgemäß an dem zweiten Leiterbahnmuster auf der zweiten Oberfläche (20 ) des ersten Laminatsubstrats (12 ) montiert werden. - Verfahren nach Anspruch 10, ferner den Schritt umfassend, dass das zweite Laminatsubstrat (
14 ) mit Leiterbahnen (56 ) ausgebildet wird, die, wenn das zweite Laminatsubstrat (14 ) an dem ersten Laminatsubstrat (12 ) befestigt wird, das erste und das zweite Leiterbahnmuster auf dem ersten Laminatsubstrat (12 ) elektrisch mit den Lötanschlüssen (28 ) auf der zweiten Oberfläche (26 ) des zweiten Laminatsubstrats (14 ) verbinden. - Verfahren nach Anspruch 10, ferner den Schritt umfassend, dass das zweite Laminatsubstrat (
14 ) und dessen innere Öffnung (38 ) mit rechteckigen Formen ausgebildet werden, wobei die erste seitliche Öffnung (46 ) an einer ersten Ecke des zweiten Laminatsubstrats (14 ) angeordnet wird und die zweite seitliche Öffnung (48 ) an einer diagonal gegenüberliegenden zweiten Ecke des zweiten Laminatsubstrats (14 ) angeordnet wird. - Verfahren nach Anspruch 14, wobei die erste und zweite seitliche Öffnung (
46 ,48 ) in der ersten Oberfläche (24 ) des zweiten Laminatsubstrats (14 ) ausgebildet werden, so dass sie nach dem Befestigungsschritt zwischen dem ersten und zweiten Laminatsubstrat (12 ,14 ) angeordnet sind. - Verfahren nach Anspruch 15, ferner den Schritt umfassend, dass eine Pressmasse (
44 ) durch eine der seitlichen Öffnungen (46 ) in die innere Öffnung (38 ) des zweiten Laminatsubstrats (14 ) eingebracht wird, um das zweite oberflächenmontierte Bauteil (16 ) sowohl zu unterfüllen als auch einzukapseln. - Verfahren nach Anspruch 10, ferner den Schritt umfassend, dass eine Pressmasse (
54 ) aufgebracht wird, die das erste oberflächenmontierte Bauteil (16 ) einkapselt. - Verfahren nach Anspruch 10, ferner die Schritte umfassend: Ausbilden des ersten Laminatsubstrats (
12 ) derart, dass es mindestens eine durchgehende Öffnung (64 ) aufweist; und Einbringen einer Pressmasse (44 ,54 ), die das erste oberflächenmontierte Bauteil (16 ) einkapselt und durch die Öffnung (64 ) in die innere Öffnung (38 ) des zweiten Laminatsubstrats (14 ) fließt, um das zweite oberflächenmontierte Bauteil (16 ) sowohl zu unterfüllen als auch einzukapseln.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US321900 | 2002-12-17 | ||
US10/321,900 US6833628B2 (en) | 2002-12-17 | 2002-12-17 | Mutli-chip module |
Publications (2)
Publication Number | Publication Date |
---|---|
DE60309422D1 DE60309422D1 (de) | 2006-12-14 |
DE60309422T2 true DE60309422T2 (de) | 2007-10-11 |
Family
ID=32393007
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE60309422T Expired - Fee Related DE60309422T2 (de) | 2002-12-17 | 2003-11-28 | Multichip-modul und Herstellungsverfahren |
Country Status (3)
Country | Link |
---|---|
US (2) | US6833628B2 (de) |
EP (1) | EP1432033B1 (de) |
DE (1) | DE60309422T2 (de) |
Families Citing this family (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW569416B (en) * | 2002-12-19 | 2004-01-01 | Via Tech Inc | High density multi-chip module structure and manufacturing method thereof |
US6916684B2 (en) * | 2003-03-18 | 2005-07-12 | Delphi Technologies, Inc. | Wafer-applied underfill process |
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US11747555B2 (en) | 2021-10-04 | 2023-09-05 | Eagle Technology, Llc | Optical assembly having commonly-shaped optical modules and associated methods |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US5914A (en) * | 1848-11-14 | Odometer | ||
US5331511A (en) | 1993-03-25 | 1994-07-19 | Vlsi Technology, Inc. | Electrically and thermally enhanced integrated-circuit package |
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US6383846B1 (en) * | 2000-03-20 | 2002-05-07 | Chi-Chih Shen | Method and apparatus for molding a flip chip semiconductor device |
-
2002
- 2002-12-17 US US10/321,900 patent/US6833628B2/en not_active Expired - Fee Related
-
2003
- 2003-11-28 EP EP03078782A patent/EP1432033B1/de not_active Expired - Fee Related
- 2003-11-28 DE DE60309422T patent/DE60309422T2/de not_active Expired - Fee Related
-
2004
- 2004-12-15 US US11/012,401 patent/US20050093144A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6833628B2 (en) | 2004-12-21 |
EP1432033A1 (de) | 2004-06-23 |
EP1432033B1 (de) | 2006-11-02 |
DE60309422D1 (de) | 2006-12-14 |
US20040113281A1 (en) | 2004-06-17 |
US20050093144A1 (en) | 2005-05-05 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |