DE112004002527T5 - Verfahren zum Verkapseln von Schaltkreischips - Google Patents

Verfahren zum Verkapseln von Schaltkreischips Download PDF

Info

Publication number
DE112004002527T5
DE112004002527T5 DE112004002527T DE112004002527T DE112004002527T5 DE 112004002527 T5 DE112004002527 T5 DE 112004002527T5 DE 112004002527 T DE112004002527 T DE 112004002527T DE 112004002527 T DE112004002527 T DE 112004002527T DE 112004002527 T5 DE112004002527 T5 DE 112004002527T5
Authority
DE
Germany
Prior art keywords
substrates
cavities
mold
resin
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE112004002527T
Other languages
English (en)
Inventor
Tiang Hock Lin
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE112004002527T5 publication Critical patent/DE112004002527T5/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases

Abstract

Bausteinherstellungsverfahren, das folgendes umfaßt:
Bereitstellen von zwei Substraten, die jeweils einen oder mehrere Chips auf einer ersten Fläche tragen;
Anordnen der beiden Substrate, wobei zweite Flächen der jeweiligen Substrate, den ersten Oberflächen gegenüberliegend, aneinander anstoßen;
Plazieren der beiden Substrate zusammen in einer Form, wobei die ersten Oberflächen der Substrate in jeweilige Hohlräume gewandt sind;
Einleiten von flüssigem Harz in jeden der Hohlräume durch mindestens einen in der Form ausgebildeten Kanal, wobei der mindestens eine Kanal einen von den Substraten beabstandeten Auslaß aufweist;
Verfestigenlassen des flüssigen Harzes, um jeweilige Harzkörper an den ersten Oberflächen der Substrate auszubilden; und
Entfernen der Substrate aus der Form.

Description

  • Erfindungsgebiet
  • Die vorliegende Erfindung betrifft Verfahren zum Herstellen von Bausteinen. Die Verfahren eignen sich insbesondere, aber nicht ausschließlich, für das Herstellen von Bausteinen der Art, die als "Flip Chip in Package" (FCIP) bekannt sind. Die Erfindung betrifft weiterhin durch das Verfahren hergestellte Bausteine.
  • Allgemeiner Stand der Technik
  • In jüngster Zeit hat es ein zunehmendes Interesse an FCIPs gegeben, d.h. integrierten Schaltungen, bei denen der Chip mit der Leiterstruktur des Bausteins als ein Flip-Chip verbunden ist. Der Chip wird mit elektrischen Kontakten auf einer Oberfläche hergestellt, die in Richtung auf ein Substrat gewendet ist, und derart mit ihm verbunden, daß die elektrischen Kontakte auf dem Chip elektrisch mit jeweiligen Kontakten auf dem Substrat verbunden sind. Normalerweise geschieht dies durch Bereitstellung eines Ball-Grid-Array (BGA) auf der Oberfläche des Chips. Nachdem der Chip mit dem Substrat verbunden ist, wird über dem Chip und dem Substrat eine Harzverbindung ausgeformt, um einen Baustein auszubilden. Wahlweise können innerhalb eines einzelnen Bausteins an jeweiligen Positionen auf einem gemeinsamen Substrat mehrere Chips bereitgestellt werden. Das Substrat enthält innere elektrische Verbindungen einschließlich elektrischer Verbindungen, die Teile von Stromwegen von mindestens einem der Kontakte der ICs zu jeweiligen Kontakten auf der Außenseite des Bausteins definieren.
  • Der beim Ausbilden eines derartigen FCIP verwendete Ausformprozeß ist in 1 dargestellt. Wie in 1(a) gezeigt, sind auf einem Substrat 3 mehrere Chips 1 vorgesehen und elektrische Kontakte auf den Chips 1 sind mit jeweiligen elektrischen Kontakten auf dem Substrat 3 durch jeweilige eutektische Lotkugeln 5 verbunden.
  • Bei der Ausformoperation wird ein Harzkörper 9 ausgebildet, der die Chips 1 bedeckt. Dies erfolgt, wie in 1(b) gezeigt, indem das die Chips 1 tragende Substrat 3 in einem Formrahmen 2 positioniert wird, wobei die die Chips 1 tragende Oberfläche des Substrats 3 einem Hohlraum 4 in dem Formrahmen 2 zugewandt ist. Ein Block 6 wird in den Formrahmen 2 auf einer hinteren Oberfläche des Substrats eingesetzt, um es fest in Position zu halten. Eine flüssige Harzverbindung wird durch einen Kanal 8 in dem Formrahmen 2 in den Hohlraum 4 eingespritzt. Herkömmlicherweise führt dieser Kanal 8 zu einem Bereich 7 auf der Seite des Substrats. Das Harz kann dann aushärten, und das Substrat 3 wird aus dem Formrahmen 2 entfernt. Der Anteil des Harzes, der sich in dem Hohlraum befand, wird auf der Seite des Substrats als ein "Anguß" 11 über einem Seitenabschnitt 7 des Substrats 3, als ein "Angußsteg" bezeichnet, beibehalten. Diese Formation ist in 1(c) gezeigt. Der Punkt 13 entspricht der Stelle, wo der Kanal in der Form in den Formhohlraum mündet, und wie man sehen kann, war es auf der Oberfläche des Substrats. Weitere Lotkugeln werden auf dem Substrat 3 auf seiner Oberfläche den Chips 1 gegenüber bereitgestellt, um elektrische Verbindungen aus dem Baustein heraus auszubilden.
  • Bei dieser Ausformtechnik gibt es verschiedene Nachteile.
  • Insbesondere können sich Verunreinigungen von der Ausformoperation und vom Angußentfernen an der Oberfläche des Substrats 3 gegenüber der Chips 1 anheften und insbesondere an den Ball-Pads dort hängen bleiben. Dies kann dazu führen, daß die elektrischen Verbindungen von der unteren Oberfläche des Substrats 3 verloren gehen.
  • Zweitens werden Substrate nun dünner, wodurch es ständig schwieriger wird, sie während der Ausformoperation zu handhaben.
  • Ein weiterer Nachteil der bekannten Technik besteht darin, daß der Anguß 11 von dem Baustein entfernt werden muß, bevor der Baustein verwendet wird ("Anguß entfernen"). Die Angußentfernungsoperation ist nicht einfach, weil das Harz möglicherweise stark an dem Substrat 3 in dem Angußsteg 7 haftet. Zudem ist der Hauptharzkörper 9 mit dem Anguß 11 verbunden, und durch die Angußentfernungsoperation kann er möglicherweise von dem Substrat 3 abgerissen werden.
  • Kurze Darstellung der Erfindung
  • Die vorliegende Erfindung strebt die Bereitstellung eines neuen und geeigneten Verfahrens zum Verkapseln eines ICs und die Bereitstellung von IC-Bausteinen, die das Ergebnis des Verfahrens sind, an.
  • Allgemein ausgedrückt schlägt die Erfindung vor, daß zwei Substrate, die jeweils mindestens einen Chip tragen, "Rücken an Rücken" in der Form plaziert werden, d.h., daß ihre Oberflächen, die die Chips tragen, voneinander weg gewandt sind und in jeweilige Hohlräume gewandt sind.
  • Bei einem ersten Aspekt stellt die Erfindung ein Bausteinherstellungsverfahren bereit, das folgendes umfaßt: Bereitstellen von zwei Substraten, die jeweils einen oder mehrere Chips auf einer ersten Fläche tragen; Anordnen der beiden Substrate, wobei zweite Flächen der jeweiligen Substrate, den ersten Oberflächen gegenüberliegend, aneinander anstoßen; Plazieren der beiden Substrate zusammen in einer Form, wobei die ersten Oberflächen der Substrate in jeweilige Hohlräume gewandt sind; Einleiten von flüssigem Harz in jeden der Hohlräume durch mindestens einen in der Form ausgebildeten Kanal, wobei der mindestens eine Kanal einen von den Substraten beabstandeten Auslaß aufweist; Verfestigenlassen des flüssigen Harzes, um jeweilige Harzkörper an den ersten Oberflächen der Substrate auszubilden; und Entfernen der Substrate aus der Form.
  • Die Erfindung kann eine Reihe von Vorteilen bereitstellen.
  • Zuerst wird die Anzahl der Bausteine, die in einer einzigen Ausformoperation hergestellt werden können, verdoppelt, wodurch die Produktivität dramatisch erhöht wird.
  • Zweitens entfällt die Notwendigkeit zur Bereitstellung eines Formrahmens, da die Rücken der Substrate von dem anderen Substrat getragen werden.
  • Dies führt zu einem dritten Vorteil, der darin besteht, daß, da die Substrate einander tragen, so daß die Kombination aus den beiden Substraten starrer ist als ein einzelnes Substrat, jedes der Substrate dünner sein kann als in herkömmlichen Systemen, ohne daß das Risiko eingegangen wird, daß sie beschädigt werden.
  • Da die Rückseite jedes Substrats von der Rückseite des anderen Substrats bedeckt ist, ist es viertens sehr schwierig für Verunreinigungen, eine diese Oberflächen zu erreichen, so daß ein geringeres Risiko dafür besteht, daß sie sich daran anheften.
  • Zudem öffnen der oder die Kanäle, der/die Harz in den Hohlraum oder die Hohlräume einleitet/n, sich in den Hohlraum an einer von der Oberfläche des Substrats beabstandeten Stelle. Somit werden die Angösse nicht direkt an dem Substrat ausgebildet und haften nicht daran. Dadurch wird die Angußentfernungsoperation viel einfacher.
  • Man beachte, daß die obigen Vorteile durch eine relativ kleine Modifikation existierender Ausformtechniken erzielt werden kann, da in der Regel nur der Formrahmen und die Handhabungseinrichtung zum Plazieren der Substrate in dem Formhohlraum modifiziert werden müssen.
  • Das Einleiten von Harzmaterial in die Hohlräume kann auf unterschiedliche Weisen innerhalb des Schutzbereichs der Erfindung bewerkstelligt werden. Es ist beispielsweise möglich, einen jeweiligen Kanal für jeden Hohlraum bereitzustellen. Alternativ können die beiden Hohlräume so ausgelegt sein, daß sie miteinander kommunizieren (z.B. durch ein in den Substraten ausgebildetes Loch oder durch Anordnung der Substrate und der Form, wobei ein Durchgang zwischen ihnen zurückbleibt). In diesem Fall wird das Harz möglicherweise nur in einem der Hohlräume eingeleitet und läuft dann von diesem Hohlraum in den anderen Hohlraum.
  • Da die Angösse nicht auf dem Substrat ausgebildet werden, wird somit kein Substratbereich als Anschlußstege verschwendet. Somit können die Chips nahe dem Rand des Substrats (oder zumindest näher als beim herkömmlichen System) angeordnet werden. Unter einem Gesichtspunkt bedeutet dies, daß für eine gegebene Anzahl von Chips die Fläche des erforderlichen Substrats geringer ist, was zu reduzierten Kosten führt (da insbesondere in der Regel das Substrat selektiv vergoldet ist). Unter einem anderen Gesichtspunkt bedeutet dies für eine gegebene Größe des Substrats, daß der Anteil des Substrats, der ausgenutzt werden kann, erhöht wird.
  • Kurze Beschreibung der Figuren
  • Bevorzugte Merkmale der Erfindung werden nun lediglich zur Veranschaulichung unter Bezugnahme auf die folgenden Figuren beschrieben. Es zeigen:
  • 1, die aus 1(a) bis 1(c) besteht, im Querschnitt Schritte eines bekannten Verkapselungsprozesses;
  • 2 einen ersten Schritt eines Verkapselungsverfahrens, das eine Ausführungsform der Erfindung ist;
  • 3 im Querschnitt eine Form zur Verwendung bei dem Verfahren von 2 und
  • 4 zwei durch das Ausformverfahren von 2 hergestellte Bausteine;
  • 5 einen Ausformschritt als ein Vergleichsbeispiel für die Erfindung;
  • 6 den Ausformschritt in einer zweiten Ausführungsform der Erfindung und
  • 7 den Ausformschritt in einer dritten Ausführungsform der Erfindung.
  • Ausführliche Beschreibung der Ausführungsformen
  • Unter Bezugnahme auf 2(a) wird der erste Schritt eines Verfahrens, das eine Ausführungsform der Erfindung ist, gezeigt. Bei dem Ausformverfahren sind die beiden Substrate 23a, 23b jeweils von der in 1 gezeigten Art. Diese Substrate können beispielsweise Leiterplatten sein oder anderweitig elektrische Schaltungen enthalten, die sich beispielsweise parallel zu den Hauptflächen des Substrats erstrecken. Ihre Oberflächen 20a, 20b tragen Chips 21a, 21b, die durch ein Ball-Grid-Array (BGA) z.B. aus eutektischen Lotkugeln 25a, 25b mit den Substraten 23a, 23b verbunden sind. Die Substrate 23a, 23b werden in einer Rücken-an-Rücken-Konfiguration plaziert, so daß ihre Rückflächen in Kontakt stehen und ihre Vorderflächen 20a, 20b, die Chips 21a, 21b tragen, in entgegengesetzte Richtungen gewandt sind.
  • Wie in 3 gezeigt werden die Substrate 23a, 23b in dieser Konfiguration in einen Formhohlraum 24 in einem Formrahmen 22 derart plaziert, daß der Hohlraum 24 in zwei Hohlräume 24a, 24b unterteilt ist (in 2 sind dies jeweils der obere und untere Teil 24a, 24b des Hohlraums 24). Die Flächen 20a, 20b der Substrate 23a, 23b sind in jeweilige Hohlräume 24a, 24b der Form gewandt. Die Ränder der Substrate 23a, 23b werden durch Formationen 26 des Rahmens 22 gehalten. Diese Handhabungsoperation ist leichter als das Plazieren des Substrats 3 von 1 in der Form, weil die Substrate 23a, 23b einander tragen, was bedeutet, daß sie für die gleiche Handhabungsschwierigkeit dünner sein können als das Substrat 3.
  • Man beachte, daß der Rahmen 22 auf unterschiedliche Weise ausgebildet sein kann, und gemäß dem, wie er ausgelegt ist, erfolgt das Einführen der Substrate 23a, 23b in den Rahmen 22 auf unterschiedliche Weise. Beispielsweise kann der Rahmen 22 in zwei Teilen ausgebildet sein, die aneinander befestigt werden können, um die in 3 gezeigte Konfiguration auszubilden, und in diesem Fall können die Substrate 23a, 23b zwischen den beiden Teilen des Rahmens 22 positioniert werden, bevor diese beiden Teile aneinandergebracht und gegenseitig befestigt werden.
  • Man beachte, daß ein Formblock erforderlich ist, wenn sich die Substrate 23a, 23b in der Form befinden, weil die Rückfläche jedes der Substrate 23a, 23b dadurch gesichert wird, daß sie von der Rückfläche des anderen der Substrate 23a, 23b festgehalten wird.
  • Den Hohlräumen 24a, 24b der Form wird jeweils flüssiges Harz durch jeweilige Kanäle 28a, 28b zugeführt (mindestens ein derartiger Kanal pro Hohlraum 24a, 24b), die an Stellen 213a, 213b, die von den entsprechenden ersten Oberflächen 20a, 20b der Substrate 23a, 23b beabstandet sind, in die Hohlräume 24a, 24b austreten, und tatsächlich im wesentlichen an der Fläche des Hohlraums 24a, 24b, die von den Substraten 23a, 23b am weitesten weg liegt. Das Harz wird dann gehärtet, um jeweilige Harzkörper 29a, 29b auszubilden. Dadurch entstehen Angösse 211a, 211b einschließlich verengter Punkte 213a, 213b wo die Kanäle mit den Formhohlräumen verbunden sind. Während dieses Prozesses bedecken die jeweiligen hinteren Oberflächen der Substrate 23a, 23b einander und verhindern so, daß sie gegenseitig mit Harzverunreinigungen kontaminiert werden. In einem weiteren Verarbeitungsschritt können somit leitende Elemente wie etwa eutektische Lotkugeln auf den hinteren Oberflächen der Substrate 23a, 23b bereitgestellt werden, um elektrische Verbindungen aus dem Baustein heraus bereitzustellen. Die Lotkugeln stellen einen guten elektrischen Kontakt mit den Substraten 23a, 23b (oder vielmehr mit innerhalb von ihnen vorgesehenen elektrischen Verbindungen, z.B. gemäß herkömmlicher Verfahren) her, weil sich auf jenen Oberflächen kaum oder keine Harzverunreinigungen befinden.
  • Die Substrate 23a, 23b und jeweiligen Harzkörper 29a, 29b werden nun aus der Form entfernt, wie in 4 gezeigt. Die Angösse 211a, 211b werden während dieses Prozesses leicht entfernt, da sie nicht an den Substraten 23a, 23b haften. Dies führt zu zwei jeweiligen Bausteinen. Somit werden in einer einzigen Ausformoperation zwei Bausteine hergestellt. Dies führt zu einer Verdoppelung der Produktionsrate im Vergleich zu 1 (gemessen in Einheiten pro Stunde).
  • Man beachte, daß dies bedeutet, daß im Vergleich zu 1 die Bereiche der Substrate 23a, 23b entsprechend dem Bereich 7 der Substrate 3 unbenutzt sind, was wiederum bedeutet, daß diese Bereiche der Substrate entfallen können (was Kosten einspart). Alternativ können Chips 21a, 21b in größeren Anzahlen als auf dem Substrat von 1 bereitgestellt werden. Zudem können die Angösse 211a, 211b im Vergleich zu dem Anguß 11 von 1 leicht entfernt werden, da sie nicht an den Substraten 23a, 23b haften. Obgleich in 2 nicht gezeigt, kann die Form 22 Pins enthalten, die sich in ihr befinden, um das Entfernen des Bausteins aus der Form 22 zu unterstützen. Diese Pins weisen einen eingezogenen Zustand auf, in dem sie nicht in die Hohlräume 24a, 24b eindringen, sondern nach der Ausformoperation werden die Pins in jeweilige einzelne der Hohlräume 24a, 24b gedrückt, um die Bausteine aus der Form 22 herauszudrücken. Das Design dieser Pins kann gut mit dem von jenen übereinstimmen, die auf diesem Gebiet bereits breite Verwendung finden.
  • Wahlweise kann eine nicht gezeigte dünne Platte zwischen den Substraten 23a, 23b vorgesehen sein, die sich bevorzugt über die Gesamtheit ihrer zugewandten hinteren Oberflächen erstreckt und wahlweise sich über die Ränder der Substrate 23a, 23b hinaus erstreckt. Durch diese Platte können die Substrate 23a, 23b nach der Ausformoperation aus der Form 22 entfernt werden, da die Form anstelle der Substrate gehandhabt werden kann.
  • 5 zeigt ein Vergleichsbeispiel der vorliegenden Erfindung. Elemente mit entsprechender Bedeutung sind mit den gleichen Bezugszahlen bezeichnet. Im Gegensatz zu der vorliegenden Erfindung liegen die Kanäle 28a, 28b neben den Substraten 23a, 23b. Diese Option wird nicht bevorzugt, da sie bedeutet, daß Angösse mit den oben erwähnten Nachteilen an den Oberflächen des Substrats entstehen.
  • 6 zeigt eine zweite Ausführungsform der Erfindung, die eine Variante der ersten Ausführungsform ist. Elemente mit entsprechender Bedeutung sind mit den gleichen Bezugszahlen bezeichnet. Die zweite Ausführungsform ist zum Zeitpunkt des Ausformschritts gezeigt. Es gibt zwei Variationen zwischen dieser Ausführungsform und der ersten Ausführungsform. Zuerst gibt es nur einen Kanal 28 für den Eintritt von Harz in die Form 22, der in den Hohlraum 24a mündet. Zweitens ist das Paar Substrate 23a, 23b mit einem oder mehreren Durchgangslöchern 31 versehen (z.B. Löcher (z.B. kreisförmig bei Betrachtung in 6 von oben oder unten) in jedem der beiden Substrate 23a, 23b, die miteinander in Registrierung stehen, während sich die Substrate 23a, 23b in der Form 22 befinden), so daß in den Hohlraum 24a fließendes Harz in den Hohlraum 24b übertragen wird, um beide Hohlräume zu füllen.
  • Schließlich zeigt 7 eine dritte Ausführungsform der Erfindung, die eine Variante der zweiten Ausführungsform ist. Bei dieser Ausführungsform definieren die Substrate 23a, 23b zusammen mit der Form 22 mindestens einen Durchgang 41 um einen Rand der Substrate 23a, 23b herum. Dadurch werden die Löcher 31 unnötig. Es versteht sich, daß der Durchgang 41 in der Regel viel kürzer ist in der Richtung in die Seite hinein als die Ränder der Substrate 23a, 23b; mit anderen Worten ist der Durchgang in den Richtungen senkrecht zur Fließrichtung von Harz durch ihn hindurch vorzugsweise schmal.
  • Wenngleich nur drei Ausführungsformen des Verfahrens dargestellt sind, sind innerhalb des Schutzbereichs der Erfindung viele Variationen möglich, wie ein Fachmann erkennen wird.
  • ZUSAMMENFASSUNG
  • VERFAHREN ZUM VERKAPSELN VON SCHALTKREISCHIPS
  • Es wird ein Verkapselungsverfahren vorgeschlagen, bei dem zwei Substrate 23a, 23b, die jeweils einen Chip 21a, 21b tragen, Rücken an Rücken in einer Form 22 plaziert werden, wobei ihre Oberflächen 20a, 20b, die Chips tragen, in jeweilige Hohlräume 24a, 24b gewandt sind. Jedem Hohlraum wird flüssiges Harz durch mindestens einen jeweiligen Kanal 28a, 28b zugeführt, der das Harz in den Hohlraum an einer von dem entsprechenden Substrat beabstandeten Stelle einleitet. Somit wird ein Harzkörper 29a, 29b an jedem der Substrate 23a, 23b ausgebildet. Somit wird ein Baustein von jedem der beiden Substrate 23a, 23b in einer einzelnen Ausformoperation hergestellt. Die Erfindung eignet sich insbesondere zum Herstellen von Bausteinen vom Flip-Chip-in-Bausteintyp.

Claims (7)

  1. Bausteinherstellungsverfahren, das folgendes umfaßt: Bereitstellen von zwei Substraten, die jeweils einen oder mehrere Chips auf einer ersten Fläche tragen; Anordnen der beiden Substrate, wobei zweite Flächen der jeweiligen Substrate, den ersten Oberflächen gegenüberliegend, aneinander anstoßen; Plazieren der beiden Substrate zusammen in einer Form, wobei die ersten Oberflächen der Substrate in jeweilige Hohlräume gewandt sind; Einleiten von flüssigem Harz in jeden der Hohlräume durch mindestens einen in der Form ausgebildeten Kanal, wobei der mindestens eine Kanal einen von den Substraten beabstandeten Auslaß aufweist; Verfestigenlassen des flüssigen Harzes, um jeweilige Harzkörper an den ersten Oberflächen der Substrate auszubilden; und Entfernen der Substrate aus der Form.
  2. Verfahren nach Anspruch 1, bei dem jeder der Chips ein Flip-Chip ist.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Harz durch den mindestens einen Kanal in einen ersten der Hohlräume eingeleitet wird und die beiden Hohlräume kommunizieren, wobei das Harz von einem ersten der Hohlräume zu dem anderen Hohlraum fließt.
  4. Verfahren nach Anspruch 1 oder 2, wobei das Harz durch jeweilige, in der Form ausgeformte Kanäle in jeden der Hohlräume eingeleitet wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, das weiterhin nach dem Schritt des Entfernens der Substrate aus den Formen beinhaltet, mehrere Lotkugeln auf den zweiten Oberflächen der Substrate anzuordnen.
  6. Baustein, durch das Verfahren gemäß einem der vorhergehenden Ansprüche hergestellt.
  7. Form zur Verwendung in dem Verfahren gemäß einem der Ansprüche 1 bis 5, wobei die Form eine Kammer und Substratträgermittel zum Tragen der Substrate innerhalb der Kammer enthält, wobei die Substrate den verbleibenden Teil der Kammer in die jeweiligen Hohlräume unterteilt, wobei die Form weiterhin mindestens einen Kanal enthält zum Einleiten von flüssigem Harz in jeden der Hohlräume.
DE112004002527T 2004-01-06 2004-12-24 Verfahren zum Verkapseln von Schaltkreischips Withdrawn DE112004002527T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
SG200400083-2 2004-01-06
SG200400083 2004-01-06
PCT/SG2004/000426 WO2005067029A1 (en) 2004-01-06 2004-12-24 Method for packaging integrated circuit dies

Publications (1)

Publication Number Publication Date
DE112004002527T5 true DE112004002527T5 (de) 2008-03-06

Family

ID=34748286

Family Applications (1)

Application Number Title Priority Date Filing Date
DE112004002527T Withdrawn DE112004002527T5 (de) 2004-01-06 2004-12-24 Verfahren zum Verkapseln von Schaltkreischips

Country Status (3)

Country Link
US (1) US20070281077A1 (de)
DE (1) DE112004002527T5 (de)
WO (1) WO2005067029A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL2002240C2 (nl) * 2008-11-21 2010-05-25 Fico Bv Inrichting en werkwijze voor het tenminste gedeeltelijk omhullen van een gesloten vlakke drager met elektronische componenten.
CN102203927B (zh) * 2011-06-22 2013-04-24 华为终端有限公司 一种器件塑封的方法及其封装结构
US10020211B2 (en) * 2014-06-12 2018-07-10 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level molding chase design
US11211359B2 (en) * 2015-09-17 2021-12-28 Semiconductor Components Industries, Llc Semiconductor device and method of forming modular 3D semiconductor package with horizontal and vertical oriented substrates
KR20220166558A (ko) * 2021-06-10 2022-12-19 주식회사 아이티엠반도체 적층 몰딩 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US51831A (en) * 1866-01-02 Improvement in adjustable packings for pumps
US41386A (en) * 1864-01-26 Improvement in street-cars
US4043027A (en) * 1963-12-16 1977-08-23 Texas Instruments Incorporated Process for encapsulating electronic components in plastic
US4556896A (en) * 1982-08-30 1985-12-03 International Rectifier Corporation Lead frame structure
JP3339602B2 (ja) * 1994-06-03 2002-10-28 ローム株式会社 パワー用半導体装置の製造方法
US6495083B2 (en) * 1997-10-29 2002-12-17 Hestia Technologies, Inc. Method of underfilling an integrated circuit chip
US6117382A (en) * 1998-02-05 2000-09-12 Micron Technology, Inc. Method for encasing array packages
JP3317346B2 (ja) * 1999-07-27 2002-08-26 日本電気株式会社 樹脂封止型半導体装置の製造方法
US6537400B1 (en) * 2000-03-06 2003-03-25 Micron Technology, Inc. Automated method of attaching flip chip devices to a substrate
US6589820B1 (en) * 2000-06-16 2003-07-08 Micron Technology, Inc. Method and apparatus for packaging a microelectronic die
US6979595B1 (en) * 2000-08-24 2005-12-27 Micron Technology, Inc. Packaged microelectronic devices with pressure release elements and methods for manufacturing and using such packaged microelectronic devices
JP2002231741A (ja) * 2001-01-30 2002-08-16 Hitachi Ltd 半導体装置の製造方法
CA2350747C (en) * 2001-06-15 2005-08-16 Ibm Canada Limited-Ibm Canada Limitee Improved transfer molding of integrated circuit packages
SG111935A1 (en) * 2002-03-04 2005-06-29 Micron Technology Inc Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods
US6833628B2 (en) * 2002-12-17 2004-12-21 Delphi Technologies, Inc. Mutli-chip module

Also Published As

Publication number Publication date
US20070281077A1 (en) 2007-12-06
WO2005067029A1 (en) 2005-07-21

Similar Documents

Publication Publication Date Title
DE2931449C2 (de)
DE69737248T2 (de) Verfahren zum Einkapseln einer integrierten Halbleiterschaltung
EP1412978B1 (de) Elektronisches bauteil mit einem kunststoffgehäuse und verfahren zu seiner herstellung
DE3814469C2 (de)
DE19837336B4 (de) Verfahren zur Herstellung einer Platte von gekapselten integrierten Schaltkreisen und Form zum Kapseln eines plattenförmigen Substrats von integrierten Schaltkreisen
DE10295972T5 (de) Nicht in einer Form hergestellte Packung für eine Halbleiteranordnung
DE102008050972A1 (de) Halbleiter-Chipbaustein, Halbleiter-Chipbaugruppe und Verfahren zum Herstellen eines Bauelements
CH686325A5 (de) Elektronikmodul und Chip-Karte.
DE10229182A1 (de) Gestapelte Chip-Packung und Herstellungsverfahren hierfür
DE69534483T2 (de) Leiterrahmen und Halbleiterbauelement
DE3817600A1 (de) Halbleitervorrichtung
DE102010017768A1 (de) Verfahren zum Herstellen eines Halbleiter-Bauelements
DE19707887C2 (de) Verfahren zum Herstellen und Trennen von elektronischen Elementen mit leitfähigen Kontaktanschlüssen
DE102007012155B4 (de) Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens
DE10153666A1 (de) Kontaktanordnung mit hoher Dichte
DE112004002527T5 (de) Verfahren zum Verkapseln von Schaltkreischips
DE19539181C2 (de) Chipkartenmodul sowie entsprechendes Herstellungsverfahren
DE4234700A1 (de) Halbleiterkompaktanordnung
DE4321592A1 (de) Halbleitervorrichtungen sowie Trägerteile und Leiterrahmen hierfür
EP0907966B1 (de) Integrierte halbleiterschaltung
DE102016109227B4 (de) Verfahren und Vorrichtung zum simultanen Verkapseln von Halbleiter-Dies mit geschichteten Leadframe-Streifen
DE4244083C2 (de) Halbleitervorrichtung
DE102020200817B3 (de) Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung
DE102016224586A1 (de) Halbleiter-Package-System und damit verbundene Verfahren
DE102017209904A1 (de) Elektronisches Bauelement, Leadframe für ein elektronisches Bauelement und Verfahren zur Herstellung eines elektronischen Bauelements und eines Leadframes

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20110701