DE102020200817B3 - Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung - Google Patents

Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung Download PDF

Info

Publication number
DE102020200817B3
DE102020200817B3 DE102020200817.5A DE102020200817A DE102020200817B3 DE 102020200817 B3 DE102020200817 B3 DE 102020200817B3 DE 102020200817 A DE102020200817 A DE 102020200817A DE 102020200817 B3 DE102020200817 B3 DE 102020200817B3
Authority
DE
Germany
Prior art keywords
semiconductor wafer
recess
spring
glass substrate
manipulation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102020200817.5A
Other languages
English (en)
Inventor
Roman Ostholt
Norbert Ambrosius
Rafael Santos
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LPKF Laser and Electronics AG
Original Assignee
LPKF Laser and Electronics AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to DE102020200817.5A priority Critical patent/DE102020200817B3/de
Application filed by LPKF Laser and Electronics AG filed Critical LPKF Laser and Electronics AG
Priority to EP21700424.1A priority patent/EP4094285A1/de
Priority to US17/759,319 priority patent/US20230096742A1/en
Priority to JP2022543701A priority patent/JP7438374B2/ja
Priority to CN202180010723.8A priority patent/CN115004346A/zh
Priority to KR1020227025570A priority patent/KR20220127838A/ko
Priority to PCT/EP2021/050495 priority patent/WO2021148281A1/de
Priority to TW110101696A priority patent/TWI803805B/zh
Application granted granted Critical
Publication of DE102020200817B3 publication Critical patent/DE102020200817B3/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67121—Apparatus for making assemblies not otherwise provided for, e.g. package constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6838—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping with gripping and holding devices using a vacuum; Bernoulli devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting

Abstract

Ein Montageverfahren für eine integrierte Halbleiter-Wafer-Vorrichtung, insbesondere integrierte Halbleiter-Bauelement-Anordnung, als Fertigungs-Zwischenprodukt, umfassend- ein Glassubstrat (1) mit mindestens einer von Wänden (3) gebildeten Ausnehmung (2),- ein oder mehrere Halbleiter-Wafer, insbesondere Halbleiter-Bauelemente (9), die in der Ausnehmung (2) anzuordnen sind, und- mindestens ein in die Ausnehmung (2) eingreifendes, am Glassubstrat (1) ausgebildetes Federelement (19) zur Positionshalterung und/oder Ausrichtung des oder der Halbleiter-Wafer (9) in der Ausnehmung (2),weist folgende Verfahrensschritte auf:- Bereitstellen des Glassubstrats (1) mit entspanntem, in den Konturraum (K) des zu positionierenden Halbleiter-Wavers (9) eingreifendem Federelement (19),- Bereitstellen eines Federmanipulator-Substrates (22) mit an den Konturraum (K) des zu positionierenden Halbleiter-Wavers (9) und/oder des mindestens einen Federelements (19) angepasstem Manipulationelement (25),- relatives Verschieben des Glassubstrates (1) zum Federmanipulator-Substrat (22) derart, dass dessen Manipulationselement (25) unter Vorspannung und Auslenkung des Federelementes (19) aus dem Konturraum (K) des Halbleiter-Wavers (Moin) in die Ausnehmung (2) einfährt,- Platzieren des Halbleiter-Wavers (9) in die Ausnehmung (2), sowie- relatives Zurückverschieben des Glassubstrates (1) zum Federmanipulator-Substrat (22) derart, dass dessen Manipulationselement (25) unter Freigabe des Federelementes (19) aus dem Konturraum (K) des Halbleiter-Wavers (9) ausfährt, wodurch das mindestens eine Federelement (19) den Halbleiter-Waver (9) zur Positionshalterung und/oder Ausrichtung in der Ausnehmung (2) beaufschlagt.

Description

  • Die Erfindung betrifft ein Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung, insbesondere eine integrierte Halbleiter-Bauelemente-Anordnung, als Fertigungs-Zwischenprodukt sowie eine Montagevorrichtung zur Durchführung dieses Montageverfahrens.
  • Folgende Hinweise sollen den Hintergrund der Erfindung verdeutlichen. Die Halbleiterindustrie hat Dank kontinuierlicher Verbesserungen bei der Integrationsdichte verschiedener elektronischer Bauteile ein rasches Wachstum erfahren. Größtenteils geht diese Verbesserung der Integrationsdichte aus wiederholten Reduzierungen der minimalen Merkmalsgröße hervor, sodass mehr Bauteile in einen bestimmten Bereich integriert werden können.
  • Da die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit und größerer Bandbreite sowie geringerem Stromverbrauch in jüngerer Zeit gestiegen ist, ist ein Bedarf an kleineren und kreativeren Packaging-Techniken von auch als Dies bezeichneten ungehäusten Halbleiter-Wafer entstanden.
  • Im Zuge der fortschreitenden Integration werden immer mehr Baugruppen, die zuvor als einzelne Halbleiter-Wafer nebeneinander auf einer Platine angebracht wurden, in einem „größeren“ Halbleiter-Wafer vereint. Mit „größer“ ist dabei die Anzahl der Schaltungen auf dem Die gemeint, da die absolute Größe durch fortschreitende Verfeinerung des Fertigungsprozesses abnehmen kann.
  • In einer gestapelten Halbleitervorrichtung werden aktive Schaltungen wie Logik, Speicher, Prozessorschaltungen und dergleichen mindestens teilweise auf separaten Substraten hergestellt und danach physisch und elektrisch aneinander gebondet, um eine funktionelle Vorrichtung zu bilden. Solche Bonding-Prozesse wenden hochentwickelte Techniken an, wobei Verbesserungen gewünscht werden.
  • Eine Kombination von zwei sich ergänzenden Baugruppen, wie beispielsweise CPU und Cache auf einem Halbleiter-Wafer, lässt sich mit dem Begriff „on-Die“ umschreiben: die CPU hat den Cache „on-Die“, also direkt auf dem gleichen Halbleiter-Wafer, was den Datenaustausch deutlich beschleunigt. Mit der Weiterverarbeitung der Halbleiter-Wafer-Gehäusung und Integration in die schaltungstechnische Umgebung beschäftigt sich die Aufbau- und Verbindungstechnik (AVT).
  • Viele integrierte Schaltungen werden üblicherweise auf einem einzigen Halbleiter-Wafer hergestellt und einzelne Halbleiter-Wafer auf dem Wafer werden vereinzelt, indem die integrierten Schaltungen entlang einer Risslinie gesägt werden. Die einzelnen Halbleiter-Wafer werden üblicherweise getrennt gekapselt, beispielsweise in Mehr-Halbleiter-Wafer - Modulen oder in anderen Arten von Gehäusen (Packaging).
  • Eine Wafer-Level-Package-(WLP)-Struktur wird als eine Gehäusestruktur für Halbleiterkomponenten von elektrischen Produkten verwendet. Eine gestiegene Zahl von elektrischen Eingangs-Ausgangs-(I/O)-Kontakten und gestiegene Nachfrage nach integrierten Hochleistungsschaltungen (ICs) hat zur Entwicklung von WLP-Strukturen vom Fan-Out-Typ geführt, die größere Mittenabstände für die elektrischen I/O-Kontakte erlauben.
  • Dabei kommt eine elektrische Umverdrahtungsstruktur zum Einsatz, die eine oder mehrere elektrische Umverdrahtungsschichten (Redistribution Layers: RDL) umfasst. Jede RDL kann als strukturierte Metallisierungsschicht ausgelegt sein und dient als elektrische Zwischenverbindung, die dafür ausgelegt ist, die in die Verkapselung eingebettete elektronische Komponente mit den externen Anschlüssen des Halbleiterbauelement-Package und/oder einer oder mehreren Elektrode(n) des/der an der Unterseite des Halbleiterbauelement-Package angeordneten Halbleiter-Wafer zu verbinden.
  • DE 10 2007 022 959 A1 zeigt ein Halbleiter-Package, bei dem ein Halbleiter-Wafer in eine Vergussmasse eingebettet ist. Eine Umverdrahtungsschicht ist mit Lötkugeln für eine Oberflächenmontage des Halbleiter-Wafer-Package versehen. Durchkontaktierungen durch das Halbleiter-Package sind mit Lötmaterial auf einer Oberfläche des Halbleiter-Package versehen, mit dem ein zweites Halbleiter-Package auf dem ersten gestapelt werden kann.
  • Die US 6 716 670 B1 zeigt ein Halbleiter-Wafer-Package für die Oberflächenmontage. An einer Hauptoberfläche sind Kontakte vorgesehen, an denen ein zweites Halbleiter-Wafer-Package angebracht werden kann.
  • Die DE 10 2006 033 175 A1 zeigt ein Elektronikmodul, das ein Logikteil und ein Leistungsteil umfasst. Logikteil und Leistungsteil sind auf übereinander angeordneten Substraten angeordnet und gemeinsam vergossen.
  • Die WO 98/37580 A1 behandelt das Unterfüllen von sogenannten „Chip Scale Packages“ (CSP) und offenbart einen Halter mit einer Ausnehmung mit Seitenwänden zur Aufnahme eines Halbleiterchips mit dessen Träger als Fertigung-Zwischenprodukt darin. In einem Graben in den Seitenwänden ist ein elastischer O-Ring vorgesehen, der den Halbleiterchip auch positioniert und ausrichtet. Durch eine rückseitige Öffnung im Träger wird ein Auswerfer eingeführt, um den unterfüllten Halbleiterchip aus dem Träger zu entfernen.
  • Die US 4 953 283 A behandelt zur Bearbeitung von Chips vorgesehene Halterungen aus Metall oder Harz mit Ausnehmungen zur Aufnahme der Chips, wobei die Ausnehmungen mit einem elastischen Mittel zumindest teilweise ausgekleidet sind, um den Chip zur weiteren Fertigung elastisch zu halten. Durch einen Pusher wird der Chip in den Ausnehmungen verschoben und positioniert.
  • Außerdem beschreiben die US 2014/0091473 A1 und die US 2015/0069623 A1 die 3D-Halbleiter-Wafer-Integration von TSMC, wobei Halbleiter-Wafer in Kunststoffharz eingegossen werden und eine Durchkontaktierung als Through-Silicon-Vias erfolgt oder als Metallstege in die Vergussmasse eingebettet sind.
  • Weiterhin beziehen sich die US 2015/0303174 A1 auf die komplexe 3D-Integration und die US 2017/0207204 A1 auf das „integrated fan out packaging“.
  • Das Einbringen der Vergussmasse kann zu einer relativen Verlagerung der Halbleiter-Wafer untereinander sowie gegenüber einer vorbestimmten Sollposition des Halbleiter-Wafers führen. Zudem kommt es aufgrund der erstarrungsbedingten Schrumpfung der Vergussmasse zu Spannungen, die zu einer unebenen Verformung führen können. Weiterhin kommt es zu einem Driften der Halbleiter-Wafer auf dem Substrat aufgrund der dynamischen Kräfte der einströmenden Vergussmasse. Es ist auch bereits bekannt, dass die Bearbeitung der Rückseitenmetallisierung zu Wölbungsproblemen (engl. „warpage“) führen kann.
  • Zur Vermeidung der vorstehenden Nachteile ist laut der den nächstkommenden Stand der Technik repräsentierenden WO 2019/091728 A1 ein Verfahren vorgesehen, bei dem vor dem Einbringen von Vergussmasse ein Substrat aus Glas mit mindestens einer durch entsprechende Wände gebildeten Ausnehmung zur Aufnahme von einem oder mehreren Halbleiter-Wafern relativ zu den Halbleiter-Wafern derart positioniert bzw. fixiert wird, dass zumindest einzelne Halbleiter-Wafer durch die Wände des Glas-Substrates umgeben, insbesondere voneinander getrennt sind. Indem also ein oder mehrere Halbleiter-Wafer in einer jeweiligen Ausnehmung angeordnet und separiert von anderen Halbleiter-Wafern angeordnet werden, sind diese vor den unerwünschten Einflüssen durch das Einbringen der Vergussmasse optimal geschützt. Bei Versuchen hat sich bereits herausgestellt, dass das Glassubstrat die Verlagerung der Halbleiter-Wafer parallel zur Haupterstreckungsebene des Substrates bzw. des die Halbleiter-Wafer tragenden Kunststoffsubstrates auf weniger als 100 µm und je nach Ausführung auf weniger als 10 µm beschränkt. Hierzu bildet das Glassubstrat eine Maske mit den an die Halbleiter-Wafer angepassten Ausnehmungen, die vorzugsweise bereits mit Durchgangslöchern (Through Glass Via: TGV) ausgestattet sein können und eine Durchkontaktierung ermöglichen.
  • Weiterhin ist es aus diesem Stand der Technik gemäß WO 2019/091728 A1 bekannt, an den Wänden des Glassubstrates Federelemente zur Positionshalterung und/oder Ausrichtung des Halbleiter-Wavers in der Ausnehmung vorzusehen. Problematisch kann dabei die Einbringung des Halbleiter-Wavers in die entsprechende Ausnehmung sein, da dafür die filigranen Federelemente in geeigneter Weise zwischen einer geweiteten Stellung, in der sie außerhalb des von der Kontur des Halbleiter-Wavers eingenommenen Raums - im vorliegenden „Konturraum“ bezeichnet - positioniert sind, und einer den Halbleiter-Waver beaufschlagenden Stellung gehandhabt werden müssen.
  • Zur Lösung dieser Problematik stellt die Erfindung ein entsprechendes Montageverfahren für eine solche integrierte Halbleiter-Waver-Vorrichtung als Fertigungs-Zwischenprodukt laut Kennzeichnungsteil des Anspruches 1 sowie eine entsprechende Montagevorrichtung zur entsprechenden Verfahrensdurchführung nach Anspruch 8 zur Verfügung.
  • Demnach umfasst das erfindungsgemäße Montageverfahren folgende Schritte:
    • - Bereitstellen des Glassubstrats mit entspanntem, in den Konturraum des zu positionierenden Halbleiter-Wavers eingreifendem Federelement,
    • - Bereitstellen eines Federmanipulator-Substrates mit an den Konturraum des zu positionierenden Halbleiter-Wavers und/oder des mindestens einen Federelements angepasstem Manipulationelement,
    • - relatives Verschieben des Glassubstrates zum Federmanipulator-Substrat derart, dass dessen Manipulationselement unter Vorspannung und Auslenkung des Federelementes aus dem Konturraum des Halbleiter-Wavers in die Ausnehmung einfährt,
    • - Platzieren des Halbleiter-Wavers in die Ausnehmung, sowie
    • - relatives Zurückverschieben des Glassubstrates zum Federmanipulator-Substrat derart, dass dessen Manipulationselement unter Freigabe des Federelementes aus dem Konturraum des Halbleiter-Wavers ausfährt, wodurch das mindestens eine Federelement den Halbleiter-Waver zur Positionshalterung und/oder Ausrichtung in der Ausnehmung beaufschlagt.
  • Durch das erfindungsgemäße Verfahren wird mithilfe des Federmanipulator-Substrates eine definierte, überaus schonende Manipulation des oder der Federelemente am Glassubstrat auf verfahrenstechnisch einfache Weise realisiert.
  • Indem das Glassubstrat und das Federmanipulator-Substrat durch Laserstrahlung durch nichtlineare Selbstfokussierung bearbeitet und nachfolgend einem anisotropen Materialabtrag durch Ätzen mit einer angepassten Ätzrate und -dauer unterzogen wird, werden nahezu ebene Wandflächen als Begrenzungsflächen der Ausnehmungen sowie Seitenflächen der vorhandenen Strukturen in den Substraten erzeugt, sodass Halbleiter-Wafer mit einem sehr geringen Abstand zu den Seitenwandflächen und infolgedessen auch zu benachbarten Halbleiter-Wafern angeordnet werden können.
  • Bei dem Verfahren zur Herstellung der die Seitenwandflächen bildenden Ausnehmungen in dem Glassubstrat und Federmanipulator-Substrat kommt das laserinduzierte Tiefenätzen zum Einsatz, das unter der Bezeichnung LIDE (Laser Induced Deep Etching) bekannt geworden ist. Dabei ermöglicht das LIDE-Verfahren das Einbringen von extrem präzisen Löchern (Through Glass Via = TGV) und Strukturen in höchster Geschwindigkeit und schafft somit die Voraussetzungen für die rationelle Herstellung des Glas- und Federmanipulator-Substrats.
  • In den abhängigen Ansprüchen sind bevorzugte Weiterbildungen des erfindungsgemäßen Montageverfahrens angegeben. So kann das Manipulationselement in eine maximale Tiefe von weniger als der Hälfte der Dicke des Glassubstrates in dessen Ausnehmung einfahren. Dies stellt einen günstigen Kompromiss zwischen dem notwendigen Manipulationsweg für das oder die Federelemente und einer möglichst geringen Beschneidung der zur Verfügung stehenden Tiefe der Ausnehmung für die Aufnahme des Halbleiter-Wavers dar.
  • Vorzugsweise fährt das Manipulationselement von unten in die Ausnehmung des Glassubstrates ein, sodass der Halbleiter-Waver in günstiger Weise von oben in die Ausnehmung bestückt werden kann.
  • Eine günstige Formgebung für das Manipulationselement ist ein im Querschnitt trapezförmiger, podestartiger Vorsprung mit seitlichen Manipulationsflanken für das jeweilige Federelement. Dieser Vorsprung kann an einem plattenförmigen Basiskörper des Federmanipulator-Substrats vorzugsweise einstückig ausgebildet sein. Durch die schräg gestellten seitlichen Manipulationsflanken erfolgt eine allmähliche und damit Beaufschlagung der filigranen Federelemente, wobei die Manipulationselemente selbst ausreichend stabil für eine Vielzahl von Produktionszyklen ausgelegt sind.
  • Durch die Relativbewegung von Glassubstrat und Federmanipulator-Substrat wird der Halbleiter-Waver in der Ausnehmung vorzugsweise in einer angehobenen Zwischenstellung auf dem Manipulationselement platziert und beim Ausfahren des Manipulationselement aus der Ausnehmung in seine endgültige Position in der Ausnehmung abgesenkt. Dort wird er durch das Ausfahren des Federmanipulator-Substrates und die damit verbundene Aktivierung der Federelemente dann von letzteren in der Ausnehmung gehalten und ausgerichtet.
  • Als zusätzliche Fixierung für den auf dem Manipulationselement zwischenplatzierten Halbleiter-Waver kann in einer verfahrenstechnischen Fortbildung eine Unterdruckbeaufschlagung des Halbleiter-Wavers erfolgen. Auch kann in ähnlicher Weise eine Unterdruckbeaufschlagung zwischen Glassubstrat und Federmanipulator-Substrat für eine relative Verschiebung dieser beiden Komponenten sorgen.
  • Vorrichtungstechnisch sind dann gemäß einer bevorzugten Ausführungsform im Federmanipulator-Substrat, insbesondere dessen Basiskörper und/oder in dem Manipulationselement in Dickenrichtung durchgehende Saugkanäle angelegt.
  • Zur weiteren Verdeutlichung der Erfindung sind Ausführungsbeispiele in den Zeichnungen dargestellt und nachfolgend beschrieben. Die Zeichnungen zeigen in
    • 1 eine Vertikal-Schnittdarstellung eines Glassubstrats mit Ausnehmungen und Durchkontaktierungen (TGV) in einer ersten Ausführungsform nach dem Stand der Technik,
    • 2 eine Horizontal-Schnittdarstellung eines Glassubstrats mit Ausnehmungen und Durchkontaktierungen in einer zweiten, nicht erfindungsgemäßen Ausführungsform nach dem Stand der Technik,
    • 3 eine Vertikal-Schnittdarstellung einer integrierten Halbleiter-Waver-Packung nach dem Stand der Technik,
    • 4 eine schematische, ausschnittsweise Draufsicht einer erfindungsgemäßen Ausführungsform einer integrierten Halbleiter-Wafer-Vorrichtung mit Federelementen zur Ausrichtung des Halbleiter-Wavers,
    • 5 und 6 schematische, ausschnittsweise Draufsichten eines Glassubstrates in einer weiteren erfindungsgemäßen Ausführungsform mit Federelementen in zwei unterschiedlichen Montagestellungen,
    • 7 eine schematische Vertikal-Schnittdarstellung einer Montagevorrichtung mit Glassubstrat bei auseinandergefahrener Relativstellung von Glassubstrat und einem Federmanipulator-Substrat,
    • 8 eine Darstellung analog 7 mit in das Glassubstrat eingefahrenem Federmanipulator-Substrat, sowie
    • 9a - 9d Darstellungen analog 7 und 8 mit aufeinanderfolgenden Montage-Zwischenschritten der Montagevorrichtung.
  • 1 zeigt die wichtigsten Merkmale der für das später beschriebene Montageverfahren bestimmten Glassubstrate 1. Ein Glassubstrat 1 der Dicke D ist mit mehreren Ausnehmungen 2 in einem Abstand b versehen. In den die Ausnehmungen 2 umgebenden Wänden 3 des Glassubstrates 1 sind Durchgangslöcher 4 - sogenannte „Through Glass Vias“, abgekürzt TGV - angelegt, in denen in üblicher Weise eine Metallisierung 5 eingebracht ist. Das Glassubstrat 1 besteht zumindest im Wesentlichen aus einem alkalifreien Glas, insbesondere einem Alumoborosilikatglas oder Borosilikatglas.
  • In 2 ist die Draufsicht eines ähnlichen Glassubstrates 1 dargestellt, das wiederum in Draufsicht rechteckige Ausnehmungen 2 aufweist. Im Bereich der Wände 3 sind beiderseits der in 2 links dargestellten Ausnehmung 2 mit Abstand von deren Schmalseiten 6, 7 flankierende Durchgangslöcher 4 eingebracht. Weitere solche Durchgangslöcher 4 liegen in zwei Reihen parallel unterhalb der in 2 rechts dargestellten Ausnehmung 2.
  • Die Ausnehmungen 2 können - wie in 1 dargestellt ist - als durchgehende Öffnungen, aber auch als Sacklöcher ausgebildet sein.
  • Die weiteren geometrischen Verhältnisse bei den Glassubstraten 1 gemäß den 1 bzw. 2 stellen sich wie folgt dar: seine Materialstärke D kann beispielsweise < 500 µm , vorzugsweise < 300 µm oder noch bevorzugter < 100 µm betragen. Die Wandstärke b der Wände 3 liegt bei < 500 µm, bevorzugte Abstufungen liegen bei < 300 µm , < 200 µm, < 100 µm oder < 50 µm und ist vorzugsweise geringer als die Materialstärke D des Glassubstrates 1. Dementsprechend kann das Verhältnis b/D der maximalen verbleibenden Wandstärke b zwischen zwei Ausnehmungen 2 im Glassubstrat 1 zu dessen Materialstärke D <1: 1, vorzugsweise < 2:3, < 1:3 oder < 1:6 sein.
  • Wie aus 3 hervorgeht, wird die Größe der Ausnehmungen 2 im Glassubstrat 1 grundsätzlich so gewählt, dass Halbleiter-Bauelemente 9 mit möglichst geringem Abstand zu den Seitenwandflächen 8 darin aufgenommen werden können. Die Positionen der Ausnehmungen 2 werden so gewählt, dass sie der gewünschten späteren Positionierung der als Halbleiter-Waver realisierten Halbleiter-Bauelemente 9 in einer integrierten HalbleiterBauelement-Anordnung - einen sogenannten „Chip package“ oder „Fan out package“ - entsprechen.
  • 3 zeigt nun schematisch, wie ein Glassubstrat 1 in der Herstellung eines Chip-Packages verwendet werden kann. Der Abstand zwischen den Seitenwandflächen 8 der Wände 3 und den diesen gegenüberliegenden Seiten der Halbleiter-Bauelemente 9 liegt dabei etwa bei < 30 µm, vorzugsweise < 20 µm, < 10 µm oder < 5 µm.
  • Eine Vergussmasse 12 ist in die Ausnehmungen 2 gegossen, um die Halbleiter-Bauelemente 9 in ihrer Position innerhalb des Glassubstrates 1 zu fixieren. Damit liegt eine kompakte Einheit des Glassubstrates 1, darin eingebrachten Durchgangslöchern 4 mit Metallisierung 5 und in die Vergussmasse 12 eingebetteten Halbleiter-Bauelemente 9 vor. Die Weiterverarbeitung der Anordnung gemäß 3 durch Belegung mit einer Umverdrahtungsschicht und darauf positionierten Lotkugeln zur Kontaktierung der Halbleiter-Bauelemente 9 ist nicht Gegenstand der vorliegenden Erfindung und in der WO 2019/091728 A1 ausführlich beschrieben.
  • Um bei der engen Einpassung von Halbleiter-Bauelementen 9 in jeweiligen Ausnehmungen 2 des Glassubstrates 1 einem Verkanten des Bauelementes 9 entgegenzuwirken, können - wie in der 4 4 dargestellt ist - in den Eckbereichen der jeweiligen Ausnehmung 2 Aussparungen 17 für die Ecken der Bauelemente 9 im Glassubstrat 1 angelegt sein.
  • Zusätzlich sind von der Seitenwandfläche 8 hervorragende Anschläge 18 am Glassubstrat 1 angeordnet, wodurch sogenannte „Überbestimmtheiten“ bei der Positionsfixierung des Halbleiter-Bauelementes 9 in der Ausnehmung 2 vermieden werden.
  • Schließlich ist die Vorfixierung des Halbleiter-Bauelementes 9 noch zusätzlich durch zwei Federelemente 19 in den den Anschlägen 18 gegenüberliegenden Seitenwandflächen 8 das Glassubstrates 1 weiter optimiert. Es ist allerdings darauf hinzuweisen, dass die Konstruktionselemente Aussparung 17, Anschlag 18 und Federelement 19 auch getrennt, jeweils einzeln oder auch in unterschiedlichen Kombinationen in verschiedenen Ausnehmungen 2 einer integrierten Halbleiter-Wafer-Vorrichtung eingesetzt werden können.
  • Im Folgenden wird das die eigentliche Erfindung umsetzende Montageverfahren und die entsprechend dabei eingesetzte Montagevorrichtung detailliert erläutert. Dabei zeigen die 5 und 6 nochmals analog 4 ein Glassubstrat 1 mit einer Ausnehmung 2 zur Aufnahme eines hier nicht dargestellten Halbleiter-Wavers. Letzterer ist lediglich durch seinen in 5 und 6 gestrichelt markierten Konturraum K angedeutet, der den vom Halbleiter-Waver bezogen auf seine Draufsicht eingenommenen Außenumriss darstellt. Bei dieser Ausführungsform sind zwei Federelemente 19 jeweils durch an ihrem einen Ende an das Glassubstrat angebundene, mit ihrem anderen Ende aufeinander zu gerichtete Federarme 20 gebildet, die in ihrer in 5 gezeigten entspannten Stellung leicht schräg in die Ausnehmung 2 hineinragen. Dadurch greifen die Federarme 20 in den Konturraum K ein. In 6 ist die ausgelenkte, gespannte Stellung der Federarme 20 dargestellt, in der letztere aus dem Konturraum K ausgerückt sind und sich nicht mehr mit diesem überschneiden.
  • Anhand von 7 und 8 ist nun eine erfindungsgemäße Montagevorrichtung 21 zu erläutern, deren Kernstück das Federmanipulator-Substrat 22 darstellt. Letzteres ist analog dem Glassubstrat 1 mit einem entsprechenden Filigran-Prozess hergestellt und weist einen plattenförmigen Basiskörper 23 und an dessen Oberseite 24 angeformte Manipulationselemente 25 in Form von im Schnitt trapezförmigen, podestartigen Vorsprüngen mit seitlichen Manipulationsflanken 26 auf. Der Umriss und die Höhe dieser Manipulationselemente 25 sind so gewählt, dass sie in geeigneter Weise mit den Federarmen 20 der Federelemente 19 kooperieren können. Im Detail wird für eine relative Verschiebung des Glassubstrates 1 zum Federmanipulator-Substrat 22 letzteres von unten so gegen das Glassubstrat 1 verfahren, dass die Manipulationselement die 25 in die Ausnehmung 2 einfahren und mit ihren Manipulationsflanken 26 allmählich die Federarme 20 erfassen und aus der in 5 bzw. 7 gezeigten entspannten Stellung in die in 6 bzw. 8 gezeigte gespannte, nach außen gedrückte Position verbringen. Dieser Schritt ist auch in den 9a und 9b gezeigt.
  • In dieser Position sind die Federarme 20 so weit nach außen gedrückt, dass der Konturraum K frei ist und damit ohne Behinderung von oben ein Halbleiter-Bauelement 9 in die Ausnehmung 2 auf dem darin befindlichen Manipulationselement 25 platziert werden kann - siehe 9c.
  • Anschließend wird das Federmanipulator-Substrat 22 wieder abgesenkt, wodurch zum einen das jeweilige Halbleiter-Bauelement 9 weiter in die Ausnehmung 2 abgesenkt und zum anderen die Federarme 20 freigegeben werden. Letztere beaufschlagen damit die Halbleiter-Bauelemente 9 und richten sie positionsgenau in der Ausnehmung 2 aus. Ausgehend von diesem Fertigungszwischenschritt können dann wieder - wie oben beschrieben und analog dem Stand der Technik - der Verguss der Halbleiter-Bauelemente 9 in den Ausnehmungen 2 sowie das Aufbringen einer Umverdrahtungsschicht und von Lotkugeln vorgenommen werden.
  • Vorrichtungstechnisch bleibt zum Federmanipulator-Substrat 22 zu ergänzen, dass dieses mit in Dickenrichtung DR im Bereich der Manipulationselemente 25 und dazwischen durchgehenden Saugkanälen 27, 28 versehen ist. Die in den 9a - 9d mittig dargestellten Saugkanäle 27 fluchten mit den Wänden 3 zwischen den Ausnehmungen 2 und dienen durch Unterdruckbeaufschlagung p zum Bewegungsantrieb bei der relativen Verschiebung von Glassubstrat 1 und Federmanipulator-Substrat 22. Über die anderen Saugkanäle 28 werden ebenfalls durch Unterdruckbeaufschlagung p die Halbleiter-Bauelemente 9 in ihrer Position auf den Manipulationselementen 25 fixiert.
  • Die Auslenkung der Federarme 20 liegt in einer Größenordnung von 5 - 100 µm. Die Höhe h der Manipulationselemente 25 und damit dessen maximale Eindringtiefe t in die Ausnehmung ist deutlich geringer, vorzugsweise weniger als die Hälfte der Dicke D des Glassubstrates 1.

Claims (11)

  1. Montageverfahren für eine integrierte Halbleiter-Wafer-Vorrichtung, insbesondere integrierte Halbleiter-Bauelement-Anordnung, als Fertigungs-Zwischenprodukt, die umfasst - ein Glassubstrat (1) mit mindestens einer von Wänden (3) gebildeten Ausnehmung (2), - ein oder mehrere Halbleiter-Wafer, insbesondere Halbleiter-Bauelemente (9), die in der Ausnehmung (2) anzuordnen sind, und - mindestens ein in die Ausnehmung (2) eingreifendes, am Glassubstrat (1) ausgebildetes Federelement (19) zur Positionshalterung und/oder Ausrichtung des oder der Halbleiter-Wafer (9) in der Ausnehmung (2), gekennzeichnet durch folgende Verfahrensschritte: - Bereitstellen des Glassubstrats (1) mit entspanntem, in den Konturraum (K) des zu positionierenden Halbleiter-Wavers (9) eingreifendem Federelement (19), - Bereitstellen eines Federmanipulator-Substrates (22) mit an den Konturraum (K) des zu positionierenden Halbleiter-Wavers (9) und/oder des mindestens einen Federelements (19) angepasstem Manipulationelement (25), - relatives Verschieben des Glassubstrates (1) zum Federmanipulator-Substrat (22) derart, dass dessen Manipulationselement (25) unter Vorspannung und Auslenkung des Federelementes (19) aus dem Konturraum (K) des Halbleiter-Wavers (9) in die Ausnehmung (2) einfährt, - Platzieren des Halbleiter-Wavers (9) in die Ausnehmung (2), sowie - relatives Zurückverschieben des Glassubstrates (1) zum Federmanipulator-Substrat (22) derart, dass dessen Manipulationselement (25) unter Freigabe des Federelementes (19) aus dem Konturraum (K) des Halbleiter-Wavers (9) ausfährt, wodurch das mindestens eine Federelement (19) den Halbleiter-Waver (9) zur Positionshalterung und/oder Ausrichtung in der Ausnehmung (2) beaufschlagt.
  2. Montageverfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Manipulationselement (21) in eine maximale Eindringtiefe (t) von weniger als der Hälfte der Dicke (D) des Glassubstrats (1) in die Ausnehmung (2) einfährt.
  3. Montageverfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Manipulationselement (25) von unten in die Ausnehmung (2) des Glassubstrats (1) einfährt.
  4. Montageverfahren nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet, dass als Manipulationselement (25) ein im Querschnitt trapezförmiger Vorsprung mit seitlicher Manipulationsflanke (26) für das Federelement (19) verwendet wird.
  5. Montageverfahren nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet, dass der Halbleiter-Waver (9) in der Ausnehmung (2) auf dem Manipulationselement (25) in einer angehobenen Zwischenstellung platziert und beim Ausfahren des Manipulationselements (25) aus der Ausnehmung (2) in seine endgültige Position in der Ausnehmung (2) abgesenkt wird.
  6. Montageverfahren nach Anspruch 5, dadurch gekennzeichnet, dass der auf dem Manipulationselement (25) platzierte Halbleiter-Waver (9) in der Zwischenstellung durch Unterdruckbeaufschlagung auf dem Manipulationselement (25) fixiert ist.
  7. Montageverfahren nach einem der vorgenannten Ansprüche, dadurch gekennzeichnet, dass das relative Verschieben zwischen Glassubstrat (1) und Federmanipulator-Substrat (22) durch Unterdruckbeaufschlagung (p) zwischen diesen beiden Komponenten erfolgt.
  8. Montagevorrichtung zur Durchführung des Montageverfahrens nach einem der vorgenannten Ansprüche, gekennzeichnet durch ein in Dickenrichtung (DR) des Glassubstrats (1) relativ dazu verschiebbares Federmanipulator-Substrat (22), das mit mindestens einem an den Konturraum (K) des zu positionierenden Halbleiter-Wavers (9) und/oder des mindestens einen Federelements (19) angepassten Manipulationselement (25) versehen ist.
  9. Montagevorrichtung nach Anspruch 8, dadurch gekennzeichnet, dass das Federmanipulator-Substrat (22) aus einem plattenförmigen Basiskörper (23) mit dem mindestens einen darauf angeordneten Manipulationselement (25) gebildet ist.
  10. Montagevorrichtung nach Anspruch 8 oder 9, dadurch gekennzeichnet, dass das Manipulationselement (25) als im Querschnitt trapezförmiger Vorsprung mit seitlicher Manipulationsflanke (26) für das Federelement (19) ausgebildet ist.
  11. Montagevorrichtung nach einem der Ansprüche 8 bis 10, dadurch gekennzeichnet, dass im Federmanipulator-Substrat (22), insbesondere im Basiskörper (23) und/oder dem Manipulationselement (25) in Dickenrichtung (DR) durchgehende Saugkanäle (27, 28) angelegt sind.
DE102020200817.5A 2020-01-23 2020-01-23 Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung Active DE102020200817B3 (de)

Priority Applications (8)

Application Number Priority Date Filing Date Title
DE102020200817.5A DE102020200817B3 (de) 2020-01-23 2020-01-23 Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung
US17/759,319 US20230096742A1 (en) 2020-01-23 2021-01-12 Mounting method for an integrated semiconductor wafer device, and mounting device able to be used therefor
JP2022543701A JP7438374B2 (ja) 2020-01-23 2021-01-12 集積半導体ウェーハ装置のための設置方法及び設置装置
CN202180010723.8A CN115004346A (zh) 2020-01-23 2021-01-12 用于集成半导体晶片装置的安装方法以及安装装置
EP21700424.1A EP4094285A1 (de) 2020-01-23 2021-01-12 Montageverfahren für eine integrierte halbleiter-wafer-vorrichtung sowie montagevorrichtung
KR1020227025570A KR20220127838A (ko) 2020-01-23 2021-01-12 집적 반도체 웨이퍼 디바이스를 위한 장착 방법 및 장착 디바이스
PCT/EP2021/050495 WO2021148281A1 (de) 2020-01-23 2021-01-12 Montageverfahren für eine integrierte halbleiter-wafer-vorrichtung sowie montagevorrichtung
TW110101696A TWI803805B (zh) 2020-01-23 2021-01-15 用於積體半導體晶圓裝置之安裝方法及能用於該方法之安裝裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102020200817.5A DE102020200817B3 (de) 2020-01-23 2020-01-23 Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung

Publications (1)

Publication Number Publication Date
DE102020200817B3 true DE102020200817B3 (de) 2021-06-17

Family

ID=74184654

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102020200817.5A Active DE102020200817B3 (de) 2020-01-23 2020-01-23 Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung

Country Status (8)

Country Link
US (1) US20230096742A1 (de)
EP (1) EP4094285A1 (de)
JP (1) JP7438374B2 (de)
KR (1) KR20220127838A (de)
CN (1) CN115004346A (de)
DE (1) DE102020200817B3 (de)
TW (1) TWI803805B (de)
WO (1) WO2021148281A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022130976B3 (de) 2022-11-23 2023-11-30 Lpkf Laser & Electronics Aktiengesellschaft Monolithische Membran aus Glas, Doppel-Vertikalmembran-Anordnung, mikromechanische Federstruktur und zugehöriges Herstellungsverfahren

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4953283A (en) * 1987-11-28 1990-09-04 Murata Manufacturing Co., Ltd. Method of handling electronic component chips
WO1998037580A1 (en) * 1997-02-21 1998-08-27 Hewlett-Packard Company Area matched package
WO2019091728A1 (de) * 2017-11-10 2019-05-16 Lpkf Laser & Electronics Ag Verfahren und vorrichtung zur integration von halbleiter-wafern

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10284878A (ja) * 1997-04-09 1998-10-23 Fukuoka Toshiba Electron Kk 半導体部品用搬送キャリアおよびそれを用いた半導体装置の製造方法
US6891276B1 (en) 2002-01-09 2005-05-10 Bridge Semiconductor Corporation Semiconductor package device
US6846380B2 (en) * 2002-06-13 2005-01-25 The Boc Group, Inc. Substrate processing apparatus and related systems and methods
JP4405246B2 (ja) * 2003-11-27 2010-01-27 スリーエム イノベイティブ プロパティズ カンパニー 半導体チップの製造方法
CN101019473A (zh) * 2004-05-20 2007-08-15 纳米纳克斯公司 具有快速制作周期的高密度互连系统
US7258703B2 (en) * 2005-01-07 2007-08-21 Asm Assembly Automation Ltd. Apparatus and method for aligning devices on carriers
JP2006343182A (ja) * 2005-06-08 2006-12-21 Renesas Technology Corp 半導体集積回路装置の製造方法
DE102006033175A1 (de) 2006-07-18 2008-01-24 Robert Bosch Gmbh Elektronikanordnung
US20080217761A1 (en) * 2007-03-08 2008-09-11 Advanced Chip Engineering Technology Inc. Structure of semiconductor device package and method of the same
DE102007022959B4 (de) 2007-05-16 2012-04-19 Infineon Technologies Ag Verfahren zur Herstellung von Halbleitervorrichtungen
ATE483988T1 (de) * 2008-02-15 2010-10-15 Multitest Elektronische Syst Vorrichtung und verfahren zum ausrichten und halten einer mehrzahl singulierter halbleiterbauelemente in aufnahmetaschen eines klemmträgers
MY152434A (en) * 2009-08-18 2014-09-30 Multitest Elektronische Syst System for post-processing of electronic components
US9209156B2 (en) 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
EP2765431B1 (de) * 2013-02-11 2016-05-25 Rasco GmbH Träger für elektronische Komponenten
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
EP2884293A1 (de) * 2013-12-12 2015-06-17 Rasco GmbH Halbleitervorrichtungsträger
US9601463B2 (en) 2014-04-17 2017-03-21 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out stacked system in package (SIP) and the methods of making the same
US9881908B2 (en) 2016-01-15 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package on package structure and methods of forming same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4953283A (en) * 1987-11-28 1990-09-04 Murata Manufacturing Co., Ltd. Method of handling electronic component chips
WO1998037580A1 (en) * 1997-02-21 1998-08-27 Hewlett-Packard Company Area matched package
WO2019091728A1 (de) * 2017-11-10 2019-05-16 Lpkf Laser & Electronics Ag Verfahren und vorrichtung zur integration von halbleiter-wafern

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022130976B3 (de) 2022-11-23 2023-11-30 Lpkf Laser & Electronics Aktiengesellschaft Monolithische Membran aus Glas, Doppel-Vertikalmembran-Anordnung, mikromechanische Federstruktur und zugehöriges Herstellungsverfahren

Also Published As

Publication number Publication date
JP2023511338A (ja) 2023-03-17
JP7438374B2 (ja) 2024-02-26
EP4094285A1 (de) 2022-11-30
TW202133716A (zh) 2021-09-01
TWI803805B (zh) 2023-06-01
CN115004346A (zh) 2022-09-02
WO2021148281A1 (de) 2021-07-29
US20230096742A1 (en) 2023-03-30
KR20220127838A (ko) 2022-09-20

Similar Documents

Publication Publication Date Title
DE102009044712B4 (de) Halbleiter-Bauelement
DE102016101685B4 (de) Verfahren zur herstellung eines integrierten fan-out-packages
DE69432968T2 (de) Gehäuse für elektronische Bauelemente
DE2931449C2 (de)
DE10257707B4 (de) Verfahren zum Herstellen eines gestapelten Chip-Paketes
DE102008039388B4 (de) Gestapelte Halbleiterchips und Herstellungsverfahren
DE10157280B4 (de) Verfahren zum Anschließen von Schaltungseinheiten
DE102005046737B4 (de) Nutzen zur Herstellung eines elektronischen Bauteils, Bauteil mit Chip-Durchkontakten und Verfahren
DE19514375A1 (de) Halbleitervorrichtung, Verfahren zu deren Herstellung und Halbleitermodul
DE112013002672T5 (de) Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
WO2003075347A2 (de) Elektronisches modul, nutzen mit zu vereinzelnden elektronischen modulen und verfahren zu deren herstellung
DE102006000724A1 (de) Halbleiterbauteil mit Durchgangskontakten und mit Kühlkörper sowie Verfahren zur Herstellung des Halbleiterbauteils
EP1508166A2 (de) Elektronisches bauteil mit usseren fl chenkontakten un d verfahren zu seiner herstellung
DE69723801T2 (de) Herstellungsverfahren einer Kontaktgitter-Halbleiterpackung
EP1783831B1 (de) Anordnung mit Leistungshalbleitermodulen und mit Vorrichtung zu deren Positionierung sowie Verfahren zur Oberflächenbehandlung der Leistungshalbleitermodule
DE102020200817B3 (de) Montageverfahren für eine integrierte Halbleiter-Waver-Vorrichtung und dafür verwendbare Montagevorrichtung
DE102013112708B4 (de) Verfahren zur Herstellung eines elektronischen Bauteils
WO2019091728A1 (de) Verfahren und vorrichtung zur integration von halbleiter-wafern
DE102007012155B4 (de) Formkörper und Nutzen mit Halbleiterchips und Verfahren zur Herstellung des Nutzens
DE4321592B4 (de) Halbleitervorrichtungen sowie ein Chipauflage-Trägerteil und ein Tape-Carrier-Gehäuse hierfür
EP0996979B1 (de) Gehäuse für zumindest einen halbleiterkörper
DE10084657B4 (de) Modulkarte und Herstellverfahren für diese
DE10206661A1 (de) Elektronisches Bauteil mit einem Halbleiterchip
DE19923523B4 (de) Halbleitermodul mit übereinander angeordneten, untereinander verbundenen Halbleiterchips
DE10209204B4 (de) Elektronisches Bauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final