DE10229182A1 - Gestapelte Chip-Packung und Herstellungsverfahren hierfür - Google Patents

Gestapelte Chip-Packung und Herstellungsverfahren hierfür

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Abstract

Die Erfindung bezieht sich auf eine gestapelte Chip-Packung mit einem Substrat (10), einem auf eine erste Oberfläche desselben aufgebrachten, ersten Halbleiterchip (20), der an seiner dem Substrat abgewandten Oberfläche eine Mehrzahl erster Elektrodenkontaktstellen (24) aufweist, und einem auf den ersten Chip aufgebrachten zweiten Halbleiterchip (30) sowie auf ein Herstellungsverfahren hierfür. DOLLAR A Erfindungsgemäß werden an der dem ersten Chip zugewandten Oberfläche des zweiten Chips Gräben (35) an Stellen vorgesehen, die den Positionen der ersten Elektrodenkontaktstellen des ersten Chips entsprechen. Auf diese Weise schaffen die Gräben einen Zugangsraum zum elektrischen Anschließen von Bonddrähten (41) an die ersten Eelektrodenkontaktstellen zwecks deren elektrischer Verbindung mit Bondkontaktstellen (14) auf der den Chips zugewandten Oberfläche des Substrats. Dadurch lassen sich problemlos gleich große Chips für die Packung verwenden. DOLLAR A Verwendung z. B. für gestapelte Chip-Packungen mit Polyamidstreifen, gedruckter Leiterplatte oder Keramiksubstrat als Packungssubstrat.

Description

  • Die Erfindung bezieht sich auf eine gestapelte Chip-Packung nach dem Oberbegriff des Anspruchs 1 sowie auf ein Verfahren zur Herstellung einer solchen gestapelten Chip-Packung.
  • Durch das Integrieren von immer mehr Schaltkreisen in Halbleiterchips hoher Leistungsfähigkeit nimmt die Abmessung derartiger Chips zu, und es besteht die Notwendigkeit einer erhöhten Dichte an Chips. Um diese Anforderung zu erfüllen, sind gestapelte Chip-Packungen und gestapelte Packungen entwickelt worden. Gestapelte Chip-Packungen beinhalten eine Mehrzahl von übereinander gestapelten Chips, die in einer einzigen Packung enthalten sind. Gestapelte Packungen beinhalten hingegen eine Mehrzahl von Packungen, von denen jede einen einzelnen Chip umfasst und die übereinander gestapelt sind. Gestapelte Chip- Packungen und gestapelte Packungen haben den Vorteil, dass Chips verschiedener Funktionen platzsparend untergebracht werden können.
  • In einer gestapelten Packung ist die Dicke einer einzelnen Packung üblicherweise mindestens doppelt so groß wie diejenige des innerhalb der Packung untergebrachten Chips. Beim Übereinanderstapeln einzelner Packungen zur Bildung einer gestapelten Packung ist die Dicke der resultierenden gestapelten Packung daher meist unerwünscht groß. Außerdem müssen die Anschlussleitungen zum elektrischen Verbinden der einzelnen Packungen, die sich von jeder Packung aus erstrecken, gebogen werden. Dies erfordert zusätzliche durchzuführende Schritte beim Fertigen einer gestapelten Packung, was die Ausbeute verringern kann. Derartige Schritte können das Einpassen des Anschlusses der einzelnen Packung, die im oberen Bereich angeordnet ist, in dem externen Anschluss der einzelnen Packung, die im unteren Bereich angeordnet ist, und das senkrechte Stanzen in den externen Anschluss der einzelnen gestapelten Packung und Einfügen eines Verbindungsanschlusses in die Öffnung oder eine andere geeignete Deformation umfassen. Da ein externer Verbindungsanschluss in einer gestapelten Packung verwendet werden muss, ist eine Verminderung der Ausbeute dieser Packungen unvermeidlich.
  • Im Vergleich zu gestapelten Packungen sind gestapelte Chip- Packungen vorteilhafter, da sie leichter und effektiver montiert werden können. Außerdem können gestapelte Chip-Packungen unter Verwendung unterschiedlicher Typen interner Strukturen ausgelegt werden.
  • Beispielsweise beinhaltet ein herkömmlicher Typ von gestapelter Chip- Packung einen unteren Chip, der an einer Unterseite einer Chipkontaktfläche eines Leiterrahmens durch ein Klebemittel angebracht ist, und einen oberen Chip, der an die Oberseite der Chipkontaktfläche durch ein Klebemittel angebracht ist. Der untere Chip ist derart an die Chipkontaktfläche montiert, dass die aktive Oberfläche des unteren Chips nach unten weist, während der obere Chip so an die Chipkontaktfläche montiert ist, dass die aktive Oberfläche desselben nach oben weist. Der obere und der untere Halbleiterchip sind über Bonddrähte elektrisch mit einem Leiterrahmen verbunden. Der obere und der untere Chip sowie die Bonddrähte sind durch einen Packungskörper, der durch ein Gießharz gebildet ist, verkapselt und geschützt. In diesem Typ herkömmlicher gestapelter Chip-Packung können der untere Chip und der obere Chip dieselbe Abmessung haben und identisch zueinander sein. Beispielsweise können der obere und der untere Chip Kantenkontaktflächenchips sein, bei denen mit den Bonddrähten verbundene Elektrodenkontaktflächen im Kantenbereich der aktiven Oberfläche des Chips gebildet sind.
  • Ein weiterer gebräuchlicher Typ gestapelter Chip-Packung ist so konfiguriert, dass mehrere Chips auf einer Chipkontaktfläche in derselben Richtung übereinander gestapelt sind. In diesem Fall ist der untere Chip herkömmlicherweise größer als der obere Chip. Der untere Chip wird durch ein Klebemittel an der Chipkontaktfläche angebracht, und der obere Chip wird an die aktive Oberfläche des unteren Chips durch ein Klebemittel angebracht. Der obere und der untere Chip sind elektrisch über Bonddrähte mit Anschlussleitern verbunden und durch einen Packungsgießkörper geschützt. In der gestapelten Packung mit dieser Struktur sind die Strukturen des oberen und unteren Chips herkömmlicherweise voneinander verschieden, d. h. der untere Chip ist wie gesagt größer als der obere Chip.
  • Der Erfindung liegt als technisches Problem die Bereitstellung einer gestapelten Chip-Packung der eingangs genannten Art und eines zugehörigen Herstellungsverfahrens zugrunde, mit denen sich die Chips auf derselben Seite eines Substrats mit vergleichsweise geringem Aufwand montieren lassen, wobei auch Chips mit gleichen Abmessungen verwendet werden können.
  • Die Erfindung löst dieses Problem durch die Bereitstellung einer gestapelten Chip-Packung mit den Merkmalen des Anspruchs 1 und eines zugehörigen Herstellungsverfahrens mit den Merkmalen des Anspruchs 11.
  • Erfindungsgemäß ist der zweite Halbleiterchip mit seiner dem ersten Chip, der auf dem Substrat montiert ist, zugewandten Oberfläche mit Gräben bzw. Ausnehmungen versehen, und zwar an Stellen, die denjenigen von Elektrodenkontaktstellen an der dem zweiten Halbleiterchip zugewandten Oberfläche des ersten Halbleiterchips entsprechen. Die Gräben schaffen Platz zum elektrischen Verbinden von Bonddrähten mit diesen Elektrodenkontaktstellen, wobei die Bonddrähte andererseits mit Bondkontaktstellen des Substrats verbunden sein können.
  • Diese erfindungsgemäße Maßnahme erlaubt die Verwendung von Chips gleicher Abmessungen in der gestapelten Chip-Packung. Zudem können herkömmliche Technologien und Einrichtungen zum Drahtbonden verwendet werden, was den Fertigungsaufwand gering hält.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • Fig. 1 eine Querschnittansicht einer gestapelten Chip-Packung,
  • Fig. 2 ein Flussdiagramm zur Veranschaulichung eines für die Herstellung einer gestapelten Chip-Packung, z. B. derjenigen von Fig. 1, geeigneten Verfahrens,
  • Fig. 3a bis 3e eine Draufsicht bzw. Querschnittansichten eines Wafers zur Veranschaulichung eines ersten Verfahrens zur Herstellung eines oberen Halbleiterchips in einer gestapelten Chip- Packung z. B. nach Art von Fig. 1,
  • Fig. 4a bis 4e Querschnittansichten eines Wafers zur Veranschaulichung eines zweiten Verfahrens zur Herstellung des oberen Halbleiterchips und
  • Fig. 5a bis 5f Querschnittansichten eines Wafers zur Veranschaulichung eines dritten Verfahrens zur Herstellung des oberen Halbleiterchips in einer gestapelten Chip-Packung.
  • Fig. 1 zeigt im Querschnitt eine gestapelte Chip-Packung 100 mit einem Substrat 10, mehreren Halbleiterchips 20, 30 und einem Packungsgießkörper 50.
  • Das Substrat 10 kann aus irgendeinem geeigneten Substratmaterial bestehen, z. B. aus einem Polyamidstreifen, einer gedruckten Leiterplatte (PCB) oder einer keramischen Leiterplatte. Das Substrat 10 weist eine Montageoberfläche bzw. Oberseite 12, auf der Halbleiterchips montiert werden, und eine dieser gegenüberliegende, untere Oberfläche bzw. Unterseite 13 auf. Eine Mehrzahl von Bondkontaktstellen 14 sind an der Montageoberfläche 12 des Substrats 10 ausgebildet. Ein unterer Halbleiterchip 20 ist an der Montageoberfläche 12 des Substrats 10 mittels einer ersten Klebeschicht 22 angebracht. Auf der aktiven Oberfläche des unteren Halbleiterchips 20, d. h. in Fig. 1 auf seiner Oberseite, sind ein zugehöriger Schaltungsaufbau und eine Mehrzahl von Elektrodenkontaktstellen 24 ausgebildet. Der untere Halbleiterchip 20 ist im Querschnitt von rechteckiger Gestalt.
  • Der obere Halbleiterchip 30 ist mittels einer zweiten Klebeschicht 32 an der aktiven Oberfläche des unteren Halbleiterchips 20 angebracht. Die erste Klebeschicht 22 und die zweite Klebeschicht 32 können jegliches geeignete Klebemittel beinhalten, z. B. einen Ag-Epoxidklebstoff oder ein filmartiges Klebeband aus einem Harz auf Epoxidbasis. Auf der aktiven Oberfläche des oberen Halbleiterchips 30 sind ebenfalls ein Schaltungsaufbau und eine Mehrzahl von Elektrodenkontaktstellen 34 ausgebildet. Die Größe und die Anordnung des Schaltungsaufbaus auf dem Chip und der Elektrodenkontaktstellen entspricht für den oberen Halbleiterchip 30 der Größe und Anordnung des Schaltungsaufbaus und der Elektrodenkontaktstellen beim unteren Halbleiterchip 20. Beide Halbleiterchips 20, 30 sind Kantenkontaktstellen-Chips, bei denen die Elektrodenkontaktstellen 24, 34 an den Kanten der aktiven Oberflächen der Chips vorgesehen sind.
  • Im Unterschied zum Querschnitt des unteren Halbleiterchips 20 hat der Querschnitt des oberen Halbleiterchips 30 keine rechteckige Gestalt. Vielmehr sind an zwei gegenüberliegenden Kanten der Unterseite des oberen Halbleiterchips 30 Gräben bzw. Ausnehmungen 35 von im wesentlichen kreisabschnittförmiger Gestalt ausgebildet.
  • Die Elektrodenkontaktstellen 24 des unteren Halbleiterchips 20 sind elektrisch mit den Bondkontaktstellen 14 des Substrats 10 über erste Bonddrähte 41 verbunden. Die Elektrodenkontaktstellen 34 des oberen Halbleiterchips 30 sind elektrisch mit den Bondkontaktstellen 14 des Substrats 10 über zweite Bonddrähte 43 verbunden. Von den Bonddrähten 41, 43 sind auf den Elektrodenkontaktstellen 24, 34 nicht gezeigte Kugeln gebildet, und auf den Bondkontaktstellen 14 des Substrats 10 sind Stichanschlüsse ausgebildet. Über den Kugeln, die auf den Elektrodenkontaktstellen 24, 34 ausgebildet sind, ist je eine Drahtschleife gewisser Höhe vorgesehen.
  • Charakteristischerweise sind die Gräben 35 an den beiden Kanten auf der Unterseite des oberen Halbleiterchips 30 so ausgebildet, dass sie benötigten Platz für die Drahtschleife der ersten Bonddrähte 41 schaffen, die zum Anschluss des unteren Halbleiterchips 20 dienen. Indem die Gräben 35 im oberen Halbleiterchip 30 vorgesehen werden, ist es möglich, Chips 20, 30, die identische Funktionen ausführen können und gleiche physikalische Abmessungen haben können, auf derselben Seite auf dem Substrat 10 übereinander zu stapeln.
  • Da die Chips 20, 30 nur auf einer Seite, d. h. der Montageoberfläche 12, des Substrats 10 übereinandergestapelt werden, kann die Unterseite des Substrats 10 als Fläche zum elektrischen Verbinden der gestapelten Chip-Packung 100 mit einem externen Bauelement genutzt werden, z. B. einer Hauptplatine. Speziell kann auf der Unterseite 13 des Substrats 10 eine Mehrzahl von Kugelkontaktflächen 16 ausgebildet sein. Um diese herum kann ein Lötmittelresist 18 angewendet werden. Dann können Lotkugeln 60 auf den Kugelkontaktflächen 16 angeordnet und aufgeschmolzen werden, so dass eine externe elektrische Verbindung unter Verwendung einer Oberflächenanordnungstechnik gebildet werden kann. Da die Kugelkontaktflächen 16 elektrisch mit den Bondkontaktstellen 14 über das Substrat 10 verbunden sind, können der obere und untere Halbleiterchip 20, 30 elektrisch mit einem externen Bauelement, wie einer Hauptplatine, über die Elektrodenkontaktstellen 24, 34, die Bonddrähte 41, 43, die Bondkontaktstellen 14, die Kugelkontaktflächen 16 und die Lotkugeln 60 verbunden werden.
  • Fig. 2 veranschaulicht im Flussdiagramm ein Verfahren zur Herstellung einer gestapelten Chip-Packung, wie der gestapelten Chip-Packung 100 von Fig. 1.
  • Wie aus Fig. 2 zu erkennen, wird zunächst ein erster Wafer bereitgestellt (Schritt 71), aus dem eine Mehrzahl von unteren Chips, wie der Chip 20 von Fig. 1, gebildet werden soll. Der erste Wafer wird mit einem Schaltungsaufbau auf dem jeweiligen Chip sowie mit Elektrodenkontaktstellen unter Verwendung eines Wafer-Stapelfertigungsprozesses hergestellt. An der Unterseite des ersten Wafers wird ein Klebeband angebracht (Schritt 72), und dann wird der erste Wafer unter Verwendung einer Schneidklinge, z. B. eines Diamantrades, die mit hoher Geschwindigkeit rotiert, zersägt (Schritt 73). Dabei wird der Wafer entlang einer in der Oberseite, d. h. der aktiven Oberfläche, des Wafers ausgebildeten Schreiblinie gesägt. Durch Separieren der einzelnen Halbleiterchips vom gesägten Wafer werden die unteren Halbleiterchips bereitgestellt (Schritt 74).
  • Als nächstes wird ein zweiter Wafer bereitgestellt (Schritt 75), aus dem eine Mehrzahl von oberen Chips, z. B. der Chip 30 von Fig. 1, gebildet werden soll. Der zweite Wafer wird mit einem Schaltungsaufbau auf dem jeweiligen Chip und Elektrodenkontaktstellen gefertigt, die ähnlich oder identisch zu dem Schaltungsaufbau und den Elektrodenkontaktstellen des ersten Wafers sind, wobei wiederum ein entsprechender Wafer- Stapelfertigungsprozess verwendet wird. In der Unterseite des zweiten Wafers werden eine Mehrzahl von rückseitigen Gräben ausgebildet (Schritt 76), wonach der zweite Wafer zersägt wird (Schritt 77). Durch Separieren der einzelnen Halbleiterchips vom gesägten Wafer werden die oberen Chips bereitgestellt (Schritt 78). Der Schritt zur Erzeugung der rückseitigen Gräben wird unten unter Bezugnahme auf die Fig. 3a bis 5f im Detail erläutert.
  • Die bereitgestellten unteren Halbleiterchips werden unter Verwendung eines ersten Einzelchip-Bondschritts (Schritt 79) am Substrat angebracht. Dann wird die im Einzelchip-Bondschritt verwendete Klebeschicht gehärtet, wonach die Oberfläche der Klebeschicht gereinigt wird, beispielsweise durch ein Plasma (Schritt 80). Der chipgebondete, untere Halbleiterchip wird dann unter Verwendung eines ersten Drahtbondschritts (Schritt 81) elektrisch mit dem Substrat verbunden.
  • Als nächstes werden die oberen Halbleiterchips an der Oberseite der unteren Halbleiterchips unter Verwendung eines zweiten Einzelchip- Bondschritts (Schritt 82) angebracht. Dann wird die Klebeschicht gehärtet, wonach die Oberfläche der Klebeschicht durch das Plasma gereinigt wird (Schritt 83). Der obere Halbleiterchip wird elektrisch unter Verwendung eines zweiten Drahtbondschritts (Schritt 84) mit dem Substrat verbunden. Schließlich wird durch einen Gießschritt (Schritt 85) ein Packungskörper gebildet.
  • Der Schritt zur Erzeugung der rückseitigen Gräben im zweiten Wafer (Schritt 76) kann durch verschiedene, unten erläuterte Vorgehensweisen ausgeführt werden.
  • Die Fig. 3a bis 3e veranschaulichen ein erstes mögliches Verfahren zur Herstellung des oberen Halbleiterchips mit den rückseitigen Gräben.
  • Wie in der Draufsicht der Fig. 3a ersichtlich, wird zunächst ein Wafer 110, in welchem die mehreren Halbleiterchips unter Verwendung des Waferfabrikationsprozesses ausgebildet sind, bereitgestellt, und auf der Rückseite 115 des Wafers 110, d. h. auf derjenigen Oberfläche des Wafers, die dessen aktiver Oberfläche abgewandt ist, werden Justiermarken 112 ausgebildet.
  • Wie aus der Querschnittansicht von Fig. 3b ersichtlich, werden auf der Rückseite 115 des Wafers 110 Vertiefungen oder Gräben 130 in vorgegebenen Tiefen und mit vorgegebenen Breiten ausgebildet. Die Positionen der Gräben 130 werden basierend auf den Justiermarken 112 bestimmt und entsprechen den Positionen von Schreiblinien auf der aktiven Oberfläche des Wafers 110. Eine Passivierungsschicht 122 wird auf der aktiven Oberfläche 120 des Wafers 110 abgeschieden. Die Gräben 130 werden durch Einsägen bzw. Einritzen des Wafers gebildet, beispielsweise unter Verwendung einer Schneidklinge, die mit hoher Geschwindigkeit rotiert. Die Tiefen und Breiten der Gräben 130, wie sie unter Bezugnahme auf Fig. 1 in ihrem Zweck erläutert wurden, sind so ausreichend groß, dass es genügend Platz für die Drahtschleifen gibt, die sich über den Elektrodenkontaktstellen der unteren Chips in der gestapelten Chip-Packung erstrecken.
  • Gemäß Fig. 3c wird dann ganzflächig auf der Rückseite 115 des Wafers 110 einschließlich der Oberfläche der Gräben 130 eine Metallschicht 132 abgeschieden. Die Metallschicht 132 schützt den Wafer 110 davor, im Prozess des Anwendens des Klebemittels auf die Rückseite 115 des Wafers und des Sägens der aktiven Oberfläche des Wafers entlang der Schreiblinie zwecks Separieren der individuellen Chips vom Wafer zu brechen oder Chiprisse zu erzeugen. Mit anderen Worten erhöht die Metallschicht 132 die mechanische Festigkeit des mit den Gräben 130 versehenen Wafers. Die Metallschicht 132 kann ganzflächig auf die Rückseite 115 des Wafers unter Verwendung jeglicher geeigneten Technik abgeschieden werden, z. B. durch Elektroplattieren, Sputtern, Verdampfen oder stromloses Plattieren.
  • Nach Anbringen eines Klebebandes 140 an der Rückseite 115 des Wafers 110, in welcher die Gräben 130 ausgebildet wurden und auf der die Metallschicht 132 abgeschieden wurde, wird der Wafer 110 entlang der Schreiblinie gesägt, so dass er in die einzelnen Chips 150a, 150b, 150c zerteilt wird. Dies kann unter Verwendung eines üblichen Wafersägeprozesses erfolgen. Während die einzelnen Chips durch Trennbereiche 117 separiert sind, bleiben deren Unterseiten auf dem Klebeband 140 fixiert.
  • Ein zweites Verfahren zur Herstellung des oberen Halbleiterchips mit rückseitigen Gräben ist in den Querschnitten der Fig. 4a bis 4e veranschaulicht, wobei für funktionell gleiche Elemente der Übersichtlichkeit halber die Bezugszeichen wie im Beispiel der Fig. 3a bis 3e verwendet sind.
  • Wie aus Fig. 4a ersichtlich, werden bei diesem Herstellungsverfahren nach ganzflächigem Abscheiden einer ersten Metallschicht 160 auf der Rückseite 115 des Wafers 110 Justiermarken 162 ausgebildet. Dann werden gemäß Fig. 4b kleine Vertiefungen 164 an vorbestimmten Stellen auf der Rückseite 115 des Wafers 110 erzeugt. Die kleinen Vertiefungen 164 können beispielsweise unter Verwendung einer Schneidklinge mit geringerer Breite als diejenige der beim Wafersägeprozess verwendeten Klinge erzeugt werden. Dann werden gemäß Fig. 4c Gräben 166 mit den gewünschten Abmessungen durch Ätzen in die kleinen Vertiefungen 164 unter Verwendung der ersten Metallschicht 160 als Maske ausgebildet.
  • Die erste Metallschicht 160 wird dann, wie in Fig. 4d gezeigt, entfernt, und eine zweite Metallschicht 168 wird ganzflächig auf der Rückseite 115 des Wafers 110 mit den Gräben 166 abgeschieden. Die zweite Metallschicht 168 schützt den Wafer 110 davor, im Wafersägeprozess zu brechen oder Chiprisse zu erzeugen, analog zur Metallschicht 132 im Beispiel der Fig. 3a bis 3e. Fig. 4e zeigt die entsprechende ausschnittweise Querschnittansicht des fertiggestellten oberen Chips.
  • In den Fig. 5a bis 5f ist ein drittes Verfahrensbeispiel zur Herstellung des oberen Halbleiterchips mit den rückseitigen Gräben veranschaulicht, wobei wiederum für funktionell gleiche Elemente der Übersichtlichkeit halber dieselben Bezugszeichen wie in den zuvor beschriebenen Beispielen verwendet sind.
  • Zunächst wird bei dieser Herstellungsvariante, wie aus Fig. 5a ersichtlich, eine Ätzmaskenschicht 170 ganzflächig auf die Rückseite 115 des Wafers 110 aufgebracht. Dann wird, wie in Fig. 5b gezeigt, an der Rückseite 115 des Wafers 110 eine Fotoresiststrukturschicht 172 ausgebildet, indem ein Fotoresist über die Ätzmaskenschicht 170 aufgebracht und strukturiert wird.
  • Anschließend wird, wie in Fig. 5c gezeigt, eine Ätzmaskenstrukturschicht 170a durch Entfernen des freiliegenden, nicht von der Fotoresiststrukturschicht 172 bedeckten Teils der Ätzmaskenschicht 170 und nachfolgendes Entfernen der Fotoresiststrukturschicht 172 erzeugt. Dann werden, wie in Fig. 5d dargestellt, Gräben 174 durch Ätzen der Rückseite 115 des Wafers 110 unter Verwendung der Ätzmaskenstrukturschicht 170a als Maske ausgebildet.
  • Die Ätzmaskenstrukturschicht 170a wird anschließend entfernt, wie in Fig. 5e gezeigt, und eine Metallschicht 176 wird ganzflächig auf der Rückseite 115 des Wafers 110 mit den Gräben 174 abgeschieden, wie in Fig. 5f gezeigt. Die Metallschicht 176 schützt den Wafer 110 davor, im Wafersägeprozess zu brechen oder Chiprisse zu erzeugen, entsprechend den Metallschichten 132 und 168 in den Beispielen der Fig. 3a bis 3e bzw. 4a bis 4e.
  • Wie die obige Beschreibung vorteilhafter Ausführungsformen deutlich macht, besteht ein Vorteil der Erfindung darin, dass sie es ermöglicht, Chips gleicher Abmessungen in einer gestapelten Chip-Packung übereinander zu stapeln. Ein weiterer Vorteil der Erfindung liegt darin, dass sie die Verwendung herkömmlicher Technologien und Einrichtungen zum Drahtbonden erlaubt, um gestapelte Chips gleicher Größe elektrisch mit einem Substrat zu verbinden, da der obere Chip hierzu mit geeigneten Gräben versehen ist. Dadurch können gestapelte Chip- Packungen unter Verwendung herkömmlicher Einrichtungen und folglich kostengünstig hergestellt werden. Ein Vorteil des Übereinanderstapelns der Chips auf nur einer Seite des Substrats besteht darin, dass auf der anderen Substratseite genügend Platz für externe elektrische Verbindungen an der Unterseite der Packung verbleibt.

Claims (17)

1. Gestapelte Chip-Packung mit
einem Substrat (10) mit einer ersten Oberfläche,
einem ersten Halbleiterchip (20), der auf der ersten Oberfläche des Substrats angebracht ist und auf seiner vom Substrat abgewandten Oberfläche eine Mehrzahl erster Elektrodenkontaktstellen (24) aufweist, und
einem zweiten Halbleiterchip (30), der auf der vom Substrat abgewandten Oberfläche des ersten Halbleiterchips angebracht ist,
dadurch gekennzeichnet, dass
der zweite Halbleiterchip (30) an seiner dem ersten Halbleiterchip (20) zugewandten Oberfläche Gräben (35) an Stellen aufweist, die mit Positionen der ersten Elektrodenkontaktstellen (24) auf der dem zweiten Halbleiterchip zugewandten Oberfläche des ersten Halbleiterchips korrespondieren.
2. Gestapelte Chip-Packung nach Anspruch 1, weiter dadurch gekennzeichnet, dass der erste Halbleiterchip und der zweite Halbleiterchip gleiche Abmessungen aufweisen.
3. Gestapelte Chip-Packung nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass der zweite Halbleiterchip durch ein Klebemittel (32) am ersten Halbleiterchip angebracht ist.
4. Gestapelte Chip-Packung nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die den Halbleiterchips zugewandte erste Oberfläche des Substrats eine Mehrzahl von Bondkontaktstellen (14) aufweist, die elektrisch mit den ersten Elektrodenkontaktstellen (24) auf der dem Substrat abgewandten Oberfläche des ersten Halbleiterchips über eine Mehrzahl erster Bonddrähte (41) und/oder mit einer Mehrzahl zweiter Elektrodenkontaktstellen (34) auf der dem ersten Halbleiterchip abgewandten Oberfläche des zweiten Halbleiterchips über eine Mehrzahl zweiter Bonddrähte (43) verbunden sind.
5. Gestapelte Chip-Packung nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass die Gräben Zugangsraum für die ersten Bonddrähte (41) zum elektrischen Verbinden mit den ersten Elektrodenkontaktstellen (24) an der dem Substrat abgewandten Oberfläche des ersten Halbleiterchips bereitstellen.
6. Gestapelte Chip-Packung nach einem der Ansprüche 1 bis 5, weiter dadurch gekennzeichnet, dass die den Halbleiterchips zugewandte erste Oberfläche des Substrats eine Montageoberfläche bildet, auf welcher der erste Halbleiterchip montiert ist, und die dem Substrat abgewandte Oberfläche des ersten Halbleiterchips eine aktive Oberfläche bildet, welche die Mehrzahl erster Elektrodenkontaktstellen beinhaltet.
7. Gestapelte Chip-Packung nach einem der Ansprüche 4 bis 6, weiter gekennzeichnet durch einen Packungskörper (50) zum Verkapseln des ersten und zweiten Halbleiterchips, der ersten und zweiten Bonddrähte und der Bondkontaktstellen des Substrats.
8. Gestapelte Chip-Packung nach einem der Ansprüche 4 bis 7, weiter dadurch gekennzeichnet, dass an der den Halbleiterchip abgewandten Substratoberfläche Lotkugeln (60) ausgebildet sind, die elektrisch mit den Bondkontaktstellen verbunden sind.
9. Gestapelte Chip-Packung nach einem der Ansprüche 1 bis 8, weiter dadurch gekennzeichnet, dass eine Metallschicht (132) ganzflächig auf die dem ersten Halbleiterchip zugewandte Oberfläche des zweiten Halbleiterchips aufgebracht ist.
10. Gestapelte Chip-Packung nach einem der Ansprüche 1 bis 9, weiter dadurch gekennzeichnet, dass das Substrat ein Polyamidstreifen, eine gedruckte Leiterplatte oder ein Keramiksubstrat ist.
11. Verfahren zur Herstellung einer gestapelten Chip-Packung, bei dem
ein erster Chip (20) mit einer ersten Oberfläche an einer ersten Oberfläche eines Substrats (10) angebracht wird,
ein zweiter Chip (30) mit einer ersten Oberfläche an einer dem Substrat abgewandten, zweiten Oberfläche des ersten Chips angebracht wird und
eine Mehrzahl erster Elektrodenkontaktstellen (24) an der zweiten Oberfläche des ersten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen (14) auf der ersten Oberfläche des Substrats verbunden wird,
dadurch gekennzeichnet, dass
Gräben (35) an der ersten Oberfläche des zweiten Chips (30) an Stellen ausgebildet werden, die mit Positionen der ersten Elektrodenkontaktstellen auf der zweiten Oberfläche des ersten Chips korrespondieren.
12. Verfahren nach Anspruch 11, weiter dadurch gekennzeichnet, dass eine Mehrzahl von zweiten Elektrodenkontaktstellen (34) an der zweiten Oberfläche des zweiten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen auf der ersten Oberfläche des Substrats verbunden werden.
13. Verfahren nach Anspruch 11 oder 12, weiter dadurch gekennzeichnet, dass das Anbringen des ersten Chips mit seiner ersten Oberfläche an der ersten Oberfläche des Substrats sowie das Anbringen des zweiten Chips mit seiner ersten Oberfläche an der zweiten Oberfläche des ersten Chips unter Verwendung jeweils eines Klebemittels erfolgt.
14. Verfahren nach einem der Ansprüche 11 bis 13, weiter dadurch gekennzeichnet, dass zur gleichzeitigen Herstellung mehrerer Chips auf einer Seite eines Wafers (110) Gräben (130) ausgebildet werden und der Wafer in mehrere Chips zerteilt wird, die mindestens einen zweiten Chip mit Gräben beinhalten.
15. Verfahren nach einem der Ansprüche 11 bis 13, weiter dadurch gekennzeichnet, dass gleichzeitig mehrere Chips durch Erzeugen von Justiermarken auf einer Oberfläche eines Wafers, Ausbilden von Vertiefungen an vorgegebenen Stellen bezüglich der Justiermarken, Anbringen einer Metallschicht an der Waferoberfläche mit den Vertiefungen und Vereinzeln des Wafers in die mehreren Chips hergestellt werden, die mindestens einen zweiten Chip mit Gräben beinhalten.
16. Verfahren nach einem der Ansprüche 11 bis 13, weiter gekennzeichnet durch folgende Schritte zur gleichzeitigen Herstellung mehrerer Chips:
- Anbringen einer ersten Metallschicht auf einer Oberfläche eines Wafers,
- Ausbilden von Justiermarken,
- Erzeugen von Vertiefungen an vorgegebenen Stellen dieser Waferoberfläche relativ zu den Justiermarken,
- Erzeugen von Gräben durch Ätzen der Vertiefungen unter Verwendung der ersten Metallschicht als Maske,
- Anbringen einer zweiten Metallschicht an dieser Waferoberfläche einschließlich der Gräben und
- Vereinzeln des Wafers in die mehreren Chips, die wenigstens einen zweiten Chip mit Gräben beinhalten.
17. Verfahren nach einem der Ansprüche 11 bis 13, weiter gekennzeichnet durch folgende Schritte zur gleichzeitigen Herstellung mehrerer Chips:
- Aufbringen einer Ätzmaskenschicht auf eine Oberfläche eines Wafers,
- Aufbringen einer Fotoresiststrukturschicht auf die Ätzmaskenschicht,
- Erzeugen einer Ätzmaskenstrukturschicht durch bereichsweises Entfernen der Ätzmaskenschicht entsprechend der Fotoresiststrukturschicht,
- Entfernen der Fotoresiststrukturschicht,
- Erzeugen von Gräben durch Ätzen der Waferoberfläche unter Verwendung der Ätzmaskenstrukturschicht als Maske,
- Entfernen der Ätzmaskenstrukturschicht,
- Aufbringen einer Metallschicht auf die Waferoberfläche einschließlich der Oberfläche der Gräben und
- Vereinzeln des Wafers in die mehreren Chips, die wenigstens einen zweiten Chip mit Gräben beinhalten.
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