DE10229182B4 - Verfahren zur Herstellung einer gestapelten Chip-Packung - Google Patents
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Abstract
Verfahren
zur Herstellung einer gestapelten Chip-Packung, bei dem
– ein erster Chip (20) und ein zweiter Chip (30) bereitgestellt werden, wobei Gräben (35) an einer ersten Oberfläche des zweiten Chips (30) an Stellen ausgebildet sind, die mit Positionen erster Elektrodenkontaktstellen auf einer zweiten Oberfläche des ersten Chips korrespondieren,
– der erste Chip (20) mit einer ersten Oberfläche an einer ersten Oberfläche eines Substrats (10) angebracht wird,
– der zweite Chip (30) mit der ersten Oberfläche an der dem Substrat abgewandten, zweiten Oberfläche des ersten Chips angebracht wird und
– die ersten Elektrodenkontaktstellen (24) an der zweiten Oberfläche des ersten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen (14) auf der ersten Oberfläche des Substrats verbunden werden,
– wobei das Bereitstellen des zweiten Chips folgende Schritte umfasst:
– Erzeugen von Vertiefungen oder Gräben (130, 166) an vorgegebenen Stellen auf einer Oberfläche eines Wafers (110) unter Verwendung eines...
– ein erster Chip (20) und ein zweiter Chip (30) bereitgestellt werden, wobei Gräben (35) an einer ersten Oberfläche des zweiten Chips (30) an Stellen ausgebildet sind, die mit Positionen erster Elektrodenkontaktstellen auf einer zweiten Oberfläche des ersten Chips korrespondieren,
– der erste Chip (20) mit einer ersten Oberfläche an einer ersten Oberfläche eines Substrats (10) angebracht wird,
– der zweite Chip (30) mit der ersten Oberfläche an der dem Substrat abgewandten, zweiten Oberfläche des ersten Chips angebracht wird und
– die ersten Elektrodenkontaktstellen (24) an der zweiten Oberfläche des ersten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen (14) auf der ersten Oberfläche des Substrats verbunden werden,
– wobei das Bereitstellen des zweiten Chips folgende Schritte umfasst:
– Erzeugen von Vertiefungen oder Gräben (130, 166) an vorgegebenen Stellen auf einer Oberfläche eines Wafers (110) unter Verwendung eines...
Description
- Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer gestapelten Chip-Packung.
- Durch das Integrieren von immer mehr Schaltkreisen in Halbleiterchips hoher Leistungsfähigkeit nimmt die Abmessung derartiger Chips zu, und es besteht die Notwendigkeit einer erhöhten Dichte an Chips. Um diese Anforderung zu erfüllen, sind gestapelte Chip-Packungen und gestapelte Packungen entwickelt worden. Gestapelte Chip-Packungen beinhalten eine Mehrzahl von übereinander gestapelten Chips, die in einer einzigen Packung enthalten sind. Gestapelte Packungen beinhalten hingegen eine Mehrzahl von Packungen, von denen jede einen einzelnen Chip umfasst und die übereinander gestapelt sind. Gestapelte Chip-Packungen und gestapelte Packungen haben den Vorteil, dass Chips verschiedener Funktionen platzsparend untergebracht werden können.
- In einer gestapelten Packung ist die Dicke einer einzelnen Packung üblicherweise mindestens doppelt so groß wie diejenige des innerhalb der Packung untergebrachten Chips. Beim Übereinanderstapeln einzelner Packungen zur Bildung einer gestapelten Packung ist die Dicke der resultierenden gestapelten Packung daher meist unerwünscht groß. Außerdem müssen die Anschlussleitungen zum elektrischen Verbinden der einzelnen Packungen, die sich von jeder Packung aus erstrecken, gebogen werden. Dies erfordert zusätzliche durchzuführende Schritte beim Fertigen einer gestapelten Packung, was die Ausbeute verringern kann. Derartige Schritte können das Einpassen des Anschlusses der einzelnen Packung, die im oberen Bereich angeordnet ist, in dem externen Anschluss der einzelnen Packung, die im unteren Bereich angeordnet ist, und das senkrechte Stanzen in den externen Anschluss der einzelnen gestapelten Packung und Einfügen eines Verbindungsanschlusses in die Öffnung oder eine andere geeignete Deformation umfassen. Da ein externer Verbindungsanschluss in einer gestapelten Packung verwendet werden muss, ist eine Verminderung der Ausbeute dieser Packungen unvermeidlich.
- Im Vergleich zu gestapelten Packungen sind gestapelte Chip-Packungen vorteilhafter, da sie leichter und effektiver montiert werden können. Außerdem können gestapelte Chip-Packungen unter Verwendung unterschiedlicher Typen interner Strukturen ausgelegt werden.
- Beispielsweise beinhaltet ein herkömmlicher Typ von gestapelter Chip-Packung einen unteren Chip, der an einer Unterseite einer Chipkontaktflache eines Leiterrahmens durch ein Klebemittel angebracht ist, und einen oberen Chip, der an die Oberseite der Chipkontaktfläche durch ein Klebemittel angebracht ist. Der untere Chip ist derart an die Chipkontaktflache montiert, dass die aktive Oberfläche des unteren Chips nach unten weist, während der obere Chip so an die Chipkontaktfläche montiert ist, dass die aktive Oberfläche desselben nach oben weist. Der obere und der untere Halbleiterchip sind über Bonddrähte elektrisch mit einem Leiterrahmen verbunden. Der obere und der untere Chip sowie die Bonddrähte sind durch einen Packungskörper, der durch ein Gießharz gebildet ist, verkapselt und geschützt. In diesem Typ herkömmlicher gestapelter Chip-Packung können der untere Chip und der obere Chip dieselbe Abmessung haben und identisch zueinander sein. Beispielsweise können der obere und der untere Chip Kantenkontaktflächenchips sein, bei denen mit den Bonddrähten verbundene Elektrodenkontaktflächen im Kantenbereich der aktiven Oberfläche des Chips gebildet sind.
- Ein weiterer gebräuchlicher Typ gestapelter Chip-Packung ist so konfiguriert, dass mehrere Chips auf einer Chipkontaktfläche in derselben Richtung übereinander gestapelt sind. In diesem Fall ist der untere Chip herkömmlicherweise größer als der obere Chip. Der untere Chip wird durch ein Klebemittel an der Chipkontaktfläche angebracht, und der obere Chip wird an die aktive Oberfläche des unteren Chips durch ein Klebemittel angebracht. Der obere und der untere Chip sind elektrisch über Bonddrähte mit Anschlussleitern verbunden und durch einen Packungsgießkörper geschützt. In der gestapelten Packung mit dieser Struktur sind die Strukturen des oberen und unteren Chips herkömmlicherweise voneinander verschieden, d.h. der untere Chip ist wie gesagt größer als der obere Chip.
- Aus der
JP 2000 049 279 A - Es ist bekannt, auf der Rückseite eines Halbleiterwafers nach Erzeugen vorderseitiger Strukturen und gegebenenfalls nach rückseitigem Abschleifen eine Metallschicht ganzflächig auf die Waferrückseite aufzu bringen, bevor der Wafer dann in einzelne Bauelemente zerteilt wird, siehe beispielsweise die Offenlegungsschrift
JP 63-094630 A - Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Herstellung einer gestapelten Chip-Packung der eingangs genannten Art zugrunde, mit dem sich die Chips bei hoher Prozesssicherheit auf derselben Seite eines Substrats mit vergleichsweise geringem Aufwand montieren lassen, wobei auch Chips mit gleichen Abmessungen verwendet werden können.
- Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 1.
- Dabei ist der zweite Halbleiterchip mit seiner dem ersten Chip, der auf dem Substrat montiert ist, zugewandten Oberfläche mit Gräben bzw. Ausnehmungen versehen, und zwar an Stellen, die denjenigen von Elektrodenkontaktstellen an der dem zweiten Halbleiterchip zugewandten Oberfläche des ersten Halbleiterchips entsprechen. Die Gräben schaffen Platz zum elektrischen Verbinden von Bonddrähten mit diesen Elektrodenkontaktstellen, wobei die Bonddrähte andererseits mit Bondkontaktstellen des Substrats verbunden sein können.
- Diese Maßnahme erlaubt die Verwendung von Chips gleicher Abmessungen in der gestapelten Chip-Packung. Zudem können herkömmliche Technologien und Einrichtungen zum Drahtbonden verwendet werden, was den Fertigungsaufwand gering hält.
- Die erfindungsgemäße Metallschicht erhöht die mechanische Festigkeit eines bei der Herstellung der Halbleiterchips verwendeten Wafers bei herstellungsspezifischen Prozessschritten, verhindert dadurch deren Beschädigung und führt somit zu einer Erhöhung der Prozesssicherheit.
- Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
- Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
-
1 eine Querschnittansicht einer gestapelten Chip-Packung, -
2 ein Flussdiagramm zur Veranschaulichung eines für die Herstellung einer gestapelten Chip-Packung, z.B. derjenigen von1 , geeigneten Verfahrens, -
3a bis3e eine Draufsicht bzw. Querschnittansichten eines Wafers zur Veranschaulichung eines ersten Verfahrens zur Herstellung eines oberen Halbleiterchips in einer gestapelten Chip-Packung z.B. nach Art von1 , -
4a bis4e Querschnittansichten eines Wafers zur Veranschaulichung eines zweiten Verfahrens zur Herstellung des oberen Halbleiterchips und -
5a bis5f Querschnittansichten eines Wafers zur Veranschaulichung eines dritten Verfahrens zur Herstellung des oberen Halbleiterchips in einer gestapelten Chip-Packung. -
1 zeigt im Querschnitt eine gestapelte Chip-Packung100 mit einem Substrat10 , mehreren Halbleiterchips20 ,30 und einem Packungsgießkörper50 . - Das Substrat
10 kann aus irgendeinem geeigneten Substratmaterial bestehen, z.B. aus einem Polyamidstreifen, einer gedruckten Leiterplatte (PCB) oder einer keramischen Leiterplatte. Das Substrat10 weist eine Montageoberfläche bzw. Oberseite12 , auf der Halbleiterchips montiert werden, und eine dieser gegenüberliegende, untere Oberfläche bzw. Unterseite13 auf. Eine Mehrzahl von Bondkontaktstellen14 sind an der Montageoberfläche12 des Substrats10 ausgebildet. Ein unterer Halbleiterchip20 ist an der Montageoberfläche12 des Substrats10 mittels einer ersten Klebeschicht22 angebracht. Auf der aktiven Oberfläche des unteren Halbleiterchips20 , d.h. in1 auf seiner Oberseite, sind ein zugehöriger Schaltungsaufbau und eine Mehrzahl von Elektrodenkontaktstellen24 ausgebildet. Der untere Halbleiterchip20 ist im Querschnitt von rechteckiger Gestalt. - Der obere Halbleiterchip
30 ist mittels einer zweiten Klebeschicht32 an der aktiven Oberfläche des unteren Halbleiterchips20 angebracht. Die erste Klebeschicht22 und die zweite Klebeschicht32 können jegliches geeignete Klebemittel beinhalten, z.B. einen Ag-Epoxidklebstoff oder ein filmartiges Klebeband aus einem Harz auf Epoxidbasis. Auf der aktiven Oberfläche des oberen Halbleiterchips30 sind ebenfalls ein Schaltungs aufbau und eine Mehrzahl von Elektrodenkontaktstellen34 ausgebildet. Die Größe und die Anordnung des Schaltungsaufbaus auf dem Chip und der Elektrodenkontaktstellen entspricht für den oberen Halbleiterchip30 der Größe und Anordnung des Schaltungsaufbaus und der Elektrodenkontaktstellen beim unteren Halbleiterchip20 . Beide Halbleiterchips20 ,30 sind Kantenkontaktstellen-Chips, bei denen die Elektrodenkontaktstellen24 ,34 an den Kanten der aktiven Oberflächen der Chips vorgesehen sind. - Im Unterschied zum Querschnitt des unteren Halbleiterchips
20 hat der Querschnitt des oberen Halbleiterchips30 keine rechteckige Gestalt. Vielmehr sind an zwei gegenüberliegenden Kanten der Unterseite des oberen Halbleiterchips30 Gräben bzw. Ausnehmungen35 von im wesentlichen kreisabschnittförmiger Gestalt ausgebildet. - Die Elektrodenkontaktstellen
24 des unteren Halbleiterchips20 sind elektrisch mit den Bondkontaktstellen14 des Substrats10 über erste Bonddrähte41 verbunden. Die Elektrodenkontaktstellen34 des oberen Halbleiterchips30 sind elektrisch mit den Bondkontaktstellen14 des Substrats10 über zweite Bonddrähte43 verbunden. Von den Bonddrähten41 ,43 sind auf den Elektrodenkontaktstellen24 ,34 nicht gezeigte Kugeln gebildet, und auf den Bondkontaktstellen14 des Substrats10 sind Stichanschlüsse ausgebildet. Über den Kugeln, die auf den Elektrodenkontaktstellen24 ,34 ausgebildet sind, ist je eine Drahtschleife gewisser Höhe vorgesehen. - Charakteristischerweise sind die Gräben
35 an den beiden Kanten auf der Unterseite des oberen Halbleiterchips30 so ausgebildet, dass sie benötigten Platz für die Drahtschleife der ersten Bonddrähte41 schaffen, die zum Anschluss des unteren Halbleiterchips20 dienen. Indem die Gräben35 im oberen Halbleiterchip30 vorgesehen werden, ist es möglich, Chips20 ,30 , die identische Funktionen ausführen können und gleiche physikalische Abmessungen haben können, auf derselben Seite auf dem Substrat10 übereinander zu stapeln. - Da die Chips
20 ,30 nur auf einer Seite, d.h. der Montageoberfläche12 , des Substrats10 übereinandergestapelt werden, kann die Unterseite des Substrats10 als Fläche zum elektrischen Verbinden der gestapelten Chip-Packung100 mit einem externen Bauelement genutzt werden, z.B. einer Hauptplatine. Speziell kann auf der Unterseite13 des Substrats10 eine Mehrzahl von Kugelkontaktflächen16 ausgebildet sein. Um diese herum kann ein Lötmittelresist18 angewendet werden. Dann können Lotkugeln60 auf den Kugelkontaktflächen16 angeordnet und aufgeschmolzen werden, so dass eine externe elektrische Verbindung unter Verwendung einer Oberflächenanordnungstechnik gebildet werden kann. Da die Kugelkontaktflächen16 elektrisch mit den Bondkontaktstellen14 über das Substrat10 verbunden sind, können der obere und untere Halbleiterchip20 ,30 elektrisch mit einem externen Bauelement, wie einer Hauptplatine, über die Elektrodenkontaktstellen24 ,34 , die Bonddrahte41 ,43 , die Bondkontaktstellen14 , die Kugelkontaktflächen16 und die Lotkugeln60 verbunden werden. -
2 veranschaulicht im Flussdiagramm ein Verfahren zur Herstellung einer gestapelten Chip-Packung, wie der gestapelten Chip-Packung100 von1 . - Wie aus
2 zu erkennen, wird zunächst ein erster Wafer bereitgestellt (Schritt71 ), aus dem eine Mehrzahl von unteren Chips, wie der Chip20 von1 , gebildet werden soll. Der erste Wafer wird mit einem Schaltungsaufbau auf dem jeweiligen Chip sowie mit Elektrodenkontaktstellen unter Verwendung eines Wafer-Stapelfertigungsprozesses hergestellt. An der Unterseite des ersten Wafers wird ein Klebeband angebracht (Schritt72 ), und dann wird der erste Wafer unter Verwendung einer Schneidklinge, z.B. eines Diamantrades, die mit hoher Geschwindigkeit rotiert, zersägt (Schritt73 ). Dabei wird der Wafer entlang einer in der Oberseite, d.h. der aktiven Oberfläche, des Wafers ausgebildeten Schreiblinie gesägt. Durch Separieren der einzelnen Halbleiterchips vom gesägten Wafer werden die unteren Halbleiterchips bereitgestellt (Schritt74 ). - Als nächstes wird ein zweiter Wafer bereitgestellt (Schritt
75 ), aus dem eine Mehrzahl von oberen Chips, z.B. der Chip30 von1 , gebildet werden soll. Der zweite Wafer wird mit einem Schaltungsaufbau auf dem jeweiligen Chip und Elektrodenkontaktstellen gefertigt, die ähnlich oder identisch zu dem Schaltungsaufbau und den Elektrodenkontaktstellen des ersten Wafers sind, wobei wiederum ein entsprechender Wafer-Stapelfertigungsprozess verwendet wird. In der Unterseite des zweiten Wafers werden eine Mehrzahl von rückseitigen Gräben ausgebildet (Schritt76 ), wonach der zweite Wafer zersägt wird (Schritt77 ). Durch Separieren der einzelnen Halbleiterchips vom gesägten Wafer werden die oberen Chips bereitgestellt (Schritt78 ). Der Schritt zur Erzeugung der rückseitigen Gräben wird unten unter Bezugnahme auf die3a bis5f im Detail erläutert. - Die bereitgestellten unteren Halbleiterchips werden unter Verwendung eines ersten Einzelchip-Bondschritts (Schritt
79 ) am Substrat angebracht. Dann wird die im Einzelchip-Bondschritt verwendete Klebeschicht gehärtet, wonach die Oberfläche der Klebeschicht gereinigt wird, beispielsweise durch ein Plasma (Schritt80 ). Der chipgebondete, untere Halbleiterchip wird dann unter Verwendung eines ersten Drahtbondschritts (Schritt81 ) elektrisch mit dem Substrat verbunden. - Als nächstes werden die oberen Halbleiterchips an der Oberseite der unteren Halbleiterchips unter Verwendung eines zweiten Einzelchip-Bondschritts (Schritt
82 ) angebracht. Dann wird die Klebeschicht gehärtet, wonach die Oberfläche der Klebeschicht durch das Plasma gereinigt wird (Schritt83 ). Der obere Halbleiterchip wird elektrisch unter Verwendung eines zweiten Drahtbondschritts (Schritt84 ) mit dem Substrat verbunden. Schließlich wird durch einen Gießschritt (Schritt85 ) ein Packungskorper gebildet. - Der Schritt zur Erzeugung der rückseitigen Gräben im zweiten Wafer (Schritt
76 ) kann durch verschiedene, unten erläuterte Vorgehensweisen ausgeführt werden. - Die
3a bis3e veranschaulichen ein erstes mögliches Verfahren zur Herstellung des oberen Halbleiterchips mit den rückseitigen Gräben. - Wie in der Draufsicht der
3a ersichtlich, wird zunächst ein Wafer110 , in welchem die mehreren Halbleiterchips unter Verwendung des Waferfabrikationsprozesses ausgebildet sind, bereitgestellt, und auf der Rückseite115 des Wafers110 , d.h. auf derjenigen Oberfläche des Wafers, die dessen aktiver Oberfläche abgewandt ist, werden Justiermarken112 ausgebildet. - Wie aus der Querschnittansicht von
3b ersichtlich, werden auf der Rückseite115 des Wafers110 Vertiefungen oder Gräben130 in vorgegebenen Tiefen und mit vorgegebenen Breiten ausgebildet. Die Positionen der Gräben130 werden basierend auf den Justiermarken112 bestimmt und entsprechen den Positionen von Schreiblinien auf der aktiven Oberfläche des Wafers110 . Eine Passivierungsschicht122 wird auf der aktiven Oberfläche120 des Wafers110 abgeschieden. Die Gräben130 werden durch Einsägen bzw. Einritzen des Wafers gebildet, beispielsweise unter Verwendung einer Schneidklinge, die mit hoher Geschwindigkeit rotiert. Die Tiefen und Breiten der Gräben130 , wie sie unter Bezugnahme auf1 in ihrem Zweck erläutert wurden, sind so ausreichend groß, dass es genügend Platz für die Drahtschleifen gibt, die sich über den Elektrodenkontaktstellen der unteren Chips in der gestapelten Chip-Packung erstrecken. - Gemäß
3c wird dann ganzflächig auf der Rückseite115 des Wafers110 einschließlich der Oberfläche der Gräben130 eine Metallschicht132 abgeschieden. Die Metallschicht132 schützt den Wafer110 davor, im Prozess des Anwendens des Klebemittels auf die Rückseite115 des Wafers und des Sägens der aktiven Oberfläche des Wafers entlang der Schreiblinie zwecks Separieren der individuellen Chips vom Wafer zu brechen oder Chiprisse zu erzeugen. Mit anderen Worten erhöht die Metallschicht132 die mechanische Festigkeit des mit den Gräben130 versehenen Wafers. Die Metallschicht132 kann ganzflächig auf die Rückseite115 des Wafers unter Verwendung jeglicher geeigneten Technik abgeschieden werden, z.B. durch Elektroplattieren, Sputtern, Verdampfen oder stromloses Plattieren. - Nach Anbringen eines Klebebandes
140 an der Rückseite115 des Wafers110 , in welcher die Gräben130 ausgebildet wurden und auf der die Metallschicht132 abgeschieden wurde, wird der Wafer110 entlang der Schreiblinie gesägt, so dass er in die einzelnen Chips150a ,150b ,150c zerteilt wird. Dies kann unter Verwendung eines üblichen Wafersägeprozesses erfolgen. Während die einzelnen Chips durch Trennbereiche117 separiert sind, bleiben deren Unterseiten auf dem Klebeband140 fixiert. - Ein zweites Verfahren zur Herstellung des oberen Halbleiterchips mit rückseitigen Gräben ist in den Querschnitten der
4a bis4e veranschaulicht, wobei für funktionell gleiche Elemente der Übersichtlichkeit halber die Bezugszeichen wie im Beispiel der3a bis3e verwendet sind. - Wie aus
4a ersichtlich, werden bei diesem Herstellungsverfahren nach ganzflächigem Abscheiden einer ersten Metallschicht160 auf der Rückseite115 des Wafers110 Justiermarken162 ausgebildet. Dann werden gemäß4b kleine Vertiefungen164 an vorbestimmten Stellen auf der Rückseite115 des Wafers110 erzeugt. Die kleinen Vertiefungen164 können beispielsweise unter Verwendung einer Schneidklinge mit geringerer Breite als diejenige der beim Wafersägeprozess verwendeten Klinge erzeugt werden. Dann werden gemäß4c Gräben166 mit den gewünschten Abmessungen durch Ätzen in die kleinen Vertiefungen164 unter Verwendung der ersten Metallschicht160 als Maske ausgebildet. - Die erste Metallschicht
160 wird dann, wie in4d gezeigt, entfernt, und eine zweite Metallschicht168 wird ganzflächig auf der Rückseite115 des Wafers110 mit den Gräben166 abgeschieden. Die zweite Metallschicht168 schützt den Wafer110 davor, im Wafersägeprozess zu brechen oder Chiprisse zu erzeugen, analog zur Metallschicht132 im Beispiel der3a bis3e .4e zeigt die entsprechende ausschnittweise Querschnittansicht des fertiggestellten oberen Chips. - In den
5a bis5f ist ein drittes Verfahrensbeispiel zur Herstellung des oberen Halbleiterchips mit den rückseitigen Gräben veranschaulicht, wobei wiederum für funktionell gleiche Elemente der Übersichtlichkeit halber dieselben Bezugszeichen wie in den zuvor beschriebenen Beispielen verwendet sind. - Zunächst wird bei dieser Herstellungsvariante, wie aus
5a ersichtlich, eine Ätzmaskenschicht170 ganzflächig auf die Rückseite115 des Wafers110 aufgebracht. Dann wird, wie in5b gezeigt, an der Rückseite115 des Wafers110 eine Fotoresiststrukturschicht172 ausgebildet, indem ein Fotoresist über die Ätzmaskenschicht170 aufgebracht und strukturiert wird. - Anschließend wird, wie in
5c gezeigt, eine Ätzmaskenstrukturschicht170a durch Entfernen des freiliegenden, nicht von der Fotoresiststrukturschicht172 bedeckten Teils der Ätzmaskenschicht170 und nachfolgendes Entfernen der Fotoresiststrukturschicht172 erzeugt. Dann werden, wie in5d dargestellt, Gräben174 durch Ätzen der Rückseite115 des Wafers110 unter Verwendung der Ätzmaskenstrukturschicht170a als Maske ausgebildet. - Die Ätzmaskenstrukturschicht
170a wird anschließend entfernt, wie in5e gezeigt, und eine Metallschicht176 wird ganzflächig auf der Rückseite115 des Wafers110 mit den Gräben174 abgeschieden, wie in5f gezeigt. Die Metallschicht176 schützt den Wafer110 davor, im Wafersägeprozess zu brechen oder Chiprisse zu erzeugen, entsprechend den Metallschichten132 und168 in den Beispielen der3a bis3e bzw.4a bis4e . - Wie die obige Beschreibung deutlich macht, besteht ein Vorteil der Erfindung darin, dass sie es ermöglicht, Chips gleicher Abmessungen in einer gestapelten Chip-Packung übereinander zu stapeln. Ein weiterer Vorteil der Erfindung liegt darin, dass sie die Verwendung herkömmlicher Technologien und Einrichtungen zum Drahtbonden erlaubt, um gestapelte Chips gleicher Größe elektrisch mit einem Substrat zu verbinden, da der obere Chip hierzu mit geeigneten Gräben versehen ist. Dadurch können gestapelte Chip-Packungen unter Verwendung herkömmlicher Einrichtungen und folglich kostengünstig hergestellt werden. Ein Vorteil des Übereinanderstapelns der Chips auf nur einer Seite des Substrats besteht darin, dass auf der anderen Substratseite genügend Platz für externe elektrische Verbindungen an der Unterseite der Packung verbleibt.
Claims (5)
- Verfahren zur Herstellung einer gestapelten Chip-Packung, bei dem – ein erster Chip (
20 ) und ein zweiter Chip (30 ) bereitgestellt werden, wobei Gräben (35 ) an einer ersten Oberfläche des zweiten Chips (30 ) an Stellen ausgebildet sind, die mit Positionen erster Elektrodenkontaktstellen auf einer zweiten Oberfläche des ersten Chips korrespondieren, – der erste Chip (20 ) mit einer ersten Oberfläche an einer ersten Oberfläche eines Substrats (10 ) angebracht wird, – der zweite Chip (30 ) mit der ersten Oberfläche an der dem Substrat abgewandten, zweiten Oberfläche des ersten Chips angebracht wird und – die ersten Elektrodenkontaktstellen (24 ) an der zweiten Oberfläche des ersten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen (14 ) auf der ersten Oberfläche des Substrats verbunden werden, – wobei das Bereitstellen des zweiten Chips folgende Schritte umfasst: – Erzeugen von Vertiefungen oder Gräben (130 ,166 ) an vorgegebenen Stellen auf einer Oberfläche eines Wafers (110 ) unter Verwendung eines Ätzprozesses, bei dem eine zuvor aufgebrachte Metallschichtstruktur (160 ,170a ) als Ätzmaske fungiert, – Anbringen einer Metallschicht (132 ,168 ) ganzflächig an dieser Waferoberfläche einschließlich der Gräben und – Vereinzeln des Wafers in mehrere Chips, die wenigstens den zweiten Chip mit Gräben beinhalten. - Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass eine Mehrzahl von zweiten Elektrodenkontaktstellen (
34 ) an der zweiten Oberfläche des zweiten Chips (30 ) durch Drahtbonden mit zugehörigen Bondkontaktstellen auf der ersten Oberfläche des Substrats verbunden werden. - Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das Anbringen des ersten Chips (
20 ) mit seiner ersten Oberfläche an der ersten Oberfläche des Substrats sowie das Anbringen des zweiten Chips (30 ) mit seiner ersten Oberfläche an der zweiten Oberfläche des ersten Chips unter Verwendung jeweils eines Klebemittels erfolgt. - Verfahren nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Vertiefungen oder Gräben (
130 ,166 ) an den vorgegebenen Stellen relativ zu vorher am Wafer ausgebildeten Justiermarken (112 ) erzeugt werden. - Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das Erzeugen der Vertiefungen oder Gräben (
130 ,166 ) folgende Schritte beinhaltet: – Aufbringen einer metallischen Ätzmaskenschicht (170 ) auf eine Oberfläche des Wafers (110 ) – Aufbringen einer Fotoresiststrukturschicht (172 ) auf die Ätzmaskenschicht (170 ), – Erzeugen der Ätzmasken-Metallschichtstruktur (170a ) durch bereichsweises Entfernen der metallischen Ätzmaskenschicht (170 ) entsprechend der Fotoresiststrukturschicht (172 ), – Entfernen der Fotoresiststrukturschicht (172 ), Bilden der Vertiefungen oder Gräben (174 ) durch Ätzen der Waferoberfläche unter Verwendung der Ätzmasken-Metallschichtstruktur (160 ,170a ) als Ätzmaske und Entfernen der Ätzmasken-Metallschichtstruktur.
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