DE10229182B4 - Verfahren zur Herstellung einer gestapelten Chip-Packung - Google Patents

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Abstract

Verfahren zur Herstellung einer gestapelten Chip-Packung, bei dem
– ein erster Chip (20) und ein zweiter Chip (30) bereitgestellt werden, wobei Gräben (35) an einer ersten Oberfläche des zweiten Chips (30) an Stellen ausgebildet sind, die mit Positionen erster Elektrodenkontaktstellen auf einer zweiten Oberfläche des ersten Chips korrespondieren,
– der erste Chip (20) mit einer ersten Oberfläche an einer ersten Oberfläche eines Substrats (10) angebracht wird,
– der zweite Chip (30) mit der ersten Oberfläche an der dem Substrat abgewandten, zweiten Oberfläche des ersten Chips angebracht wird und
– die ersten Elektrodenkontaktstellen (24) an der zweiten Oberfläche des ersten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen (14) auf der ersten Oberfläche des Substrats verbunden werden,
– wobei das Bereitstellen des zweiten Chips folgende Schritte umfasst:
– Erzeugen von Vertiefungen oder Gräben (130, 166) an vorgegebenen Stellen auf einer Oberfläche eines Wafers (110) unter Verwendung eines...

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer gestapelten Chip-Packung.
  • Durch das Integrieren von immer mehr Schaltkreisen in Halbleiterchips hoher Leistungsfähigkeit nimmt die Abmessung derartiger Chips zu, und es besteht die Notwendigkeit einer erhöhten Dichte an Chips. Um diese Anforderung zu erfüllen, sind gestapelte Chip-Packungen und gestapelte Packungen entwickelt worden. Gestapelte Chip-Packungen beinhalten eine Mehrzahl von übereinander gestapelten Chips, die in einer einzigen Packung enthalten sind. Gestapelte Packungen beinhalten hingegen eine Mehrzahl von Packungen, von denen jede einen einzelnen Chip umfasst und die übereinander gestapelt sind. Gestapelte Chip-Packungen und gestapelte Packungen haben den Vorteil, dass Chips verschiedener Funktionen platzsparend untergebracht werden können.
  • In einer gestapelten Packung ist die Dicke einer einzelnen Packung üblicherweise mindestens doppelt so groß wie diejenige des innerhalb der Packung untergebrachten Chips. Beim Übereinanderstapeln einzelner Packungen zur Bildung einer gestapelten Packung ist die Dicke der resultierenden gestapelten Packung daher meist unerwünscht groß. Außerdem müssen die Anschlussleitungen zum elektrischen Verbinden der einzelnen Packungen, die sich von jeder Packung aus erstrecken, gebogen werden. Dies erfordert zusätzliche durchzuführende Schritte beim Fertigen einer gestapelten Packung, was die Ausbeute verringern kann. Derartige Schritte können das Einpassen des Anschlusses der einzelnen Packung, die im oberen Bereich angeordnet ist, in dem externen Anschluss der einzelnen Packung, die im unteren Bereich angeordnet ist, und das senkrechte Stanzen in den externen Anschluss der einzelnen gestapelten Packung und Einfügen eines Verbindungsanschlusses in die Öffnung oder eine andere geeignete Deformation umfassen. Da ein externer Verbindungsanschluss in einer gestapelten Packung verwendet werden muss, ist eine Verminderung der Ausbeute dieser Packungen unvermeidlich.
  • Im Vergleich zu gestapelten Packungen sind gestapelte Chip-Packungen vorteilhafter, da sie leichter und effektiver montiert werden können. Außerdem können gestapelte Chip-Packungen unter Verwendung unterschiedlicher Typen interner Strukturen ausgelegt werden.
  • Beispielsweise beinhaltet ein herkömmlicher Typ von gestapelter Chip-Packung einen unteren Chip, der an einer Unterseite einer Chipkontaktflache eines Leiterrahmens durch ein Klebemittel angebracht ist, und einen oberen Chip, der an die Oberseite der Chipkontaktfläche durch ein Klebemittel angebracht ist. Der untere Chip ist derart an die Chipkontaktflache montiert, dass die aktive Oberfläche des unteren Chips nach unten weist, während der obere Chip so an die Chipkontaktfläche montiert ist, dass die aktive Oberfläche desselben nach oben weist. Der obere und der untere Halbleiterchip sind über Bonddrähte elektrisch mit einem Leiterrahmen verbunden. Der obere und der untere Chip sowie die Bonddrähte sind durch einen Packungskörper, der durch ein Gießharz gebildet ist, verkapselt und geschützt. In diesem Typ herkömmlicher gestapelter Chip-Packung können der untere Chip und der obere Chip dieselbe Abmessung haben und identisch zueinander sein. Beispielsweise können der obere und der untere Chip Kantenkontaktflächenchips sein, bei denen mit den Bonddrähten verbundene Elektrodenkontaktflächen im Kantenbereich der aktiven Oberfläche des Chips gebildet sind.
  • Ein weiterer gebräuchlicher Typ gestapelter Chip-Packung ist so konfiguriert, dass mehrere Chips auf einer Chipkontaktfläche in derselben Richtung übereinander gestapelt sind. In diesem Fall ist der untere Chip herkömmlicherweise größer als der obere Chip. Der untere Chip wird durch ein Klebemittel an der Chipkontaktfläche angebracht, und der obere Chip wird an die aktive Oberfläche des unteren Chips durch ein Klebemittel angebracht. Der obere und der untere Chip sind elektrisch über Bonddrähte mit Anschlussleitern verbunden und durch einen Packungsgießkörper geschützt. In der gestapelten Packung mit dieser Struktur sind die Strukturen des oberen und unteren Chips herkömmlicherweise voneinander verschieden, d.h. der untere Chip ist wie gesagt größer als der obere Chip.
  • Aus der JP 2000 049 279 A ist eine Chip-Packung bekannt, bei der zwei in etwa gleich große Chips übereinander gestapelt sind, wobei der untere Chip auf einer oder mehreren Substratinseln aufgebracht ist und der obere Chip an seiner dem ersten Chip zugewandten Oberfläche Aussparungen an Stellen aufweist, die mit Positionen von Elektrodenkontaktstellen auf der dem zweiten Halbleiterchip zugewandten Oberfläche des ersten Halbleiterchips korrespondieren.
  • Es ist bekannt, auf der Rückseite eines Halbleiterwafers nach Erzeugen vorderseitiger Strukturen und gegebenenfalls nach rückseitigem Abschleifen eine Metallschicht ganzflächig auf die Waferrückseite aufzu bringen, bevor der Wafer dann in einzelne Bauelemente zerteilt wird, siehe beispielsweise die Offenlegungsschrift JP 63-094630 A .
  • Der Erfindung liegt als technisches Problem die Bereitstellung eines Verfahrens zur Herstellung einer gestapelten Chip-Packung der eingangs genannten Art zugrunde, mit dem sich die Chips bei hoher Prozesssicherheit auf derselben Seite eines Substrats mit vergleichsweise geringem Aufwand montieren lassen, wobei auch Chips mit gleichen Abmessungen verwendet werden können.
  • Die Erfindung löst dieses Problem durch die Bereitstellung eines Herstellungsverfahrens mit den Merkmalen des Anspruchs 1.
  • Dabei ist der zweite Halbleiterchip mit seiner dem ersten Chip, der auf dem Substrat montiert ist, zugewandten Oberfläche mit Gräben bzw. Ausnehmungen versehen, und zwar an Stellen, die denjenigen von Elektrodenkontaktstellen an der dem zweiten Halbleiterchip zugewandten Oberfläche des ersten Halbleiterchips entsprechen. Die Gräben schaffen Platz zum elektrischen Verbinden von Bonddrähten mit diesen Elektrodenkontaktstellen, wobei die Bonddrähte andererseits mit Bondkontaktstellen des Substrats verbunden sein können.
  • Diese Maßnahme erlaubt die Verwendung von Chips gleicher Abmessungen in der gestapelten Chip-Packung. Zudem können herkömmliche Technologien und Einrichtungen zum Drahtbonden verwendet werden, was den Fertigungsaufwand gering hält.
  • Die erfindungsgemäße Metallschicht erhöht die mechanische Festigkeit eines bei der Herstellung der Halbleiterchips verwendeten Wafers bei herstellungsspezifischen Prozessschritten, verhindert dadurch deren Beschädigung und führt somit zu einer Erhöhung der Prozesssicherheit.
  • Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Vorteilhafte Ausführungsformen der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend beschrieben. Hierbei zeigen:
  • 1 eine Querschnittansicht einer gestapelten Chip-Packung,
  • 2 ein Flussdiagramm zur Veranschaulichung eines für die Herstellung einer gestapelten Chip-Packung, z.B. derjenigen von 1, geeigneten Verfahrens,
  • 3a bis 3e eine Draufsicht bzw. Querschnittansichten eines Wafers zur Veranschaulichung eines ersten Verfahrens zur Herstellung eines oberen Halbleiterchips in einer gestapelten Chip-Packung z.B. nach Art von 1,
  • 4a bis 4e Querschnittansichten eines Wafers zur Veranschaulichung eines zweiten Verfahrens zur Herstellung des oberen Halbleiterchips und
  • 5a bis 5f Querschnittansichten eines Wafers zur Veranschaulichung eines dritten Verfahrens zur Herstellung des oberen Halbleiterchips in einer gestapelten Chip-Packung.
  • 1 zeigt im Querschnitt eine gestapelte Chip-Packung 100 mit einem Substrat 10, mehreren Halbleiterchips 20, 30 und einem Packungsgießkörper 50.
  • Das Substrat 10 kann aus irgendeinem geeigneten Substratmaterial bestehen, z.B. aus einem Polyamidstreifen, einer gedruckten Leiterplatte (PCB) oder einer keramischen Leiterplatte. Das Substrat 10 weist eine Montageoberfläche bzw. Oberseite 12, auf der Halbleiterchips montiert werden, und eine dieser gegenüberliegende, untere Oberfläche bzw. Unterseite 13 auf. Eine Mehrzahl von Bondkontaktstellen 14 sind an der Montageoberfläche 12 des Substrats 10 ausgebildet. Ein unterer Halbleiterchip 20 ist an der Montageoberfläche 12 des Substrats 10 mittels einer ersten Klebeschicht 22 angebracht. Auf der aktiven Oberfläche des unteren Halbleiterchips 20, d.h. in 1 auf seiner Oberseite, sind ein zugehöriger Schaltungsaufbau und eine Mehrzahl von Elektrodenkontaktstellen 24 ausgebildet. Der untere Halbleiterchip 20 ist im Querschnitt von rechteckiger Gestalt.
  • Der obere Halbleiterchip 30 ist mittels einer zweiten Klebeschicht 32 an der aktiven Oberfläche des unteren Halbleiterchips 20 angebracht. Die erste Klebeschicht 22 und die zweite Klebeschicht 32 können jegliches geeignete Klebemittel beinhalten, z.B. einen Ag-Epoxidklebstoff oder ein filmartiges Klebeband aus einem Harz auf Epoxidbasis. Auf der aktiven Oberfläche des oberen Halbleiterchips 30 sind ebenfalls ein Schaltungs aufbau und eine Mehrzahl von Elektrodenkontaktstellen 34 ausgebildet. Die Größe und die Anordnung des Schaltungsaufbaus auf dem Chip und der Elektrodenkontaktstellen entspricht für den oberen Halbleiterchip 30 der Größe und Anordnung des Schaltungsaufbaus und der Elektrodenkontaktstellen beim unteren Halbleiterchip 20. Beide Halbleiterchips 20, 30 sind Kantenkontaktstellen-Chips, bei denen die Elektrodenkontaktstellen 24, 34 an den Kanten der aktiven Oberflächen der Chips vorgesehen sind.
  • Im Unterschied zum Querschnitt des unteren Halbleiterchips 20 hat der Querschnitt des oberen Halbleiterchips 30 keine rechteckige Gestalt. Vielmehr sind an zwei gegenüberliegenden Kanten der Unterseite des oberen Halbleiterchips 30 Gräben bzw. Ausnehmungen 35 von im wesentlichen kreisabschnittförmiger Gestalt ausgebildet.
  • Die Elektrodenkontaktstellen 24 des unteren Halbleiterchips 20 sind elektrisch mit den Bondkontaktstellen 14 des Substrats 10 über erste Bonddrähte 41 verbunden. Die Elektrodenkontaktstellen 34 des oberen Halbleiterchips 30 sind elektrisch mit den Bondkontaktstellen 14 des Substrats 10 über zweite Bonddrähte 43 verbunden. Von den Bonddrähten 41, 43 sind auf den Elektrodenkontaktstellen 24, 34 nicht gezeigte Kugeln gebildet, und auf den Bondkontaktstellen 14 des Substrats 10 sind Stichanschlüsse ausgebildet. Über den Kugeln, die auf den Elektrodenkontaktstellen 24, 34 ausgebildet sind, ist je eine Drahtschleife gewisser Höhe vorgesehen.
  • Charakteristischerweise sind die Gräben 35 an den beiden Kanten auf der Unterseite des oberen Halbleiterchips 30 so ausgebildet, dass sie benötigten Platz für die Drahtschleife der ersten Bonddrähte 41 schaffen, die zum Anschluss des unteren Halbleiterchips 20 dienen. Indem die Gräben 35 im oberen Halbleiterchip 30 vorgesehen werden, ist es möglich, Chips 20, 30, die identische Funktionen ausführen können und gleiche physikalische Abmessungen haben können, auf derselben Seite auf dem Substrat 10 übereinander zu stapeln.
  • Da die Chips 20, 30 nur auf einer Seite, d.h. der Montageoberfläche 12, des Substrats 10 übereinandergestapelt werden, kann die Unterseite des Substrats 10 als Fläche zum elektrischen Verbinden der gestapelten Chip-Packung 100 mit einem externen Bauelement genutzt werden, z.B. einer Hauptplatine. Speziell kann auf der Unterseite 13 des Substrats 10 eine Mehrzahl von Kugelkontaktflächen 16 ausgebildet sein. Um diese herum kann ein Lötmittelresist 18 angewendet werden. Dann können Lotkugeln 60 auf den Kugelkontaktflächen 16 angeordnet und aufgeschmolzen werden, so dass eine externe elektrische Verbindung unter Verwendung einer Oberflächenanordnungstechnik gebildet werden kann. Da die Kugelkontaktflächen 16 elektrisch mit den Bondkontaktstellen 14 über das Substrat 10 verbunden sind, können der obere und untere Halbleiterchip 20, 30 elektrisch mit einem externen Bauelement, wie einer Hauptplatine, über die Elektrodenkontaktstellen 24, 34, die Bonddrahte 41, 43, die Bondkontaktstellen 14, die Kugelkontaktflächen 16 und die Lotkugeln 60 verbunden werden.
  • 2 veranschaulicht im Flussdiagramm ein Verfahren zur Herstellung einer gestapelten Chip-Packung, wie der gestapelten Chip-Packung 100 von 1.
  • Wie aus 2 zu erkennen, wird zunächst ein erster Wafer bereitgestellt (Schritt 71), aus dem eine Mehrzahl von unteren Chips, wie der Chip 20 von 1, gebildet werden soll. Der erste Wafer wird mit einem Schaltungsaufbau auf dem jeweiligen Chip sowie mit Elektrodenkontaktstellen unter Verwendung eines Wafer-Stapelfertigungsprozesses hergestellt. An der Unterseite des ersten Wafers wird ein Klebeband angebracht (Schritt 72), und dann wird der erste Wafer unter Verwendung einer Schneidklinge, z.B. eines Diamantrades, die mit hoher Geschwindigkeit rotiert, zersägt (Schritt 73). Dabei wird der Wafer entlang einer in der Oberseite, d.h. der aktiven Oberfläche, des Wafers ausgebildeten Schreiblinie gesägt. Durch Separieren der einzelnen Halbleiterchips vom gesägten Wafer werden die unteren Halbleiterchips bereitgestellt (Schritt 74).
  • Als nächstes wird ein zweiter Wafer bereitgestellt (Schritt 75), aus dem eine Mehrzahl von oberen Chips, z.B. der Chip 30 von 1, gebildet werden soll. Der zweite Wafer wird mit einem Schaltungsaufbau auf dem jeweiligen Chip und Elektrodenkontaktstellen gefertigt, die ähnlich oder identisch zu dem Schaltungsaufbau und den Elektrodenkontaktstellen des ersten Wafers sind, wobei wiederum ein entsprechender Wafer-Stapelfertigungsprozess verwendet wird. In der Unterseite des zweiten Wafers werden eine Mehrzahl von rückseitigen Gräben ausgebildet (Schritt 76), wonach der zweite Wafer zersägt wird (Schritt 77). Durch Separieren der einzelnen Halbleiterchips vom gesägten Wafer werden die oberen Chips bereitgestellt (Schritt 78). Der Schritt zur Erzeugung der rückseitigen Gräben wird unten unter Bezugnahme auf die 3a bis 5f im Detail erläutert.
  • Die bereitgestellten unteren Halbleiterchips werden unter Verwendung eines ersten Einzelchip-Bondschritts (Schritt 79) am Substrat angebracht. Dann wird die im Einzelchip-Bondschritt verwendete Klebeschicht gehärtet, wonach die Oberfläche der Klebeschicht gereinigt wird, beispielsweise durch ein Plasma (Schritt 80). Der chipgebondete, untere Halbleiterchip wird dann unter Verwendung eines ersten Drahtbondschritts (Schritt 81) elektrisch mit dem Substrat verbunden.
  • Als nächstes werden die oberen Halbleiterchips an der Oberseite der unteren Halbleiterchips unter Verwendung eines zweiten Einzelchip-Bondschritts (Schritt 82) angebracht. Dann wird die Klebeschicht gehärtet, wonach die Oberfläche der Klebeschicht durch das Plasma gereinigt wird (Schritt 83). Der obere Halbleiterchip wird elektrisch unter Verwendung eines zweiten Drahtbondschritts (Schritt 84) mit dem Substrat verbunden. Schließlich wird durch einen Gießschritt (Schritt 85) ein Packungskorper gebildet.
  • Der Schritt zur Erzeugung der rückseitigen Gräben im zweiten Wafer (Schritt 76) kann durch verschiedene, unten erläuterte Vorgehensweisen ausgeführt werden.
  • Die 3a bis 3e veranschaulichen ein erstes mögliches Verfahren zur Herstellung des oberen Halbleiterchips mit den rückseitigen Gräben.
  • Wie in der Draufsicht der 3a ersichtlich, wird zunächst ein Wafer 110, in welchem die mehreren Halbleiterchips unter Verwendung des Waferfabrikationsprozesses ausgebildet sind, bereitgestellt, und auf der Rückseite 115 des Wafers 110, d.h. auf derjenigen Oberfläche des Wafers, die dessen aktiver Oberfläche abgewandt ist, werden Justiermarken 112 ausgebildet.
  • Wie aus der Querschnittansicht von 3b ersichtlich, werden auf der Rückseite 115 des Wafers 110 Vertiefungen oder Gräben 130 in vorgegebenen Tiefen und mit vorgegebenen Breiten ausgebildet. Die Positionen der Gräben 130 werden basierend auf den Justiermarken 112 bestimmt und entsprechen den Positionen von Schreiblinien auf der aktiven Oberfläche des Wafers 110. Eine Passivierungsschicht 122 wird auf der aktiven Oberfläche 120 des Wafers 110 abgeschieden. Die Gräben 130 werden durch Einsägen bzw. Einritzen des Wafers gebildet, beispielsweise unter Verwendung einer Schneidklinge, die mit hoher Geschwindigkeit rotiert. Die Tiefen und Breiten der Gräben 130, wie sie unter Bezugnahme auf 1 in ihrem Zweck erläutert wurden, sind so ausreichend groß, dass es genügend Platz für die Drahtschleifen gibt, die sich über den Elektrodenkontaktstellen der unteren Chips in der gestapelten Chip-Packung erstrecken.
  • Gemäß 3c wird dann ganzflächig auf der Rückseite 115 des Wafers 110 einschließlich der Oberfläche der Gräben 130 eine Metallschicht 132 abgeschieden. Die Metallschicht 132 schützt den Wafer 110 davor, im Prozess des Anwendens des Klebemittels auf die Rückseite 115 des Wafers und des Sägens der aktiven Oberfläche des Wafers entlang der Schreiblinie zwecks Separieren der individuellen Chips vom Wafer zu brechen oder Chiprisse zu erzeugen. Mit anderen Worten erhöht die Metallschicht 132 die mechanische Festigkeit des mit den Gräben 130 versehenen Wafers. Die Metallschicht 132 kann ganzflächig auf die Rückseite 115 des Wafers unter Verwendung jeglicher geeigneten Technik abgeschieden werden, z.B. durch Elektroplattieren, Sputtern, Verdampfen oder stromloses Plattieren.
  • Nach Anbringen eines Klebebandes 140 an der Rückseite 115 des Wafers 110, in welcher die Gräben 130 ausgebildet wurden und auf der die Metallschicht 132 abgeschieden wurde, wird der Wafer 110 entlang der Schreiblinie gesägt, so dass er in die einzelnen Chips 150a, 150b, 150c zerteilt wird. Dies kann unter Verwendung eines üblichen Wafersägeprozesses erfolgen. Während die einzelnen Chips durch Trennbereiche 117 separiert sind, bleiben deren Unterseiten auf dem Klebeband 140 fixiert.
  • Ein zweites Verfahren zur Herstellung des oberen Halbleiterchips mit rückseitigen Gräben ist in den Querschnitten der 4a bis 4e veranschaulicht, wobei für funktionell gleiche Elemente der Übersichtlichkeit halber die Bezugszeichen wie im Beispiel der 3a bis 3e verwendet sind.
  • Wie aus 4a ersichtlich, werden bei diesem Herstellungsverfahren nach ganzflächigem Abscheiden einer ersten Metallschicht 160 auf der Rückseite 115 des Wafers 110 Justiermarken 162 ausgebildet. Dann werden gemäß 4b kleine Vertiefungen 164 an vorbestimmten Stellen auf der Rückseite 115 des Wafers 110 erzeugt. Die kleinen Vertiefungen 164 können beispielsweise unter Verwendung einer Schneidklinge mit geringerer Breite als diejenige der beim Wafersägeprozess verwendeten Klinge erzeugt werden. Dann werden gemäß 4c Gräben 166 mit den gewünschten Abmessungen durch Ätzen in die kleinen Vertiefungen 164 unter Verwendung der ersten Metallschicht 160 als Maske ausgebildet.
  • Die erste Metallschicht 160 wird dann, wie in 4d gezeigt, entfernt, und eine zweite Metallschicht 168 wird ganzflächig auf der Rückseite 115 des Wafers 110 mit den Gräben 166 abgeschieden. Die zweite Metallschicht 168 schützt den Wafer 110 davor, im Wafersägeprozess zu brechen oder Chiprisse zu erzeugen, analog zur Metallschicht 132 im Beispiel der 3a bis 3e. 4e zeigt die entsprechende ausschnittweise Querschnittansicht des fertiggestellten oberen Chips.
  • In den 5a bis 5f ist ein drittes Verfahrensbeispiel zur Herstellung des oberen Halbleiterchips mit den rückseitigen Gräben veranschaulicht, wobei wiederum für funktionell gleiche Elemente der Übersichtlichkeit halber dieselben Bezugszeichen wie in den zuvor beschriebenen Beispielen verwendet sind.
  • Zunächst wird bei dieser Herstellungsvariante, wie aus 5a ersichtlich, eine Ätzmaskenschicht 170 ganzflächig auf die Rückseite 115 des Wafers 110 aufgebracht. Dann wird, wie in 5b gezeigt, an der Rückseite 115 des Wafers 110 eine Fotoresiststrukturschicht 172 ausgebildet, indem ein Fotoresist über die Ätzmaskenschicht 170 aufgebracht und strukturiert wird.
  • Anschließend wird, wie in 5c gezeigt, eine Ätzmaskenstrukturschicht 170a durch Entfernen des freiliegenden, nicht von der Fotoresiststrukturschicht 172 bedeckten Teils der Ätzmaskenschicht 170 und nachfolgendes Entfernen der Fotoresiststrukturschicht 172 erzeugt. Dann werden, wie in 5d dargestellt, Gräben 174 durch Ätzen der Rückseite 115 des Wafers 110 unter Verwendung der Ätzmaskenstrukturschicht 170a als Maske ausgebildet.
  • Die Ätzmaskenstrukturschicht 170a wird anschließend entfernt, wie in 5e gezeigt, und eine Metallschicht 176 wird ganzflächig auf der Rückseite 115 des Wafers 110 mit den Gräben 174 abgeschieden, wie in 5f gezeigt. Die Metallschicht 176 schützt den Wafer 110 davor, im Wafersägeprozess zu brechen oder Chiprisse zu erzeugen, entsprechend den Metallschichten 132 und 168 in den Beispielen der 3a bis 3e bzw. 4a bis 4e.
  • Wie die obige Beschreibung deutlich macht, besteht ein Vorteil der Erfindung darin, dass sie es ermöglicht, Chips gleicher Abmessungen in einer gestapelten Chip-Packung übereinander zu stapeln. Ein weiterer Vorteil der Erfindung liegt darin, dass sie die Verwendung herkömmlicher Technologien und Einrichtungen zum Drahtbonden erlaubt, um gestapelte Chips gleicher Größe elektrisch mit einem Substrat zu verbinden, da der obere Chip hierzu mit geeigneten Gräben versehen ist. Dadurch können gestapelte Chip-Packungen unter Verwendung herkömmlicher Einrichtungen und folglich kostengünstig hergestellt werden. Ein Vorteil des Übereinanderstapelns der Chips auf nur einer Seite des Substrats besteht darin, dass auf der anderen Substratseite genügend Platz für externe elektrische Verbindungen an der Unterseite der Packung verbleibt.

Claims (5)

  1. Verfahren zur Herstellung einer gestapelten Chip-Packung, bei dem – ein erster Chip (20) und ein zweiter Chip (30) bereitgestellt werden, wobei Gräben (35) an einer ersten Oberfläche des zweiten Chips (30) an Stellen ausgebildet sind, die mit Positionen erster Elektrodenkontaktstellen auf einer zweiten Oberfläche des ersten Chips korrespondieren, – der erste Chip (20) mit einer ersten Oberfläche an einer ersten Oberfläche eines Substrats (10) angebracht wird, – der zweite Chip (30) mit der ersten Oberfläche an der dem Substrat abgewandten, zweiten Oberfläche des ersten Chips angebracht wird und – die ersten Elektrodenkontaktstellen (24) an der zweiten Oberfläche des ersten Chips durch Drahtbonden mit zugehörigen Bondkontaktstellen (14) auf der ersten Oberfläche des Substrats verbunden werden, – wobei das Bereitstellen des zweiten Chips folgende Schritte umfasst: – Erzeugen von Vertiefungen oder Gräben (130, 166) an vorgegebenen Stellen auf einer Oberfläche eines Wafers (110) unter Verwendung eines Ätzprozesses, bei dem eine zuvor aufgebrachte Metallschichtstruktur (160, 170a) als Ätzmaske fungiert, – Anbringen einer Metallschicht (132, 168) ganzflächig an dieser Waferoberfläche einschließlich der Gräben und – Vereinzeln des Wafers in mehrere Chips, die wenigstens den zweiten Chip mit Gräben beinhalten.
  2. Verfahren nach Anspruch 1, weiter dadurch gekennzeichnet, dass eine Mehrzahl von zweiten Elektrodenkontaktstellen (34) an der zweiten Oberfläche des zweiten Chips (30) durch Drahtbonden mit zugehörigen Bondkontaktstellen auf der ersten Oberfläche des Substrats verbunden werden.
  3. Verfahren nach Anspruch 1 oder 2, weiter dadurch gekennzeichnet, dass das Anbringen des ersten Chips (20) mit seiner ersten Oberfläche an der ersten Oberfläche des Substrats sowie das Anbringen des zweiten Chips (30) mit seiner ersten Oberfläche an der zweiten Oberfläche des ersten Chips unter Verwendung jeweils eines Klebemittels erfolgt.
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiter dadurch gekennzeichnet, dass die Vertiefungen oder Gräben (130, 166) an den vorgegebenen Stellen relativ zu vorher am Wafer ausgebildeten Justiermarken (112) erzeugt werden.
  5. Verfahren nach einem der Ansprüche 1 bis 4, weiter dadurch gekennzeichnet, dass das Erzeugen der Vertiefungen oder Gräben (130, 166) folgende Schritte beinhaltet: – Aufbringen einer metallischen Ätzmaskenschicht (170) auf eine Oberfläche des Wafers (110) – Aufbringen einer Fotoresiststrukturschicht (172) auf die Ätzmaskenschicht (170), – Erzeugen der Ätzmasken-Metallschichtstruktur (170a) durch bereichsweises Entfernen der metallischen Ätzmaskenschicht (170) entsprechend der Fotoresiststrukturschicht (172), – Entfernen der Fotoresiststrukturschicht (172), Bilden der Vertiefungen oder Gräben (174) durch Ätzen der Waferoberfläche unter Verwendung der Ätzmasken-Metallschichtstruktur (160, 170a) als Ätzmaske und Entfernen der Ätzmasken-Metallschichtstruktur.
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Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
JP3507059B2 (ja) 2002-06-27 2004-03-15 沖電気工業株式会社 積層マルチチップパッケージ
US20040026768A1 (en) * 2002-08-08 2004-02-12 Taar Reginald T. Semiconductor dice with edge cavities
US7061088B2 (en) * 2002-10-08 2006-06-13 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package
JP4705748B2 (ja) * 2003-05-30 2011-06-22 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2005109068A (ja) * 2003-09-30 2005-04-21 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US7495344B2 (en) 2004-03-18 2009-02-24 Sanyo Electric Co., Ltd. Semiconductor apparatus
KR100627006B1 (ko) 2004-04-01 2006-09-25 삼성전자주식회사 인덴트 칩과, 그를 이용한 반도체 패키지와 멀티 칩 패키지
US7675153B2 (en) * 2005-02-02 2010-03-09 Kabushiki Kaisha Toshiba Semiconductor device having semiconductor chips stacked and mounted thereon and manufacturing method thereof
WO2006089337A1 (en) 2005-02-28 2006-08-31 Silverbrook Research Pty Ltd Method of bonding substrates
US7468284B2 (en) 2005-02-28 2008-12-23 Silverbrook Research Pty Ltd Method of bonding substrates
US7287831B2 (en) 2005-02-28 2007-10-30 Silverbrook Research Pty Ltd Printhead integrated circuit adapted for adhesive bonding
US7429787B2 (en) * 2005-03-31 2008-09-30 Stats Chippac Ltd. Semiconductor assembly including chip scale package and second substrate with exposed surfaces on upper and lower sides
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
US7589407B2 (en) * 2005-04-11 2009-09-15 Stats Chippac Ltd. Semiconductor multipackage module including tape substrate land grid array package stacked over ball grid array package
US7354800B2 (en) * 2005-04-29 2008-04-08 Stats Chippac Ltd. Method of fabricating a stacked integrated circuit package system
US7394148B2 (en) 2005-06-20 2008-07-01 Stats Chippac Ltd. Module having stacked chip scale semiconductor packages
US7687919B2 (en) * 2005-08-10 2010-03-30 Stats Chippac Ltd. Integrated circuit package system with arched pedestal
US7768125B2 (en) 2006-01-04 2010-08-03 Stats Chippac Ltd. Multi-chip package system
US7456088B2 (en) 2006-01-04 2008-11-25 Stats Chippac Ltd. Integrated circuit package system including stacked die
US7750482B2 (en) 2006-02-09 2010-07-06 Stats Chippac Ltd. Integrated circuit package system including zero fillet resin
US8704349B2 (en) 2006-02-14 2014-04-22 Stats Chippac Ltd. Integrated circuit package system with exposed interconnects
KR100790990B1 (ko) 2006-05-22 2008-01-03 삼성전자주식회사 냉각통로를 갖는 적층형 반도체 소자
JP2006222470A (ja) * 2006-05-29 2006-08-24 Renesas Technology Corp 半導体装置および半導体装置の製造方法
WO2008020810A1 (en) * 2006-08-18 2008-02-21 Wai Seng Chew Edge bond chip connection (ebcc)
SG150404A1 (en) 2007-08-28 2009-03-30 Micron Technology Inc Semiconductor assemblies and methods of manufacturing such assemblies
US20090278262A1 (en) * 2008-05-09 2009-11-12 Boon Keat Tan Multi-chip package including component supporting die overhang and system including same
US8294251B2 (en) * 2008-06-30 2012-10-23 Sandisk Technologies Inc. Stacked semiconductor package with localized cavities for wire bonding
US8470640B2 (en) * 2008-06-30 2013-06-25 Sandisk Technologies Inc. Method of fabricating stacked semiconductor package with localized cavities for wire bonding
KR101118719B1 (ko) * 2008-06-30 2012-03-13 샌디스크 코포레이션 와이어 접합을 위한 국소 공동을 구비한 적층 반도체 패키지 및 그 제조 방법
US7863722B2 (en) 2008-10-20 2011-01-04 Micron Technology, Inc. Stackable semiconductor assemblies and methods of manufacturing such assemblies
US8072044B2 (en) * 2009-09-17 2011-12-06 Fairchild Semiconductor Corporation Semiconductor die containing lateral edge shapes and textures
JP4979788B2 (ja) * 2010-03-30 2012-07-18 株式会社菊池製作所 流量センサーおよび流量検出装置
WO2012155858A1 (en) * 2011-05-19 2012-11-22 Versitech Ltd. Chip stacking
US9209163B2 (en) * 2011-08-19 2015-12-08 Marvell World Trade Ltd. Package-on-package structures
DE102011112659B4 (de) * 2011-09-06 2022-01-27 Vishay Semiconductor Gmbh Oberflächenmontierbares elektronisches Bauelement
JP2013214611A (ja) 2012-04-02 2013-10-17 Elpida Memory Inc 半導体装置
JP2014007228A (ja) * 2012-06-22 2014-01-16 Ps4 Luxco S A R L 半導体装置及びその製造方法
GB2514547A (en) * 2013-05-23 2014-12-03 Melexis Technologies Nv Packaging of semiconductor devices
US20160181180A1 (en) * 2014-12-23 2016-06-23 Texas Instruments Incorporated Packaged semiconductor device having attached chips overhanging the assembly pad
KR102525161B1 (ko) 2018-07-16 2023-04-24 삼성전자주식회사 반도체 장치 및 상기 반도체 장치를 탑재한 반도체 패키지
KR102518803B1 (ko) 2018-10-24 2023-04-07 삼성전자주식회사 반도체 패키지
EP4450039A1 (de) 2023-04-17 2024-10-23 Texol S.R.L. Feste träger, die mit probiotika und metaboliten probiotischer bakterien beschichtet sind oder diese enthalten
EP4450042A1 (de) 2023-04-17 2024-10-23 Texol S.R.L. Feste träger, die mit probiotika und metaboliten probiotischer bakterien beschichtet sind oder diese enthalten

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394630A (ja) * 1986-10-08 1988-04-25 Rohm Co Ltd 半導体ウエハの裏面加工方法
JP2000049279A (ja) * 1998-07-30 2000-02-18 Sanyo Electric Co Ltd 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4670770A (en) * 1984-02-21 1987-06-02 American Telephone And Telegraph Company Integrated circuit chip-and-substrate assembly
IT1175541B (it) * 1984-06-22 1987-07-01 Telettra Lab Telefon Procedimento per la connessione a terra di dispositivi planari e circuiti integrati e prodotti cosi' ottenuti
US4622574A (en) * 1985-07-29 1986-11-11 The Perkin-Elmer Corporation Semiconductor chip with recessed bond pads
US4939619A (en) * 1987-01-26 1990-07-03 Northern Telecom Limited Packaged solid-state surge protector
US4990462A (en) * 1989-04-12 1991-02-05 Advanced Micro Devices, Inc. Method for coplanar integration of semiconductor ic devices
WO1993023982A1 (en) * 1992-05-11 1993-11-25 Nchip, Inc. Stacked devices for multichip modules
JP2953899B2 (ja) * 1993-02-17 1999-09-27 松下電器産業株式会社 半導体装置
US5557148A (en) * 1993-03-30 1996-09-17 Tribotech Hermetically sealed semiconductor device
US6005778A (en) * 1995-06-15 1999-12-21 Honeywell Inc. Chip stacking and capacitor mounting arrangement including spacers
US6376921B1 (en) * 1995-11-08 2002-04-23 Fujitsu Limited Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame
US5952725A (en) * 1996-02-20 1999-09-14 Micron Technology, Inc. Stacked semiconductor devices
US5825092A (en) * 1996-05-20 1998-10-20 Harris Corporation Integrated circuit with an air bridge having a lid
JPH09330952A (ja) * 1996-06-13 1997-12-22 Toshiba Corp プリント回路基板および半導体チップの積層方法
JP3943165B2 (ja) * 1996-07-26 2007-07-11 ハネウェル・インターナショナル・インコーポレーテッド チップ・スタックおよびコンデンサ取付の配置
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US6049124A (en) * 1997-12-10 2000-04-11 Intel Corporation Semiconductor package
US6235551B1 (en) * 1997-12-31 2001-05-22 Micron Technology, Inc. Semiconductor device including edge bond pads and methods
JP3643705B2 (ja) * 1998-07-31 2005-04-27 三洋電機株式会社 半導体装置とその製造方法
JP3501959B2 (ja) * 1998-09-29 2004-03-02 三菱電機株式会社 レーザー溶断方式半導体装置の製造方法および半導体装置
JP3447602B2 (ja) * 1999-02-05 2003-09-16 シャープ株式会社 半導体装置の製造方法
JP2000243900A (ja) * 1999-02-23 2000-09-08 Rohm Co Ltd 半導体チップおよびそれを用いた半導体装置、ならびに半導体チップの製造方法
KR20000061035A (ko) * 1999-03-23 2000-10-16 최완균 반도체 칩과 그의 제조 방법과 그 반도체 칩을 이용한 적층 칩패키지 및 그 적층 칩 패키지의 제조 방법
KR100462980B1 (ko) * 1999-09-13 2004-12-23 비쉐이 메저먼츠 그룹, 인코포레이티드 반도체장치용 칩 스케일 표면 장착 패키지 및 그 제조공정
US6437446B1 (en) * 2000-03-16 2002-08-20 Oki Electric Industry Co., Ltd. Semiconductor device having first and second chips
JP2001313350A (ja) * 2000-04-28 2001-11-09 Sony Corp チップ状電子部品及びその製造方法、並びにその製造に用いる疑似ウエーハ及びその製造方法
JP3683179B2 (ja) * 2000-12-26 2005-08-17 松下電器産業株式会社 半導体装置及びその製造方法
TW502408B (en) * 2001-03-09 2002-09-11 Advanced Semiconductor Eng Chip with chamfer
US20030111720A1 (en) * 2001-12-18 2003-06-19 Tan Lan Chu Stacked die semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6394630A (ja) * 1986-10-08 1988-04-25 Rohm Co Ltd 半導体ウエハの裏面加工方法
JP2000049279A (ja) * 1998-07-30 2000-02-18 Sanyo Electric Co Ltd 半導体装置

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